JPH11284641A - エラ―補正回路 - Google Patents
エラ―補正回路Info
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- JPH11284641A JPH11284641A JP3781799A JP3781799A JPH11284641A JP H11284641 A JPH11284641 A JP H11284641A JP 3781799 A JP3781799 A JP 3781799A JP 3781799 A JP3781799 A JP 3781799A JP H11284641 A JPH11284641 A JP H11284641A
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- Signal Processing (AREA)
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- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
し補正する。 【解決手段】 XOR回路202が、計算したHEC及び
受信したHECを組み合わせてHECキー204を出力
し;LUT206内の40個の比較器が、HECキーを専
用の比較器キーの各々と同時且つ同期的に比較して補正
マスクを発生し;XOR回路208及び212が、補正マスク
と受信したヘッダとを組み合わせて、補正されたATM
ヘッダを出力する。
Description
ム、特に、少ない処理遅延が要求される際に、ATMセ
ルのヘッダ・エラーを検出し、補正するエラー補正回路
に関する。
とは、53バイトのセルとしてデータを伝送する非同期
データ転送システムである。各ATMは、5バイトのヘ
ッダを有し、このヘッダは、4バイトの情報と、1バイ
トのヘッダ・エラー・チェックサム(HEC)とを有し
ている。このヘッダの後に、48バイトのデータのペイ
ロード(伝送するデータの有効量)が続く。48バイト
のペイロード、即ち、バイト6からバイト53までは、
音声サービス、ビデオ・サービス、インターネット・サ
ービス及び同様なサービスなどの種々のデータ伝送サー
ビスを送るものである。SONETシステムは、248
8.32Mb/s以上の速度で伝送をできるので、少な
い遅延と、高い(大きな)処理量があるATMセル・プ
ロセッサが必要である。本発明に関連したSONET経
路/ATM物理層伝送/受信プロセッサの詳細は、例え
ば、特開平10−135986号公報などに記載されて
いる。ATMセル転送にとって、SONETベースのシ
ステム、又は他の高速伝送システムにより効率的な動作
を行うためには、ネットワークのノードにおけるATM
セル処理時間を短くするとが重要である。
おいて、ATMセルが送信された後に、エンド・ユーザ
が、ペイロード情報内容の処理を行う。よって、関係す
る処理パラメータは、ATMセルのヘッダを処理するの
に必要な時間である。ヘッダの情報バイトは、ATMセ
ル用のルート(経路)情報を含んでいるので、ヘッダの
情報バイトは、エラーが生じてはいけない。情報バイト
の信頼性(完全性)を維持するために、ITU(国際電
気通信連合)勧告1.432に記載されている特定の生
成多項式を用いて、1バイトのヘッダ・エラー・チェッ
クサム(HEC)を発生する。HECを用いて、ヘッダ
の完全性、即ち、エラーが生じなかったか、1個のエラ
ーが生じたか、又は多数のエラーが生じたかを判断す
る。さらに、1個のエラーが生じた場合、HECを用い
てエラーを補正できる。エラーのないセルや、補正され
たヘッダを有するセルを更に伝送し、多数のエラーを含
んだヘッダを有するセルは棄てる。
55から800Mb/sの範囲の場合、逐次処理プロセ
ッサは、ヘッダの処理に必要な処理量を実現できる。転
送速度が、OC−48SONET速度や、それ以上
(2.5Gb/s以上に高速)に増加すると、改良され
た処理装置が必要となる。処理量が最大でコストも有利
な回路が必要となって、後述の如く、小さな遅延時間の
エラー補正を行える新規な装置が求められている。
ダ内のエラーを検出し、補正するエラー補正回路である
ヘッダ処理回路を提供するものである。
補正回路は、排他的論理和(イクスクルシーブ・オア)
回路を用いて、受信したヘッダ・エラー・チェックサム
(HEC)を計算したHECと組み合わせて、HECキ
ー(データ)を発生する。このHECキーを一連の複数
の比較器に入力する。ここで、これら複数の比較器の各
々は、独自で所定値である比較器キーを有する。例え
ば、41個の比較器と、41個の比較器キーとが存在
し、同じ値の比較器キーは存在しない。これら比較器の
各々において、HECキーと、対応する比較器キーとを
比較して、これらが一致すると、2進の「1」を発生す
る。各比較器キーは独自(それ専用)であるため、1個
の「1」のみが発生し、残りの比較器の出力は、2進
「0」である。これら比較器の内の1個を用いて、エラ
ーなしフラッグを発生し、残りの、例えば、40個の比
較器は、40ビットの補正マスク(データ)を発生す
る。この補正マスクを用いて、エラーのヘッダを補正す
る。なお、補正マスクを40ビットとする場合は、AT
Mセルの場合、ヘッダが40ビット(5バイト)のため
である。これら比較器の出力を組み合わせて、1個のエ
ラー・フラッグと、1個のエラー補正済みフラッグと、
多数エラーのフラッグとを含む付加的なフラッグを発生
する。ATMプロセッサは、ATMネットワーク・プロ
バイダの要求に一致する方法で、これら出力フラッグを
用いる。例えば、多数エラーのフラッグが生じると、A
TMセル全体を棄てる。また、1個のエラー補正済みフ
ラッグが生じると、補正済みATMセルは、ATMネッ
トワーク内の最終目的地に向かって伝送が継続される。
35986号公報などに記載されたSONET経路/A
TM物理層受信プロセッサ内にある32ビット・バスで
用いると効果がある。この32ビット・バスは、ビット
・ストリームを処理するために、16ビット・バス及び
8ビット・バスの夫々2倍及び4倍の処理能力を提供す
る。さらに、これら比較器は、並列に、同期的に動作し
て、エラー・マスクを発生し、ATMプロセッサの2サ
イクル毎にヘッダを処理する。このエラー・マスクと、
受信したヘッダとの排他的論理和を求め、補正済みヘッ
ダを発生するが、32ビット処理の最大処理能力が可能
である。
徴は、添付図を参照した以下の詳細説明から明らかにな
ろう。
図である。53バイトのATMセル100は、5バイト
(40ビット)のヘッダ102と、ATMの明細を定め
る48バイトのペイロードとを有している。ヘッダの4
0ビットは、左から右に向かって、第1ビットをb1で
示し、以下同様にして最後のビットをb40で示す。AT
Mセルは、第1ノードから伝送媒体を介して第2ノード
に向かって伝送される際、伝送媒体内の障害により、第
2ノードにてエラーを受けるかもしれない。ヘッダ情報
は、パス(経路)情報、即ち、ATMセルをどこに送る
かという情報を含んでいるので、ヘッダ・エラーを検出
し、補正する必要がある。ヘッダの最初の4バイト10
4は、経路情報を含んでおり、第5バイト106は、ヘ
ッダ・エラー・チェックサム(HEC)である。CRC
(周期冗長検査)ジェネレータの多項式である(X^
8)+(X^2)+X+1を用いるATM明細に応じ
て、HECを発生する(なお、X^nは、Xのn乗を表
す)。よって、第1ノードにおける伝送されたATMセ
ルの伝送されたヘッダは、経路情報の4バイトと、伝送
されたHECとを含んでいる。伝送されたヘッダを含ん
だ伝送されたATMセルが第2ノードに受信ATMセル
として受信されると、この受信されたヘッダには、受信
された経路情報と、受信されたHECとが含まれてい
る。伝送障害により、伝送されたATMヘッダは、受信
されたATMヘッダと同じでないかもしれない。第1ノ
ードにおいて、ATM明細に応じてHECバイトを発生
することにより、当業者には周知のように、エラー検出
及び補正のための手順(プロシージュア)が与えられ
る。この手順は、受信したヘッダ内の1個のエラーを補
正し、エラーが存在していないことを判断し、多数エラ
ーを検出するためのものである。この検出及び補正の手
順を適用する装置は、その設計に依存する。典型的に
は、当業者は、エラーの補正及び検出の動作を行う高速
逐次プロセッサを用いる。また、これらの動作を行う
際、典型的には、エラーなしフラッグ、1個のエラーを
補正したフラッグ、多数エラーのフラッグを発生する。
明によるエラー補正回路200を示すブロック図であ
る。高速並列チェックサム発生器を用いて、受信したヘ
ッダの最初の4バイトにより、計算したHECを発生す
る。HEC用排他的論理和(XOR)回路202によ
り、1バイト(8ビット)の計算したHECと、受信し
たHECとの排他的論理和を求め、HECキー(デー
タ)204を発生する。同期ルックアップ・テーブル
(LUT)206にて、HECキーを41個の比較器キ
ー(データ)と同時に比較する。ここでは、各比較器キ
ーは独自であり、5バイト(40ビット)のヘッダ用の
40ビットの補正マスクと、エラーなしフラッグ205
となる。HECキーが独自の比較器キーの1つと一致す
るまで、各比較器の出力は「0」なので、補正マスク
は、「0」と、1個以下の「1」との配列である。HE
Cキーが16進の「00」ならば、エラーなしフラッグ
は「1」に設定される。また、HECキーが16進の
「00」でなければ、エラーなしフラッグが「0」に設
定される。
「0」に設定され、変化しなければ、32ビットの入力
バスのデータが第1レジスタ214、第2レジスタ21
6に伝送され、32ビットの出力バスは変化しない。し
かし、データがエラー補正回路200を通過するには、
クロック210の2クロック・サイクルが必要である。
なお、ATMセルのヘッダは、5バイト(40)ビット
であるため、32ビット・バスでこのヘッダを伝送する
ためには、ヘッダの第1バイト〜第4バイトを伝送した
後、ヘッダの第5バイトを伝送する点に留意されたい。
図5は、このエラー補正回路の動作を説明するタイミン
グ図である。基準時点であるt=0において、クロック
210の第1遷移が生じ、ヘッダの最初の4バイト(H
1、 1、2、3、4で示す)が、受信されたヘッダ入
力201になる。t=0にて、補正マスクが値「0」に
設定される。また、t=0において、HEC用排他的論
理和手段202が、計算されたHECと受信したHEC
とを組み合わせて、HECキー204を発生する。次
に、t=1で第2クロック遷移が生じると、ヘッダの最
初の4バイトが第1レジスタ214に伝送され、次の4
バイトのデータが、受信ヘッダ入力端201に届く。こ
の第2の4バイトの内の第1バイトは、最初のヘッダの
第5ヘッダ・バイト(H1、 5)である。同期ルック
アップ・テーブル206は、t=1で、HECキー20
4をラッチし、補正マスク用の値を発生し始める。受信
したHEC及び計算したHECは、再び「0」に設定さ
れる。t=2で、第3クロック遷移が生じると、補正マ
スクが供給される。補正マスクの1バイトが、1バイト
のマスク用排他的論理和手段212(ヘッダの第5バイ
ト用)に結合され、この補正マスクの残りの4バイト
が、4バイトのマスク用排他的論理和手段208(ヘッ
ダの第1〜第4バイト用)に結合される。これら1バイ
トの排他的論理和手段212と、4バイトの排他的論理
和手段208とは、単一エラーを補正するか、又はエラ
ーがないヘッダを変化しないで通過させるマスク用排他
的論理和として作用する。このヘッダの最初の4バイト
は、排他的論理和手段208により補正され、第2レジ
スタ216にラッチされる。また、ヘッダの第5バイト
は、排他的論理和手段212により補正され、第1ラッ
チ214にラッチされる。よって、t=2のクロック・
エッジの直後に、補正されたヘッダの最初の4バイト
が、補正されたヘッダ出力218で利用可能である。最
新サイクルに供給されたキーのために、同期ルックアッ
プ・テーブル206は、「0」のマスクを発生し始め
る。t=3で、補正マスクは0であり、第1レジスタ2
14の蓄積内容は、変更されずに、第2レジスタ216
に転送される。よって、t=3でのクロック・エッジの
直後に、補正されたヘッダの第5バイトが、補正された
ヘッダ出力218で、利用可能である。エラーが生じな
いと、t=2での補正マスクは、その40ビットの総て
が「0」に設定され、エラーなしフラッグ205が
「1」になる。エラーが生じると、40ビットのマスク
の総てのビットが「0」に設定されるが、2個のエラー
の場合、エラーなしフラッグの出力は「0」である。図
1及び図5を参照して上述した並行処理は、最高のデー
タ速度で行われ、ヘッダ処理量を減少させない。図5
は、また、完全なパイプライン動作を示し、t2で、第
2のヘッダがマシーン(エラー補正回路)内に入る。
の方法を示す流れ図300である。この流れ図による方
法は、受信されたヘッダを処理する必要があると、ステ
ップ302で開始する。高速CRC発生器が、計算され
たHECを発生した後、ステップ304で、計算したH
ECと、受信したHECとを排他的論理和処理をして、
HECキーを発生する。次に、ステップ306で、この
HECキーは、40個の比較器キーと同期的に比較され
る。ステップ308で、任意の一致が生じたか、即ち、
エラーなしかを判断する。このステップ308で、一致
が生じないで、即ち、イエスで、HECキーが16進の
「00」ならば、エラーがなく、ステップ310で、エ
ラーなしフラッグを「1」に設定する。エラーがあっ
て、ステップ308の判断結果がノーでならば、ステッ
プ312に進む。このステップ312で、1つの一致が
生じればイエスとなり、ステップ314で、複数の
「0」と1個の「1」とから成る補正マスクを発生す
る。その後、ステップ316で、1個のエラーが検出さ
れたことになり、このエラーが補正される。ステップ3
12で、1つの一致でなければ、このステップの結果が
ノーとなり、多数のエラーが生じたことになり、ステッ
プ318で、多数エラーのフラッグが「1」に設定され
る。ステップ304〜318を完了すると、戻りステッ
プ320から、この方法の開始ステップ302に戻る。
図3において上述したステップは、ロジック回路要素の
新規な配列において、同時に且つ同期して実行される。
かかるロジック回路要素の配列の1つを図4に示す。
発生するロジック要素を有する同期ルックアップ・テー
ブル400(図1の同期ルックアップ・テーブル206
に対応)を示す。排他的論理和手段202(図1)から
8ビット・バスを経由したHECキー204は、HEC
レジスタ(REG)で緩衝されて、41個の比較器40
241〜4021により、41個のレジスタ40441〜4
041に蓄積された比較器キーと同時に比較される。8
ビットのHECキーは、256個の値をとれるが、8ビ
ットの比較器キーの各々は、独自の予め定められた値で
ある。HECキーがいずれかの比較器キーと一致する
と、41個の比較器の内の1個の比較器が「1」を出力
する。2個以上の比較器キーの値は同じではないため、
比較器の1個のみが出力「1」を発生する。比較器40
240〜4021の出力は、順番に並べられて、40ビッ
トの補正マスクを形成する。比較器40241は、エラー
なしフラッグを発生するが、このフラッグは、HECキ
ーの値が16進「00」のときに、値「1」となる。値
が「1」に等しいビット位置「i」を除いて、ヘッダの
最初の4バイトの総てのビットが「0」であるとき、レ
ジスタ404iの比較器キー値は、多項式ジェネレータ
の一連の値(シンドローム)である。例えば、40番目
の比較器40240用の比較器キーは、16進の「01」
であり、1番目の比較器4021用の比較器キーは、1
6進の「31」である。比較器キーの各々は、独自の値
であり、上述の如く定めてもよいが、当業者には種々の
方法で定めることができる。比較器40240〜4021
の出力がアンド・ゲート40640〜4061を通過する
と、40ビットの補正マスクが形成される。次に、4バ
イトの排他的論理和手段208及び1バイトとの排他的
論理和手段212を用いて、補正マスクを、受信したヘ
ッダに適用して、ヘッダ内の任意の1ビットのエラーを
補正する。
ックアップ・テーブル400は、エラーなしフラグ20
5以外の状態フラッグも発生する。オア・ゲート408
を用いて、40個の比較器40240〜4021の出力を
組み合わせ、更に、エラー検出用アンド・ゲート412
を用いて補正イネーブル信号と組み合わせて、1個のエ
ラーを補正したことを示すフラグ(1個エラー補正済み
フラッグ)416を「1」に設定する。オア・ゲート4
08の出力は、1個のエラーを検出したことを示すフラ
グ(1個のエラー検出フラッグ)418である。多数の
エラーが生じると、41番目の比較器40241の出力が
「0」となると共に、オア・ゲート408の出力も
「0」になる。これら2個の出力がノア・ゲート410
にて組合わさると、多数のエラーを検出したことを示す
フラッグ(多数のエラー検出フラッグ)414が「1」
に設定される。これら状態フラッグの各々をATMプロ
セッサ(図示せず)が用いて、ATMネットワークの要
求に応じた動作を行う。典型的には、多数のエラーが生
じた場合、ATMセルを放棄する。1個のエラーが補正
されたか、又はエラーが生じない場合、ATMセルのヘ
ッダの経路情報に応じて、そのATMセルが転送され
る。
400は、パイプライン機能を有し、2.2Gb/sの
速度で、ATMヘッダの連続ストリームに対して、ヘッ
ダのエラー補正/検出を実行できる。従来の逐次補正シ
ステムは、典型的には、非パイプライン形式で、セル時
間毎に1個のヘッダを処理しており、速いデータ速度に
することが困難であった。
く種々の変形変更が可能なことが理解できよう。また、
本発明は、図示し、上述した特定の方法及び装置に限定
されるものでもないことも理解できよう。
ルのヘッダをパイプライン形式で高速に処理して、この
ヘッダ内のエラーを検出し、1個のエラーを補正するこ
とができる。
ある。
検出し、補正する方法を説明する流れ図である。
る。
示すタイミング図である。
Claims (2)
- 【請求項1】 ATMセルの受信したヘッダ内の1個の
ヘッダ・エラーを補正できるパイプラインを有するエラ
ー補正回路であって、 計算したHEC及び受信したHECを組み合わせ、HE
Cキーを出力するHEC用排他的論理和手段と、 各々が専用の比較器キーを有し、上記HECキーを上記
専用の比較器キーの各々と同時且つ同期的に比較して補
正マスクを発生する並列に配置された複数個の比較器
と、 上記補正マスクと上記受信したヘッダとを組み合わせ
て、補正されたATMヘッダを出力するマスク用排他的
論理和手段とを具えたエラー補正回路。 - 【請求項2】 別の比較器を上記HEC用排他的論理和
手段に結合し、上記HECキーの16進数が「0」のと
きに、「1」の値であるエラーなしフラッグ発生するこ
とを特徴とする請求項1のエラー補正回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/028,717 US5923681A (en) | 1998-02-24 | 1998-02-24 | Parallel synchronous header correction machine for ATM |
US09/028,717 | 1998-02-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11284641A true JPH11284641A (ja) | 1999-10-15 |
JP3270966B2 JP3270966B2 (ja) | 2002-04-02 |
Family
ID=21845033
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3781799A Expired - Fee Related JP3270966B2 (ja) | 1998-02-24 | 1999-02-16 | エラー補正回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5923681A (ja) |
EP (1) | EP0938206B1 (ja) |
JP (1) | JP3270966B2 (ja) |
DE (1) | DE69917950T2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100435215B1 (ko) * | 1999-12-30 | 2004-06-09 | 삼성전자주식회사 | 버스 인코딩/디코딩 장치 및 그 방법 |
US6931581B1 (en) * | 2000-10-25 | 2005-08-16 | Sun Microsystems, Inc. | Method for superimposing a sequence number in an error detection code in a data network |
TW503636B (en) * | 2001-04-12 | 2002-09-21 | Realtek Semiconductor Corp | HEC checking method and circuit for sequential feed back type cell of asynchronous transfer mode |
US7443785B2 (en) | 2004-03-17 | 2008-10-28 | Sony Ericsson Mobile Communications Ab | Selective error correction for ad hoc networks having multiple communication modes |
CN100384118C (zh) * | 2004-11-03 | 2008-04-23 | 上海贝尔阿尔卡特股份有限公司 | 处理通用成帧规程帧的方法和装置 |
DE102007035262B4 (de) * | 2007-07-27 | 2018-05-24 | Texas Instruments Deutschland Gmbh | Empfänger und Verfahren zur Bearbeitung eines Datenpaketstroms bei Auftreten eines Fehlers auf der Bitübertragungsschicht |
US9715432B2 (en) * | 2014-12-23 | 2017-07-25 | Intel Corporation | Memory fault suppression via re-execution and hardware FSM |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3678469A (en) * | 1970-12-01 | 1972-07-18 | Ibm | Universal cyclic division circuit |
JPS5286011A (en) * | 1976-01-12 | 1977-07-16 | Nec Corp | Error correction device for parallel processing |
US4397020A (en) * | 1980-09-11 | 1983-08-02 | Bell Telephone Laboratories, Incorporated | Error monitoring in digital transmission systems |
US4937828A (en) * | 1988-11-04 | 1990-06-26 | Westinghouse Electric Corp. | High speed parallel CRC device for concatenated data frames |
DE69029854T2 (de) * | 1989-11-29 | 1997-06-05 | Fujitsu Ltd | Umschaltverfahren für verdoppeltes atm-vermittlungssystem |
JP2816223B2 (ja) * | 1990-03-02 | 1998-10-27 | 株式会社日立製作所 | セル同期回路 |
US5251219A (en) * | 1990-09-10 | 1993-10-05 | Advanced Micro Devices, Inc. | Error detection and correction circuit |
CA2059396C (en) * | 1991-01-16 | 1996-10-22 | Hiroshi Yamashita | Compact device for checking a header error in asynchronous transfer mode cells |
JP2655547B2 (ja) * | 1991-03-13 | 1997-09-24 | 富士通株式会社 | Crc演算方法及びatm交換方式におけるhec同期装置 |
JPH04334234A (ja) * | 1991-05-10 | 1992-11-20 | Nec Corp | 多重処理形atmセル誤り訂正回路 |
JP3069389B2 (ja) * | 1991-05-27 | 2000-07-24 | 富士通株式会社 | Atmセル誤り処理システム |
JPH05216698A (ja) * | 1991-08-05 | 1993-08-27 | Advanced Micro Devicds Inc | 改良されたエラー検出および訂正回路 |
EP0582749B1 (en) * | 1992-07-14 | 1997-03-05 | ALCATEL BELL Naamloze Vennootschap | Error detection and correction device |
ES2068105B1 (es) * | 1992-11-30 | 1995-11-01 | Alcatel Standard Electrica | Metodo y dispositivo de deteccion y correccion de errores en cabeceras de celulas atm. |
JP2999342B2 (ja) * | 1993-03-19 | 2000-01-17 | 富士通株式会社 | Atm伝送システムにおけるパスルート試験方式 |
NL9301156A (nl) * | 1993-07-01 | 1995-02-01 | Nederland Ptt | ATM Celdetector. |
FR2707819B1 (fr) * | 1993-07-12 | 1995-09-15 | Tremel Jean Yves | Procédé et dispositif de surveillance et/ou de test d'un réseau de télécommunication de type ATM. |
US5487061A (en) * | 1994-06-27 | 1996-01-23 | Loral Fairchild Corporation | System and method for providing multiple loss and service priorities |
US5745507A (en) * | 1995-03-31 | 1998-04-28 | International Business Machines Corporation | Systematic symbol level ECC for use in digital memory systems |
-
1998
- 1998-02-24 US US09/028,717 patent/US5923681A/en not_active Expired - Fee Related
-
1999
- 1999-01-27 DE DE69917950T patent/DE69917950T2/de not_active Expired - Lifetime
- 1999-01-27 EP EP99300611A patent/EP0938206B1/en not_active Expired - Lifetime
- 1999-02-16 JP JP3781799A patent/JP3270966B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP3270966B2 (ja) | 2002-04-02 |
EP0938206A3 (en) | 2001-06-13 |
EP0938206A2 (en) | 1999-08-25 |
EP0938206B1 (en) | 2004-06-16 |
DE69917950D1 (de) | 2004-07-22 |
DE69917950T2 (de) | 2005-06-23 |
US5923681A (en) | 1999-07-13 |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090125 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100125 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130125 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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S111 | Request for change of ownership or part of ownership |
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|
R371 | Transfer withdrawn |
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|
R350 | Written notification of registration of transfer |
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|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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