JPH07123074A - セルベース並列非同期伝送モード物理層のデスクランブリングのための並列分散標本デスクランブリング回路 - Google Patents

セルベース並列非同期伝送モード物理層のデスクランブリングのための並列分散標本デスクランブリング回路

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JPH07123074A
JPH07123074A JP6049195A JP4919594A JPH07123074A JP H07123074 A JPH07123074 A JP H07123074A JP 6049195 A JP6049195 A JP 6049195A JP 4919594 A JP4919594 A JP 4919594A JP H07123074 A JPH07123074 A JP H07123074A
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  • Computer Security & Cryptography (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】 【目的】 より遅い動作速度で処理できるようにする。 【構成】 初期化時に初期値設定信号(SETB)を用いて
‘0’でない任意の値でセットされた場合、生成多項式
(X31+X28+1)を実行する乱数を発生する疑似ラン
ダムビット系列(PRBS)生成器22と、PRBS生成器22か
らの乱数と受信データ(RD7〜RD0)を加算してデ
スクランブリングし、データ(TD7〜TD0)を出力
するデスクランブラ21と、外部のサンプルクロックと
同期クロックによりPRBS生成手段22の乱数からデスク
ランブラ21の同期を合わせるためのビットを抽出し、
シンドローム信号の上位第1および第2ビットを送信端
子のPRBS標本として抽出し、これらを比較してPRBS生成
手段22の同期を合わせるための同期信号(CRR1,
CRR0)を出力する標本処理器23とを具備した。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、CCITT I.432 の勧告に
よるセルベース並列非同期伝送モード(ATM;asynchronou
s transfer mode) 物理層のデスクランブリングのため
の並列分散標本デスクランブリング回路に関する。
【0002】なお、本明細書の記述は本件出願の優先権
の基礎たる大韓民国特許出願第1993−4207号の
明細書の記載に基づくものであって、当該大韓民国特許
出願の番号を参照することによって当該大韓民国特許出
願の明細書の記載内容が本明細書の一部分を構成するも
のとする。
【0003】
【従来技術】一般的に、伝送信号をランダム化して符号
間の干渉を軽減するため伝送データをスクランブリング
する。送信側では‘1’または‘0’の信号が連続して
発生するのを抑制し、受信側でのクロック抽出を容易に
する。そして、受信側では、元の情報を復元して使用者
に伝送するため、スクランブリングされたデータをデス
クランブリングしなければならない。このため、CCITT
I.432 の勧告によるセルベースATM 物理層の送信側にお
けるスクランブラは、特性多項式X31+X28+1を用い
るフレーム同期スクランブラの一種である分散標本スク
ランブラを用いる。分散標本スクランブラは、HEC(head
er error control) コードに対応する第5番目のオクテ
ットを除いたATM セル53オクテット(octet) に対して
スクランブリングを行う。疑似ランダムビット系列(PRB
S; pseudo random bit sequence)生成器の標本を周期的
に抽出し受信側に伝送する。受信側では、送信側から送
って来たPRBSの標本を用いて、デスクランブラを送信側
のスクランブラと同期させた後、デスクランブリングを
行う。
【0004】
【発明が解決しようとする課題】慣用のシリアルスクラ
ンブラを用いると、ATM 物理層の伝送速度である155.52
0 Mbpsまたは622.080 Mbpsより速い動作速度を有する半
導体素子で具現化しなければならない。しかし、155 MH
z 以上で動作する半導体素子はコストが高く、動作速度
が速くなるに従って回路の構成が困難になるという問題
点があった。
【0005】本発明の目的は、このような問題点を解決
し、慣用の半導体素子を用いて伝送データを8ビット並
列に処理することにより、より遅い動作速度で(155.52
0 Mbpsの伝送速度である場合、19.44 Mbpsにする)処理
できるようにしたATM 物理層のための並列分散標本のデ
スクランブリング回路を提供することにある。
【0006】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係るセルベース非同期伝送モード(AT
M; asynchronous transfer mode) 物理層のための並列
分散標本デスクランブリング回路は、クロックを生成し
て制御する制御部と、伝送媒体からデータを受信してク
ロックを抽出する線路整合部と、線路整合部を通じて受
信されたデータのHEC コードを利用してシンドロームを
計算してセル境界を探すセル同期処理部と、セル同期処
理部に接続され入力データをデスクランブリングするDS
(destrbuted sampled)デスクランブリング部と、DSデ
スクランブリング部に接続され受信されたセルがATM セ
ルであるか、あるいはOAM(operation and administrati
on maintenance) セルであるかを判別しATM セルをATM
層に伝送するセル処理部と、セル処理部により分離され
たOAM セルが入力され保守訂正を行うOAM セル処理部と
を具備する。
【0007】セルベース非同期伝送モード(ATM )物理
層の受信側に適用される標本デスクランブリング部は、
初期化時に初期値設定信号(SETB)を用いて‘0’
でない任意の値でセットし、分散標本デスクランブラの
生成多項式X31+X28+1を実行する8ビットの乱数を
発生するPRBS生成手段と、PRBS生成手段からの出力信号
(PN7〜PN0)が入力され受信データ(RD7〜R
D0)を加算してデスクランブリングを行い、デスクラ
ンブリングされたデータ(TD7〜TD0)を出力する
デスクランブリング手段と、外部のサンプリングクロッ
クと同期クロックにより、PRBS生成手段に接続されたデ
スクランブリング手段の同期を合わせるために第5番目
のオクテットに加算される乱数のうち第2番目のビット
と第31番目のオクテットに加算される乱数のうち第6
番目のビットを抽出し、サンプルクロックとシンドロー
ムクロックが印加され、セル同期処理部から受信したシ
ンドロームの上位2ビット(SYND7,SYND6)
から送信側のPRBS標本を抽出して比較し、PRBS生成手段
の同期を合わせるための同期信号(CRR1,CRR
0)を出力する標本処理手段とを具備していることを特
徴とする。
【0008】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
【0009】図1は本発明を適用したセルベースATM 物
理層受信部の構成を示すブロック図である。本発明を適
用したセルベースATM 物理層受信部は、線路整合部11
と、セル同期処理部12と、DSデスクランブリング部1
3と、セル処理部14と、OAM セル処理部15と、制御
部16とにより構成されている。
【0010】制御部16はクロックを生成し生成された
クロックを制御信号として出力するものである。線路整
合部11は伝送媒体からデータを受信してクロックを抽
出するものである。セル同期処理部12は線路整合部1
1を通じて受信されたATM セルデータのHEC コードを用
いてシンドロームを計算しセル境界を探すものである。
DSデスクランブリング部13はセル同期処理部12によ
り同期されたATM セル入力データをデスクランブリング
するものである。セル処理部14はDSデスクランブリン
グ部13に接続されており、受信されたセルがATM セル
であるか、あるいは運用管理保守(OAM; operation and
administration maintenance) セルであるかを判別し、
ATM セルをATM 層に伝送するものである。OAM セル処理
部15はセル処理部14により分離されたOAM セルの管
理保守を行うものである。
【0011】図2は図1に示す分散標本(DS; distrbute
d sample) デスクランブリング部13の構成を示すブロ
ック図である。並列分散標本デスクランブリング部13
はデスクランブラ21と、PRBS生成器22と、標本処理
器23とを有する。
【0012】PRBS生成器22は、初期化時に初期値設定
信号SETBを用いて‘0’でない任意の値がセットさ
れると、分散標本デスクランブリングのための所定の生
成多項式(X31+X28+1)を実行する8ビットの乱数
を生成するものである。デスクランブラ21は、PRBS生
成器22からの出力信号PN7〜PN0を加算してデス
クランブリングを行った後、次のデスクランブリングさ
れたデータTD7〜TD0を出力するものである。標本
処理器23は、PRBS生成器22の出力信号でデスクラン
ブラ21の同期を合わせるため、第5番目のオクテット
に加算される乱数のうちATM セルデータである第2番目
のビットと、第31番目のオクテットに加算される乱数
のうち第6番目のビット(RSAM0,1)を抽出し、
セル同期処理部12から受信したサンプルクロックとシ
ンドロームクロックで、シンドロームの上位2ビット
(SYND7,SYND6)から送信側のPRBS標本を抽
出して、これらを相互比較し、PRBS生成器22の同期を
合わせるための同期信号CRR1,CRR0を出力する
ものである。
【0013】そして、送信側のPRBS標本は、HEC コード
の上位2ビットに加算され受信側に伝送される。ところ
で、HEC コードは、セルのヘッダの4オクテットに対
し、CRC (cyclic redundancy check) コードにB'010101
01が加算されたものである。エラーがない場合は、CRC
生成多項式を用いてシンドロームを計算する。計算され
たシンドローム値はB'01010101にならなければならな
い。ここで、送信側のPRBS標本はシンドロームに加算さ
れているので、セル同期処理部12で計算されたシンド
ロームの上位2ビットのうち、第1番目のビットはその
まま送信側の標本になり、第2番目のビットは反転させ
ると送信側の標本になる。
【0014】図3は図2に示すPRBS生成器22の構成を
示すブロック図である。PRBS生成器22は、4つの第1
ないし第4レジスタ32−1〜32−4と、8つの排他
的ORゲート31−1〜31−8と、4つの訂正部33
〜36とを有する。
【0015】第1ないし第4レジスタ32−1〜32−
4は、直列接続され、初期値設定を可能にする初期値設
定信号(SETB)がセット端子(SB)に入力される。排他的O
Rゲート31−1〜31−8は、第1ないし第4レジス
タ32−1〜32−4のうち第3および第4レジスタ3
2−3,32−4の出力が入力され、乱数である8ビッ
トのPRBS(PN0〜PN7)を生成し出力する。8つの
乱数PN0〜PN7のうち、第1番目のビット(PN
7)を除く残りの第2番目ないし第8番目のビット(P
N6ないしPN0)は、第1レジスタ32−1の入力端
子に供給される。訂正部33〜36は第1レジスタ32
−1の出力と第1番目のビット(PN7)を第2レジス
タ32−2の入力端子に供給し、第2レジスタ32−2
の出力を第3レジスタ32−3の入力端子に供給し、第
3レジスタ32−3の出力を第4レジスタ32−4の入
力端子に供給し、各レジスタに入力される遷移データを
反転させるものである。
【0016】8つの排他的ORゲート31−1〜31−
8の出力である並列PRBSは、生成多項式X31+X28+1
を満足する。
【0017】4つの訂正部33〜36は標本処理器23
(図2)から受信された同期信号CRR1,CRR0を
用いて同期をとるため、各レジスタ間の遷移データを反
転させる。
【0018】第1レジスタ32−1の入力データを反転
させる訂正部33の出力のうちB6(乱数の第2番目の
ビット)とB2(乱数の第6番目のビット)は、標本処
理器23により抽出される。
【0019】ここで、図3に示すCLKは、各レジスタ
に供給されるシステムクロックである。
【0020】図4は図3に示す第1訂正部33の構成を
示すブロック図である。第1訂正部33は排他的ORゲ
ート41ないし47を有する。
【0021】排他的ORゲート41は、1つの入力端子
がグランドされ、他の入力端子に、乱数であるPRBSの第
2番目のビット(PN6)が入力され、訂正されたビッ
トを出力するものである。排他的ORゲート42はPRBS
の第3番目のビット(PN5)と標本処理器23からの
同期信号のうちの一方の信号CRR0が入力され、訂正
されたビットを出力するものである。排他的ORゲート
43はPRBSの第4番目のビット(PN4)と同期信号の
うち他の1つの信号CRR1が入力され、訂正されたビ
ットを出力するものである。排他的ORゲート44は一
方の入力端子がグランドされ、他方の入力端子にPRBSの
第5番目のビット(PN4)が入力され、訂正されたビ
ットを出力するものである。排他的ORゲート45は一
方の入力端子がグランドされ、他方の入力端子にPRBSの
第6番目のビット(PN2)が入力され、訂正されたビ
ットを出力するものである。排他的ORゲート46は同
期信号のうちの他方の信号CRR1とPRBSの第7番目の
ビット(PN1)が入力され訂正されたビットを出力す
るものである。排他的ORゲート47は同期信号のうち
の一方の信号CRR0とPRBSの第8番目のビットが入力
され訂正されたビットを出力するものである。
【0022】図5は第1レジスタ32−1と第2レジス
タ32−2間に接続された訂正部34の構成を示すブロ
ック図である。訂正部34はORゲート59と、排他的
ORゲート51ないし58とを有する。
【0023】ORゲート59は標本処理器23から出力
された同期信号CRR1,CRR0を入力してOR演算
するものである。3つの排他的ORゲート51,52,
56は、ORゲート59の出力と、第1レジスタ32−
1の第1番目、第2番目、および第6番目のビット出力
がそれぞれ入力され、訂正されたビットを出力するもの
である。3つの排他的ORゲート54,57,58は、
それぞれ、一方の入力端子がグランドされ、他方の入力
端子に、第1レジスタ32−1の第4番目および第7番
目のビット出力と、PRBSの第1番目のビット出力(PN
7)が入力され、訂正されたデータを出力する。2つの
排他的ORゲート53,55は、一方の同期信号CRR
0がそれぞれ入力され、第1レジスタ32−1の第3番
目および第5番目のビット出力がそれぞれ入力される。
【0024】図6は第2レジスタ32−2と第3レジス
タ32−4間に接続された訂正部35の構成を示すブロ
ックである。訂正部35はORゲート69と、排他的O
Rゲート61〜68を有する。
【0025】ORゲート69は標本処理器23から出力
された同期信号CRR1,CRR0が入力され、OR演
算を行うものである。4つの排他的ORゲート61,6
2,65,66は、ORゲート69の出力がそれぞれ入
力され、第2レジスタ32−2の第1番目、第2番目、
第5番目、および第6番目ビット出力がそれぞれ入力さ
れ、訂正されたデータを出力するものである。3つの排
他的ORゲート63,64,68は、一方の入力端子が
それぞれグランドされ、他方の入力端子に、第2レジス
タ32−2の第3番目、第4番目、および第8番目のビ
ット出力がそれぞれ入力されている。排他的ORゲート
67は、一方の同期信号CRR1と第2レジスタ32−
2の第7番目のビット出力が入力され、訂正されたビッ
トを出力するのである。
【0026】図7は第3レジスタ32−3と第4レジス
タ32−4間に接続された訂正部36の構成を示すブロ
ック図である。訂正部36はORゲート79と、排他的
ORゲート71ないし78とを有する。
【0027】ORゲート79は標本処理器23から出力
された同期信号CRR1,CRR0が入力されOR演算
を行うものである。3つの排他的ORゲート72,7
5,76は、一方の入力端子に、ORゲート79の出力
がそれぞれ入力され、他方の入力端子に、第3レジスタ
32−3の第2番目,第5番目、および第6番目のビッ
ト出力がそれぞれ入力され、訂正されたデータを出力す
るものである。2つの排他的ORゲート73,77は、
一方の入力端子がグランドされ、他方の入力端子に第3
レジスタ32−3の第3番目および第7番目のビット出
力が入力され、訂正されたビットを出力するものであ
る。2つの排他的ORゲート71,74は、一方の同期
信号CRR1がそれぞれ入力され、第3レジスタ32−
3の第1番目および第4番目のビット出力がそれぞれ入
力され、訂正されたデータを出力するものである。排他
的ORゲート78は他方の同期信号CRR0と、第3レ
ジスタ32−3の第8番目のビット出力が入力され、訂
正されたデータを出力するものである。
【0028】図4ないし図7に示す第1ないし第4訂正
部33〜36は標本処理器23からの同期信号CRR
0,CRR1が論理状態‘ハイ’であるときのみ、訂正
すべき各ビットを反転させ、訂正されたビットを、各訂
正部の出力端子に接続されたレジスタに供給する。
【0029】図8は図2に示す標本処理器23の構成を
示すブロック図である。標本処理器23はDフリップフ
ロップ81〜84と、排他的ORゲート85および86
と、ANDゲート87および88と、インバータ89と
を有する。
【0030】Dフリップフロップ81は、PRBS生成器3
2から抽出された標本のうちの一方の信号RASM1 を、サ
ンプリングクロックSAMCLKを用いて入力してラッチする
ものである。Dフリップフロップ82は、PRBS生成器3
2から抽出された標本のうちの他方の信号RSAMO を、同
期クロックSYNCLKを用いて入力してラッチするものであ
る。Dフリップフロップ83は、セル同期処理部12
(図1)から供給されるシンドロームクロックのうちの
1つのクロックSYND1 を、同期クロックSYNCLKを用いて
入力してラッチするものである。インバータ89はシン
ドロームクロックのうちの他の1つのクロックSYND6 を
反転させるものである。Dフリップフロップ84は、イ
ンバータ89からの反転されたクロックSYND6 を同期ク
ロックSYNCLKを用いて入力してラッチするものである。
排他的ORゲート85はDフリップフロップ81および
Dフリップフロップ83の出力を排他的OR演算するも
のである。排他的ORゲート86はDフリップフロップ
82およびDフリップフロップ84の出力を排他的OR
演算するものである。ANDゲート87は排他的ORゲ
ート85の出力と同期クロックSYNCLKが入力され、PRBS
生成器32に供給する一方の同期信号CRR1を出力するも
のである。ANDゲート88は排他的ORゲート86の
出力とサンプリングクロックSAMCLKが入力され、PRBS生
成器23に供給する他方の同期信号CRR0を出力するもの
である。
【0031】従って、このように構成された標本処理器
23は、PRBS生成器22の標本を抽出し、抽出された標
本と、受信された送信側のPRBS標本と比較し、比較した
結果、異なる場合は、PRBS生成器22の同期を合わせる
ための同期信号CRR1とCRR0を出力する。
【0032】図9は図2に示すデスクランブラ21の構
成を示すブロック図である。デスクランブラ21は排他
的ORゲート91〜98を有する。排他的ORゲート9
1〜98は、一方の入力端子に、受信データRD7〜R
D0がそれぞれ入力され、他方の入力端子に、PRBSデー
タPN7〜PN0がそれぞれ入力され、排他的OR演算
し、デスクランブリングされたデータTD7〜TD0を
出力するものである。デスクランブラ21の排他的OR
ゲート91〜98の数は並列受信データビットの数に等
しい。
【0033】
【発明の効果】以上説明したように、本発明によれば、
分散標本デスクランブラを並列に具現するのに、高価な
高速半導体素子を用いなくても回路を具現することがで
き、高い周波数に従って発生する諸問題点を解決するこ
とができる。セルベースATM 物理層のデスクランブリン
グ生成部に適用すると、データ伝送速度に拘わらず回路
を設計することができるという効果がある。
【図面の簡単な説明】
【図1】本発明を適用したセルベースATM 物理層受信部
の構成を示すブロック図である。
【図2】図1に示す並列分散標本デスクランブリング部
13の構成を示すブロック図である。
【図3】図2に示す並列PRBS生成器22の構成を示すブ
ロック図である。
【図4】図3に示す第1訂正部33の構成を示すブロッ
ク図である。
【図5】図3に示す訂正部34の構成を示すブロック図
である。
【図6】図3に示す訂正部35の構成を示すブロック図
である。
【図7】図3に示す訂正部36の構成を示すブロック図
である。
【図8】図2に示す標本処理器23の構成を示すブロッ
ク図である。
【図9】図2に示すデスクランブラ21の構成を示すブ
ロック図である。
【符号の説明】
11 線路整合部 12 セル同期処理部 13 分散標本デスクランブリング部 14 セル処理部 15 OAM セル処理部 16 制御部 21 デスクランブラ 22 PRBS生成器 23 標本処理器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キム ヨン ソブ 大韓民国 デジョンシ ユソンク オウン ドン 99 ハンビット アパート 113− 905 (72)発明者 チェ ソン イン 大韓民国 デジョンシ ユソンク オウン ドン 99 ハンビット アパート 103− 801 (72)発明者 パク ホン シキ 大韓民国 デジョンシ ユソンク オウン ドン 99 ハンビット アパート 103− 801

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 初期化時に初期値設定信号(SETB)を用い
    て‘0’でない任意の値でセットされた場合、分散標本
    デスクランブリングのための所定の生成多項式(X31
    28+1)を実行する乱数を発生する疑似ランダムビッ
    ト系列(PRBS)生成手段22と、 該疑似ランダムビット系列生成手段22からの出力信号
    と受信データ(RD7〜RD0)を加算してデスクラン
    ブリングを行った後、デスクランブリングされたデータ
    (TD7〜TD0)を出力するデスクランブリング手段
    21と、 外部のサンプルクロックと同期クロックにより前記疑似
    ランダムビット系列(PRBS)生成手段22の出力信号から
    前記デスクランブリング手段21の同期を合わせるため
    のビットを抽出し、並列非同期伝送モード(ATM) セルベ
    ース物理層受信部のセル同期処理部からのシンドローム
    信号の上位第1および第2ビットを送信端子の疑似ラン
    ダムビット系列(PRBS)標本として抽出し、これらを相互
    比較して前記疑似ランダムビット系列(PRBS)生成手段2
    2の同期を合わせるための同期信号(CRR1,CRR
    0)を出力する標本処理手段23とを具備したことを特
    徴とするセルベース並列非同期伝送モード物理層のデス
    クランブリングのための並列分散標本デスクランブリン
    グ回路。
  2. 【請求項2】 請求項1において、前記疑似ランダムビ
    ット系列(PRBS)生成手段22は、 直列接続された第1ないし第4レジスタ(32−1〜3
    2−4)であって、各セット端子(SB)に初期値設定
    を可能にする初期値設定信号(SETB)が入力された
    第1ないし第4レジスタ(32−1〜32−4)と、 該第1ないし第4レジスタ(32−1〜32−4)のう
    ち第3および第4レジスタ(32−3,32−4)の出
    力が入力され、乱数である8ビットの疑似ランダムビッ
    ト系列(PRBS)(PN0〜PN7)を発生させて出力する
    第1ないし第8排他的ORゲート(31−1〜31−
    8)と、 該第1ないし第8排他的ORゲート(31−1〜31−
    8)の出力が入力されるとともに、前記8つの乱数(P
    N0〜PN7)のうち第1番目のビット(PN7)を除
    く残りの第2番目ないし第8番目のビット(PN6〜P
    N0)が入力され、該第2番目ないし第8番目のビット
    (PN6〜PN0)を前記第1レジスタ(32−1)の
    入力端子に供給する第1訂正部と、第1レジスタ(32
    −1)の出力と前記第1番目のビット(PN7)とを第
    2レジスタ(32−2)の入力端子に供給する第2訂正
    部と、第2レジスタ(32−2)の出力を第3レジスタ
    (32−3)の入力端子に供給する第3訂正部と、第3
    レジスタ(32−3)の出力を第4レジスタ(32−
    4)の入力端子に供給する第4訂正部とを有し、前記第
    1ないし第4レジスタ(32−1〜32−4)に入力さ
    れる遷移ビットを前記標本処理手段23に供給される同
    期信号(CRR0,CRR1)に従って反転させる第1
    ないし第4訂正部(33〜36)とを具備したことを特
    徴とするセルベース並列非同期伝送モード物理層のデス
    クランブリングのための並列分散標本デスクランブリン
    グ回路。
  3. 【請求項3】 請求項2において、前記第1ないし第4
    訂正部(33〜36)は、前記同期信号(CRR0,C
    RR1)が‘ハイ’であるときのみそれぞれ訂正すべき
    ビットを反転させることを特徴とするセルベース並列非
    同期伝送モード物理層のデスクランブリングのための並
    列分散標本デスクランブリング回路。
  4. 【請求項4】 請求項1において、前記標本処理手段2
    3は、 サンプリングクロックを用いて前記疑似ランダムビット
    系列(PRBS)生成手段32から抽出した標本のうちの一方
    の信号(RASM1)を入力しラッチする第1Dフリッ
    プフロップ81と、 前記疑似ランダムビット系列(PRBS)生成手段32から抽
    出した標本のうち他方の信号(RASM0)を同期クロ
    ックを用いて入力しラッチする第2Dフリップフロップ
    82と、 セルベースATM 物理層受信部内のセル同期処理部12か
    ら供給されるシンドロームクロックのうち1つのクロッ
    クを、同期クロックを用いて入力しラッチする第3Dフ
    リップフロップ83と、 シンドロームクロックのうちの1つのクロック(SYN
    D6)を反転させるインバータ89と、 該インバータ89を通じて反転させたシンドロームクロ
    ック(SYND6)を同期クロックを用いて入力しラッ
    チする第4Dフリップフロップ84と、 前記第1Dフリップフロップ81と第3Dフリップフロ
    ップ83の出力が入力され排他的OR演算する第1排他
    的ORゲート85と、 前記第2Dフリップフロップ82と第4Dフリップフロ
    ップ84の出力が入力され排他的OR演算する第2排他
    的ORゲート86と、 前記第1排他的ORゲート85の出力と同期クロックが
    入力され前記疑似ランダムビット系列(PRBS)生成手段2
    2に供給する同期信号のうちの一方の信号(CRR1)
    を出力する第1ANDゲート87と、 前記第2排他的ORゲート86の出力とサンプリングク
    ロック(SAMCLK)が入力され前記疑似ランダムビ
    ット系列(PRBS)生成手段22に供給する同期信号のうち
    の他方の信号(CRR0)を出力する第2ANDゲート
    88とを具備したことを特徴とするセルベース並列非同
    期伝送モード物理層のデスクランブリングのための並列
    分散標本デスクランブリング回路。
  5. 【請求項5】 請求項1において、前記デスクランブリ
    ング手段21は、 受信された伝送データ(RD7〜RD0)をそれぞれの
    一方の入力とし、PRBS生成信号(PNT〜PN0)をそ
    れぞれの他方の入力とし、排他的OR演算し、送信デー
    タ(TD7〜TD0)として出力する第1ないし第8排
    他的ORゲート(91ないし98)を具備したことを特
    徴とするセルベース並列非同期伝送モード物理層のデス
    クランブリングのための並列分散標本デスクランブリン
    グ回路。
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