JPH08264802A - 半導体作製方法、薄膜トランジスタ作製方法および薄膜トランジスタ - Google Patents
半導体作製方法、薄膜トランジスタ作製方法および薄膜トランジスタInfo
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Abstract
(57)【要約】
【目的】 アモルファスシリコン薄膜を、アニール処理
して得られる多結晶シリコン薄膜を、欠陥密度を低下さ
せ、良質なものとし、多結晶シリコン薄膜を用いた薄膜
トランジスタにおいて、スレッシュホールド電圧
(Vth)、リーク電流(Ioff )の低下、移動度の増大
を図る。 【構成】 基板上に形成されたアモルファスシリコン薄
膜を、アニール処理により多結晶化させるに際し、前記
アモルファスシリコン薄膜は、1000μm2 以下の平
面面積を有するものとする。このようにして形成された
島状の多結晶シリコン薄膜を、複数並列に配置して、薄
膜トランジスタの活性シリコン層を構成する。
して得られる多結晶シリコン薄膜を、欠陥密度を低下さ
せ、良質なものとし、多結晶シリコン薄膜を用いた薄膜
トランジスタにおいて、スレッシュホールド電圧
(Vth)、リーク電流(Ioff )の低下、移動度の増大
を図る。 【構成】 基板上に形成されたアモルファスシリコン薄
膜を、アニール処理により多結晶化させるに際し、前記
アモルファスシリコン薄膜は、1000μm2 以下の平
面面積を有するものとする。このようにして形成された
島状の多結晶シリコン薄膜を、複数並列に配置して、薄
膜トランジスタの活性シリコン層を構成する。
Description
【0001】
【産業上の利用分野】本発明は、絶縁体上に、アモルフ
ァスシリコン薄膜を結晶化して形成される、多結晶シリ
コン薄膜よりなる半導体、およびそれを用いた薄膜トラ
ンジスタに関する。
ァスシリコン薄膜を結晶化して形成される、多結晶シリ
コン薄膜よりなる半導体、およびそれを用いた薄膜トラ
ンジスタに関する。
【0002】
【従来の技術】石英基板等の絶縁体上に、アモルファス
シリコン薄膜を形成し、それを、加熱や、レーザー光や
強光の照射によるアニール処理により固相成長(SP
C)させて、多結晶シリコン薄膜を有る技術が、近年盛
んに研究されている。絶縁体上において、アモルファス
シリコン薄膜を固相成長させて多結晶シリコン薄膜を得
るための、従来の一般的な方法を以下に示す。まず、石
英基板上に、アモルファスシリコン薄膜が500Å〜5
000Å形成される。その後、400℃〜1100℃に
加熱してアニール処理を行い、アモルファスシリコン薄
膜が結晶成長される。このとき、加熱手段としては、ヒ
ーターや赤外線等が用いられる。アニール処理は、加熱
の他に、レーザー光や強光を照射して行ってもよい。こ
のようにして、多結晶シリコン薄膜が得られる。得られ
た多結晶シリコン薄膜を、薄膜トランジスタ(TFT)
の活性シリコン層として用いて薄膜トランジスタを設け
ることができ、これを用いて、高速・高画質の液晶表示
装置や、イメージセンサ等が得られる。
シリコン薄膜を形成し、それを、加熱や、レーザー光や
強光の照射によるアニール処理により固相成長(SP
C)させて、多結晶シリコン薄膜を有る技術が、近年盛
んに研究されている。絶縁体上において、アモルファス
シリコン薄膜を固相成長させて多結晶シリコン薄膜を得
るための、従来の一般的な方法を以下に示す。まず、石
英基板上に、アモルファスシリコン薄膜が500Å〜5
000Å形成される。その後、400℃〜1100℃に
加熱してアニール処理を行い、アモルファスシリコン薄
膜が結晶成長される。このとき、加熱手段としては、ヒ
ーターや赤外線等が用いられる。アニール処理は、加熱
の他に、レーザー光や強光を照射して行ってもよい。こ
のようにして、多結晶シリコン薄膜が得られる。得られ
た多結晶シリコン薄膜を、薄膜トランジスタ(TFT)
の活性シリコン層として用いて薄膜トランジスタを設け
ることができ、これを用いて、高速・高画質の液晶表示
装置や、イメージセンサ等が得られる。
【0003】
【従来技術の問題点】従来、アモルファスシリコン薄膜
を、アニール処理して得られた多結晶シリコン薄膜は、
結晶中の欠陥密度を低下させることが困難であった。こ
のような多結晶シリコン薄膜を活性シリコン層として用
いた薄膜トランジスタは、活性シリコン層中の欠陥密度
が高いため、薄膜トランジスタの諸特性の改善、例え
ば、スレッシュホールド電圧(Vth)の低下、移動度の
増大、リーク電流(Ioff )の減少等の実現が妨げられ
ていた。
を、アニール処理して得られた多結晶シリコン薄膜は、
結晶中の欠陥密度を低下させることが困難であった。こ
のような多結晶シリコン薄膜を活性シリコン層として用
いた薄膜トランジスタは、活性シリコン層中の欠陥密度
が高いため、薄膜トランジスタの諸特性の改善、例え
ば、スレッシュホールド電圧(Vth)の低下、移動度の
増大、リーク電流(Ioff )の減少等の実現が妨げられ
ていた。
【0004】
【発明が解決しようとする課題】本発明は、アモルファ
スシリコン薄膜を、アニール処理して得られる多結晶シ
リコン薄膜を、欠陥密度を低下させ、良質なものとする
ことを目的とする。また、アニール処理して得られる多
結晶シリコン薄膜を用いた薄膜トランジスタにおいて、
スレッシュホールド電圧(Vth)、リーク電流
(Ioff )の低下、移動度の増大を図ることを目的とす
る。
スシリコン薄膜を、アニール処理して得られる多結晶シ
リコン薄膜を、欠陥密度を低下させ、良質なものとする
ことを目的とする。また、アニール処理して得られる多
結晶シリコン薄膜を用いた薄膜トランジスタにおいて、
スレッシュホールド電圧(Vth)、リーク電流
(Ioff )の低下、移動度の増大を図ることを目的とす
る。
【0005】
【課題を解決するための手段】上記課題を解決するため
に、本発明の一つは、基板上に形成されたアモルファス
シリコン薄膜を、アニール処理により多結晶化させるに
際し、前記アモルファスシリコン薄膜は、1000μm
2 以下の平面面積を有することを特徴とする半導体作製
方法である。また、上記構成において、アモルファスシ
リコン薄膜は、好ましくは1000Å以上、より好まし
くは、2000Å〜10000Åの膜厚を有することを
特徴とする。
に、本発明の一つは、基板上に形成されたアモルファス
シリコン薄膜を、アニール処理により多結晶化させるに
際し、前記アモルファスシリコン薄膜は、1000μm
2 以下の平面面積を有することを特徴とする半導体作製
方法である。また、上記構成において、アモルファスシ
リコン薄膜は、好ましくは1000Å以上、より好まし
くは、2000Å〜10000Åの膜厚を有することを
特徴とする。
【0006】また、本発明の他の一つは、薄膜トランジ
スタの活性シリコン層が、複数並列に配置された島状領
域で構成され、該島状領域は、1000μm2 以下の平
面面積を有する多結晶シリコン薄膜であることを特徴と
する薄膜トランジスタである。また、上記構成におい
て、島状領域は、好ましくは1000Å以上、より好ま
しくは、2000Å〜10000Åの膜厚を有する多結
晶シリコン薄膜であることを特徴とする。
スタの活性シリコン層が、複数並列に配置された島状領
域で構成され、該島状領域は、1000μm2 以下の平
面面積を有する多結晶シリコン薄膜であることを特徴と
する薄膜トランジスタである。また、上記構成におい
て、島状領域は、好ましくは1000Å以上、より好ま
しくは、2000Å〜10000Åの膜厚を有する多結
晶シリコン薄膜であることを特徴とする。
【0007】また、本発明の他の一つは、基板上に、ア
モルファスシリコン薄膜を形成する工程と、前記アモル
ファスシリコン薄膜を、1000μm2 以下の平面面積
を有する、複数の島状領域に加工する工程と、アニール
処理により、前記島状領域を構成するアモルファスシリ
コン薄膜を多結晶化する工程と、前記複数の島状領域の
うちの少なくとも1つを、活性シリコン層とした薄膜ト
ランジスタを形成する工程と、を有することを特徴とす
る薄膜トランジスタ作製方法である。また、上記構成に
おいて、アモルファスシリコン薄膜は、好ましくは、1
000Å以上、より好ましくは、2000Å〜1000
0Åの膜厚を有することを特徴とする。
モルファスシリコン薄膜を形成する工程と、前記アモル
ファスシリコン薄膜を、1000μm2 以下の平面面積
を有する、複数の島状領域に加工する工程と、アニール
処理により、前記島状領域を構成するアモルファスシリ
コン薄膜を多結晶化する工程と、前記複数の島状領域の
うちの少なくとも1つを、活性シリコン層とした薄膜ト
ランジスタを形成する工程と、を有することを特徴とす
る薄膜トランジスタ作製方法である。また、上記構成に
おいて、アモルファスシリコン薄膜は、好ましくは、1
000Å以上、より好ましくは、2000Å〜1000
0Åの膜厚を有することを特徴とする。
【0008】
【作用】本出願人は、アモルファスシリコン薄膜を、平
面面積(基板上面から見た面積)を1000μm2 以下
の島状領域(アイランド)として形成してから、これ
を、加熱や、レーザー光、強光の照射によりアニール処
理して、多結晶シリコン薄膜とすることにより、欠陥密
度の低い、良質な多結晶シリコン薄膜が得られることを
発見した。図1に、多結晶シリコン薄膜トランジスタ
の、スレッシュホールド電圧(Vth)と島状領域の面積
との関係を示す。このときの島状領域の膜厚は、125
0Åである。図1に示すように、島状領域の面積が小さ
くなるほど、Pチャネル、Nチャネルの双方において、
スレッシュホールド電圧が下がり、欠陥密度が低くなっ
ていることがわかる。図1において、島状領域の平面面
積が、1000μm2 以下であるとき、極めて良好な結
晶性が得られることがわかる。また、島状領域の平面面
積が、1000μm2 以下であれば、島状領域の平面の
形状は、正方形でも、長方形でも、その他の形状でもか
まわない。また、島状領域は、平面面積が1μm2 以上
であれば、素子として充分に利用可能であり、また通常
の技術で容易に作製することができる。
面面積(基板上面から見た面積)を1000μm2 以下
の島状領域(アイランド)として形成してから、これ
を、加熱や、レーザー光、強光の照射によりアニール処
理して、多結晶シリコン薄膜とすることにより、欠陥密
度の低い、良質な多結晶シリコン薄膜が得られることを
発見した。図1に、多結晶シリコン薄膜トランジスタ
の、スレッシュホールド電圧(Vth)と島状領域の面積
との関係を示す。このときの島状領域の膜厚は、125
0Åである。図1に示すように、島状領域の面積が小さ
くなるほど、Pチャネル、Nチャネルの双方において、
スレッシュホールド電圧が下がり、欠陥密度が低くなっ
ていることがわかる。図1において、島状領域の平面面
積が、1000μm2 以下であるとき、極めて良好な結
晶性が得られることがわかる。また、島状領域の平面面
積が、1000μm2 以下であれば、島状領域の平面の
形状は、正方形でも、長方形でも、その他の形状でもか
まわない。また、島状領域は、平面面積が1μm2 以上
であれば、素子として充分に利用可能であり、また通常
の技術で容易に作製することができる。
【0009】一方、この多結晶シリコン薄膜を、薄膜ト
ランジスタの活性シリコン層として設ける場合、島状領
域の面積の大きさが制限されているために、それを用い
た薄膜トランジスタの大きさも制限され、ひいては薄膜
トランジスタの性能も制限されてしまう。そこで、本出
願人は、薄膜トランジスタのソース領域、ドレイン領
域、およびチャネル形成領域を構成する活性シリコン層
として、多結晶シリコン薄膜である、平面面積1000
μm2 以下の島状領域を、複数個、並列に並べて設け、
実質的なチャネル幅を大きくすることで、電流量が十分
に流れ、かつ欠陥密度の低いチャネル形成領域を有す
る、高性能の多結晶薄膜トランジスタを得ることができ
ることを発見した。
ランジスタの活性シリコン層として設ける場合、島状領
域の面積の大きさが制限されているために、それを用い
た薄膜トランジスタの大きさも制限され、ひいては薄膜
トランジスタの性能も制限されてしまう。そこで、本出
願人は、薄膜トランジスタのソース領域、ドレイン領
域、およびチャネル形成領域を構成する活性シリコン層
として、多結晶シリコン薄膜である、平面面積1000
μm2 以下の島状領域を、複数個、並列に並べて設け、
実質的なチャネル幅を大きくすることで、電流量が十分
に流れ、かつ欠陥密度の低いチャネル形成領域を有す
る、高性能の多結晶薄膜トランジスタを得ることができ
ることを発見した。
【0010】図3に、複数の島状領域を、活性シリコン
層として用いた薄膜トランジスタの平面形状の例を示
す。図3において、島状領域301が、複数個並列に配
列され、薄膜トランジスタの活性シリコン層305を構
成している。その上に、ゲイト電極302、ソース電極
303、ドレイン電極304が設けられている。
層として用いた薄膜トランジスタの平面形状の例を示
す。図3において、島状領域301が、複数個並列に配
列され、薄膜トランジスタの活性シリコン層305を構
成している。その上に、ゲイト電極302、ソース電極
303、ドレイン電極304が設けられている。
【0011】1つの薄膜トランジスタを構成する、個々
の島状領域の間隔は、数〜数10μmが適当である。こ
の間隔は、小さいほど、活性シリコン層の平面面積を小
さくできる。島状領域は、その平面面積を小さくする
と、多結晶化した状態において、欠陥密度がより減少
し、リーク電流を減少させることができる。
の島状領域の間隔は、数〜数10μmが適当である。こ
の間隔は、小さいほど、活性シリコン層の平面面積を小
さくできる。島状領域は、その平面面積を小さくする
と、多結晶化した状態において、欠陥密度がより減少
し、リーク電流を減少させることができる。
【0012】また、本出願人は、アモルファスシリコン
薄膜の膜厚を、1000Å以上、好ましくは2000Å
〜10000Åと厚くすることで、これを結晶化して得
られた多結晶シリコン薄膜の欠陥密度が低くなることを
発見した。図2に、固相成長における多結晶シリコン薄
膜の欠陥密度と、初期アモルファスシリコン薄膜の膜厚
との関係を示す。このときの固相成長(SPC)温度
は、600℃である。図2より、膜厚が厚くなるほど、
欠陥密度が少なくなることがわかる。しかし、このよう
な膜厚の厚い初期アモルファスシリコン薄膜をアニール
処理して結晶化させる際には、3×10-9dyn/cm2 程度
の、相変化による応力が発生し、その結果、形成される
多結晶シリコン薄膜に、ひび割れが生じてしまうことが
あった。
薄膜の膜厚を、1000Å以上、好ましくは2000Å
〜10000Åと厚くすることで、これを結晶化して得
られた多結晶シリコン薄膜の欠陥密度が低くなることを
発見した。図2に、固相成長における多結晶シリコン薄
膜の欠陥密度と、初期アモルファスシリコン薄膜の膜厚
との関係を示す。このときの固相成長(SPC)温度
は、600℃である。図2より、膜厚が厚くなるほど、
欠陥密度が少なくなることがわかる。しかし、このよう
な膜厚の厚い初期アモルファスシリコン薄膜をアニール
処理して結晶化させる際には、3×10-9dyn/cm2 程度
の、相変化による応力が発生し、その結果、形成される
多結晶シリコン薄膜に、ひび割れが生じてしまうことが
あった。
【0013】したがって、膜厚の厚いアモルファスシリ
コン薄膜を結晶化させて形成した多結晶シリコン薄膜
を、薄膜トランジスタのチャネル形成領域を構成する活
性シリコン層としてそのまま用いると、装置の不良や、
性能の低下の原因となってしまうことがあった。
コン薄膜を結晶化させて形成した多結晶シリコン薄膜
を、薄膜トランジスタのチャネル形成領域を構成する活
性シリコン層としてそのまま用いると、装置の不良や、
性能の低下の原因となってしまうことがあった。
【0014】しかしながら、本出願人は、アモルファス
シリコン薄膜の膜厚が1000Å以上、特に、2000
Å〜10000Åであっても、アモルファスシリコン薄
膜よりなる島状領域の面積を、1000μm2 以下とし
て、それをアニール処理し、結晶化させることで、ひび
割れを生じさせることなく、より欠陥密度の低い多結晶
シリコン薄膜が得られることを発見した。また、アモル
ファスシリコン薄膜の膜厚が、10000Åより厚くな
ると、ひび割れが生じやすくなる。
シリコン薄膜の膜厚が1000Å以上、特に、2000
Å〜10000Åであっても、アモルファスシリコン薄
膜よりなる島状領域の面積を、1000μm2 以下とし
て、それをアニール処理し、結晶化させることで、ひび
割れを生じさせることなく、より欠陥密度の低い多結晶
シリコン薄膜が得られることを発見した。また、アモル
ファスシリコン薄膜の膜厚が、10000Åより厚くな
ると、ひび割れが生じやすくなる。
【0015】本発明により、電流量が十分に流れ、かつ
欠陥密度の低いチャネル形成領域を有する、高性能の多
結晶薄膜トランジスタを得ることができた。このような
薄膜トランジスタは、スレッシュホールド電圧(Vth)
や、リーク電流(Ioff )が低くなるため、消費電力を
小さくすることができる。また移動度(μ)が大きくな
るため、高速で動作し、また、大電流を流すことが可能
となる。以下に本発明の実施例を示す。
欠陥密度の低いチャネル形成領域を有する、高性能の多
結晶薄膜トランジスタを得ることができた。このような
薄膜トランジスタは、スレッシュホールド電圧(Vth)
や、リーク電流(Ioff )が低くなるため、消費電力を
小さくすることができる。また移動度(μ)が大きくな
るため、高速で動作し、また、大電流を流すことが可能
となる。以下に本発明の実施例を示す。
【0016】
〔実施例1〕実施例1は、同一基板上に、多結晶シリコ
ン薄膜トランジスタにより構成された、アクティブマト
リクス回路と周辺駆動回路とを形成した例を示す。図4
に、実施例1の作製工程を示す。図5に、図4の上面図
を示す。図5(A)〜(D)は、図4(A)〜(D)を
上面から見た図である。また、図4は、図5のA−A’
断面である。
ン薄膜トランジスタにより構成された、アクティブマト
リクス回路と周辺駆動回路とを形成した例を示す。図4
に、実施例1の作製工程を示す。図5に、図4の上面図
を示す。図5(A)〜(D)は、図4(A)〜(D)を
上面から見た図である。また、図4は、図5のA−A’
断面である。
【0017】図4において、まず、基板401として、
石英を用いた。他にコーニング社7059等のガラス基
板を用いてもよい。基板401を洗浄し、TEOS(テ
トラ・エトキシ・シラン)と酸素を原料ガスとしてプラ
ズマCVD法によって、厚さ2000Åの酸化珪素下地
膜402が形成される。そして、プラズマCVD法によ
って、膜厚1000Å以上、好ましくは2000Å〜1
0000Å、ここでは3000Åの、初期アモルファス
シリコン薄膜が形成される。次に、この初期アモルファ
スシリコン薄膜が、ドライエッチングによりパターニン
グされ、活性シリコン層403〜405を構成する島状
領域が、アクティブマトリクス部と、周辺駆動回路部
の、薄膜トランジスタが形成される位置に設けられる。
(図4(A))
石英を用いた。他にコーニング社7059等のガラス基
板を用いてもよい。基板401を洗浄し、TEOS(テ
トラ・エトキシ・シラン)と酸素を原料ガスとしてプラ
ズマCVD法によって、厚さ2000Åの酸化珪素下地
膜402が形成される。そして、プラズマCVD法によ
って、膜厚1000Å以上、好ましくは2000Å〜1
0000Å、ここでは3000Åの、初期アモルファス
シリコン薄膜が形成される。次に、この初期アモルファ
スシリコン薄膜が、ドライエッチングによりパターニン
グされ、活性シリコン層403〜405を構成する島状
領域が、アクティブマトリクス部と、周辺駆動回路部
の、薄膜トランジスタが形成される位置に設けられる。
(図4(A))
【0018】図5(A)に示すように、アモルファスシ
リコン薄膜よりなる島状領域501〜507が形成さ
れ、活性シリコン層403〜405が構成される。個々
の島状領域の大きさは、平面形状の面積を1000μm
2 以下とするため、ここでは、幅20μm×長さ50μ
mとした。また、島状領域は、高速駆動が要求される周
辺駆動回路部においては、1つの薄膜トランジスタにつ
き3つ、リーク電流の少なさが求められるアクティブマ
トリクス部においては、1つの薄膜トランジスタにつき
1つ、設けられた。もちろん、要求される規格に応じ
て、島状領域の数を増減させてもよいことは、いうまで
もない。
リコン薄膜よりなる島状領域501〜507が形成さ
れ、活性シリコン層403〜405が構成される。個々
の島状領域の大きさは、平面形状の面積を1000μm
2 以下とするため、ここでは、幅20μm×長さ50μ
mとした。また、島状領域は、高速駆動が要求される周
辺駆動回路部においては、1つの薄膜トランジスタにつ
き3つ、リーク電流の少なさが求められるアクティブマ
トリクス部においては、1つの薄膜トランジスタにつき
1つ、設けられた。もちろん、要求される規格に応じ
て、島状領域の数を増減させてもよいことは、いうまで
もない。
【0019】ここでは、周辺駆動回路部の一つの薄膜ト
ランジスタを構成する島状領域どうしの間隔は、4μm
とした。また、アクティブマトリクス部の薄膜トランジ
スタにおいて、ここでは1つの島状領域により、活性シ
リコン層405を構成したが、もちろん、複数の島状領
域にて構成してもよい。また、活性シリコン層405
を、より小さい平面面積を有する複数の島状領域により
構成させてもよい。この場合、欠陥密度がより低くな
り、リーク電流を低下させることができる。また、薄膜
トランジスタを構成する島状領域の形状を、アクティブ
マトリクス部と周辺駆動回路部とにおいて、異ならせて
もよい。
ランジスタを構成する島状領域どうしの間隔は、4μm
とした。また、アクティブマトリクス部の薄膜トランジ
スタにおいて、ここでは1つの島状領域により、活性シ
リコン層405を構成したが、もちろん、複数の島状領
域にて構成してもよい。また、活性シリコン層405
を、より小さい平面面積を有する複数の島状領域により
構成させてもよい。この場合、欠陥密度がより低くな
り、リーク電流を低下させることができる。また、薄膜
トランジスタを構成する島状領域の形状を、アクティブ
マトリクス部と周辺駆動回路部とにおいて、異ならせて
もよい。
【0020】次に、これらアモルファスシリコン薄膜よ
りなる島状領域が、アニール処理により結晶化される。
基板温度は、500℃〜1100℃、ここでは700
℃、加熱時間は、2時間〜72時間、ここでは48時間
とした。アニール処理は、加熱の他に、レーザー光や、
強光(赤外線等)の照射により行ってもよい。この結晶
化工程により、島状領域501〜507は、良好に結晶
化された多結晶シリコン薄膜とされた。
りなる島状領域が、アニール処理により結晶化される。
基板温度は、500℃〜1100℃、ここでは700
℃、加熱時間は、2時間〜72時間、ここでは48時間
とした。アニール処理は、加熱の他に、レーザー光や、
強光(赤外線等)の照射により行ってもよい。この結晶
化工程により、島状領域501〜507は、良好に結晶
化された多結晶シリコン薄膜とされた。
【0021】その後、プラズマCVD法を用いて、ゲイ
ト絶縁膜として機能する酸化珪素膜407が、1500
Åの厚さに形成される。その上に、スパッタ法により、
アルミニウム膜が6000Å成膜され、エッチングによ
りパターニングされて、ゲイト電極407、408、4
09が形成される。
ト絶縁膜として機能する酸化珪素膜407が、1500
Åの厚さに形成される。その上に、スパッタ法により、
アルミニウム膜が6000Å成膜され、エッチングによ
りパターニングされて、ゲイト電極407、408、4
09が形成される。
【0022】次に、イオンドーピング法により、活性シ
リコン層403〜405に、ゲイト電極407〜409
をマスクとして、自己整合的に、N導電型およびP導電
型を付与する不純物がドーピングされた。ここでは、ド
ーピングガスとして、N型のドーピングにはフォスフィ
ン(PH3 )、P型のドーピングには、ジボラン(B2
H6 )を用いた。ここでは、画素領域の薄膜トランジス
タは、Pチャネル型とした。すなわち、活性シリコン層
404、405には、P型不純物が、403には、N型
不純物がドーピングされた。この結果、P型の不純物領
域413、415、416、418と、N型の不純物領
域410、412、および実質的に真性なチャネル形成
領域411、414、417を形成することができた。
リコン層403〜405に、ゲイト電極407〜409
をマスクとして、自己整合的に、N導電型およびP導電
型を付与する不純物がドーピングされた。ここでは、ド
ーピングガスとして、N型のドーピングにはフォスフィ
ン(PH3 )、P型のドーピングには、ジボラン(B2
H6 )を用いた。ここでは、画素領域の薄膜トランジス
タは、Pチャネル型とした。すなわち、活性シリコン層
404、405には、P型不純物が、403には、N型
不純物がドーピングされた。この結果、P型の不純物領
域413、415、416、418と、N型の不純物領
域410、412、および実質的に真性なチャネル形成
領域411、414、417を形成することができた。
【0023】この後、400℃〜800℃で1〜12時
間、代表的には、600℃、2時間のアニール処理がさ
れ、ドーピングされた不純物が活性化された。(図4
(B))図5(B)において、活性シリコン層403、
404のそれぞれにおいて、ゲイト電極407、408
が、複数の島状領域の上に設けられていることが示され
ている。
間、代表的には、600℃、2時間のアニール処理がさ
れ、ドーピングされた不純物が活性化された。(図4
(B))図5(B)において、活性シリコン層403、
404のそれぞれにおいて、ゲイト電極407、408
が、複数の島状領域の上に設けられていることが示され
ている。
【0024】続いて、厚さ500Åの窒化珪素膜と、厚
さ3000Åの酸化珪素膜の2層よりなる絶縁膜が、第
1の層間絶縁物419として、プラズマCVD法によっ
て形成された。次に、第1の層間絶縁物419に、コン
タクトホール420〜424が形成されて、金属材料、
例えば、チタン500Å、アルミニウム4000Åの多
層膜によって、薄膜トランジスタの電極・配線425〜
428が形成された。(図4(C)、図5(C))実施
例1において、活性シリコン層403、404のコンタ
クトホール420〜423のそれぞれは、図5(C)に
示すように、3つの島状領域に対し1つ形成されている
が、個々の島状領域に1つづつ形成してもかまわない。
さ3000Åの酸化珪素膜の2層よりなる絶縁膜が、第
1の層間絶縁物419として、プラズマCVD法によっ
て形成された。次に、第1の層間絶縁物419に、コン
タクトホール420〜424が形成されて、金属材料、
例えば、チタン500Å、アルミニウム4000Åの多
層膜によって、薄膜トランジスタの電極・配線425〜
428が形成された。(図4(C)、図5(C))実施
例1において、活性シリコン層403、404のコンタ
クトホール420〜423のそれぞれは、図5(C)に
示すように、3つの島状領域に対し1つ形成されている
が、個々の島状領域に1つづつ形成してもかまわない。
【0025】その後、さらに、厚さ4000Åの酸化珪
素膜が、プラズマCVD法により形成され、これを第2
の層間絶縁物429とした。そして、アクティブマトリ
クス領域の薄膜トランジスタの画素電極を構成する側の
不純物領域に、コンタクトホール430が形成され、さ
らに、厚さ800ÅのITO(酸化インジウム・スズ)
膜が形成され、これをエッチングして画素電極431が
形成された。(図4(D)、図5(D))
素膜が、プラズマCVD法により形成され、これを第2
の層間絶縁物429とした。そして、アクティブマトリ
クス領域の薄膜トランジスタの画素電極を構成する側の
不純物領域に、コンタクトホール430が形成され、さ
らに、厚さ800ÅのITO(酸化インジウム・スズ)
膜が形成され、これをエッチングして画素電極431が
形成された。(図4(D)、図5(D))
【0026】こうして、アクティブマトリクス部分と、
周辺駆動回路部分とを、同一基板上に形成することがで
きた。このようにして形成されたアクティブマトリクス
回路および周辺駆動回路は、リーク電流(Ioff )が少
なく、低消費電力であり、高速に動作する、優れたもの
となった。この基板と、一面に電極が形成された対向基
板とを、液晶を介して設置し、液晶電気光学装置を作製
することができた。
周辺駆動回路部分とを、同一基板上に形成することがで
きた。このようにして形成されたアクティブマトリクス
回路および周辺駆動回路は、リーク電流(Ioff )が少
なく、低消費電力であり、高速に動作する、優れたもの
となった。この基板と、一面に電極が形成された対向基
板とを、液晶を介して設置し、液晶電気光学装置を作製
することができた。
【0027】
【発明の効果】本発明により、電流量が十分に流れ、か
つ欠陥密度の低いチャネル形成領域を有する、高性能の
多結晶シリコン薄膜トランジスタを得ることができた。
このような薄膜トランジスタは、スレッシュホールド電
圧(Vth)や、リーク電流(Ioff )を低くすることが
できるため、消費電力を低くすることができた。また移
動度(μ)が大きくなるため、高速で動作し、また、大
電流を流すことが可能となった。
つ欠陥密度の低いチャネル形成領域を有する、高性能の
多結晶シリコン薄膜トランジスタを得ることができた。
このような薄膜トランジスタは、スレッシュホールド電
圧(Vth)や、リーク電流(Ioff )を低くすることが
できるため、消費電力を低くすることができた。また移
動度(μ)が大きくなるため、高速で動作し、また、大
電流を流すことが可能となった。
【図1】 多結晶シリコン薄膜トランジスタの、スレッ
シュホールド電圧(Vth)と、島状領域の面積との関係
を示す図。
シュホールド電圧(Vth)と、島状領域の面積との関係
を示す図。
【図2】 固相成長における多結晶シリコン薄膜の欠陥
密度と、初期アモルファスシリコン薄膜の膜厚との関係
を示す図。
密度と、初期アモルファスシリコン薄膜の膜厚との関係
を示す図。
【図3】 複数の島状領域を活性シリコン層として用い
た薄膜トランジスタの平面形状の例を示す図。
た薄膜トランジスタの平面形状の例を示す図。
【図4】 実施例1の作製工程を示す図。
【図5】 図4の上面を示す図。
301 島状領域 302 ゲイト電極 303 ソース電極 304 ドレイン電極 305 活性シリコン層 401 基板 402 酸化珪素下地膜 403、404 活性シリコン層(周辺駆動回路部) 405 活性シリコン層(アクティブマトリクス部) 406 酸化珪素膜 407、408、409 ゲイト電極 410、412 N型の不純物領域 411、414、417 チャネル形成領域 413、415、416、418 P型の不純物領域 419 第1の層間絶縁物 420、421、422、423、424 コンタクト
ホール 425、426、427、428 電極・配線 429 第2の層間絶縁物 430 コンタクトホール 431 画素電極
ホール 425、426、427、428 電極・配線 429 第2の層間絶縁物 430 コンタクトホール 431 画素電極
Claims (9)
- 【請求項1】基板上に形成されたアモルファスシリコン
薄膜を、アニール処理により多結晶化させるに際し、 前記アモルファスシリコン薄膜は、1000μm2 以下
の平面面積を有することを特徴とする半導体作製方法。 - 【請求項2】請求項1において、アモルファスシリコン
薄膜は、1000Å以上の膜厚を有することを特徴とす
る半導体作製方法。 - 【請求項3】請求項1において、アモルファスシリコン
薄膜は、2000Å〜10000Åの膜厚を有すること
を特徴とする半導体作製方法。 - 【請求項4】薄膜トランジスタの活性シリコン層が、複
数並列に配置された島状領域で構成され、 該島状領域は、1000μm2 以下の平面面積を有する
多結晶シリコン薄膜であることを特徴とする薄膜トラン
ジスタ。 - 【請求項5】請求項4において、島状領域は、1000
Å以上の膜厚を有する多結晶シリコン薄膜であることを
特徴とする薄膜トランジスタ。 - 【請求項6】請求項4において、島状領域は、2000
Å〜10000Åの膜厚を有する多結晶シリコン薄膜で
あることを特徴とする薄膜トランジスタ。 - 【請求項7】基板上に、アモルファスシリコン薄膜を形
成する工程と、 前記アモルファスシリコン薄膜を、1000μm2 以下
の平面面積を有する、複数の島状領域に加工する工程
と、 アニール処理により、前記島状領域を構成するアモルフ
ァスシリコン薄膜を多結晶化する工程と、 前記複数の島状領域のうちの少なくとも1つを、活性シ
リコン層とした薄膜トランジスタを形成する工程と、 を有することを特徴とする薄膜トランジスタ作製方法。 - 【請求項8】請求項7において、アモルファスシリコン
薄膜は、1000Å以上の膜厚を有することを特徴とす
る薄膜トランジスタ作製方法。 - 【請求項9】請求項7において、アモルファスシリコン
薄膜は、2000Å〜10000Åの膜厚を有すること
を特徴とする薄膜トランジスタ作製方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7096266A JPH08264802A (ja) | 1995-03-28 | 1995-03-28 | 半導体作製方法、薄膜トランジスタ作製方法および薄膜トランジスタ |
US08/623,506 US5767529A (en) | 1995-03-28 | 1996-03-28 | Thin-film transistor having a plurality of island-like regions |
KR19960008689A KR960036150A (ja) | 1995-03-28 | 1996-03-28 | |
US09/016,999 US6596572B1 (en) | 1995-03-28 | 1998-02-02 | Method of fabricating a thin-film transistor having a plurality of island-like regions |
US10/623,581 US7407838B2 (en) | 1995-03-28 | 2003-07-22 | Method of manufacturing a semiconductor method of manufacturing a thin-film transistor and thin-film transistor |
US10/713,275 US7271410B2 (en) | 1995-03-28 | 2003-11-17 | Active matrix circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7096266A JPH08264802A (ja) | 1995-03-28 | 1995-03-28 | 半導体作製方法、薄膜トランジスタ作製方法および薄膜トランジスタ |
Related Child Applications (1)
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---|---|---|---|
JP2003285552A Division JP2004006974A (ja) | 2003-08-04 | 2003-08-04 | アクティブマトリクス回路の作製方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08264802A true JPH08264802A (ja) | 1996-10-11 |
Family
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