JPH11284155A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
- Publication number
- JPH11284155A JPH11284155A JP10084379A JP8437998A JPH11284155A JP H11284155 A JPH11284155 A JP H11284155A JP 10084379 A JP10084379 A JP 10084379A JP 8437998 A JP8437998 A JP 8437998A JP H11284155 A JPH11284155 A JP H11284155A
- Authority
- JP
- Japan
- Prior art keywords
- select gate
- gate electrode
- conductive layer
- contact region
- gate electrodes
- Prior art date
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 コンタクト部のサイズによらず、セレクトゲ
ート電極間を狭める。 【解決手段】 セレクトゲートトランジスタは、第一層
目のセレクトゲート電極ＳＧＤ（下）と第二層目のセレ
クトゲート電極ＳＧＤ（上）を有する。セレクトゲート
電極ＳＧＤ（下）は、複数のコンタクト領域を有し、セ
レクトゲート電極ＳＧＤ（上）は、複数のコンタクト領
域上において取り除かれている。カラム方向に隣接する
二つのセレクトゲート電極に関し、一方のセレクトゲー
ト電極のコンタクト領域と他方のセレクトゲート電極の
コンタクト領域は、互いに対向していない。一方のセレ
クトゲート電極のコンタクト領域に対向する他方のセレ
クトゲート電極ＳＤＧ（下），ＳＧＤ（上）は、両者が
短絡しないように取り除かれている。
ート電極間を狭める。 【解決手段】 セレクトゲートトランジスタは、第一層
目のセレクトゲート電極ＳＧＤ（下）と第二層目のセレ
クトゲート電極ＳＧＤ（上）を有する。セレクトゲート
電極ＳＧＤ（下）は、複数のコンタクト領域を有し、セ
レクトゲート電極ＳＧＤ（上）は、複数のコンタクト領
域上において取り除かれている。カラム方向に隣接する
二つのセレクトゲート電極に関し、一方のセレクトゲー
ト電極のコンタクト領域と他方のセレクトゲート電極の
コンタクト領域は、互いに対向していない。一方のセレ
クトゲート電極のコンタクト領域に対向する他方のセレ
クトゲート電極ＳＤＧ（下），ＳＧＤ（上）は、両者が
短絡しないように取り除かれている。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリに関する。
モリに関する。
【０００２】
【従来の技術】従来、不揮発性半導体メモリの一つとし
て、例えば、図４６に示すようなメモリセルアレイ部を
有するＮＡＮＤ型フラッシュＥＥＰＲＯＭが知られてい
る。
て、例えば、図４６に示すようなメモリセルアレイ部を
有するＮＡＮＤ型フラッシュＥＥＰＲＯＭが知られてい
る。
【０００３】ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモ
リセルアレイ部は、複数のＮＡＮＤセルユニットから構
成されている。各ＮＡＮＤセルユニットは、直列接続さ
れた複数個（例えば、１６個）のメモリセルからなるＮ
ＡＮＤ列と、ＮＡＮＤ列の一端とソース線ＳＬの間に接
続されるソース側セレクトゲートトランジスタと、ＮＡ
ＮＤ列の他端とビット線ＢＬｉの間に接続されるドレイ
ン側セレクトゲートトランジスタとを有している。
リセルアレイ部は、複数のＮＡＮＤセルユニットから構
成されている。各ＮＡＮＤセルユニットは、直列接続さ
れた複数個（例えば、１６個）のメモリセルからなるＮ
ＡＮＤ列と、ＮＡＮＤ列の一端とソース線ＳＬの間に接
続されるソース側セレクトゲートトランジスタと、ＮＡ
ＮＤ列の他端とビット線ＢＬｉの間に接続されるドレイ
ン側セレクトゲートトランジスタとを有している。
【０００４】メモリセルアレイ部は、複数のブロックＢ
ＬＫｊから構成されている。コントロールゲート電極
（ワード線）ＣＧ０〜ＣＧ１５、ソース側セレクトゲー
ト電極ＳＧＳ及びドレイン側セレクトゲート電極ＳＧＤ
は、ロウ方向に伸び、ビット線ＢＬｉは、カラム方向に
伸びている。一本のワード線に繋がる複数のメモリセル
Ｍ０〜Ｍｉは、ページＰＡＧＥという単位を構成してい
る。
ＬＫｊから構成されている。コントロールゲート電極
（ワード線）ＣＧ０〜ＣＧ１５、ソース側セレクトゲー
ト電極ＳＧＳ及びドレイン側セレクトゲート電極ＳＧＤ
は、ロウ方向に伸び、ビット線ＢＬｉは、カラム方向に
伸びている。一本のワード線に繋がる複数のメモリセル
Ｍ０〜Ｍｉは、ページＰＡＧＥという単位を構成してい
る。
【０００５】通常、１回の読み出し動作で１ページ分の
データが読み出される。この１ページ分のデータは、ラ
ッチ回路にラッチされた後、メモリチップの外部にシリ
アルに出力される。
データが読み出される。この１ページ分のデータは、ラ
ッチ回路にラッチされた後、メモリチップの外部にシリ
アルに出力される。
【０００６】図４７は、ＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭのメモリセルアレイ部の平面パターンの概略を示し
ている。図４８は、図４７の領域ＸＤを拡大して示し、
図４９は、図４７の領域ＸＳを拡大して示している。ま
た、図５０は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメ
モリセルアレイ部の断面図を示している。
ＯＭのメモリセルアレイ部の平面パターンの概略を示し
ている。図４８は、図４７の領域ＸＤを拡大して示し、
図４９は、図４７の領域ＸＳを拡大して示している。ま
た、図５０は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメ
モリセルアレイ部の断面図を示している。
【０００７】シリコン基板１０上には、フィールド酸化
膜１１が形成されている。フィールド酸化膜１１に取り
囲まれた素子領域には、例えば、１６個のメモリセル及
び２個のセレクトゲートトランジスタからなるＮＡＮＤ
セルユニットが配置されている。
膜１１が形成されている。フィールド酸化膜１１に取り
囲まれた素子領域には、例えば、１６個のメモリセル及
び２個のセレクトゲートトランジスタからなるＮＡＮＤ
セルユニットが配置されている。
【０００８】各メモリセルは、フローティングゲート電
極ＦＧ、コントロールゲート電極（ワード線）ＣＧ０〜
ＣＧ１５及びＮ型拡散層１２から構成されている。ソー
ス側セレクトゲートトランジスタは、セレクトゲート電
極ＳＧＳ（上），ＳＧＳ（下）及びＮ型拡散層１２ａ，
１２から構成されている。また、ドレイン側セレクトゲ
ートトランジスタは、セレクトゲート電極ＳＧＤ
（上），ＳＧＤ（下）及びＮ型拡散層１２ｂ，１２から
構成されている。
極ＦＧ、コントロールゲート電極（ワード線）ＣＧ０〜
ＣＧ１５及びＮ型拡散層１２から構成されている。ソー
ス側セレクトゲートトランジスタは、セレクトゲート電
極ＳＧＳ（上），ＳＧＳ（下）及びＮ型拡散層１２ａ，
１２から構成されている。また、ドレイン側セレクトゲ
ートトランジスタは、セレクトゲート電極ＳＧＤ
（上），ＳＧＤ（下）及びＮ型拡散層１２ｂ，１２から
構成されている。
【０００９】コントロールゲート電極ＣＧ０〜ＣＧ１
５、ソース側セレクトゲート電極ＳＧＳ（上），ＳＧＳ
（下）及びドレイン側セレクトゲート電極ＳＧＤ
（上），ＳＧＤ（下）は、ロウ方向に伸び、ビット線Ｂ
Ｌｉは、カラム方向に伸びている。ビット線ＢＬｉは、
配線Ｂを介して拡散層１２ｂに接続されている。ソース
線ＳＬは、拡散層１２ａに接続されている。
５、ソース側セレクトゲート電極ＳＧＳ（上），ＳＧＳ
（下）及びドレイン側セレクトゲート電極ＳＧＤ
（上），ＳＧＤ（下）は、ロウ方向に伸び、ビット線Ｂ
Ｌｉは、カラム方向に伸びている。ビット線ＢＬｉは、
配線Ｂを介して拡散層１２ｂに接続されている。ソース
線ＳＬは、拡散層１２ａに接続されている。
【００１０】ソース側及びドレイン側のセレクトゲート
トランジスタは、それぞれデータ書き込み時及び消去時
に、書き込み及び消去を実行するメモリセルを選択する
ために設けられている。このため、ソース側及びドレイ
ン側のセレクトゲートトランジスタは、それぞれメモリ
セルとは異なり、一定の閾値でスイッチング動作するよ
うに構成されている。
トランジスタは、それぞれデータ書き込み時及び消去時
に、書き込み及び消去を実行するメモリセルを選択する
ために設けられている。このため、ソース側及びドレイ
ン側のセレクトゲートトランジスタは、それぞれメモリ
セルとは異なり、一定の閾値でスイッチング動作するよ
うに構成されている。
【００１１】よって、ソース側及びドレイン側のセレク
トゲートトランジスタでは、制御信号は、直接、第一層
目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）に
印加される。具体的には、第二層目のセレクトゲート電
極ＳＧＳ（上），ＳＧＤ（上）の一部が取り除かれ、そ
の取り除かれた部分には、第一層目のセレクトゲート電
極ＳＧＳ（下），ＳＧＤ（下）に対するコンタクト領域
が形成されている。このコンタクト領域上にはコンタク
トホールＳＳ，ＳＤが形成される。
トゲートトランジスタでは、制御信号は、直接、第一層
目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）に
印加される。具体的には、第二層目のセレクトゲート電
極ＳＧＳ（上），ＳＧＤ（上）の一部が取り除かれ、そ
の取り除かれた部分には、第一層目のセレクトゲート電
極ＳＧＳ（下），ＳＧＤ（下）に対するコンタクト領域
が形成されている。このコンタクト領域上にはコンタク
トホールＳＳ，ＳＤが形成される。
【００１２】なお、図４８及び図４９のハッチング部分
は、第一層目のセレクトゲート電極ＳＧＳ（下），ＳＧ
Ｄ（下）が存在する部分を示している。
は、第一層目のセレクトゲート電極ＳＧＳ（下），ＳＧ
Ｄ（下）が存在する部分を示している。
【００１３】コンタクト領域（コンタクトホールＳＳ，
ＳＤ）は、セレクトゲート電極の抵抗を考慮して、セレ
クトゲート電極が数百本のビット線を跨ぐたびに１つ設
けられている。また、例えば、ソース側セレクトゲート
トランジスタの第一層目のセレクトゲート電極ＳＧＳ
（下）に対するコンタクト領域は、カラム方向に隣接す
る二つの第一層目のセレクトゲート電極ＳＧＳ（下）に
共通に設けられ、ドレイン側セレクトゲートトランジス
タの第一層目のセレクトゲート電極ＳＧＤ（下）に対す
るコンタクト領域は、カラム方向に隣接する二つの第一
層目のセレクトゲート電極ＳＧＤ（下）に別々に設けら
れている。
ＳＤ）は、セレクトゲート電極の抵抗を考慮して、セレ
クトゲート電極が数百本のビット線を跨ぐたびに１つ設
けられている。また、例えば、ソース側セレクトゲート
トランジスタの第一層目のセレクトゲート電極ＳＧＳ
（下）に対するコンタクト領域は、カラム方向に隣接す
る二つの第一層目のセレクトゲート電極ＳＧＳ（下）に
共通に設けられ、ドレイン側セレクトゲートトランジス
タの第一層目のセレクトゲート電極ＳＧＤ（下）に対す
るコンタクト領域は、カラム方向に隣接する二つの第一
層目のセレクトゲート電極ＳＧＤ（下）に別々に設けら
れている。
【００１４】ドレイン側セレクトゲートトランジスタに
関し、カラム方向に隣接する二つの第一層目のセレクト
ゲート電極ＳＧＤ（下）に対するコンタクト領域は、図
４７に示すように、互いに対向しないように交互に配置
されていてもよいし、又は図５１に示すように、互いに
対向するように配置してもよい。
関し、カラム方向に隣接する二つの第一層目のセレクト
ゲート電極ＳＧＤ（下）に対するコンタクト領域は、図
４７に示すように、互いに対向しないように交互に配置
されていてもよいし、又は図５１に示すように、互いに
対向するように配置してもよい。
【００１５】次に、従来のＮＡＮＤ型フラッシュＥＥＰ
ＲＯＭのメモリセルアレイ部の製造方法について説明す
る。
ＲＯＭのメモリセルアレイ部の製造方法について説明す
る。
【００１６】まず、図５２乃至図５７に示すように、Ｌ
ＯＣＯＳ法を用いてシリコン基板１０上にフィールド酸
化膜（ハッチング部分）１１を形成する。また、熱酸化
法により、フィールド酸化膜１１間の素子領域にゲート
酸化膜１３を形成する。ＣＶＤ法を用いて、フィールド
酸化膜１１上及びゲート酸化膜１３上に、例えば、ｎ型
不純物（例えば、リン）を約２×１０20ｃｍ-3含むポリ
シリコン膜１４を形成する。
ＯＣＯＳ法を用いてシリコン基板１０上にフィールド酸
化膜（ハッチング部分）１１を形成する。また、熱酸化
法により、フィールド酸化膜１１間の素子領域にゲート
酸化膜１３を形成する。ＣＶＤ法を用いて、フィールド
酸化膜１１上及びゲート酸化膜１３上に、例えば、ｎ型
不純物（例えば、リン）を約２×１０20ｃｍ-3含むポリ
シリコン膜１４を形成する。
【００１７】また、ポリシリコン膜１４に、カラム方向
に伸びるスリット状の開口ＯＰを形成する。この開口Ｏ
Ｐの幅（ロウ方向の幅）は、フィールド酸化膜１１の幅
（ロウ方向の幅）よりも狭くなっている。
に伸びるスリット状の開口ＯＰを形成する。この開口Ｏ
Ｐの幅（ロウ方向の幅）は、フィールド酸化膜１１の幅
（ロウ方向の幅）よりも狭くなっている。
【００１８】ポリシリコン膜１４上に絶縁膜１５を形成
する。この絶縁膜１５は、例えば、厚さ約５ｎｍのシリ
コン酸化膜、厚さ約８ｎｍのシリコン窒化膜、厚さ約５
ｎｍのシリコン酸化膜から構成される（“ＯＮＯ膜”と
呼ばれる）。
する。この絶縁膜１５は、例えば、厚さ約５ｎｍのシリ
コン酸化膜、厚さ約８ｎｍのシリコン窒化膜、厚さ約５
ｎｍのシリコン酸化膜から構成される（“ＯＮＯ膜”と
呼ばれる）。
【００１９】また、例えば、ＣＶＤ法により、絶縁膜１
５上に、約３．６×１０20ｃｍ-3のｎ型不純物（例え
ば、リン）を含むポリシリコン膜１６を形成する。続け
て、ＣＶＤ法により、ポリシリコン膜１６上にシリコン
窒化膜（マスク材）１７を形成する。
５上に、約３．６×１０20ｃｍ-3のｎ型不純物（例え
ば、リン）を含むポリシリコン膜１６を形成する。続け
て、ＣＶＤ法により、ポリシリコン膜１６上にシリコン
窒化膜（マスク材）１７を形成する。
【００２０】ＰＥＰ（写真蝕刻工程）により、シリコン
窒化膜１７上にレジストパターン１８Ａを形成する。そ
して、このレジストパターン１８Ａをマスクにして、Ｒ
ＩＥにより、シリコン窒化膜１７及びポリシリコン膜１
６をエッチングする。この結果、ロウ方向に伸びるライ
ン状のポリシリコン膜１６が残存し、コントロールゲー
ト電極（ワード線）ＣＧ０〜ＣＧ１５及び第二層目のセ
レクトゲート電極ＳＧＳ（上），ＳＧＤ（上）が形成さ
れる。
窒化膜１７上にレジストパターン１８Ａを形成する。そ
して、このレジストパターン１８Ａをマスクにして、Ｒ
ＩＥにより、シリコン窒化膜１７及びポリシリコン膜１
６をエッチングする。この結果、ロウ方向に伸びるライ
ン状のポリシリコン膜１６が残存し、コントロールゲー
ト電極（ワード線）ＣＧ０〜ＣＧ１５及び第二層目のセ
レクトゲート電極ＳＧＳ（上），ＳＧＤ（上）が形成さ
れる。
【００２１】この時、セレクトゲート電極ＳＧＳ
（上），ＳＧＤ（上）に関しては、第一層目のセレクト
ゲート電極に対するコンタクト領域に該当する部分が取
り除かれている。この後、レジストパターン１８Ａは、
除去される。
（上），ＳＧＤ（上）に関しては、第一層目のセレクト
ゲート電極に対するコンタクト領域に該当する部分が取
り除かれている。この後、レジストパターン１８Ａは、
除去される。
【００２２】次に、図５８乃至図６５に示すように、Ｐ
ＥＰ（写真蝕刻工程）により、第一層目のセレクトゲー
ト電極に対するコンタクト領域に該当する部分に、レジ
ストパターン１８Ｂを形成する。このレジストパターン
１８Ｂをマスクにして、ＲＩＥにより、絶縁膜１５及び
ポリシリコン膜１４をエッチングする。
ＥＰ（写真蝕刻工程）により、第一層目のセレクトゲー
ト電極に対するコンタクト領域に該当する部分に、レジ
ストパターン１８Ｂを形成する。このレジストパターン
１８Ｂをマスクにして、ＲＩＥにより、絶縁膜１５及び
ポリシリコン膜１４をエッチングする。
【００２３】この時、コントロールゲート電極（ワード
線）ＣＧ０〜ＣＧ１５及び第二層目のセレクトゲート電
極ＳＧＳ（上），ＳＧＤ（上）上に存在するシリコン窒
化膜１７も、ＲＩＥのマスクとして機能する。このた
め、コントロールゲート電極（ワード線）ＣＧ０〜ＣＧ
１５の直下には、ポリシリコン膜１４からなるフローテ
ィングゲート電極ＦＧが形成され、セレクトゲート電極
ＳＧＳ（上），ＳＧＤ（上）の直下には、ポリシリコン
膜１４からなる第一層目のセレクトゲート電極ＳＧＳ
（下），ＳＧＤ（下）が形成され、レジストパターン１
８Ｂの直下には、ポリシリコン膜１４からなる第一層目
のセレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）に対
するコンタクト領域が形成される。
線）ＣＧ０〜ＣＧ１５及び第二層目のセレクトゲート電
極ＳＧＳ（上），ＳＧＤ（上）上に存在するシリコン窒
化膜１７も、ＲＩＥのマスクとして機能する。このた
め、コントロールゲート電極（ワード線）ＣＧ０〜ＣＧ
１５の直下には、ポリシリコン膜１４からなるフローテ
ィングゲート電極ＦＧが形成され、セレクトゲート電極
ＳＧＳ（上），ＳＧＤ（上）の直下には、ポリシリコン
膜１４からなる第一層目のセレクトゲート電極ＳＧＳ
（下），ＳＧＤ（下）が形成され、レジストパターン１
８Ｂの直下には、ポリシリコン膜１４からなる第一層目
のセレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）に対
するコンタクト領域が形成される。
【００２４】この後、レジストパターン１８Ｂは、除去
される。なお、シリコン窒化膜１７については、本例で
は削除していないが、削除しても、又は削除しなくて
も、どちらでもよい。
される。なお、シリコン窒化膜１７については、本例で
は削除していないが、削除しても、又は削除しなくて
も、どちらでもよい。
【００２５】次に、図６６乃至図７７に示すように、コ
ントロールゲート電極ＣＧ０〜ＣＧ１５及びセレクトゲ
ート電極ＳＧＤ（上），ＳＧＳ（上）をマスクにして、
セルフアラインにより、シリコン基板１０中にｎ型不純
物（リン又はヒ素）をイオン注入し、ｎ型拡散層１２，
１２ａ，１２ｂを形成する。なお、拡散層１２ａは、Ｎ
ＡＮＤセルユニットのソースとなり、拡散層１２ｂは、
ＮＡＮＤセルユニットのドレインとなる。
ントロールゲート電極ＣＧ０〜ＣＧ１５及びセレクトゲ
ート電極ＳＧＤ（上），ＳＧＳ（上）をマスクにして、
セルフアラインにより、シリコン基板１０中にｎ型不純
物（リン又はヒ素）をイオン注入し、ｎ型拡散層１２，
１２ａ，１２ｂを形成する。なお、拡散層１２ａは、Ｎ
ＡＮＤセルユニットのソースとなり、拡散層１２ｂは、
ＮＡＮＤセルユニットのドレインとなる。
【００２６】また、シリコン基板１０上の全面に、コン
トロールゲート電極ＣＧ０〜ＣＧ１５及びセレクトゲー
ト電極ＳＧＤ（上），ＳＧＳ（上）を完全に覆うよう
な、例えば、厚さ約１．４５μｍのＢＰＳＧ膜１９を形
成する。この後、ＣＭＰ法を用いて、ＢＰＳＧ膜１９を
約０．４μｍ研磨し、ＢＰＳＧ膜１９の表面を平坦にす
る。
トロールゲート電極ＣＧ０〜ＣＧ１５及びセレクトゲー
ト電極ＳＧＤ（上），ＳＧＳ（上）を完全に覆うよう
な、例えば、厚さ約１．４５μｍのＢＰＳＧ膜１９を形
成する。この後、ＣＭＰ法を用いて、ＢＰＳＧ膜１９を
約０．４μｍ研磨し、ＢＰＳＧ膜１９の表面を平坦にす
る。
【００２７】また、ＣＶＤ法により、ＢＰＳＧ膜１９上
にエッチングストッパとしてのシリコン窒化膜２０を形
成する。続けて、ＣＶＤ法により、シリコン窒化膜２０
上にＴＥＯＳ膜２１を形成する。
にエッチングストッパとしてのシリコン窒化膜２０を形
成する。続けて、ＣＶＤ法により、シリコン窒化膜２０
上にＴＥＯＳ膜２１を形成する。
【００２８】ＰＥＰとＲＩＥを用いて、ＴＥＯＳ膜２１
に配線溝２２Ａ〜２２Ｅを形成する。なお、ＲＩＥ時に
は、シリコン窒化膜２０がエッチングストッパとして機
能する。また、ＰＥＰとＲＩＥを用いて、シリコン窒化
膜２０及びＢＰＳＧ膜１９に、拡散層（ドレイン）１２
ｂ及び拡散層（ソース）１２ａに達するコンタクトホー
ル２３Ａ，２３Ｃを形成すると共に、第一層目のセレク
トゲート電極ＳＧＤ（下），ＳＧＳ（下）に対するコン
タクト領域に達するコンタクトホール２３Ｂ，２３Ｄを
形成する。
に配線溝２２Ａ〜２２Ｅを形成する。なお、ＲＩＥ時に
は、シリコン窒化膜２０がエッチングストッパとして機
能する。また、ＰＥＰとＲＩＥを用いて、シリコン窒化
膜２０及びＢＰＳＧ膜１９に、拡散層（ドレイン）１２
ｂ及び拡散層（ソース）１２ａに達するコンタクトホー
ル２３Ａ，２３Ｃを形成すると共に、第一層目のセレク
トゲート電極ＳＧＤ（下），ＳＧＳ（下）に対するコン
タクト領域に達するコンタクトホール２３Ｂ，２３Ｄを
形成する。
【００２９】この後、ＴＥＯＳ膜２１上、配線溝２２Ａ
〜２２Ｅの内面及びコンタクトホール２３Ａ〜２３Ｄの
内面にそれぞれバリアメタル２４，２６，２８，３０，
３２を形成する。バリアメタル２４，２６，２８，３
０，３２は、例えば、窒化チタンとチタンから構成され
る。また、バリアメタル２４，２６，２８，３０，３２
上に、配線溝２２Ａ〜２２Ｅ及びコンタクトホール２３
Ａ〜２３Ｄを完全に満たすタングステン膜２５，２７，
２９，３１，３３が形成される。このタングステン膜２
５，２７，２９，３１，３３は、ＣＭＰ法により研磨さ
れ、配線溝２２Ａ〜２２Ｅ内及びコンタクトホール２３
Ａ〜２３Ｄ内のみに残存する。
〜２２Ｅの内面及びコンタクトホール２３Ａ〜２３Ｄの
内面にそれぞれバリアメタル２４，２６，２８，３０，
３２を形成する。バリアメタル２４，２６，２８，３
０，３２は、例えば、窒化チタンとチタンから構成され
る。また、バリアメタル２４，２６，２８，３０，３２
上に、配線溝２２Ａ〜２２Ｅ及びコンタクトホール２３
Ａ〜２３Ｄを完全に満たすタングステン膜２５，２７，
２９，３１，３３が形成される。このタングステン膜２
５，２７，２９，３１，３３は、ＣＭＰ法により研磨さ
れ、配線溝２２Ａ〜２２Ｅ内及びコンタクトホール２３
Ａ〜２３Ｄ内のみに残存する。
【００３０】次に、図７８乃至図８７に示すように、Ｃ
ＶＤ法により、ＴＥＯＳ膜２１上にＴＥＯＳ膜３４を形
成する。続けて、ＣＶＤ法により、ＴＥＯＳ膜３４上に
エッチングストッパとしてのシリコン窒化膜３５を形成
する。また、ＣＶＤ法により、シリコン窒化膜３５上に
ＴＥＯＳ膜３６を形成する。
ＶＤ法により、ＴＥＯＳ膜２１上にＴＥＯＳ膜３４を形
成する。続けて、ＣＶＤ法により、ＴＥＯＳ膜３４上に
エッチングストッパとしてのシリコン窒化膜３５を形成
する。また、ＣＶＤ法により、シリコン窒化膜３５上に
ＴＥＯＳ膜３６を形成する。
【００３１】ＰＥＰとＲＩＥを用いて、ＴＥＯＳ膜３６
に配線溝３７Ａ，７０Ａを形成する。なお、ＲＩＥ時に
は、シリコン窒化膜３５がエッチングストッパとして機
能する。また、ＰＥＰとＲＩＥを用いて、シリコン窒化
膜３５及びＴＥＯＳ膜３４にコンタクトホール３７Ｂ，
７０Ｂを形成する。
に配線溝３７Ａ，７０Ａを形成する。なお、ＲＩＥ時に
は、シリコン窒化膜３５がエッチングストッパとして機
能する。また、ＰＥＰとＲＩＥを用いて、シリコン窒化
膜３５及びＴＥＯＳ膜３４にコンタクトホール３７Ｂ，
７０Ｂを形成する。
【００３２】この後、ＴＥＯＳ膜３６上、配線溝３７
Ａ，７０Ａの内面及びコンタクトホール３７Ｂ，７０Ｂ
の内面にそれぞれバリアメタル３８，７１を形成する。
バリアメタル３８，７１は、例えば、窒化チタンとチタ
ンから構成される。また、バリアメタル３８，７１上
に、配線溝３７Ａ，７０Ａ及びコンタクトホール３７
Ｂ，７０Ｂを完全に満たす金属膜（アルミニウムなど）
３９，７２が形成される。
Ａ，７０Ａの内面及びコンタクトホール３７Ｂ，７０Ｂ
の内面にそれぞれバリアメタル３８，７１を形成する。
バリアメタル３８，７１は、例えば、窒化チタンとチタ
ンから構成される。また、バリアメタル３８，７１上
に、配線溝３７Ａ，７０Ａ及びコンタクトホール３７
Ｂ，７０Ｂを完全に満たす金属膜（アルミニウムなど）
３９，７２が形成される。
【００３３】この金属膜３９，７２は、ＣＭＰ法により
研磨され、配線溝３７Ａ，７０Ａ内及びコンタクトホー
ル３７Ｂ，７０Ｂ内のみに残存する。その結果、ビット
線ＢＬやその他の配線が形成される。ビット線やその他
の配線上には、シリコン窒化膜からなるパッシベーショ
ン膜が形成される。
研磨され、配線溝３７Ａ，７０Ａ内及びコンタクトホー
ル３７Ｂ，７０Ｂ内のみに残存する。その結果、ビット
線ＢＬやその他の配線が形成される。ビット線やその他
の配線上には、シリコン窒化膜からなるパッシベーショ
ン膜が形成される。
【００３４】以上の製造工程により、ＮＡＮＤ型フラッ
シュＥＥＰＲＯＭが完成する。
シュＥＥＰＲＯＭが完成する。
【００３５】
【発明が解決しようとする課題】ＮＡＮＤセルユニット
中のソース側及びドレイン側のセレクトゲートトランジ
スタは、上述のように、それぞれ第一層目のセレクトゲ
ート電極ＳＧＳ（下），ＳＧＤ（下）と第二層目のセレ
クトゲート電極ＳＧＳ（上），ＳＧＤ（上）を有してい
る。また、第二層目のセレクトゲート電極ＳＧＳ
（上），ＳＧＤ（上）の一部が取り除かれ、その部分
は、第一層目のセレクトゲート電極ＳＧＳ（下），ＳＧ
Ｄ（下）に対するコンタクト領域となっている。
中のソース側及びドレイン側のセレクトゲートトランジ
スタは、上述のように、それぞれ第一層目のセレクトゲ
ート電極ＳＧＳ（下），ＳＧＤ（下）と第二層目のセレ
クトゲート電極ＳＧＳ（上），ＳＧＤ（上）を有してい
る。また、第二層目のセレクトゲート電極ＳＧＳ
（上），ＳＧＤ（上）の一部が取り除かれ、その部分
は、第一層目のセレクトゲート電極ＳＧＳ（下），ＳＧ
Ｄ（下）に対するコンタクト領域となっている。
【００３６】つまり、セレクトゲートトランジスタのセ
レクトゲート電極として、実際に機能するのは、第一層
目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）で
あり、コンタクト領域は、第一層目のセレクトゲート電
極ＳＧＳ（下），ＳＧＤ（下）の抵抗を考慮して複数箇
所（数百本のビット線ごとに１箇所）に設定されてい
る。
レクトゲート電極として、実際に機能するのは、第一層
目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）で
あり、コンタクト領域は、第一層目のセレクトゲート電
極ＳＧＳ（下），ＳＧＤ（下）の抵抗を考慮して複数箇
所（数百本のビット線ごとに１箇所）に設定されてい
る。
【００３７】コンタクト領域のサイズは、コンタクト領
域上にフォトリソグラフィ工程で形成されるコンタクト
ホールの合せずれを考慮して決定される。通常、コンタ
クトホールのサイズにコンタクトホールの合せずれマー
ジンを含めると、コンタクト領域のカラム方向の長さ
は、セレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）の
ゲート長ｇよりも大きくなる。
域上にフォトリソグラフィ工程で形成されるコンタクト
ホールの合せずれを考慮して決定される。通常、コンタ
クトホールのサイズにコンタクトホールの合せずれマー
ジンを含めると、コンタクト領域のカラム方向の長さ
は、セレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）の
ゲート長ｇよりも大きくなる。
【００３８】図８８及び図８９は、ドレイン側の第一層
目のセレクトゲート電極に対するコンタクト領域の配置
に関して、二つの例を示したものである。ここでは、フ
ォトリソグラフィ工程で加工が可能な最小の幅をｎとし
ている（例えば、コントロールゲート電極同士の間隔は
ｎに設定されている）。
目のセレクトゲート電極に対するコンタクト領域の配置
に関して、二つの例を示したものである。ここでは、フ
ォトリソグラフィ工程で加工が可能な最小の幅をｎとし
ている（例えば、コントロールゲート電極同士の間隔は
ｎに設定されている）。
【００３９】図８８の例の場合、コンタクト領域がセレ
クトゲート電極ＳＧＤ（下）のゲート領域（コンタクト
領域以外のライン状の領域）から突出している部分の長
さをｈとし、カラム方向に隣接する第一層目のセレクト
ゲート電極ＳＧＤ（下）のコンタクト領域同士の間隔を
ｋとすると、ｋ＝ｎとなり、かつ、カラム方向に隣接す
る第一層目のセレクトゲート電極ＳＧＤ（下）のゲート
領域同士の間隔は、ｋ＋２ｈとなる。
クトゲート電極ＳＧＤ（下）のゲート領域（コンタクト
領域以外のライン状の領域）から突出している部分の長
さをｈとし、カラム方向に隣接する第一層目のセレクト
ゲート電極ＳＧＤ（下）のコンタクト領域同士の間隔を
ｋとすると、ｋ＝ｎとなり、かつ、カラム方向に隣接す
る第一層目のセレクトゲート電極ＳＧＤ（下）のゲート
領域同士の間隔は、ｋ＋２ｈとなる。
【００４０】図８９の例の場合、コンタクト領域がセレ
クトゲート電極ＳＧＤ（下）のゲート領域から突出して
いる部分の長さをｈとし、カラム方向に隣接する第一層
目のセレクトゲート電極ＳＧＤ（下）の最小の間隔をｍ
とすると、ｎ＜ｍとなり、かつ、カラム方向に隣接する
第一層目のセレクトゲート電極ＳＧＤ（下）のゲート領
域同士の間隔は、ｍ＋ｈとなる。
クトゲート電極ＳＧＤ（下）のゲート領域から突出して
いる部分の長さをｈとし、カラム方向に隣接する第一層
目のセレクトゲート電極ＳＧＤ（下）の最小の間隔をｍ
とすると、ｎ＜ｍとなり、かつ、カラム方向に隣接する
第一層目のセレクトゲート電極ＳＧＤ（下）のゲート領
域同士の間隔は、ｍ＋ｈとなる。
【００４１】なお、ｍがｎよりも大きくなるのは、第二
層目のセレクトゲート電極ＳＧＤ（上）の合せずれと、
第一層目のセレクトゲート電極ＳＧＤ（下）のコンタク
ト領域とこれに隣接するセレクトゲート電極ＳＧＤ
（上）の合せずれを考慮しなければならないためであ
る。
層目のセレクトゲート電極ＳＧＤ（上）の合せずれと、
第一層目のセレクトゲート電極ＳＧＤ（下）のコンタク
ト領域とこれに隣接するセレクトゲート電極ＳＧＤ
（上）の合せずれを考慮しなければならないためであ
る。
【００４２】いずれの例においても、カラム方向に隣接
するセレクトゲート電極（コンタクト領域以外の部分）
の間隔は、フォトリソグラフィ工程で加工が可能な最小
の幅ｎよりも大きくなる。これは、メモリセルアレイ部
の記憶容量の増大（面積を固定した場合）や、メモリセ
ルアレイ部の面積縮小（記憶容量を固定した場合）など
の妨げになる。
するセレクトゲート電極（コンタクト領域以外の部分）
の間隔は、フォトリソグラフィ工程で加工が可能な最小
の幅ｎよりも大きくなる。これは、メモリセルアレイ部
の記憶容量の増大（面積を固定した場合）や、メモリセ
ルアレイ部の面積縮小（記憶容量を固定した場合）など
の妨げになる。
【００４３】また、図９０及び図９１に示すように、第
一層目のセレクトゲート電極ＳＧＤ（下）のコンタクト
領域のパターニング時に、フォトリソグラフィ工程での
レジストの合せずれが生じると、第一層目のセレクトゲ
ート電極ＳＧＤ（下）のコンタクト領域とゲート領域の
接続箇所（太い線で示す）が狭くなり、第一層目のセレ
クトゲート電極ＳＧＤ（下）の抵抗が増大する。
一層目のセレクトゲート電極ＳＧＤ（下）のコンタクト
領域のパターニング時に、フォトリソグラフィ工程での
レジストの合せずれが生じると、第一層目のセレクトゲ
ート電極ＳＧＤ（下）のコンタクト領域とゲート領域の
接続箇所（太い線で示す）が狭くなり、第一層目のセレ
クトゲート電極ＳＧＤ（下）の抵抗が増大する。
【００４４】本発明は、上記欠点を解決すべくなされた
もので、その目的は、セレクトゲートトランジスタのセ
レクトゲート電極のゲート領域（ライン状の部分）同士
の間隔を、コンタクト領域のサイズに関係なく縮小する
ことができるパターンを考え出すことである。
もので、その目的は、セレクトゲートトランジスタのセ
レクトゲート電極のゲート領域（ライン状の部分）同士
の間隔を、コンタクト領域のサイズに関係なく縮小する
ことができるパターンを考え出すことである。
【００４５】また、本発明の目的は、第一層目のセレク
トゲート電極に対するコンタクト領域のパターニング時
に、フォトリソグラフィ工程でのレジストの合せずれが
生じても、第一層目のセレクトゲート電極の抵抗を増大
させないようなパターンを考え出すことである。
トゲート電極に対するコンタクト領域のパターニング時
に、フォトリソグラフィ工程でのレジストの合せずれが
生じても、第一層目のセレクトゲート電極の抵抗を増大
させないようなパターンを考え出すことである。
【００４６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体メモリは、拡散層を挟んで
カラム方向に隣接し、ロウ方向に伸びる第１及び第２セ
レクトゲート電極を有し、前記第１及び第２セレクトゲ
ート電極がそれぞれ第１導電層とその上の第２導電層か
ら構成され、前記第１及び第２セレクトゲート電極の前
記第１導電層は、前記第１導電層に対する複数のコンタ
クト領域を有し、前記第１及び第２セレクトゲート電極
の前記第２導電層は、前記複数のコンタクト領域上で取
り除かれ、前記第１セレクトゲート電極の第１導電層に
対するコンタクト領域と前記第２セレクトゲート電極の
第１導電層に対するコンタクト領域は、互いに対向しな
いように配置され、前記第１セレクトゲート電極の第１
導電層に対するコンタクト領域に対向する部分の前記第
２セレクトゲート電極の第１及び第２導電層が取り除か
れ、前記第２セレクトゲート電極の第１導電層に対する
コンタクト領域に対向する部分の前記第１セレクトゲー
ト電極の第１及び第２導電層が取り除かれている。
め、本発明の不揮発性半導体メモリは、拡散層を挟んで
カラム方向に隣接し、ロウ方向に伸びる第１及び第２セ
レクトゲート電極を有し、前記第１及び第２セレクトゲ
ート電極がそれぞれ第１導電層とその上の第２導電層か
ら構成され、前記第１及び第２セレクトゲート電極の前
記第１導電層は、前記第１導電層に対する複数のコンタ
クト領域を有し、前記第１及び第２セレクトゲート電極
の前記第２導電層は、前記複数のコンタクト領域上で取
り除かれ、前記第１セレクトゲート電極の第１導電層に
対するコンタクト領域と前記第２セレクトゲート電極の
第１導電層に対するコンタクト領域は、互いに対向しな
いように配置され、前記第１セレクトゲート電極の第１
導電層に対するコンタクト領域に対向する部分の前記第
２セレクトゲート電極の第１及び第２導電層が取り除か
れ、前記第２セレクトゲート電極の第１導電層に対する
コンタクト領域に対向する部分の前記第１セレクトゲー
ト電極の第１及び第２導電層が取り除かれている。
【００４７】前記第１セレクトゲート電極の第１導電層
に対するコンタクト領域は、前記第１セレクトゲート電
極上の第１配線に共通に接続され、前記第２セレクトゲ
ート電極の第１導電層に対するコンタクト領域は、前記
第２セレクトゲート電極上の第２配線に共通に接続され
ている。
に対するコンタクト領域は、前記第１セレクトゲート電
極上の第１配線に共通に接続され、前記第２セレクトゲ
ート電極の第１導電層に対するコンタクト領域は、前記
第２セレクトゲート電極上の第２配線に共通に接続され
ている。
【００４８】また、前記第１及び第２セレクトゲート電
極の第１導電層に対するコンタクト領域は、前記第１及
び第２セレクトゲート電極上の配線に共通に接続されて
いてもよい。
極の第１導電層に対するコンタクト領域は、前記第１及
び第２セレクトゲート電極上の配線に共通に接続されて
いてもよい。
【００４９】前記第１及び第２セレクトゲート電極は、
直列接続される複数のメモリセルからなるＮＡＮＤ列の
ドレイン側の一端に接続されるセレクトゲートトランジ
スタを構成することができる。
直列接続される複数のメモリセルからなるＮＡＮＤ列の
ドレイン側の一端に接続されるセレクトゲートトランジ
スタを構成することができる。
【００５０】前記第１及び第２セレクトゲート電極は、
直列接続される複数のメモリセルからなるＮＡＮＤ列の
ソース側の一端に接続されるセレクトゲートトランジス
タを構成することもできる。
直列接続される複数のメモリセルからなるＮＡＮＤ列の
ソース側の一端に接続されるセレクトゲートトランジス
タを構成することもできる。
【００５１】前記第１及び第２セレクトゲート電極の間
隔は、前記複数のメモリセルの複数のコントロールゲー
ト電極の間隔に略等しくできる。
隔は、前記複数のメモリセルの複数のコントロールゲー
ト電極の間隔に略等しくできる。
【００５２】前記第１セレクトゲート電極の第１導電層
に対するコンタクト領域及び前記第２セレクトゲート電
極の第１導電層に対するコンタクト領域は、それぞれ一
定間隔で配置されている。
に対するコンタクト領域及び前記第２セレクトゲート電
極の第１導電層に対するコンタクト領域は、それぞれ一
定間隔で配置されている。
【００５３】前記複数のコンタクト領域のカラム方向の
長さは、前記第１及び第２セレクトゲート電極のゲート
長よりも長い。
長さは、前記第１及び第２セレクトゲート電極のゲート
長よりも長い。
【００５４】本発明の不揮発性半導体メモリは、拡散層
を挟んでカラム方向に隣接し、ロウ方向に伸びる第１及
び第２セレクトゲート電極を有し、前記第１及び第２セ
レクトゲート電極がそれぞれ第１導電層とその上の第２
導電層から構成され、前記第１及び第２セレクトゲート
電極の前記第１導電層は、前記第１導電層に対する複数
のコンタクト領域を有し、前記第１及び第２セレクトゲ
ート電極の少なくとも一方は、前記複数のコンタクト領
域上で前記第２導電層が取り除かれ、かつ、前記複数の
コンタクト領域のカラム方向の長さが前記第１及び第２
セレクトゲート電極のゲート長よりも長くなるように構
成されている。
を挟んでカラム方向に隣接し、ロウ方向に伸びる第１及
び第２セレクトゲート電極を有し、前記第１及び第２セ
レクトゲート電極がそれぞれ第１導電層とその上の第２
導電層から構成され、前記第１及び第２セレクトゲート
電極の前記第１導電層は、前記第１導電層に対する複数
のコンタクト領域を有し、前記第１及び第２セレクトゲ
ート電極の少なくとも一方は、前記複数のコンタクト領
域上で前記第２導電層が取り除かれ、かつ、前記複数の
コンタクト領域のカラム方向の長さが前記第１及び第２
セレクトゲート電極のゲート長よりも長くなるように構
成されている。
【００５５】前記第２導電層は、前記コンタクト領域上
においてカラム方向に折り曲ったパターンを有している
のがよい。
においてカラム方向に折り曲ったパターンを有している
のがよい。
【００５６】前記第１セレクトゲート電極の第１導電層
に対するコンタクト領域と前記第２セレクトゲート電極
の第１導電層に対するコンタクト領域は、互いに対向し
ないように配置されている。
に対するコンタクト領域と前記第２セレクトゲート電極
の第１導電層に対するコンタクト領域は、互いに対向し
ないように配置されている。
【００５７】前記第１セレクトゲート電極の第１導電層
に対するコンタクト領域に対向する部分の前記第２セレ
クトゲート電極の第１及び第２導電層が取り除かれ、前
記第２セレクトゲート電極の第１導電層に対するコンタ
クト領域に対向する部分の前記第１セレクトゲート電極
の第１及び第２導電層が取り除かれている。
に対するコンタクト領域に対向する部分の前記第２セレ
クトゲート電極の第１及び第２導電層が取り除かれ、前
記第２セレクトゲート電極の第１導電層に対するコンタ
クト領域に対向する部分の前記第１セレクトゲート電極
の第１及び第２導電層が取り除かれている。
【００５８】
【発明の実施の形態】以下、図面を参照しながら、本発
明の不揮発性半導体メモリについて詳細に説明する。
明の不揮発性半導体メモリについて詳細に説明する。
【００５９】図１は、本発明の第１の実施の形態に関わ
るＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレ
イ部の平面パターンの概略を示している。図２は、図１
の領域ＸＤを拡大して示し、図３は、図１の領域ＸＳを
拡大して示している。また、図４は、図１のＮＡＮＤ型
フラッシュＥＥＰＲＯＭのメモリセルアレイ部の断面図
を示している。
るＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレ
イ部の平面パターンの概略を示している。図２は、図１
の領域ＸＤを拡大して示し、図３は、図１の領域ＸＳを
拡大して示している。また、図４は、図１のＮＡＮＤ型
フラッシュＥＥＰＲＯＭのメモリセルアレイ部の断面図
を示している。
【００６０】さらに、図５は、ＮＡＮＤセルユニット上
に形成される第１の配線層の平面パターンを示し、図６
は、図５の第１の配線層上に形成される第２の配線層の
平面パターンを示している。
に形成される第１の配線層の平面パターンを示し、図６
は、図５の第１の配線層上に形成される第２の配線層の
平面パターンを示している。
【００６１】シリコン基板１０中には、ＳＴＩ（Shallo
w Trench Isolation）構造の素子分離膜４９が形成され
ている。素子分離膜４９に取り囲まれた素子領域には、
例えば、１６個のメモリセル及び２個のセレクトゲート
トランジスタからなるＮＡＮＤセルユニットが配置され
ている。
w Trench Isolation）構造の素子分離膜４９が形成され
ている。素子分離膜４９に取り囲まれた素子領域には、
例えば、１６個のメモリセル及び２個のセレクトゲート
トランジスタからなるＮＡＮＤセルユニットが配置され
ている。
【００６２】各メモリセルは、フローティングゲート電
極ＦＧ、コントロールゲート電極（ワード線）ＣＧ０〜
ＣＧ１５及びＮ型拡散層６１を有している。フローティ
ングゲート電極ＦＧは、ポリシリコン膜４５，５０から
構成され、コントロールゲート電極（ワード線）ＣＧ０
〜ＣＧ１５は、ポリシリコン膜５５，５６及びタングス
テンシリサイド膜５７から構成されている。
極ＦＧ、コントロールゲート電極（ワード線）ＣＧ０〜
ＣＧ１５及びＮ型拡散層６１を有している。フローティ
ングゲート電極ＦＧは、ポリシリコン膜４５，５０から
構成され、コントロールゲート電極（ワード線）ＣＧ０
〜ＣＧ１５は、ポリシリコン膜５５，５６及びタングス
テンシリサイド膜５７から構成されている。
【００６３】ソース側セレクトゲートトランジスタは、
セレクトゲート電極ＳＧＳ（上），ＳＧＳ（下）及びＮ
型拡散層６１，６１ａを有している。セレクトゲート電
極ＳＧＳ（下）は、ポリシリコン膜４５，５０から構成
され、セレクトゲート電極ＳＧＳ（上）は、ポリシリコ
ン膜５５，５６及びタングステンシリサイド膜５７から
構成されている。
セレクトゲート電極ＳＧＳ（上），ＳＧＳ（下）及びＮ
型拡散層６１，６１ａを有している。セレクトゲート電
極ＳＧＳ（下）は、ポリシリコン膜４５，５０から構成
され、セレクトゲート電極ＳＧＳ（上）は、ポリシリコ
ン膜５５，５６及びタングステンシリサイド膜５７から
構成されている。
【００６４】ドレイン側セレクトゲートトランジスタ
も、セレクトゲート電極ＳＧＤ（上），ＳＧＤ（下）及
びＮ型拡散層６１，６１ｂを有している。セレクトゲー
ト電極ＳＧＳ（下）は、ポリシリコン膜４５，５０から
構成され、セレクトゲート電極ＳＧＳ（上）は、ポリシ
リコン膜５５，５６及びタングステンシリサイド膜５７
から構成されている。
も、セレクトゲート電極ＳＧＤ（上），ＳＧＤ（下）及
びＮ型拡散層６１，６１ｂを有している。セレクトゲー
ト電極ＳＧＳ（下）は、ポリシリコン膜４５，５０から
構成され、セレクトゲート電極ＳＧＳ（上）は、ポリシ
リコン膜５５，５６及びタングステンシリサイド膜５７
から構成されている。
【００６５】コントロールゲート電極（ワード線）ＣＧ
０〜ＣＧ１５、ソース側セレクトゲート電極ＳＧＳ
（上），ＳＧＳ（下）及びドレイン側セレクトゲート電
極ＳＧＤ（上），ＳＧＤ（下）は、ロウ方向に伸び、ビ
ット線ＢＬ０〜ＢＬｋは、カラム方向に伸びている。
０〜ＣＧ１５、ソース側セレクトゲート電極ＳＧＳ
（上），ＳＧＳ（下）及びドレイン側セレクトゲート電
極ＳＧＤ（上），ＳＧＤ（下）は、ロウ方向に伸び、ビ
ット線ＢＬ０〜ＢＬｋは、カラム方向に伸びている。
【００６６】ビット線ＢＬ０〜ＢＬｋは、例えば、チタ
ンと窒化チタンからなるバリアメタル６８と金属膜（例
えば、アルミニウム膜）６９の積層膜から構成される。
ビット線ＢＬ０〜ＢＬｋは、その直下に形成されるタン
グステン膜６６（６６Ｂ）からなる配線を介してＮＡＮ
Ｄセルユニットの拡散層（ドレイン）６１ｂに接続され
ている。タングステン膜６６と拡散層６１ｂの間には、
例えば、チタンと窒化チタンからなるバリアメタル６５
（６５Ｂ）が形成されている。
ンと窒化チタンからなるバリアメタル６８と金属膜（例
えば、アルミニウム膜）６９の積層膜から構成される。
ビット線ＢＬ０〜ＢＬｋは、その直下に形成されるタン
グステン膜６６（６６Ｂ）からなる配線を介してＮＡＮ
Ｄセルユニットの拡散層（ドレイン）６１ｂに接続され
ている。タングステン膜６６と拡散層６１ｂの間には、
例えば、チタンと窒化チタンからなるバリアメタル６５
（６５Ｂ）が形成されている。
【００６７】ダミービット線ＤＵＭＭＹは、ビット線Ｂ
Ｌ０〜ＢＬｋ間の容量を均一にするために設けられるも
ので、実際には使用されない。
Ｌ０〜ＢＬｋ間の容量を均一にするために設けられるも
ので、実際には使用されない。
【００６８】ソース線ＳＬは、ＮＡＮＤセルユニットの
拡散層（ソース）６１ａに接続されている。ソース線Ｓ
Ｌは、例えば、チタンと窒化チタンからなるバリアメタ
ル６５（６５Ｂ）とタングステン膜６６（６６Ａ）の積
層膜から構成される。
拡散層（ソース）６１ａに接続されている。ソース線Ｓ
Ｌは、例えば、チタンと窒化チタンからなるバリアメタ
ル６５（６５Ｂ）とタングステン膜６６（６６Ａ）の積
層膜から構成される。
【００６９】ソース側及びドレイン側のセレクトゲート
トランジスタは、それぞれデータ書き込み時及び消去時
に、書き込み及び消去を実行するメモリセルを選択する
ために設けられている。このため、ソース側及びドレイ
ン側のセレクトゲートトランジスタは、それぞれメモリ
セルとは異なり、一定の閾値でスイッチング動作するよ
うに構成されている。
トランジスタは、それぞれデータ書き込み時及び消去時
に、書き込み及び消去を実行するメモリセルを選択する
ために設けられている。このため、ソース側及びドレイ
ン側のセレクトゲートトランジスタは、それぞれメモリ
セルとは異なり、一定の閾値でスイッチング動作するよ
うに構成されている。
【００７０】よって、ソース側及びドレイン側のセレク
トゲートトランジスタでは、制御信号は、直接、第一層
目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）に
印加される。具体的には、第二層目のセレクトゲート電
極ＳＧＳ（上），ＳＧＤ（上）の一部が取り除かれ、そ
の取り除かれた部分には、第一層目のセレクトゲート電
極ＳＧＳ（下），ＳＧＤ（下）に対するコンタクト領域
が形成されている。このコンタクト領域上にはコンタク
トホールＳＳ，ＳＤが形成される。
トゲートトランジスタでは、制御信号は、直接、第一層
目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）に
印加される。具体的には、第二層目のセレクトゲート電
極ＳＧＳ（上），ＳＧＤ（上）の一部が取り除かれ、そ
の取り除かれた部分には、第一層目のセレクトゲート電
極ＳＧＳ（下），ＳＧＤ（下）に対するコンタクト領域
が形成されている。このコンタクト領域上にはコンタク
トホールＳＳ，ＳＤが形成される。
【００７１】なお、図２及び図３のハッチング部分は、
第一層目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ
（下）が存在する部分を示している。
第一層目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ
（下）が存在する部分を示している。
【００７２】コンタクト領域（コンタクトホールＳＳ，
ＳＤ）は、セレクトゲート電極の抵抗を考慮して、セレ
クトゲート電極が数百本のビット線を跨ぐたびに１つ設
けられている。また、例えば、ソース側セレクトゲート
トランジスタの第一層目のセレクトゲート電極ＳＧＳ
（下）に対するコンタクト領域は、カラム方向に隣接す
る二つの第一層目のセレクトゲート電極ＳＧＳ（下）に
共通に設けられ、ドレイン側セレクトゲートトランジス
タの第一層目のセレクトゲート電極ＳＧＤ（下）に対す
るコンタクト領域は、カラム方向に隣接する二つの第一
層目のセレクトゲート電極ＳＧＤ（下）に別々に設けら
れている。
ＳＤ）は、セレクトゲート電極の抵抗を考慮して、セレ
クトゲート電極が数百本のビット線を跨ぐたびに１つ設
けられている。また、例えば、ソース側セレクトゲート
トランジスタの第一層目のセレクトゲート電極ＳＧＳ
（下）に対するコンタクト領域は、カラム方向に隣接す
る二つの第一層目のセレクトゲート電極ＳＧＳ（下）に
共通に設けられ、ドレイン側セレクトゲートトランジス
タの第一層目のセレクトゲート電極ＳＧＤ（下）に対す
るコンタクト領域は、カラム方向に隣接する二つの第一
層目のセレクトゲート電極ＳＧＤ（下）に別々に設けら
れている。
【００７３】ドレイン側セレクトゲートトランジスタに
関し、カラム方向に隣接する二つの第一層目のセレクト
ゲート電極ＳＧＤ（下）に対するコンタクト領域は、互
いに対向しないように（即ち、両セレクトゲート電極Ｓ
ＧＤ（下）のコンタクト領域が接触しないように）交互
に配置されている。
関し、カラム方向に隣接する二つの第一層目のセレクト
ゲート電極ＳＧＤ（下）に対するコンタクト領域は、互
いに対向しないように（即ち、両セレクトゲート電極Ｓ
ＧＤ（下）のコンタクト領域が接触しないように）交互
に配置されている。
【００７４】ここで、重要な点は、ドレイン側セレクト
ゲートトランジスタに関し、カラム方向に隣接する二つ
のセレクトゲート電極ＳＧＤ（下）のうち、一方のセレ
クトゲート電極ＳＧＤ（下）に対するコンタクト領域に
対向する部分の他方のセレクトゲート電極ＳＧＤ
（上），ＳＧＤ（下）が取り除かれている点にある。こ
れにより、両セレクトゲート電極ＳＧＤ（下）の間隔を
狭くしても、一方のセレクトゲート電極ＳＧＤ（下）に
対するコンタクト領域が他方のセレクトゲート電極ＳＧ
Ｄ（上），ＳＧＤ（下）に接触することがない。
ゲートトランジスタに関し、カラム方向に隣接する二つ
のセレクトゲート電極ＳＧＤ（下）のうち、一方のセレ
クトゲート電極ＳＧＤ（下）に対するコンタクト領域に
対向する部分の他方のセレクトゲート電極ＳＧＤ
（上），ＳＧＤ（下）が取り除かれている点にある。こ
れにより、両セレクトゲート電極ＳＧＤ（下）の間隔を
狭くしても、一方のセレクトゲート電極ＳＧＤ（下）に
対するコンタクト領域が他方のセレクトゲート電極ＳＧ
Ｄ（上），ＳＧＤ（下）に接触することがない。
【００７５】即ち、本例によれば、一方のセレクトゲー
ト電極ＳＧＤ（上），ＳＧＤ（下）は、他方のセレクト
ゲート電極ＳＧＤ（下）に対するコンタクト領域に対向
する部分において切断されていることになる。
ト電極ＳＧＤ（上），ＳＧＤ（下）は、他方のセレクト
ゲート電極ＳＧＤ（下）に対するコンタクト領域に対向
する部分において切断されていることになる。
【００７６】そこで、これら切断されたセレクトゲート
電極ＳＧＤ（下）は、上層の配線ＳＤＬ１又は配線ＳＤ
Ｌ２によって電気的に接続される。配線ＳＤＬ１，ＳＤ
Ｌ２は、ソース線ＳＬが形成される層と同じ層に形成さ
れ、例えば、チタンと窒化チタンからなるバリアメタル
６５（６５Ｃ）とタングステン膜６６（６６Ｃ）から構
成される。
電極ＳＧＤ（下）は、上層の配線ＳＤＬ１又は配線ＳＤ
Ｌ２によって電気的に接続される。配線ＳＤＬ１，ＳＤ
Ｌ２は、ソース線ＳＬが形成される層と同じ層に形成さ
れ、例えば、チタンと窒化チタンからなるバリアメタル
６５（６５Ｃ）とタングステン膜６６（６６Ｃ）から構
成される。
【００７７】一方、ソース側セレクトゲートトランジス
タのカラム方向に隣接する二つのセレクトゲート電極Ｓ
ＧＳ（下）に対するコンタクト領域は、配線６６Ｄ，９
５（コンタクトホールＳＳ１，ＳＳ２）を介して、配線
ＳＳＬに共通に接続されている。
タのカラム方向に隣接する二つのセレクトゲート電極Ｓ
ＧＳ（下）に対するコンタクト領域は、配線６６Ｄ，９
５（コンタクトホールＳＳ１，ＳＳ２）を介して、配線
ＳＳＬに共通に接続されている。
【００７８】配線６６Ｄ，ＳＳＬは、ソース線ＳＬが形
成される層と同じ層に形成され、例えば、チタンと窒化
チタンからなるバリアメタル６５（６５Ｄ，６５Ｅ）と
タングステン膜６６（６６Ｄ，６６Ｅ）から構成され
る。配線９５は、ビット線ＢＬ０〜ＢＬｋが形成される
層と同じ層に形成され、例えば、チタンと窒化チタンか
らなるバリアメタル６８と金属膜（例えば、アルミニウ
ム膜）６９から構成される。
成される層と同じ層に形成され、例えば、チタンと窒化
チタンからなるバリアメタル６５（６５Ｄ，６５Ｅ）と
タングステン膜６６（６６Ｄ，６６Ｅ）から構成され
る。配線９５は、ビット線ＢＬ０〜ＢＬｋが形成される
層と同じ層に形成され、例えば、チタンと窒化チタンか
らなるバリアメタル６８と金属膜（例えば、アルミニウ
ム膜）６９から構成される。
【００７９】図７は、本発明の第２の実施の形態に関わ
るＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレ
イ部の平面パターンの概略を示している。図８は、図７
の領域ＸＤを拡大して示し、図９は、図７の領域ＸＳを
拡大して示している。
るＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレ
イ部の平面パターンの概略を示している。図８は、図７
の領域ＸＤを拡大して示し、図９は、図７の領域ＸＳを
拡大して示している。
【００８０】さらに、図１０は、ＮＡＮＤセルユニット
上に形成される第１の配線層の平面パターンを示し、図
１１は、図１０の第１の配線層上に形成される第２の配
線層の平面パターンを示している。
上に形成される第１の配線層の平面パターンを示し、図
１１は、図１０の第１の配線層上に形成される第２の配
線層の平面パターンを示している。
【００８１】なお、図７のＮＡＮＤ型フラッシュＥＥＰ
ＲＯＭのメモリセルアレイ部の断面は、上述の図４と同
じである。
ＲＯＭのメモリセルアレイ部の断面は、上述の図４と同
じである。
【００８２】シリコン基板１０中には、ＳＴＩ（Shallo
w Trench Isolation）構造の素子分離膜４９が形成され
ている。素子分離膜４９に取り囲まれた素子領域には、
例えば、１６個のメモリセル及び２個のセレクトゲート
トランジスタからなるＮＡＮＤセルユニットが配置され
ている。
w Trench Isolation）構造の素子分離膜４９が形成され
ている。素子分離膜４９に取り囲まれた素子領域には、
例えば、１６個のメモリセル及び２個のセレクトゲート
トランジスタからなるＮＡＮＤセルユニットが配置され
ている。
【００８３】各メモリセルは、フローティングゲート電
極ＦＧ、コントロールゲート電極（ワード線）ＣＧ０〜
ＣＧ１５及びＮ型拡散層６１を有している。フローティ
ングゲート電極ＦＧは、ポリシリコン膜４５，５０から
構成され、コントロールゲート電極（ワード線）ＣＧ０
〜ＣＧ１５は、ポリシリコン膜５５，５６及びタングス
テンシリサイド膜５７から構成されている。
極ＦＧ、コントロールゲート電極（ワード線）ＣＧ０〜
ＣＧ１５及びＮ型拡散層６１を有している。フローティ
ングゲート電極ＦＧは、ポリシリコン膜４５，５０から
構成され、コントロールゲート電極（ワード線）ＣＧ０
〜ＣＧ１５は、ポリシリコン膜５５，５６及びタングス
テンシリサイド膜５７から構成されている。
【００８４】ソース側セレクトゲートトランジスタは、
セレクトゲート電極ＳＧＳ（上），ＳＧＳ（下）及びＮ
型拡散層６１，６１ａを有している。セレクトゲート電
極ＳＧＳ（下）は、ポリシリコン膜４５，５０から構成
され、セレクトゲート電極ＳＧＳ（上）は、ポリシリコ
ン膜５５，５６及びタングステンシリサイド膜５７から
構成されている。
セレクトゲート電極ＳＧＳ（上），ＳＧＳ（下）及びＮ
型拡散層６１，６１ａを有している。セレクトゲート電
極ＳＧＳ（下）は、ポリシリコン膜４５，５０から構成
され、セレクトゲート電極ＳＧＳ（上）は、ポリシリコ
ン膜５５，５６及びタングステンシリサイド膜５７から
構成されている。
【００８５】ドレイン側セレクトゲートトランジスタ
も、セレクトゲート電極ＳＧＤ（上），ＳＧＤ（下）及
びＮ型拡散層６１，６１ｂを有している。セレクトゲー
ト電極ＳＧＳ（下）は、ポリシリコン膜４５，５０から
構成され、セレクトゲート電極ＳＧＳ（上）は、ポリシ
リコン膜５５，５６及びタングステンシリサイド膜５７
から構成されている。
も、セレクトゲート電極ＳＧＤ（上），ＳＧＤ（下）及
びＮ型拡散層６１，６１ｂを有している。セレクトゲー
ト電極ＳＧＳ（下）は、ポリシリコン膜４５，５０から
構成され、セレクトゲート電極ＳＧＳ（上）は、ポリシ
リコン膜５５，５６及びタングステンシリサイド膜５７
から構成されている。
【００８６】コントロールゲート電極（ワード線）ＣＧ
０〜ＣＧ１５、ソース側セレクトゲート電極ＳＧＳ
（上），ＳＧＳ（下）及びドレイン側セレクトゲート電
極ＳＧＤ（上），ＳＧＤ（下）は、ロウ方向に伸び、ビ
ット線ＢＬ０〜ＢＬｋは、カラム方向に伸びている。
０〜ＣＧ１５、ソース側セレクトゲート電極ＳＧＳ
（上），ＳＧＳ（下）及びドレイン側セレクトゲート電
極ＳＧＤ（上），ＳＧＤ（下）は、ロウ方向に伸び、ビ
ット線ＢＬ０〜ＢＬｋは、カラム方向に伸びている。
【００８７】ビット線ＢＬ０〜ＢＬｋは、例えば、チタ
ンと窒化チタンからなるバリアメタル６８と金属膜（例
えば、アルミニウム膜）６９の積層膜から構成される。
ビット線ＢＬ０〜ＢＬｋは、その直下に形成されるタン
グステン膜６６（６６Ｂ）からなる配線を介してＮＡＮ
Ｄセルユニットの拡散層（ドレイン）６１ｂに接続され
ている。タングステン膜６６と拡散層６１ｂの間には、
例えば、チタンと窒化チタンからなるバリアメタル６５
（６５Ｂ）が形成されている。
ンと窒化チタンからなるバリアメタル６８と金属膜（例
えば、アルミニウム膜）６９の積層膜から構成される。
ビット線ＢＬ０〜ＢＬｋは、その直下に形成されるタン
グステン膜６６（６６Ｂ）からなる配線を介してＮＡＮ
Ｄセルユニットの拡散層（ドレイン）６１ｂに接続され
ている。タングステン膜６６と拡散層６１ｂの間には、
例えば、チタンと窒化チタンからなるバリアメタル６５
（６５Ｂ）が形成されている。
【００８８】ダミービット線ＤＵＭＭＹは、ビット線Ｂ
Ｌ０〜ＢＬｋ間の容量を均一にするために設けられるも
ので、実際には使用されない。
Ｌ０〜ＢＬｋ間の容量を均一にするために設けられるも
ので、実際には使用されない。
【００８９】ソース線ＳＬは、ＮＡＮＤセルユニットの
拡散層（ソース）６１ａに接続されている。ソース線Ｓ
Ｌは、例えば、チタンと窒化チタンからなるバリアメタ
ル６５（６５Ａ）とタングステン膜６６（６６Ａ）の積
層膜から構成される。
拡散層（ソース）６１ａに接続されている。ソース線Ｓ
Ｌは、例えば、チタンと窒化チタンからなるバリアメタ
ル６５（６５Ａ）とタングステン膜６６（６６Ａ）の積
層膜から構成される。
【００９０】ソース側及びドレイン側のセレクトゲート
トランジスタは、それぞれデータ書き込み時及び消去時
に、書き込み及び消去を実行するメモリセルを選択する
ために設けられている。このため、ソース側及びドレイ
ン側のセレクトゲートトランジスタは、それぞれメモリ
セルとは異なり、一定の閾値でスイッチング動作するよ
うに構成されている。
トランジスタは、それぞれデータ書き込み時及び消去時
に、書き込み及び消去を実行するメモリセルを選択する
ために設けられている。このため、ソース側及びドレイ
ン側のセレクトゲートトランジスタは、それぞれメモリ
セルとは異なり、一定の閾値でスイッチング動作するよ
うに構成されている。
【００９１】よって、ソース側及びドレイン側のセレク
トゲートトランジスタでは、制御信号は、直接、第一層
目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）に
印加される。具体的には、第二層目のセレクトゲート電
極ＳＧＳ（上），ＳＧＤ（上）の一部が取り除かれ、そ
の取り除かれた部分には、第一層目のセレクトゲート電
極ＳＧＳ（下），ＳＧＤ（下）に対するコンタクト領域
が形成されている。このコンタクト領域上にはコンタク
トホールＳＳ，ＳＤが形成される。
トゲートトランジスタでは、制御信号は、直接、第一層
目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）に
印加される。具体的には、第二層目のセレクトゲート電
極ＳＧＳ（上），ＳＧＤ（上）の一部が取り除かれ、そ
の取り除かれた部分には、第一層目のセレクトゲート電
極ＳＧＳ（下），ＳＧＤ（下）に対するコンタクト領域
が形成されている。このコンタクト領域上にはコンタク
トホールＳＳ，ＳＤが形成される。
【００９２】なお、図８及び図９のハッチング部分は、
第一層目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ
（下）が存在する部分を示している。
第一層目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ
（下）が存在する部分を示している。
【００９３】コンタクト領域（コンタクトホールＳＳ，
ＳＤ）は、セレクトゲート電極の抵抗を考慮して、セレ
クトゲート電極が数百本のビット線を跨ぐたびに１つ設
けられている。また、ソース側セレクトゲートトランジ
スタの第一層目のセレクトゲート電極ＳＧＳ（下）に対
するコンタクト領域は、上述の第１の実施の形態とは異
なり、カラム方向に隣接する二つの第一層目のセレクト
ゲート電極ＳＧＳ（下）に別々に設けられ、ドレイン側
セレクトゲートトランジスタの第一層目のセレクトゲー
ト電極ＳＧＤ（下）に対するコンタクト領域も、カラム
方向に隣接する二つのセレクトゲート電極ＳＧＤ（下）
に別々に設けられている。
ＳＤ）は、セレクトゲート電極の抵抗を考慮して、セレ
クトゲート電極が数百本のビット線を跨ぐたびに１つ設
けられている。また、ソース側セレクトゲートトランジ
スタの第一層目のセレクトゲート電極ＳＧＳ（下）に対
するコンタクト領域は、上述の第１の実施の形態とは異
なり、カラム方向に隣接する二つの第一層目のセレクト
ゲート電極ＳＧＳ（下）に別々に設けられ、ドレイン側
セレクトゲートトランジスタの第一層目のセレクトゲー
ト電極ＳＧＤ（下）に対するコンタクト領域も、カラム
方向に隣接する二つのセレクトゲート電極ＳＧＤ（下）
に別々に設けられている。
【００９４】ドレイン側セレクトゲートトランジスタに
関し、カラム方向に隣接する二つの第一層目のセレクト
ゲート電極ＳＧＤ（下）に対するコンタクト領域は、互
いに対向しないように（即ち、両セレクトゲート電極Ｓ
ＧＤ（下）のコンタクト領域が重ならないように）交互
に配置されている。
関し、カラム方向に隣接する二つの第一層目のセレクト
ゲート電極ＳＧＤ（下）に対するコンタクト領域は、互
いに対向しないように（即ち、両セレクトゲート電極Ｓ
ＧＤ（下）のコンタクト領域が重ならないように）交互
に配置されている。
【００９５】同様に、ソース側セレクトゲートトランジ
スタに関し、カラム方向に隣接する二つの第一層目のセ
レクトゲート電極ＳＧＳ（下）に対するコンタクト領域
も、互いに対向しないように（即ち、両セレクトゲート
電極ＳＧＳ（下）のコンタクト領域が重ならないよう
に）交互に配置されている。
スタに関し、カラム方向に隣接する二つの第一層目のセ
レクトゲート電極ＳＧＳ（下）に対するコンタクト領域
も、互いに対向しないように（即ち、両セレクトゲート
電極ＳＧＳ（下）のコンタクト領域が重ならないよう
に）交互に配置されている。
【００９６】また、ドレイン側セレクトゲートトランジ
スタに関し、カラム方向に隣接する二つのセレクトゲー
ト電極ＳＧＤ（下）のうち、一方のセレクトゲート電極
ＳＧＤ（下）に対するコンタクト領域に対向する部分の
他方のセレクトゲート電極ＳＧＤ（上），ＳＧＤ（下）
が取り除かれている。これにより、両セレクトゲート電
極ＳＧＤ（下）の間隔が狭くなっても、一方のセレクト
ゲート電極ＳＧＤ（下）に対するコンタクト領域が他方
のセレクトゲート電極ＳＧＤ（上），ＳＧＤ（下）に接
触することがない。
スタに関し、カラム方向に隣接する二つのセレクトゲー
ト電極ＳＧＤ（下）のうち、一方のセレクトゲート電極
ＳＧＤ（下）に対するコンタクト領域に対向する部分の
他方のセレクトゲート電極ＳＧＤ（上），ＳＧＤ（下）
が取り除かれている。これにより、両セレクトゲート電
極ＳＧＤ（下）の間隔が狭くなっても、一方のセレクト
ゲート電極ＳＧＤ（下）に対するコンタクト領域が他方
のセレクトゲート電極ＳＧＤ（上），ＳＧＤ（下）に接
触することがない。
【００９７】また、ソース側セレクトゲートトランジス
タに関し、カラム方向に隣接する二つのセレクトゲート
電極ＳＧＳ（下）のうち、一方のセレクトゲート電極Ｓ
ＧＳ（下）に対するコンタクト領域に対向する部分の他
方のセレクトゲート電極ＳＧＳ（上），ＳＧＳ（下）が
取り除かれている。これにより、両セレクトゲート電極
ＳＧＳ（下）の間隔が狭くなっても、一方のセレクトゲ
ート電極ＳＧＳ（下）に対するコンタクト領域が他方の
セレクトゲート電極ＳＧＳ（上），ＳＧＳ（下）に接触
することがない。
タに関し、カラム方向に隣接する二つのセレクトゲート
電極ＳＧＳ（下）のうち、一方のセレクトゲート電極Ｓ
ＧＳ（下）に対するコンタクト領域に対向する部分の他
方のセレクトゲート電極ＳＧＳ（上），ＳＧＳ（下）が
取り除かれている。これにより、両セレクトゲート電極
ＳＧＳ（下）の間隔が狭くなっても、一方のセレクトゲ
ート電極ＳＧＳ（下）に対するコンタクト領域が他方の
セレクトゲート電極ＳＧＳ（上），ＳＧＳ（下）に接触
することがない。
【００９８】このように、本例では、ソース側及びドレ
イン側のセレクトゲート電極は、それぞれ所定箇所で切
断されている。
イン側のセレクトゲート電極は、それぞれ所定箇所で切
断されている。
【００９９】また、こうして切断されたドレイン側のセ
レクトゲート電極は、上層の配線ＳＤＬ１又はＳＤＬ２
によって電気的に接続される。配線ＳＤＬ１，ＳＤＬ２
は、ソース線ＳＬが形成される層と同じ層に形成され、
例えば、チタンと窒化チタンからなるバリアメタル６５
（６５Ｃ）とタングステン膜６６（６６Ｃ）から構成さ
れる。
レクトゲート電極は、上層の配線ＳＤＬ１又はＳＤＬ２
によって電気的に接続される。配線ＳＤＬ１，ＳＤＬ２
は、ソース線ＳＬが形成される層と同じ層に形成され、
例えば、チタンと窒化チタンからなるバリアメタル６５
（６５Ｃ）とタングステン膜６６（６６Ｃ）から構成さ
れる。
【０１００】一方、ソース側セレクトゲートトランジス
タのカラム方向に隣接する二つのセレクトゲート電極Ｓ
ＧＳ（下）に対するコンタクト領域は、配線６６Ｄ，９
５（コンタクトホールＳＳ１，ＳＳ２）を介して、配線
ＳＳＬに共通に接続されている。
タのカラム方向に隣接する二つのセレクトゲート電極Ｓ
ＧＳ（下）に対するコンタクト領域は、配線６６Ｄ，９
５（コンタクトホールＳＳ１，ＳＳ２）を介して、配線
ＳＳＬに共通に接続されている。
【０１０１】配線６６Ｄ，ＳＳＬは、ソース線ＳＬが形
成される層と同じ層に形成され、例えば、チタンと窒化
チタンからなるバリアメタル６５（６５Ｄ，６５Ｅ）と
タングステン膜６６（６６Ｄ，６６Ｅ）から構成され
る。配線９５は、ビット線ＢＬ０〜ＢＬｋが形成される
層と同じ層に形成され、例えば、チタンと窒化チタンか
らなるバリアメタル６８と金属膜（例えば、アルミニウ
ム膜）６９から構成される。
成される層と同じ層に形成され、例えば、チタンと窒化
チタンからなるバリアメタル６５（６５Ｄ，６５Ｅ）と
タングステン膜６６（６６Ｄ，６６Ｅ）から構成され
る。配線９５は、ビット線ＢＬ０〜ＢＬｋが形成される
層と同じ層に形成され、例えば、チタンと窒化チタンか
らなるバリアメタル６８と金属膜（例えば、アルミニウ
ム膜）６９から構成される。
【０１０２】図１２及び図１３は、本発明の第３の実施
の形態に関わるＮＡＮＤ型フラッシュＥＥＰＲＯＭのメ
モリセルアレイ部を示している。本例は、上述の第２の
実施の形態の変形例であり、図１２は、図１０の第１の
配線層の平面パターンの変形例であり、図１３は、図１
１の第２の配線層の平面パターンの変形例である。
の形態に関わるＮＡＮＤ型フラッシュＥＥＰＲＯＭのメ
モリセルアレイ部を示している。本例は、上述の第２の
実施の形態の変形例であり、図１２は、図１０の第１の
配線層の平面パターンの変形例であり、図１３は、図１
１の第２の配線層の平面パターンの変形例である。
【０１０３】なお、本例のＮＡＮＤ型フラッシュＥＥＰ
ＲＯＭのメモリセルアレイ部の断面は、上述の図４と同
じである。
ＲＯＭのメモリセルアレイ部の断面は、上述の図４と同
じである。
【０１０４】ソース側セレクトゲートトランジスタに関
し、カラム方向に隣接する二つのセレクトゲート電極Ｓ
ＧＳ（上），ＳＧＳ（下）のうち、一方のセレクトゲー
ト電極ＳＧＳ（上），ＳＧＳ（下）は、他方のセレクト
ゲート電極ＳＧＳ（下）のコンタクト領域に対向する部
分で切断されている。
し、カラム方向に隣接する二つのセレクトゲート電極Ｓ
ＧＳ（上），ＳＧＳ（下）のうち、一方のセレクトゲー
ト電極ＳＧＳ（上），ＳＧＳ（下）は、他方のセレクト
ゲート電極ＳＧＳ（下）のコンタクト領域に対向する部
分で切断されている。
【０１０５】また、切断されたセレクトゲート電極ＳＧ
Ｓ（下）は、コンタクト領域を介し、上層の配線ＳＳＬ
１又はＳＳＬ２によって電気的に接続されている。即
ち、本例では、上述の第２の実施の形態とは異なり、カ
ラム方向に隣接する二つのセレクトゲート電極ＳＧＳ
（上），ＳＧＳ（下）がそれぞれ異なる配線ＳＳＬ１，
ＳＳＬ２に接続されている。
Ｓ（下）は、コンタクト領域を介し、上層の配線ＳＳＬ
１又はＳＳＬ２によって電気的に接続されている。即
ち、本例では、上述の第２の実施の形態とは異なり、カ
ラム方向に隣接する二つのセレクトゲート電極ＳＧＳ
（上），ＳＧＳ（下）がそれぞれ異なる配線ＳＳＬ１，
ＳＳＬ２に接続されている。
【０１０６】これにより、本例では、一ブロックごと
に、ＮＡＮＤセルユニットのソース側及びドレイン側の
セレクトゲートトランジスタのオン・オフを制御するこ
とが可能になる。
に、ＮＡＮＤセルユニットのソース側及びドレイン側の
セレクトゲートトランジスタのオン・オフを制御するこ
とが可能になる。
【０１０７】なお、配線ＳＳＬ１，ＳＳＬ２は、ソース
線ＳＬが形成される層と同じ層に形成され、例えば、チ
タンと窒化チタンからなるバリアメタル６５（６５Ｅ）
とタングステン膜６６（６６Ｅ）から構成される。
線ＳＬが形成される層と同じ層に形成され、例えば、チ
タンと窒化チタンからなるバリアメタル６５（６５Ｅ）
とタングステン膜６６（６６Ｅ）から構成される。
【０１０８】上述の第１乃至第３の実施の形態に関わる
ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ
部のパターンによれば、第一に、カラム方向に隣接する
二つのセレクトゲート電極に関し、両セレクトゲート電
極のコンタクト領域は、互いに対向しないように配置さ
れている。また、一方のセレクトゲート電極は、他方の
セレクトゲート電極のコンタクト領域に対向する部分で
切断されている。
ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ
部のパターンによれば、第一に、カラム方向に隣接する
二つのセレクトゲート電極に関し、両セレクトゲート電
極のコンタクト領域は、互いに対向しないように配置さ
れている。また、一方のセレクトゲート電極は、他方の
セレクトゲート電極のコンタクト領域に対向する部分で
切断されている。
【０１０９】よって、カラム方向に隣接する二つのセレ
クトゲート電極のゲート領域（コンタクト領域以外のラ
イン状の領域）の間隔を、コンタクト領域のサイズに関
係なく狭めることができる。
クトゲート電極のゲート領域（コンタクト領域以外のラ
イン状の領域）の間隔を、コンタクト領域のサイズに関
係なく狭めることができる。
【０１１０】具体的には、図１４に示すように、フォト
リソグラフィ工程で加工が可能な最小の幅をｎとし（例
えば、コントロールゲート電極の間隔はｎに設定され
る）、コンタクト領域がセレクトゲート電極ＳＧＤ
（下）のゲート領域からカラム方向に突出している部分
の長さをｈとし、セレクトゲート電極ＳＧＤ（下）のコ
ンタクト領域とこれに隣接するコントロールゲート電極
ＣＧ０の間隔をｍとすると、カラム方向に隣接する二つ
のセレクトゲート電極のゲート領域同士の間隔ｐは、原
則的にコンタクト領域のサイズに関係なく、最小値ｎま
で狭めることができる（但し、ｎ＜ｍを満たす必要があ
る）。
リソグラフィ工程で加工が可能な最小の幅をｎとし（例
えば、コントロールゲート電極の間隔はｎに設定され
る）、コンタクト領域がセレクトゲート電極ＳＧＤ
（下）のゲート領域からカラム方向に突出している部分
の長さをｈとし、セレクトゲート電極ＳＧＤ（下）のコ
ンタクト領域とこれに隣接するコントロールゲート電極
ＣＧ０の間隔をｍとすると、カラム方向に隣接する二つ
のセレクトゲート電極のゲート領域同士の間隔ｐは、原
則的にコンタクト領域のサイズに関係なく、最小値ｎま
で狭めることができる（但し、ｎ＜ｍを満たす必要があ
る）。
【０１１１】その結果、メモリセルアレイ部のカラム方
向のサイズを従来に対し９〜１０％縮小することが可能
になり、メモリセルアレイ部の記憶容量の増大（面積を
固定した場合）や、メモリセルアレイ部の面積縮小（記
憶容量を固定した場合）などに貢献することができる。
向のサイズを従来に対し９〜１０％縮小することが可能
になり、メモリセルアレイ部の記憶容量の増大（面積を
固定した場合）や、メモリセルアレイ部の面積縮小（記
憶容量を固定した場合）などに貢献することができる。
【０１１２】また、複数箇所で切断されたセレクトゲー
ト電極（第一層目）は、コンタクト領域を介して上層の
配線により互いに接続される。この配線を、低抵抗材
料、例えば、チタンと窒化チタンからなるバリアメタル
とタングステン膜により構成すれば、セレクトゲート電
極の低抵抗化にも貢献できる。
ト電極（第一層目）は、コンタクト領域を介して上層の
配線により互いに接続される。この配線を、低抵抗材
料、例えば、チタンと窒化チタンからなるバリアメタル
とタングステン膜により構成すれば、セレクトゲート電
極の低抵抗化にも貢献できる。
【０１１３】第二に、第一層目のセレクトゲート電極に
対するコンタクト領域が形成される部分においては、第
二層目のセレクトゲート電極が取り除かれているが、こ
の第二層目のセレクトゲート電極のコンタクト領域の近
傍のパターンは、カラム方向の長さｒがセレクトゲート
電極のゲート長ｇよりも大きくなっている（例えば、カ
ラム方向に９０°に折り曲がっている）。また、当然
に、第二層目のセレクトゲート電極の直下には、第一層
目のセレクトゲート電極が存在する。
対するコンタクト領域が形成される部分においては、第
二層目のセレクトゲート電極が取り除かれているが、こ
の第二層目のセレクトゲート電極のコンタクト領域の近
傍のパターンは、カラム方向の長さｒがセレクトゲート
電極のゲート長ｇよりも大きくなっている（例えば、カ
ラム方向に９０°に折り曲がっている）。また、当然
に、第二層目のセレクトゲート電極の直下には、第一層
目のセレクトゲート電極が存在する。
【０１１４】よって、例えば、図１５に示すように、第
一層目のセレクトゲート電極のコンタクト領域のパター
ニング時に、フォトリソグラフィ工程でのレジストの合
せずれが生じても、第一層目のセレクトゲート電極のコ
ンタクト領域とゲート領域の接続箇所（太い線で示す）
が狭くなることはなく、第一層目のセレクトゲート電極
の抵抗値が増大しない。
一層目のセレクトゲート電極のコンタクト領域のパター
ニング時に、フォトリソグラフィ工程でのレジストの合
せずれが生じても、第一層目のセレクトゲート電極のコ
ンタクト領域とゲート領域の接続箇所（太い線で示す）
が狭くなることはなく、第一層目のセレクトゲート電極
の抵抗値が増大しない。
【０１１５】次に、上述したＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭのメモリセルアレイ部の製造方法について説明
する。
ＰＲＯＭのメモリセルアレイ部の製造方法について説明
する。
【０１１６】まず、図１６に示すように、例えば、熱酸
化により、ｐ型シリコン基板４０上に厚さ約１０ｎｍの
シリコン酸化膜４１ａを形成する。
化により、ｐ型シリコン基板４０上に厚さ約１０ｎｍの
シリコン酸化膜４１ａを形成する。
【０１１７】次に、図１７に示すように、ｎ−ウェル形
成用のマスクを用いて、シリコン基板４０中にｎ型不純
物（例えば、リン（Ｐ））をイオン注入し、ｎ−ウェル
領域４２を形成する。ここで、ｎ−ウェル領域４２の形
成は、例えば、３段階のイオン注入により実現する。即
ち、第１段階では、例えば、１．５［ＭｅＶ］の加速エ
ネルギー、４．０×１０12ｃｍ-2のドーズ量で、リンを
シリコン基板中にイオン注入し、第２段階では、例え
ば、７５０［ＫｅＶ］の加速エネルギー、８．０×１０
12ｃｍ-2のドーズ量で、リンをシリコン基板中にイオン
注入し、第３段階では、例えば、１５０［ＫｅＶ］の加
速エネルギー、１．０×１０12ｃｍ-2のドーズ量で、リ
ンをシリコン基板中にイオン注入する。
成用のマスクを用いて、シリコン基板４０中にｎ型不純
物（例えば、リン（Ｐ））をイオン注入し、ｎ−ウェル
領域４２を形成する。ここで、ｎ−ウェル領域４２の形
成は、例えば、３段階のイオン注入により実現する。即
ち、第１段階では、例えば、１．５［ＭｅＶ］の加速エ
ネルギー、４．０×１０12ｃｍ-2のドーズ量で、リンを
シリコン基板中にイオン注入し、第２段階では、例え
ば、７５０［ＫｅＶ］の加速エネルギー、８．０×１０
12ｃｍ-2のドーズ量で、リンをシリコン基板中にイオン
注入し、第３段階では、例えば、１５０［ＫｅＶ］の加
速エネルギー、１．０×１０12ｃｍ-2のドーズ量で、リ
ンをシリコン基板中にイオン注入する。
【０１１８】また、ｐ−ウェル形成用のマスクを用い
て、シリコン基板４０中にｐ型不純物（例えば、ホウ素
（Ｂ））をイオン注入し、ｐ−ウェル領域４３を形成す
る。ここで、ｐ−ウェル領域４３の形成は、例えば、２
段階のイオン注入により実現する。即ち、第１段階で
は、例えば、４００［ＫｅＶ］の加速エネルギー、４．
０×１０13ｃｍ-2のドーズ量で、ホウ素をシリコン基板
中にイオン注入し、第２段階では、例えば、２００［Ｋ
ｅＶ］の加速エネルギー、１．０×１０12ｃｍ-2のドー
ズ量で、ホウ素をシリコン基板中にイオン注入する。
て、シリコン基板４０中にｐ型不純物（例えば、ホウ素
（Ｂ））をイオン注入し、ｐ−ウェル領域４３を形成す
る。ここで、ｐ−ウェル領域４３の形成は、例えば、２
段階のイオン注入により実現する。即ち、第１段階で
は、例えば、４００［ＫｅＶ］の加速エネルギー、４．
０×１０13ｃｍ-2のドーズ量で、ホウ素をシリコン基板
中にイオン注入し、第２段階では、例えば、２００［Ｋ
ｅＶ］の加速エネルギー、１．０×１０12ｃｍ-2のドー
ズ量で、ホウ素をシリコン基板中にイオン注入する。
【０１１９】また、ｐ−ウェル領域４３中には、ｐ−ウ
ェル領域４３よりも不純物濃度が高いｐ−フィールド領
域４４が形成される。この後、シリコン酸化膜４１ａ
は、除去される。
ェル領域４３よりも不純物濃度が高いｐ−フィールド領
域４４が形成される。この後、シリコン酸化膜４１ａ
は、除去される。
【０１２０】次に、図１８に示すように、温度約７５０
℃の酸素雰囲気中において熱酸化を行い、シリコン基板
４０上に厚さ約８ｎｍのシリコン酸化膜４１を形成す
る。また、例えば、ＣＶＤ法を用いて、シリコン酸化膜
４１上に、ｎ型不純物（例えば、リン）を約２×１０20
ｃｍ-3含む厚さ約６０ｎｍのｎ型ポリシリコン膜４５を
形成する。
℃の酸素雰囲気中において熱酸化を行い、シリコン基板
４０上に厚さ約８ｎｍのシリコン酸化膜４１を形成す
る。また、例えば、ＣＶＤ法を用いて、シリコン酸化膜
４１上に、ｎ型不純物（例えば、リン）を約２×１０20
ｃｍ-3含む厚さ約６０ｎｍのｎ型ポリシリコン膜４５を
形成する。
【０１２１】この後、さらに、例えば、ＣＶＤ法を用い
て、ポリシリコン膜４５上に厚さ約１５０ｎｍのシリコ
ン窒化膜４６を形成する。続けて、例えば、ＣＶＤ法を
用いて、シリコン窒化膜４６上に厚さ約１００ｎｍのシ
リコン酸化膜４７を形成する。
て、ポリシリコン膜４５上に厚さ約１５０ｎｍのシリコ
ン窒化膜４６を形成する。続けて、例えば、ＣＶＤ法を
用いて、シリコン窒化膜４６上に厚さ約１００ｎｍのシ
リコン酸化膜４７を形成する。
【０１２２】次に、図１９に示すように、ＰＥＰ（写真
蝕刻工程）により、シリコン酸化膜４７上にレジストパ
ターンを形成する。このレジストパターンをマスクにし
て、ＲＩＥ（反応性イオンエッチング）法により、シリ
コン酸化膜４７をエッチングする。また、シリコン酸化
膜４７をマスクにして、ＲＩＥ法により、シリコン窒化
膜４６をエッチングした後、シリコン酸化膜４７を除去
する。
蝕刻工程）により、シリコン酸化膜４７上にレジストパ
ターンを形成する。このレジストパターンをマスクにし
て、ＲＩＥ（反応性イオンエッチング）法により、シリ
コン酸化膜４７をエッチングする。また、シリコン酸化
膜４７をマスクにして、ＲＩＥ法により、シリコン窒化
膜４６をエッチングした後、シリコン酸化膜４７を除去
する。
【０１２３】この後、シリコン窒化膜４６をマスクにし
て、ＲＩＥ法により、ポリシリコン膜４５及びシリコン
酸化膜４１を順次エッチングする。また、シリコン窒化
膜４６をマスクにしてシリコン基板４０をエッチング
し、シリコン基板４０に、底部がｐ−フィールド領域４
４に達するトレンチ４８を形成する。
て、ＲＩＥ法により、ポリシリコン膜４５及びシリコン
酸化膜４１を順次エッチングする。また、シリコン窒化
膜４６をマスクにしてシリコン基板４０をエッチング
し、シリコン基板４０に、底部がｐ−フィールド領域４
４に達するトレンチ４８を形成する。
【０１２４】次に、図２０に示すように、例えば、ＣＶ
Ｄ法を用いて、シリコン窒化膜４６上に、トレンチ４８
を完全に満たすような厚さ約８２０ｎｍのＴＥＯＳ膜４
９を形成する。この後、ＣＭＰ（化学的機械的研磨）法
を用いて、ＴＥＯＳ膜４９を研磨し、トレンチ４８内の
みにＴＥＯＳ膜４９を残存させ、ＳＴＩ（Shallow Tren
ch Isolation）構造を完成させる。
Ｄ法を用いて、シリコン窒化膜４６上に、トレンチ４８
を完全に満たすような厚さ約８２０ｎｍのＴＥＯＳ膜４
９を形成する。この後、ＣＭＰ（化学的機械的研磨）法
を用いて、ＴＥＯＳ膜４９を研磨し、トレンチ４８内の
みにＴＥＯＳ膜４９を残存させ、ＳＴＩ（Shallow Tren
ch Isolation）構造を完成させる。
【０１２５】なお、シリコン窒化膜４６は、ＣＭＰ時の
エッチングストッパとして機能するため、ＴＥＯＳ膜４
９の表面は、シリコン窒化膜４６の表面にほぼ一致して
いる（一般には、ＴＥＯＳ膜４９の表面は、シリコン窒
化膜４６の表面よりも少し低くなる）。この後、シリコ
ン窒化膜４６は、除去される。
エッチングストッパとして機能するため、ＴＥＯＳ膜４
９の表面は、シリコン窒化膜４６の表面にほぼ一致して
いる（一般には、ＴＥＯＳ膜４９の表面は、シリコン窒
化膜４６の表面よりも少し低くなる）。この後、シリコ
ン窒化膜４６は、除去される。
【０１２６】次に、図２１に示すように、例えば、ＣＶ
Ｄ法を用いて、ポリシリコン膜４５上に、ｎ型不純物
（例えば、リン）を約２×１０20ｃｍ-3含む厚さ約１０
０ｎｍのｎ型ポリシリコン膜５０を形成する。
Ｄ法を用いて、ポリシリコン膜４５上に、ｎ型不純物
（例えば、リン）を約２×１０20ｃｍ-3含む厚さ約１０
０ｎｍのｎ型ポリシリコン膜５０を形成する。
【０１２７】次に、図２２に示すように、例えば、ＣＶ
Ｄ法により、ポリシリコン膜５０上に厚さ約２００ｎｍ
のシリコン窒化膜５１を形成する。また、このシリコン
窒化膜５１をパターニングし、ソース側及びドレイン側
のセレクトゲートトランジスタが形成される領域を除
き、シリコン窒化膜５１にカラム方向に延在するスリッ
トを形成する。なお、スリットの幅（ロウ方向の幅）
は、２００〜３００ｎｍである。
Ｄ法により、ポリシリコン膜５０上に厚さ約２００ｎｍ
のシリコン窒化膜５１を形成する。また、このシリコン
窒化膜５１をパターニングし、ソース側及びドレイン側
のセレクトゲートトランジスタが形成される領域を除
き、シリコン窒化膜５１にカラム方向に延在するスリッ
トを形成する。なお、スリットの幅（ロウ方向の幅）
は、２００〜３００ｎｍである。
【０１２８】さらに、ＣＶＤ法により、シリコン窒化膜
５１上に厚さ約８０ｎｍのシリコン窒化膜５２を形成す
る。このシリコン窒化膜５２をＲＩＥによりエッチング
すると、シリコン窒化膜５２は、シリコン窒化膜５１の
スリットの側壁のみに残存する。
５１上に厚さ約８０ｎｍのシリコン窒化膜５２を形成す
る。このシリコン窒化膜５２をＲＩＥによりエッチング
すると、シリコン窒化膜５２は、シリコン窒化膜５１の
スリットの側壁のみに残存する。
【０１２９】この後、シリコン窒化膜５１，５２をマス
クにして、ＲＩＥによりポリシリコン膜５０をエッチン
グすると、図２３に示すように、ポリシリコン膜５０に
は、スリット状の開口５３が形成される。ここで、開口
５３の幅（ロウ方向の幅）は、ＳＴＩ構造を実現するＴ
ＥＯＳ膜４９の幅（ロウ方向の幅）よりも狭くなってい
るため、フローティングゲートとなるポリシリコン膜４
５，５０は、ウイング状となっている。
クにして、ＲＩＥによりポリシリコン膜５０をエッチン
グすると、図２３に示すように、ポリシリコン膜５０に
は、スリット状の開口５３が形成される。ここで、開口
５３の幅（ロウ方向の幅）は、ＳＴＩ構造を実現するＴ
ＥＯＳ膜４９の幅（ロウ方向の幅）よりも狭くなってい
るため、フローティングゲートとなるポリシリコン膜４
５，５０は、ウイング状となっている。
【０１３０】なお、この後、シリコン窒化膜５１，５２
は、除去される。
は、除去される。
【０１３１】次に、図２４に示すように、ポリシリコン
膜５０上に絶縁膜５４を形成する。この絶縁膜５４は、
例えば、厚さ約５ｎｍのシリコン酸化膜、厚さ約８ｎｍ
のシリコン窒化膜、厚さ約５ｎｍのシリコン酸化膜から
構成される（いわゆるＯＮＯ膜）。また、例えば、ＣＶ
Ｄ法により、絶縁膜５４上に、約３．６×１０20ｃｍ-3
のｎ型不純物（例えば、リン）を含む厚さ約２００ｎｍ
のポリシリコン膜５５を形成する。
膜５０上に絶縁膜５４を形成する。この絶縁膜５４は、
例えば、厚さ約５ｎｍのシリコン酸化膜、厚さ約８ｎｍ
のシリコン窒化膜、厚さ約５ｎｍのシリコン酸化膜から
構成される（いわゆるＯＮＯ膜）。また、例えば、ＣＶ
Ｄ法により、絶縁膜５４上に、約３．６×１０20ｃｍ-3
のｎ型不純物（例えば、リン）を含む厚さ約２００ｎｍ
のポリシリコン膜５５を形成する。
【０１３２】次に、図２５に示すように、例えば、ＣＶ
Ｄ法を用いて、ポリシリコン膜５５上に、ｎ型不純物を
含んだ厚さ約１００ｎｍのポリシリコン膜５６を形成す
る。また、例えば、ＣＶＤ法を用いて、ポリシリコン膜
５６上に厚さ約１００ｎｍのタングステンシリサイド
（ＷＳｉ）膜５７を形成する。続けて、ＣＶＤ法によ
り、タングステンシリサイド膜５７上に厚さ約２８０ｎ
ｍのシリコン窒化膜５８を形成する。また、ＣＶＤ法に
より、シリコン窒化膜５８上に厚さ約５０ｎｍのシリコ
ン酸化膜（ＴＥＯＳ膜）５９を形成する。
Ｄ法を用いて、ポリシリコン膜５５上に、ｎ型不純物を
含んだ厚さ約１００ｎｍのポリシリコン膜５６を形成す
る。また、例えば、ＣＶＤ法を用いて、ポリシリコン膜
５６上に厚さ約１００ｎｍのタングステンシリサイド
（ＷＳｉ）膜５７を形成する。続けて、ＣＶＤ法によ
り、タングステンシリサイド膜５７上に厚さ約２８０ｎ
ｍのシリコン窒化膜５８を形成する。また、ＣＶＤ法に
より、シリコン窒化膜５８上に厚さ約５０ｎｍのシリコ
ン酸化膜（ＴＥＯＳ膜）５９を形成する。
【０１３３】この後、ＰＥＰ（写真蝕刻工程）により、
シリコン酸化膜５９上にレジストパターンを形成し、こ
のレジストパターンをマスクにしてＲＩＥによりシリコ
ン酸化膜５９をエッチングする。また、シリコン酸化膜
５９をマスクにして、ＲＩＥによりシリコン窒化膜５８
をエッチングした後、シリコン酸化膜５９は、除去され
る。
シリコン酸化膜５９上にレジストパターンを形成し、こ
のレジストパターンをマスクにしてＲＩＥによりシリコ
ン酸化膜５９をエッチングする。また、シリコン酸化膜
５９をマスクにして、ＲＩＥによりシリコン窒化膜５８
をエッチングした後、シリコン酸化膜５９は、除去され
る。
【０１３４】次に、図２６乃至図２８に示すように、パ
ターニングされたシリコン窒化膜５８をマスクにして、
ＲＩＥにより、タングステンシリサイド膜５７、ポリシ
リコン膜５６，５５を順次エッチングする。これによ
り、ロウ方向に伸びるコントロールゲート電極ＣＧ０〜
ＣＧ１５及びセレクトゲート電極ＳＧＳ（上），ＳＧＤ
（上）が完成する。
ターニングされたシリコン窒化膜５８をマスクにして、
ＲＩＥにより、タングステンシリサイド膜５７、ポリシ
リコン膜５６，５５を順次エッチングする。これによ
り、ロウ方向に伸びるコントロールゲート電極ＣＧ０〜
ＣＧ１５及びセレクトゲート電極ＳＧＳ（上），ＳＧＤ
（上）が完成する。
【０１３５】ここで、セレクトゲート電極ＳＧＳ
（上），ＳＧＤ（上）については、コンタクト領域を配
置する部分が除去され、かつ、その部分においてカラム
方向に９０°に折り曲がったパターンで形成される。ま
た、コンタクト領域を配置する部分においては、隣りの
セレクトゲート電極ＳＧＳ（上），ＳＧＤ（上）につい
ても取り除かれる。
（上），ＳＧＤ（上）については、コンタクト領域を配
置する部分が除去され、かつ、その部分においてカラム
方向に９０°に折り曲がったパターンで形成される。ま
た、コンタクト領域を配置する部分においては、隣りの
セレクトゲート電極ＳＧＳ（上），ＳＧＤ（上）につい
ても取り除かれる。
【０１３６】次に、図２９乃至図３３に示すように、Ｐ
ＥＰにより、コンタクト領域を配置する部分にレジスト
パターン９０を形成する。このレジストパターン９０及
びシリコン窒化膜５８をマスクにして、ＲＩＥにより、
絶縁膜５４、ポリシリコン膜５０，４５を順次エッチン
グする。これにより、ロウ方向に伸びるフローティング
ゲート電極ＦＧと、セレクトゲート電極ＳＧＳ（下），
ＳＧＤ（下）（ゲート領域及びコンタクト領域）が完成
する。この後、レジストパターン９０は、除去される。
ＥＰにより、コンタクト領域を配置する部分にレジスト
パターン９０を形成する。このレジストパターン９０及
びシリコン窒化膜５８をマスクにして、ＲＩＥにより、
絶縁膜５４、ポリシリコン膜５０，４５を順次エッチン
グする。これにより、ロウ方向に伸びるフローティング
ゲート電極ＦＧと、セレクトゲート電極ＳＧＳ（下），
ＳＧＤ（下）（ゲート領域及びコンタクト領域）が完成
する。この後、レジストパターン９０は、除去される。
【０１３７】次に、図３４に示すように、シリコン窒化
膜５８（コントロールゲート電極及びセレクトゲート）
をマスクにして、セルフアラインにより、ｐ−ウェル領
域４３にｎ型不純物（リン又はヒ素）をイオン注入し、
ｎ型拡散層６１，６１ａ，６１ｂを形成する。なお、拡
散層６１ａは、ＮＡＮＤセルユニットのソースとなり、
拡散層６１ｂは、ＮＡＮＤセルユニットのドレインとな
る。
膜５８（コントロールゲート電極及びセレクトゲート）
をマスクにして、セルフアラインにより、ｐ−ウェル領
域４３にｎ型不純物（リン又はヒ素）をイオン注入し、
ｎ型拡散層６１，６１ａ，６１ｂを形成する。なお、拡
散層６１ａは、ＮＡＮＤセルユニットのソースとなり、
拡散層６１ｂは、ＮＡＮＤセルユニットのドレインとな
る。
【０１３８】また、例えば、ＣＶＤ法を用いて、コント
ロールゲート電極ＣＧ０〜ＣＧ１５、セレクトゲート電
極ＳＧＳ，ＳＧＤ及びフローティングゲート電極ＦＧの
側壁に、スペーサとして、厚さ約６０ｎｍのシリコン窒
化膜６０を形成する。
ロールゲート電極ＣＧ０〜ＣＧ１５、セレクトゲート電
極ＳＧＳ，ＳＧＤ及びフローティングゲート電極ＦＧの
側壁に、スペーサとして、厚さ約６０ｎｍのシリコン窒
化膜６０を形成する。
【０１３９】次に、図３５に示すように、シリコン窒化
膜６０上に厚さ約１．４５μｍのＢＰＳＧ膜６２を形成
する。また、ＣＭＰ法を用いて、ＢＰＳＧ膜６２を約
０．４μｍ研磨し、ＢＰＳＧ膜６２の表面を平坦にす
る。
膜６０上に厚さ約１．４５μｍのＢＰＳＧ膜６２を形成
する。また、ＣＭＰ法を用いて、ＢＰＳＧ膜６２を約
０．４μｍ研磨し、ＢＰＳＧ膜６２の表面を平坦にす
る。
【０１４０】次に、図３６乃至図４２に示すように、Ｂ
ＰＳＧ膜６２上にエッチングストッパとしてのシリコン
窒化膜９１を形成する。続けて、シリコン窒化膜９１上
にＴＥＯＳ膜６４を形成する。
ＰＳＧ膜６２上にエッチングストッパとしてのシリコン
窒化膜９１を形成する。続けて、シリコン窒化膜９１上
にＴＥＯＳ膜６４を形成する。
【０１４１】また、ＰＥＰによりレジストパターンを形
成する。このレジストパターンをマスクにして、ＲＩＥ
によりＴＥＯＳ膜６４をエッチングし、ＴＥＯＳ膜６４
に配線溝を形成する。この時、シリコン窒化膜９１は、
ＲＩＥにおけるエッチングストッパとして機能する。こ
の後、レジストパターンが除去される。
成する。このレジストパターンをマスクにして、ＲＩＥ
によりＴＥＯＳ膜６４をエッチングし、ＴＥＯＳ膜６４
に配線溝を形成する。この時、シリコン窒化膜９１は、
ＲＩＥにおけるエッチングストッパとして機能する。こ
の後、レジストパターンが除去される。
【０１４２】再び、ＰＥＰによりレジストパターンを形
成する。このレジストパターンをマスクにして、ＲＩＥ
により、ＢＰＳＧ膜６２、シリコン窒化膜６０及びシリ
コン酸化膜４１に、拡散層（ソース）６１ａ、拡散層
（ドレイン）６１ｂに達するコンタクトホールＳ，Ｄを
形成する。同時に、このＲＩＥにより、第一層目のセレ
クトゲート電極ＳＧＳ（下），ＳＧＤ（下）のコンタク
ト領域に達するコンタクトホールＳＳ，ＳＤを形成す
る。この後、レジストパターンが除去される。
成する。このレジストパターンをマスクにして、ＲＩＥ
により、ＢＰＳＧ膜６２、シリコン窒化膜６０及びシリ
コン酸化膜４１に、拡散層（ソース）６１ａ、拡散層
（ドレイン）６１ｂに達するコンタクトホールＳ，Ｄを
形成する。同時に、このＲＩＥにより、第一層目のセレ
クトゲート電極ＳＧＳ（下），ＳＧＤ（下）のコンタク
ト領域に達するコンタクトホールＳＳ，ＳＤを形成す
る。この後、レジストパターンが除去される。
【０１４３】この後、配線溝の内面及びコンタクトホー
ルの内面に、例えば、チタンと窒化チタンの積層からな
るバリアメタル６５Ａ〜６５Ｅを形成する。また、ＴＥ
ＯＳ膜６４上に、配線溝及びコンタクトホールを完全に
満たすタングステン膜６６Ａ〜６６Ｅを形成する。この
タングステン膜６６Ａ〜６６Ｅを、ＣＭＰ法により研磨
し、配線溝及びコンタクトホール内のみに残すと、ＮＡ
ＮＤセルユニットのソースに接続されるソース配線Ｓ
Ｌ、ＮＡＮＤセルユニットのドレインに接続される配線
６５Ｂ，６６Ｂ、ドレイン側セレクトゲート電極ＳＧＤ
（下）に接続される配線ＳＤＬ、及びその他の配線６５
Ｄ，６６Ｄ，ＳＳＬが形成される。
ルの内面に、例えば、チタンと窒化チタンの積層からな
るバリアメタル６５Ａ〜６５Ｅを形成する。また、ＴＥ
ＯＳ膜６４上に、配線溝及びコンタクトホールを完全に
満たすタングステン膜６６Ａ〜６６Ｅを形成する。この
タングステン膜６６Ａ〜６６Ｅを、ＣＭＰ法により研磨
し、配線溝及びコンタクトホール内のみに残すと、ＮＡ
ＮＤセルユニットのソースに接続されるソース配線Ｓ
Ｌ、ＮＡＮＤセルユニットのドレインに接続される配線
６５Ｂ，６６Ｂ、ドレイン側セレクトゲート電極ＳＧＤ
（下）に接続される配線ＳＤＬ、及びその他の配線６５
Ｄ，６６Ｄ，ＳＳＬが形成される。
【０１４４】次に、図４３乃至図４５に示すように、Ｔ
ＥＯＳ膜６４上にＴＥＯＳ膜９２を形成する。ＴＥＯＳ
膜９２上にエッチングストッパとしてのシリコン窒化膜
９３を形成する。続けて、シリコン窒化膜９３上にＴＥ
ＯＳ膜９４を形成する。
ＥＯＳ膜６４上にＴＥＯＳ膜９２を形成する。ＴＥＯＳ
膜９２上にエッチングストッパとしてのシリコン窒化膜
９３を形成する。続けて、シリコン窒化膜９３上にＴＥ
ＯＳ膜９４を形成する。
【０１４５】また、ＰＥＰによりレジストパターンを形
成する。このレジストパターンをマスクにして、ＲＩＥ
によりＴＥＯＳ膜９４をエッチングし、ＴＥＯＳ膜９４
に、ビット線やダミービット線などのための配線溝を形
成する。この時、シリコン窒化膜９３は、ＲＩＥにおけ
るエッチングストッパとして機能する。この後、レジス
トパターンが除去される。
成する。このレジストパターンをマスクにして、ＲＩＥ
によりＴＥＯＳ膜９４をエッチングし、ＴＥＯＳ膜９４
に、ビット線やダミービット線などのための配線溝を形
成する。この時、シリコン窒化膜９３は、ＲＩＥにおけ
るエッチングストッパとして機能する。この後、レジス
トパターンが除去される。
【０１４６】再び、ＰＥＰによりレジストパターンを形
成する。このレジストパターンをマスクにして、ＲＩＥ
により、シリコン窒化膜９３及びＴＥＯＳ膜９２に、配
線６５Ｂ，６６Ｂに達するコンタクトホールＢ及びその
他のコンタクトホールＳＳ１，ＳＳ２を形成する。この
後、レジストパターンが除去される。
成する。このレジストパターンをマスクにして、ＲＩＥ
により、シリコン窒化膜９３及びＴＥＯＳ膜９２に、配
線６５Ｂ，６６Ｂに達するコンタクトホールＢ及びその
他のコンタクトホールＳＳ１，ＳＳ２を形成する。この
後、レジストパターンが除去される。
【０１４７】この後、配線溝の内面及びコンタクトホー
ルの内面に、例えば、チタンと窒化チタンの積層からな
るバリアメタル６８を形成する。また、ＴＥＯＳ膜９４
上に、配線溝及びコンタクトホールを完全に満たす金属
膜（例えば、アルミニウム膜）６９を形成する。この金
属膜６９を、ＣＭＰ法により研磨し、配線溝及びコンタ
クトホール内のみに残すと、複数のビット線ＢＬ、及び
ソース側セレクトゲート電極ＳＧＳ（下）を配線ＳＳＬ
に接続するための配線９５が形成される。
ルの内面に、例えば、チタンと窒化チタンの積層からな
るバリアメタル６８を形成する。また、ＴＥＯＳ膜９４
上に、配線溝及びコンタクトホールを完全に満たす金属
膜（例えば、アルミニウム膜）６９を形成する。この金
属膜６９を、ＣＭＰ法により研磨し、配線溝及びコンタ
クトホール内のみに残すと、複数のビット線ＢＬ、及び
ソース側セレクトゲート電極ＳＧＳ（下）を配線ＳＳＬ
に接続するための配線９５が形成される。
【０１４８】なお、これらの配線上には、シリコン窒化
膜からなるパッシベーション膜が形成される。
膜からなるパッシベーション膜が形成される。
【０１４９】以上の製造工程により、ＮＡＮＤ型フラッ
シュＥＥＰＲＯＭが完成する。
シュＥＥＰＲＯＭが完成する。
【０１５０】
【発明の効果】以上、説明したように、本発明の不揮発
性半導体メモリによれば、次のような効果を奏する。
性半導体メモリによれば、次のような効果を奏する。
【０１５１】第一に、カラム方向に隣接する二つのセレ
クトゲート電極（ソース側、ドレイン側）に関し、両セ
レクトゲート電極のコンタクト領域は、互いに対向しな
いように配置されている。また、一方のセレクトゲート
電極は、他方のセレクトゲート電極のコンタクト領域に
対向する部分で切断されている。
クトゲート電極（ソース側、ドレイン側）に関し、両セ
レクトゲート電極のコンタクト領域は、互いに対向しな
いように配置されている。また、一方のセレクトゲート
電極は、他方のセレクトゲート電極のコンタクト領域に
対向する部分で切断されている。
【０１５２】よって、カラム方向に隣接する二つのセレ
クトゲート電極のゲート領域（コンタクト領域以外のラ
イン状の領域）の間隔を、コンタクト領域のサイズに関
係なく狭めることができ、メモリセルアレイ部の記憶容
量の増大や、メモリセルアレイ部の面積縮小などに貢献
できる。
クトゲート電極のゲート領域（コンタクト領域以外のラ
イン状の領域）の間隔を、コンタクト領域のサイズに関
係なく狭めることができ、メモリセルアレイ部の記憶容
量の増大や、メモリセルアレイ部の面積縮小などに貢献
できる。
【０１５３】また、複数箇所で切断されたセレクトゲー
ト電極（第一層目）は、コンタクト領域を介して上層の
配線により互いに接続される。この配線を、低抵抗材
料、例えば、チタンと窒化チタンからなるバリアメタル
とタングステン膜により構成すれば、セレクトゲート電
極の低抵抗化にも貢献できる。
ト電極（第一層目）は、コンタクト領域を介して上層の
配線により互いに接続される。この配線を、低抵抗材
料、例えば、チタンと窒化チタンからなるバリアメタル
とタングステン膜により構成すれば、セレクトゲート電
極の低抵抗化にも貢献できる。
【０１５４】第二に、第一層目のセレクトゲート電極に
対するコンタクト領域が形成される部分においては、第
二層目のセレクトゲート電極が取り除かれているが、こ
の第二層目のセレクトゲート電極のコンタクト領域近傍
のパターンは、カラム方向の長さｒがセレクトゲート電
極のゲート長ｇよりも大きくなっている（例えば、カラ
ム方向に９０°に折り曲がっている）。また、当然に、
第二層目のセレクトゲート電極の直下には、第一層目の
セレクトゲート電極が存在する。
対するコンタクト領域が形成される部分においては、第
二層目のセレクトゲート電極が取り除かれているが、こ
の第二層目のセレクトゲート電極のコンタクト領域近傍
のパターンは、カラム方向の長さｒがセレクトゲート電
極のゲート長ｇよりも大きくなっている（例えば、カラ
ム方向に９０°に折り曲がっている）。また、当然に、
第二層目のセレクトゲート電極の直下には、第一層目の
セレクトゲート電極が存在する。
【０１５５】よって、第一層目のセレクトゲート電極の
コンタクト領域のパターニング時に、フォトリソグラフ
ィ工程でのレジストの合せずれが生じても、第一層目の
セレクトゲート電極のコンタクト領域とゲート領域の接
続箇所が狭くなることはなく、第一層目のセレクトゲー
ト電極の抵抗値が増大しない。
コンタクト領域のパターニング時に、フォトリソグラフ
ィ工程でのレジストの合せずれが生じても、第一層目の
セレクトゲート電極のコンタクト領域とゲート領域の接
続箇所が狭くなることはなく、第一層目のセレクトゲー
ト電極の抵抗値が増大しない。
【図１】本発明の第１実施の形態に関わるＮＡＮＤ型Ｅ
ＥＰＲＯＭの平面パターンの概略を示す図。
ＥＰＲＯＭの平面パターンの概略を示す図。
【図２】図１の領域ＸＤを拡大して示す図。
【図３】図１の領域ＸＳを拡大して示す図。
【図４】図１のＮＡＮＤ型ＥＥＰＲＯＭの断面を示す
図。
図。
【図５】図１のＥＥＰＲＯＭの第１の配線層の平面パタ
ーンを示す図。
ーンを示す図。
【図６】図１のＥＥＰＲＯＭの第２の配線層の平面パタ
ーンを示す図。
ーンを示す図。
【図７】本発明の第２実施の形態に関わるＮＡＮＤ型Ｅ
ＥＰＲＯＭの平面パターンの概略を示す図。
ＥＰＲＯＭの平面パターンの概略を示す図。
【図８】図７の領域ＸＤを拡大して示す図。
【図９】図７の領域ＸＳを拡大して示す図。
【図１０】図７のＥＥＰＲＯＭの第１の配線層の平面パ
ターンを示す図。
ターンを示す図。
【図１１】図７のＥＥＰＲＯＭの第２の配線層の平面パ
ターンを示す図。
ターンを示す図。
【図１２】本発明の第３実施の形態に関わるＥＥＰＲＯ
Ｍの第１の配線層の平面パターンを示す図。
Ｍの第１の配線層の平面パターンを示す図。
【図１３】本発明の第３実施の形態に関わるＥＥＰＲＯ
Ｍの第２の配線層の平面パターンを示す図。
Ｍの第２の配線層の平面パターンを示す図。
【図１４】本発明の第１の効果であるセレクトゲート間
の縮小について示す図。
の縮小について示す図。
【図１５】本発明の第２の効果であるコンタクト領域の
抵抗減少について示す図。
抵抗減少について示す図。
【図１６】本発明に関わるＥＥＰＲＯＭの製造方法の一
工程を示す断面図。
工程を示す断面図。
【図１７】本発明に関わるＥＥＰＲＯＭの製造方法の一
工程を示す断面図。
工程を示す断面図。
【図１８】本発明に関わるＥＥＰＲＯＭの製造方法の一
工程を示す断面図。
工程を示す断面図。
【図１９】本発明に関わるＥＥＰＲＯＭの製造方法の一
工程を示す断面図。
工程を示す断面図。
【図２０】本発明に関わるＥＥＰＲＯＭの製造方法の一
工程を示す断面図。
工程を示す断面図。
【図２１】本発明に関わるＥＥＰＲＯＭの製造方法の一
工程を示す断面図。
工程を示す断面図。
【図２２】本発明に関わるＥＥＰＲＯＭの製造方法の一
工程を示す断面図。
工程を示す断面図。
【図２３】本発明に関わるＥＥＰＲＯＭの製造方法の一
工程を示す断面図。
工程を示す断面図。
【図２４】本発明に関わるＥＥＰＲＯＭの製造方法の一
工程を示す断面図。
工程を示す断面図。
【図２５】本発明に関わるＥＥＰＲＯＭの製造方法の一
工程を示す断面図。
工程を示す断面図。
【図２６】本発明に関わるＥＥＰＲＯＭの製造方法の一
工程を示す平面図。
工程を示す平面図。
【図２７】本発明に関わるＥＥＰＲＯＭの製造方法の一
工程を示す平面図。
工程を示す平面図。
【図２８】本発明に関わるＥＥＰＲＯＭの製造方法の一
工程を示す断面図。
工程を示す断面図。
【図２９】本発明に関わるＥＥＰＲＯＭの製造方法の一
工程を示す平面図。
工程を示す平面図。
【図３０】本発明に関わるＥＥＰＲＯＭの製造方法の一
工程を示す平面図。
工程を示す平面図。
【図３１】本発明に関わるＥＥＰＲＯＭの製造方法の一
工程を示す断面図。
工程を示す断面図。
【図３２】図２９のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う断
面図。
面図。
【図３３】図３０のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿
う断面図。
う断面図。
【図３４】本発明に関わるＥＥＰＲＯＭの製造方法の一
工程を示す断面図。
工程を示す断面図。
【図３５】本発明に関わるＥＥＰＲＯＭの製造方法の一
工程を示す断面図。
工程を示す断面図。
【図３６】本発明に関わるＥＥＰＲＯＭの製造方法の一
工程を示す平面図。
工程を示す平面図。
【図３７】本発明に関わるＥＥＰＲＯＭの製造方法の一
工程を示す平面図。
工程を示す平面図。
【図３８】本発明に関わるＥＥＰＲＯＭの製造方法の一
工程を示す断面図。
工程を示す断面図。
【図３９】図３６のＸＸＸＩＸ−ＸＸＸＩＸ線に沿う断
面図。
面図。
【図４０】図３６のＸＬ−ＸＬ線に沿う断面図。
【図４１】図３７のＸＬＩ−ＸＬＩ線に沿う断面図。
【図４２】図３７のＸＬＩＩ−ＸＬＩＩ線に沿う断面
図。
図。
【図４３】本発明に関わるＥＥＰＲＯＭの製造方法の一
工程を示す平面図。
工程を示す平面図。
【図４４】本発明に関わるＥＥＰＲＯＭの製造方法の一
工程を示す平面図。
工程を示す平面図。
【図４５】本発明に関わるＥＥＰＲＯＭの製造方法の一
工程を示す断面図。
工程を示す断面図。
【図４６】ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ
部の構成を示す回路図。
部の構成を示す回路図。
【図４７】ＮＡＮＤ型ＥＥＰＲＯＭの平面パターンの概
略を示す図。
略を示す図。
【図４８】図４７の領域ＸＤを拡大して示す図。
【図４９】図４７の領域ＸＳを拡大して示す図。
【図５０】図４７のＮＡＮＤ型ＥＥＰＲＯＭの断面を示
す図。
す図。
【図５１】ＮＡＮＤ型ＥＥＰＲＯＭの平面パターンの概
略を示す図。
略を示す図。
【図５２】ＥＥＰＲＯＭの製造方法の一工程を示す平面
図。
図。
【図５３】ＥＥＰＲＯＭの製造方法の一工程を示す平面
図。
図。
【図５４】図５２のＬＩＶ−ＬＩＶ線に沿う断面図。
【図５５】図５２のＬＶ−ＬＶ線に沿う断面図。
【図５６】図５２のＬＶＩ−ＬＶＩ線に沿う断面図。
【図５７】図５２のＬＶＩＩ−ＬＶＩＩ線に沿う断面
図。
図。
【図５８】ＥＥＰＲＯＭの製造方法の一工程を示す平面
図。
図。
【図５９】ＥＥＰＲＯＭの製造方法の一工程を示す平面
図。
図。
【図６０】図５８のＬＸ−ＬＸ線に沿う断面図。
【図６１】図５８のＬＸＩ−ＬＸＩ線に沿う断面図。
【図６２】図５８のＬＸＩＩ−ＬＸＩＩ線に沿う断面
図。
図。
【図６３】図５８のＬＸＩＩＩ−ＬＸＩＩＩ線に沿う断
面図。
面図。
【図６４】図５８のＬＸＩＶ−ＬＸＩＶ線に沿う断面
図。
図。
【図６５】図５９のＬＸＶ−ＬＸＶ線に沿う断面図。
【図６６】ＥＥＰＲＯＭの製造方法の一工程を示す平面
図。
図。
【図６７】ＥＥＰＲＯＭの製造方法の一工程を示す平面
図。
図。
【図６８】図６６のＬＸＶＩＩＩ−ＬＸＶＩＩＩ線に沿
う断面図。
う断面図。
【図６９】図６６のＬＸＩＸ−ＬＸＩＸ線に沿う断面
図。
図。
【図７０】図６６のＬＸＸ−ＬＸＸ線に沿う断面図。
【図７１】図６６のＬＸＸＩ−ＬＸＸＩ線に沿う断面
図。
図。
【図７２】図６６のＬＸＸＩＩ−ＬＸＸＩＩ線に沿う断
面図。
面図。
【図７３】図６７のＬＸＸＩＩＩ−ＬＸＸＩＩＩ線に沿
う断面図。
う断面図。
【図７４】図６７のＬＸＸＩＶ−ＬＸＸＩＶ線に沿う断
面図。
面図。
【図７５】図６７のＬＸＸＶ−ＬＸＸＶ線に沿う断面
図。
図。
【図７６】図６７のＬＸＸＶＩ−ＬＸＸＶＩ線に沿う断
面図。
面図。
【図７７】図６７のＬＸＸＶＩＩ−ＬＸＸＶＩＩ線に沿
う断面図。
う断面図。
【図７８】ＥＥＰＲＯＭの製造方法の一工程を示す平面
図。
図。
【図７９】ＥＥＰＲＯＭの製造方法の一工程を示す平面
図。
図。
【図８０】図７８のＬＸＸＸ−ＬＸＸＸ線に沿う断面
図。
図。
【図８１】図７８のＬＸＸＸＩ−ＬＸＸＸＩ線に沿う断
面図。
面図。
【図８２】図７８のＬＸＸＸＩＩ−ＬＸＸＸＩＩ線に沿
う断面図。
う断面図。
【図８３】図７８のＬＸＸＸＩＩＩ−ＬＸＸＸＩＩＩ線
に沿う断面図。
に沿う断面図。
【図８４】図７９のＬＸＸＸＩＶ−ＬＸＸＸＩＶ線に沿
う断面図。
う断面図。
【図８５】図７９のＬＸＸＸＶ−ＬＸＸＸＶ線に沿う断
面図。
面図。
【図８６】図７９のＬＸＸＸＶＩ−ＬＸＸＸＶＩ線に沿
う断面図。
う断面図。
【図８７】図７９のＬＸＸＸＶＩＩ−ＬＸＸＸＶＩＩ線
に沿う断面図。
に沿う断面図。
【図８８】従来の第１の課題であるセレクトゲート間の
距離について示す図。
距離について示す図。
【図８９】従来の第１の課題であるセレクトゲート間の
距離について示す図。
距離について示す図。
【図９０】従来の第２の課題であるコンタクト領域の合
せずれについて示す図。
せずれについて示す図。
【図９１】従来の第２の課題であるコンタクト領域の合
せずれについて示す図。
せずれについて示す図。
【符号の説明】 １０，４０ ：シリコン基板、 １１ ：素子分離膜、 １２ ：ｎ型拡散層、 １２ａ ：ソース拡散層、 １２ｂ ：ドレイン拡散層、 １３ ：ゲート絶縁膜、 １４ ：フローティングゲ
ート電極、 １５ ：絶縁膜（ＯＮＯ
膜）、 １６ ：ポリシリコン膜、 １７ ：シリコン窒化膜
（マスク材）、 １８Ａ，１８Ｂ ：レジストパター
ン、 １９ ：ＢＰＳＧ膜、 ２０，３５，９１，９３ ：シリコン窒化膜
（エッチングストッパ）、 ２１，３４，３６ ：ＴＥＯＳ膜、 ２２Ａ〜２２Ｆ，３７Ａ，７０Ａ ：配線溝、 ２３Ａ〜２３Ｆ，３７Ｂ，７０Ｂ ：コンタクトホー
ル、 ２４，２６，２８，３０，３２，３８，６５，６８，７
１ ：バリアメタル（Ｔｉ／ＴｉＮ）、 ２５，２７，２９，３１，３３ ：タングステン膜、 ３９、６９，７２ ：金属膜、 ４２ ：ｎ−ウェル領域、 ４３ ：ｐ−ウェル領域、 ４４ ：ｐ−フィールド領
域、 ４５，５０，５５，５６，６３ ：ポリシリコン膜、 ４６，５１，５２，５８，６０ ：シリコン窒化膜、 ４７，５９ ：シリコン酸化膜、 ４８ ：トレンチ、 ４９ ：素子分離膜（ＳＴ
Ｉ）、 ６４，９２，９４ ：ＴＥＯＳ膜、 ５３ ：スリット、 ５４ ：絶縁膜（ＯＮＯ
膜）、 ５７ ：タングステンシリサ
イド膜、 ６１ ：ｎ型拡散層、 ６１ａ ：ソース拡散層、 ６１ｂ ：ドレイン拡散層、 ６２ ：ＢＰＳＧ膜、 ６６，６７ ：タングステン膜、 ９５ ：配線、 ＣＧ０〜ＣＧ１５ ：コントロールゲート
電極、 ＳＧＳ（下） ：第一層目のソース側
セレクトゲート電極、 ＳＧＤ（下） ：第一層目のドレイン
側セレクトゲート電極、 ＳＧＳ（上） ：第二層目のソース側
セレクトゲート電極、 ＳＧＤ（上） ：第二層目のドレイン
側セレクトゲート電極、 Ｓ，Ｄ，ＳＳ，ＳＤ，Ｂ，ＳＳ１，ＳＳ２ ：コンタク
トホール、 ＢＬ０〜ＢＬｋ，ＢＬｉ ：ビット線、 ＳＬ ：ソース線。 ＳＳＬ，ＳＳＬ１，ＳＳＬ２ ：ソース側セレクトゲ
ート電極に接続される配線、 ＳＤＬ１，ＳＤＬ２ ：ドレイン側セレクト
ゲート電極に接続される配線。
ート電極、 １５ ：絶縁膜（ＯＮＯ
膜）、 １６ ：ポリシリコン膜、 １７ ：シリコン窒化膜
（マスク材）、 １８Ａ，１８Ｂ ：レジストパター
ン、 １９ ：ＢＰＳＧ膜、 ２０，３５，９１，９３ ：シリコン窒化膜
（エッチングストッパ）、 ２１，３４，３６ ：ＴＥＯＳ膜、 ２２Ａ〜２２Ｆ，３７Ａ，７０Ａ ：配線溝、 ２３Ａ〜２３Ｆ，３７Ｂ，７０Ｂ ：コンタクトホー
ル、 ２４，２６，２８，３０，３２，３８，６５，６８，７
１ ：バリアメタル（Ｔｉ／ＴｉＮ）、 ２５，２７，２９，３１，３３ ：タングステン膜、 ３９、６９，７２ ：金属膜、 ４２ ：ｎ−ウェル領域、 ４３ ：ｐ−ウェル領域、 ４４ ：ｐ−フィールド領
域、 ４５，５０，５５，５６，６３ ：ポリシリコン膜、 ４６，５１，５２，５８，６０ ：シリコン窒化膜、 ４７，５９ ：シリコン酸化膜、 ４８ ：トレンチ、 ４９ ：素子分離膜（ＳＴ
Ｉ）、 ６４，９２，９４ ：ＴＥＯＳ膜、 ５３ ：スリット、 ５４ ：絶縁膜（ＯＮＯ
膜）、 ５７ ：タングステンシリサ
イド膜、 ６１ ：ｎ型拡散層、 ６１ａ ：ソース拡散層、 ６１ｂ ：ドレイン拡散層、 ６２ ：ＢＰＳＧ膜、 ６６，６７ ：タングステン膜、 ９５ ：配線、 ＣＧ０〜ＣＧ１５ ：コントロールゲート
電極、 ＳＧＳ（下） ：第一層目のソース側
セレクトゲート電極、 ＳＧＤ（下） ：第一層目のドレイン
側セレクトゲート電極、 ＳＧＳ（上） ：第二層目のソース側
セレクトゲート電極、 ＳＧＤ（上） ：第二層目のドレイン
側セレクトゲート電極、 Ｓ，Ｄ，ＳＳ，ＳＤ，Ｂ，ＳＳ１，ＳＳ２ ：コンタク
トホール、 ＢＬ０〜ＢＬｋ，ＢＬｉ ：ビット線、 ＳＬ ：ソース線。 ＳＳＬ，ＳＳＬ１，ＳＳＬ２ ：ソース側セレクトゲ
ート電極に接続される配線、 ＳＤＬ１，ＳＤＬ２ ：ドレイン側セレクト
ゲート電極に接続される配線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清水 和裕 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 竹内 祐司 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内
Claims (12)
- 【請求項１】 拡散層を挟んでカラム方向に隣接し、ロ
ウ方向に伸びる第１及び第２セレクトゲート電極を有
し、前記第１及び第２セレクトゲート電極がそれぞれ第
１導電層とその上の第２導電層から構成される不揮発性
半導体メモリにおいて、 前記第１及び第２セレクトゲート電極の前記第１導電層
は、前記第１導電層に対する複数のコンタクト領域を有
し、前記第１及び第２セレクトゲート電極の前記第２導
電層は、前記複数のコンタクト領域上で取り除かれ、 前記第１セレクトゲート電極の第１導電層に対するコン
タクト領域と前記第２セレクトゲート電極の第１導電層
に対するコンタクト領域は、互いに対向しないように配
置され、 前記第１セレクトゲート電極の第１導電層に対するコン
タクト領域に対向する部分の前記第２セレクトゲート電
極の第１及び第２導電層が取り除かれ、前記第２セレク
トゲート電極の第１導電層に対するコンタクト領域に対
向する部分の前記第１セレクトゲート電極の第１及び第
２導電層が取り除かれていることを特徴とする不揮発性
半導体メモリ。 - 【請求項２】 前記第１セレクトゲート電極の第１導電
層に対するコンタクト領域は、前記第１セレクトゲート
電極上の第１配線に共通に接続され、前記第２セレクト
ゲート電極の第１導電層に対するコンタクト領域は、前
記第２セレクトゲート電極上の第２配線に共通に接続さ
れていることを特徴とする請求項１記載の不揮発性半導
体メモリ。 - 【請求項３】 前記第１及び第２セレクトゲート電極の
第１導電層に対するコンタクト領域は、前記第１及び第
２セレクトゲート電極上の配線に共通に接続されている
ことを特徴とする請求項１記載の不揮発性半導体メモ
リ。 - 【請求項４】 前記第１及び第２セレクトゲート電極
は、直列接続される複数のメモリセルからなるＮＡＮＤ
列のドレイン側の一端に接続されるセレクトゲートトラ
ンジスタを構成していることを特徴とする請求項１記載
の不揮発性半導体メモリ。 - 【請求項５】 前記第１及び第２セレクトゲート電極
は、直列接続される複数のメモリセルからなるＮＡＮＤ
列のソース側の一端に接続されるセレクトゲートトラン
ジスタを構成していることを特徴とする請求項１記載の
不揮発性半導体メモリ。 - 【請求項６】 前記第１及び第２セレクトゲート電極の
間隔は、前記複数のメモリセルの複数のコントロールゲ
ート電極の間隔に略等しいことを特徴とする請求項４又
は５記載の不揮発性半導体メモリ。 - 【請求項７】 前記第１セレクトゲート電極の第１導電
層に対するコンタクト領域及び前記第２セレクトゲート
電極の第１導電層に対するコンタクト領域は、それぞれ
一定間隔で配置されていることを特徴とする請求項１記
載の不揮発性半導体メモリ。 - 【請求項８】 前記複数のコンタクト領域のカラム方向
の長さは、前記第１及び第２セレクトゲート電極のゲー
ト長よりも長いことを特徴とする請求項１記載の不揮発
性半導体メモリ。 - 【請求項９】 拡散層を挟んでカラム方向に隣接し、ロ
ウ方向に伸びる第１及び第２セレクトゲート電極を有
し、前記第１及び第２セレクトゲート電極がそれぞれ第
１導電層とその上の第２導電層から構成される不揮発性
半導体メモリにおいて、 前記第１及び第２セレクトゲート電極の前記第１導電層
は、前記第１導電層に対する複数のコンタクト領域を有
し、 前記第１及び第２セレクトゲート電極の少なくとも一方
は、前記複数のコンタクト領域上で前記第２導電層が取
り除かれ、かつ、前記複数のコンタクト領域のカラム方
向の長さが前記第１及び第２セレクトゲート電極のゲー
ト長よりも長くなるように構成されていることを特徴と
する不揮発性半導体メモリ。 - 【請求項１０】 前記第２導電層は、前記コンタクト領
域上においてカラム方向に折り曲ったパターンを有して
いることを特徴とする請求項９記載の半導体メモリ。 - 【請求項１１】 前記第１セレクトゲート電極の第１導
電層に対するコンタクト領域と前記第２セレクトゲート
電極の第１導電層に対するコンタクト領域は、互いに対
向しないように配置されていることを特徴とする請求項
９記載の半導体メモリ。 - 【請求項１２】 前記第１セレクトゲート電極の第１導
電層に対するコンタクト領域に対向する部分の前記第２
セレクトゲート電極の第１及び第２導電層が取り除か
れ、前記第２セレクトゲート電極の第１導電層に対する
コンタクト領域に対向する部分の前記第１セレクトゲー
ト電極の第１及び第２導電層が取り除かれていることを
特徴とする請求項１１記載の不揮発性半導体メモリ。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08437998A JP4130494B2 (ja) | 1998-03-30 | 1998-03-30 | 不揮発性半導体メモリ |
| US09/274,481 US6353242B1 (en) | 1998-03-30 | 1999-03-23 | Nonvolatile semiconductor memory |
| US09/976,317 US6512253B2 (en) | 1998-03-30 | 2001-10-15 | Nonvolatile semiconductor memory |
| US10/303,818 US6974979B2 (en) | 1998-03-30 | 2002-11-26 | Nonvolatile semiconductor memory |
| US11/197,552 US7425739B2 (en) | 1998-03-30 | 2005-08-05 | Nonvolatile semiconductor memory |
| US11/617,425 US7332762B2 (en) | 1998-03-30 | 2006-12-28 | Nonvolatile semiconductor memory |
| US11/829,320 US7893477B2 (en) | 1998-03-30 | 2007-07-27 | Nonvolatile semiconductor memory |
| US13/025,957 US8084802B2 (en) | 1998-03-30 | 2011-02-11 | Nonvolatile semiconductor memory |
| US13/310,148 US8350309B2 (en) | 1998-03-30 | 2011-12-02 | Nonvolatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|---|---|
| JP2007186274A Division JP4599375B2 (ja) | 2007-07-17 | 2007-07-17 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11284155A true JPH11284155A (ja) | 1999-10-15 |
| JP4130494B2 JP4130494B2 (ja) | 2008-08-06 |
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ID=13828922
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|---|---|---|---|
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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1998
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