JPH11283362A - ＦｉＦｏメモリ制御回路及びこの制御回路を使用したマイクロプロセッサ制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 データの読取時間を短縮し、システムパフォ
ーマンスを向上する。 【解決手段】 デュアルポートＲＡＭ３１と、このＲＡ
Ｍ３１への書込信号に基づいて書込アドレスを発生する
書込アドレス回路３２と、ＲＡＭ３１への読出信号に基
づいて読出アドレスを発生する読出アドレス回路３３、
ＲＡＭ３１へ書込信号が与えられるごとにカウントアッ
プ動作を行い、読出信号が与えられるごとにカウントダ
ウン動作を行うアップダウンカウンタ３５と、ワンチッ
プＣＰＵからの制御信号（ＣＳ、ＣＮＴＳ）によりアッ
プダウンカウンタのカウント値とＲＡＭ３１からの読出
データを選択的に切換えて出力するデータバス制御回路
とを設け、ワンチップＣＰＵがデータバス制御回路から
のアップダウンカウンタのカウント値に基づいてこれか
ら読出すデータ数を決定し、連続してデータを読出すこ
とができるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、各種の電子機器に
搭載されるＦｉＦｏメモリ制御回路及びこの制御回路を
使用したマイクロプロセッサ制御回路に関する。

【０００２】

【従来の技術】従来、この種のＦｉＦｏメモリ制御（Ｆ
ｉｒｓｔ−ｉｎ：Ｆｉｒｓｔ−ｏｕｔ（先入れ先出し
型）；コンピュータのスタックメモリなど順序をもって
データの書込みと読出しを行うメモリ制御の１つで、最
も早く書込んだデータをその処理の順番がきたときに最
初に処理する制御）を行うＦｉＦｏメモリ制御回路５
は、図４に示すように、メモリとしてのｋワード構成の
デュアルポートＲＡＭ１、デュアルポートＲＡＭ１の書
込アドレスを発生する書込アドレス回路２、デュアルポ
ートＲＡＭ１の読出アドレスを発生する読出アドレス回
路３、読出アドレス回路３の出力である読出アドレス信
号（ＲＡ）及び書込アドレス回路２の出力である書込ア
ドレス信号（ＷＡ）からデュアルポートＲＡＭ１内の有
効データの状態を示すＦｕｌｌ−Ｅｍｐｔｙ制御回路４
から構成される。

【０００３】書込アドレス回路２には、初期化のために
外部からリセット信号（ＲＥＳＥＴ）が接続されてお
り、読出アドレス回路３には初期化のために外部からリ
セット信号（ＲＥＳＥＴ）が接続されている。また、読
出アドレス信号（ＲＡ）はデュアルポートＲＡＭ１の読
出アドレス端子（ＲＡ端子）に接続されており、書込ア
ドレス信号（ＷＡ）はデュアルポートＲＡＭ１の書込ア
ドレス端子（ＷＡ端子）に接続されている。また、上記
読出アドレス信号（ＲＡ）及び書込アドレス信号（Ｗ
Ａ）はＦｕｌｌ−Ｅｍｐｔｙ制御回路４に接続されてい
る。

【０００４】Ｆｕｌｌ−Ｅｍｐｔｙ制御回路４からは、
上記書込アドレス回路２への書込アドレス信号（Ｗ
Ａ）、読出アドレス回路３の読出アドレス信号（ＲＡ）
に基づいてデュアルポートＲＡＭ１内の有効データの状
態を示すフル信号（Ｆｕｌｌ）とエンプティ信号（Ｅｍ
ｐｔｙ）が外部に出力されている。このフル信号（Ｆｕ
ｌｌ）は、デュアルポートＲＡＭ１が満杯のときに出力
され、エンプティ信号（Ｅｍｐｔｙ）は、デュアルポー
トＲＡＭ１が空のときに出力される。具体的には、上記
フル信号（Ｆｕｌｌ）はデュアルポートＲＡＭ１にｋワ
ードのデータが書込まれた時にアサートされ、エンプテ
ィ信号（Ｅｍｐｔｙ）はデュアルポートＲＡＭ１に０ワ
ードのデータが書込まれた時にアサートされる。

【０００５】外部から入力されるＦｉＦｏメモリ書込信
号（ＷＲ）は、デュアルポートＲＡＭ１の書込端子（Ｗ
Ｒ端子）と書込アドレス回路２に接続されている。ま
た、外部から入力されるＦｉＦｏメモリ読出信号（Ｒ
Ｄ）は、デュアルポートＲＡＭ１の読出端子（ＲＤ端
子）と読出アドレス回路３に接続されている。さらに、
外部から入力されるＦｉＦｏメモリチップセレクト信号
（ＣＳ）はデュアルポートＲＡＭ１のチップセレクト端
子（ＣＳ端子）に接続されている。

【０００６】また、外部へデータを出力するデータバス
２０は、デュアルポートＲＡＭ１の読出データバス端子
（ＲＤＡＴＡ）に接続されており、外部からの書込デー
タを入力するデータバス２１はデュアルポートＲＡＭ１
の書込データバス端子（ＷＤＡＴＡ端子）に接続されて
いる。

【０００７】次に、上記ＦｉＦｏメモリ制御回路５を使
用した一般的なマイクロプロセッサ制御回路の構成を図
５に示す。

【０００８】上記マイクロプロセッサ制御回路は、ＣＰ
Ｕ（中央処理装置）コア１１と実行プログラムなどを記
憶した制御用ＲＯＭ（リ−ド・オンリ・メモリ）１２と
ワークＲＡＭ（ランダム・アクセス・メモリ）１３とＩ
／Ｏポート（入出力ポート）１４、計時タイマ割込発生
回路１５を内蔵したワンチップＣＰＵ（１チップＣＰ
Ｕ）１０を備える。上記ＣＰＵコア１１と、制御用ＲＯ
Ｍ１２、ワークＲＡＭ１３、Ｉ／Ｏポート１４、計時タ
イマ割込発生回路１５とは、バスラインで接続されてい
る。また、上記計時タイマ割込発生回路１５の出力は、
ＣＰＵコア１１のタイマ割込端子（ＴＭＩＮＴ）に接続
されている。

【０００９】また、マイクロプロセッサ制御回路は、Ｆ
ｉＦｏメモリ制御回路５、ＦｉＦｏ書込回路１６、この
ＦｉＦｏ書込回路１６から出力されるＦｉＦｏメモリ制
御回路用チップセレクト信号（ＣＳ１）、ワンチップＣ
ＰＵ１０から出力されるＦｉＦｏメモリ制御回路用チッ
プセレクト信号（ＣＳ２）を入力とする論理積回路１８
を備える。

【００１０】上記論理積回路１８はＦｉＦｏメモリ制御
回路５のチップセレクト端子（ＣＳ端子）に接続されて
いる。また、上記リセット信号（ＲＥＳＥＴ）はワンチ
ップＣＰＵ１０とＦｉＦｏメモリ制御回路５のリセット
端子（ＲＥＳＥＴ端子）に接続されている。

【００１１】上記ワンチップＣＰＵ１０のデータバス２
０は、メモリ制御回路１０の読出データバス端子（ＲＤ
ＡＴＡ端子）に接続されており、ＦｉＦｏ書込回路１６
のデータバス２１はＦｉＦｏメモリ制御回路５の書込デ
ータバス端子（ＷＤＡＴＡ端子）に接続されている。

【００１２】上記ワンチップＣＰＵ１０のデータリード
信号（ＲＤ）はＦｉＦｏメモリ制御回路５のＲＤ端子に
接続されており、ＦｉＦｏメモリ制御回路５のフル信号
（Ｆｕｌｌ）、エンプティ信号（Ｅｍｐｔｙ）は、それ
ぞれワンチップＣＰＵ１０のＩ／Ｏポート１４のＩｎＰ
ｏｒｔ（ｎ），ＩｎＰｏｒｔ（ｍ）に接続されている。
また、ＦｉＦｏメモリ制御回路５のフル信号（Ｆｕｌ
ｌ）はＦｉＦｏ書込み回路１６に接続されている。

【００１３】上記フル信号（Ｆｕｌｌ）はＦｉＦｏメモ
リ制御回路５のデュアルポートＲＡＭ１にｋワードのデ
ータが書込まれたときにアサートされる。また、上記エ
ンプティ信号（Ｅｍｐｔｙ）は上記デュアルポートＲＡ
Ｍ１に０ワード目のデータが書込まれたときにネゲート
され、デュアルポートＲＡＭ１から０ワード目のデータ
が読出されたときアサートされる。

【００１４】上記ＦｉＦｏ書込回路１６から出力される
書込信号（ＷＲ）は、ＦｉＦｏメモリ制御回路５の書込
端子（ＷＲ端子）に接続されている。このＦｉＦｏ書込
回路１６は、ＦｉＦｏメモリ制御回路５に書込むべきデ
ータが存在し、かつそのＦｉＦｏメモリ制御回路５のフ
ル信号（Ｆｕｌｌ）がネゲートされているときにデータ
をＦｉＦｏメモリ制御回路５に書込むようになってい
る。

【００１５】次に、上記マイクロプロセッサ制御回路の
動作をメインルーチンの制御を示す図６を参照しながら
説明する。先ず、ワンチップＣＰＵ１０のＣＰＵコア１
１は、マイクロプロセッサ制御回路に電源が供給される
と、Ｓｔ（ステップ）１にてリセット信号（ＲＥＳＥ
Ｔ）がアサートされ、ワンチップＣＰＵ１０、ＦｉＦｏ
メモリ制御回路５、ＦｉＦｏ書込回路１６が初期化され
る。

【００１６】続いてＳｔ２にてリセット信号（ＲＥＳＥ
Ｔ）がネゲートされ、Ｓｔ３にてワンチップＣＰＵ１０
はＦｉＦｏメモリ制御回路５、ＦｉＦｏ書込回路１６を
初期化する。そして、Ｓｔ４にてワンチップＣＰＵ１０
は、計時タイマ割込をイネーブルとして、Ｓｔ５にて待
機状態となる。

【００１７】この状態で、上記ワンチップＣＰＵ１０の
計時タイマ割込発生回路１５によってタイマ割込が発生
し、タイマ割込端子（ＴＭＩＮＴ）がアサートされると
ワンチップＣＰＵ１０は図７に示すようなタイマ割込処
理ルーチンを実行する。

【００１８】ここでは、先ずＦｉＦｏ書込回路１６がＦ
ｉＦｏメモリ制御回路５にデータを全く書込まない状態
で計時タイマ割込が発生した場合について説明する。ワ
ンチップＣＰＵ１０は、先ずＳｔ１１にてＩ／Ｏポート
１４のＩｎＰｏｒｔ（ｎ）からエンプティ信号（Ｅｍｐ
ｔｙ）の状態を読込み、Ｓｔ１２にてエンプティ信号
（Ｅｍｐｔｙ）がアサートされているかネゲートされて
いるか判断する。この場合、エンプティ信号（Ｅｍｐｔ
ｙ）はネゲートされているため、ＦｉＦｏメモリ制御回
路５の中には読出すデータが無いと判断しメインルーチ
ンヘ戻る。すなわち、図６に示す待機状態に戻る。

【００１９】上記ＦｉＦｏ書込回路１６は、ＦｉＦｏメ
モリ制御回路５に書込むデータが存在し、フル信号（Ｆ
ｕｌｌ）がネゲートされていれば、データをデータバス
２１に乗せ、チップセレクト信号（ＣＳ１）と書込信号
（ＷＲ）をアサートする。すると、ＦｉＦｏメモリ制御
回路５はデュアルポートＲＡＭ１にデータを書込む。続
いて、ＦｉＦｏ書込回路１６はチップセレクト信号（Ｃ
Ｓ１）と書込信号（ＷＲ）をネゲートする。これによ
り、ＦｉＦｏメモリ制御回路５の書込アドレス回路２の
アドレス値は＋１される。そして、ＦｉＦｏメモリ制御
回路５はエンプティ信号（Ｅｍｐｔｙ）をネゲートす
る。このような動作を繰返してＦｉＦｏ書込回路１６は
ＦｉＦｏメモリ制御回路５にｊワードのデータを書込
む。そして、ＦｉＦｏメモリ制御回路５は、デュアルポ
ートＲＡＭ１にデータを書込むアドレス空間が無くなる
とフル信号（Ｆｕｌｌ）をアサートする。

【００２０】次に、ＦｉＦｏ書込回路１６がＦｉＦｏメ
モリ制御回路５にｊワードのデータを書込んだ状態で計
時タイマ割込が発生した場合について説明する。ワンチ
ップＣＰＵ１０は、先ずＳｔ１１にてＩ／Ｏポート１４
のＩｎＰｏｒｔ（ｎ）からエンプティ信号（Ｅｍｐｔ
ｙ）の状態を読取り、Ｓｔ１２にてエンプティ信号（Ｅ
ｍｐｔｙ）がアサートされているかネゲートされている
か判断する。この場合、エンプティ信号（Ｅｍｐｔｙ）
がネゲートされているため、Ｓｔ１３の処理に移る。

【００２１】Ｓｔ１３にてワンチップＣＰＵ１０はＦｉ
Ｆｏメモリ制御回路５から読出したデータをワークＲＡ
Ｍ１３に書込むアドレス（デスティネーションアドレ
ス）をワンチップＣＰＵ１０内のレジスタにセットす
る。この場合、エンプティ信号（Ｅｍｐｔｙ）はネゲー
トされているので、Ｓｔ１４にてワンチップＣＰＵ１０
はチップセレクト信号（ＣＳ２）とデータリード信号
（ＲＤ）をアサートする。

【００２２】上記ＦｉＦｏメモリ制御回路５はデュアル
ポートＲＡＭ１内のデータをデータバス２１に出力す
る。すると、ワンチップＣＰＵ１０はデータバス２１の
データを読込み、チップセレクト信号（ＣＳ２）とデー
タリード信号（ＲＤ）をネゲートし、ＦｉＦｏメモリ制
御回路５は読出アドレス回路３のアドレス値を＋１す
る。

【００２３】続いて、ワンチップＣＰＵ１０はＦｉＦｏ
メモリ制御回路５から１ワードのデータを読出し、ワー
クＲＡＭ１３に読出したデータを書込む。上記ＦｉＦｏ
メモリ制御回路５はデュアルポートＲＡＭ１にデータを
書込むアドレス空間が生じるとフル信号（Ｆｕｌｌ）を
ネゲートし、デュアルポートＲＡＭ１にデータが無くな
るとエンプティ信号（Ｅｍｐｔｙ）をアサートする。

【００２４】次に、ワンチップＣＰＵ１０は、Ｓｔ１５
にて上記デスティネーションアドレスをインクリメント
し、Ｓｔ１６にてＩ／Ｏポート１４のＩｎＰｏｒｔ
（ｎ）からエンプティ信号（Ｅｍｐｔｙ）の状態を読取
る。

【００２５】続いて、ワンチップＣＰＵ１０は、Ｓｔ１
７にてエンプティ信号（Ｅｍｐｔｙ）がアサートされて
いるかネゲートされているかを判断する。このとき、エ
ンプティ信号（Ｅｍｐｔｙ）がアサートされていればＦ
ｉＦｏメモリ制御回路５の中には読み出すデータが無い
と判断し、メインルーチンヘ戻る。すなわち、図６に示
す待機状態に戻る。また、Ｓｔ１７にてエンプティ信号
（Ｅｍｐｔｙ）がネゲートされていればＳｔ１４へ戻
る。このような処理によってワンチップＣＰＵ１０はＦ
ｉＦｏメモリ制御回路５内のｊワードのデータをワーク
ＲＡＭ１３に書き終える。

【００２６】次に、上記タイマ割込処理ルーチンにおけ
るワンチップＣＰＵ１０のマシンサイクルの動作を説明
する。Ｓｔ１１にてワンチップＣＰＵ１０はエンプティ
信号（Ｅｍｐｔｙ）を読込む命令のオペコードをフェッ
チし、エンプティ信号（Ｅｍｐｔｙ）のアドレスのオペ
ランドをフェッチする。これにより、ワンチップＣＰＵ
１０は上記命令を解釈して、エンプティ信号（Ｅｍｐｔ
ｙ）を読込む。

【００２７】Ｓｔ１２にてワンチップＣＰＵ１０はエン
プティ信号（Ｅｍｐｔｙ）を判断する命令のオペコード
をフェッチし、エンプティ信号（Ｅｍｐｔｙ）を判断す
る命令のオペランドをフェッチし、エンプティ信号（Ｅ
ｍｐｔｙ）がアサートされているかネゲートされている
かを判断する。これにより、Ｓｔ１２にてエンプティ信
号（Ｅｍｐｔｙ）がアサートされていると判断した場合
は、メインルーチンヘ戻る命令のオペコードをフェッチ
し、メインルーチンヘ戻る。

【００２８】Ｓｔ１３にてワンチップＣＰＵ１０はＦｉ
Ｆｏメモリ制御回路５から読出したデータをワークＲＡ
Ｍ１３に書込むアドレス（デスティネーションアドレ
ス）をワンチップＣＰＵ１０内のレジスタにセットする
命令のオペコードをフェッチする。そして、ＦｉＦｏメ
モリ制御回路５から読出したデータをワークＲＡＭ１３
に書込むアドレス（デスティネーションアドレス）をワ
ンチップＣＰＵ１０内のレジスタにセットする命令のオ
ペランドをフェッチする。これにより、ワンチップＣＰ
Ｕ１０はＦｉＦｏメモリ制御回路５から読出したデータ
をワークＲＡＭ１３に書込むアドレス（デスティネーシ
ョンアドレス）をワンチップＣＰＵ１０内のレジスタに
セットする。

【００２９】Ｓｔ１４にてワンチップＣＰＵ１０はＦｉ
Ｆｏメモリ制御回路５から１ワードのデータを読出し、
ワークＲＡＭ１３に読出したデータを書込む命令のオペ
コードをフェッチする。そして、ＦｉＦｏメモリ制御回
路５のアドレスのオペランドをフェッチし、ワークＲＡ
Ｍ１３のアドレスのオペランドをフェッチする。これに
より、ワンチップＣＰＵ１０はＦｉＦｏメモリ制御回路
５から１ワードのデータを読出し、ワークＲＡＭ１３に
書込む。

【００３０】Ｓｔ１５にてワンチップＣＰＵ１０はデス
ティネーションアドレスをインクリメントする命令のオ
ペコードをフェッチする。これにより、ワンチップＣＰ
Ｕ１０はデスティネーションアドレスをインクリメント
する。

【００３１】Ｓｔ１６にてワンチップＣＰＵ１０はエン
プティ信号（Ｅｍｐｔｙ）を読込む命令のオペコードを
フェッチし、エンプティ信号（Ｅｍｐｔｙ）のアドレス
のオペランドをフェッチする。これにより、ワンチップ
ＣＰＵ１０は上記命令を解釈し、エンプティ信号（Ｅｍ
ｐｔｙ）を読込む。

【００３２】Ｓｔ１７にてワンチップＣＰＵ１０はエン
プティ信号（Ｅｍｐｔｙ）を判断する命令のオペコード
をフェッチし、エンプティ信号（Ｅｍｐｔｙ）を判断す
る命令のオペランドをフェッチする。これにより、ワン
チップＣＰＵ１０はエンプティ信号（Ｅｍｐｔｙ）がア
サートされているかネゲートされているかを判断する。
このとき、エンプティ信号（Ｅｍｐｔｙ）がネゲートさ
れていればＦｉＦｏメモリ制御回路５の中には読出すデ
ータが無いと判断してメインルーチンヘ戻る命令のオペ
コードをフェッチする。これにより、ワンチップＣＰＵ
１０はメインルーチンヘ戻る。また、エンプティ信号
（Ｅｍｐｔｙ）がアサートされていればＳｔ１４の処理
へ戻る。

【００３３】

【発明が解決しようとする課題】しかし、このようなＦ
ｉＦｏメモリ制御回路においては、デュアルポートＲＡ
Ｍ１内に記憶されているワード数の情報をワンチップＣ
ＰＵが取得する手段がなかったため、１ワード読出すた
びにエンプティ信号（Ｅｍｐｔｙ）をチェックしながら
デュアルポートＲＡＭ１内のすべてのデータをタイマ割
込処理ルーチン内で読出していた。このように、エンプ
ティ信号（Ｅｍｐｔｙ）を１ワード読出すたびにエンプ
ティ信号（Ｅｍｐｔｙ）をチェックしたのでは、時間が
かかり、システムのパフォーマンスが低下するという問
題があった。

【００３４】また、昨今、オートインクリメント、デク
リメントデータカウントレジスタをＣＰＵに内蔵し、こ
れらの機能を使ってオペコードフェッチ、オペランドフ
ェッチを少くするものが主流になっているが、上述した
ようなＦｉＦｏメモリ制御回路では１ワード読出すたび
にエンプティ信号（Ｅｍｐｔｙ）をチェックするような
処理を行うので、そのような機能を適用することもでき
ない。

【００３５】そこで、本発明は、デュアルポートＲＡＭ
内に記憶されているワード数の情報を外部へ出力できる
ようにし、これを外部のマイクロプロセッサで監視する
ことによって１ワードを読出すごとにエンプティ信号
（Ｅｍｐｔｙ）をチェックすることなく、複数ワード分
まとめて読出すことができ、システムのパフォーマンス
を向上できるＦｉＦｏメモリ制御回路及びこの制御回路
を使用したマイクロプロセッサ制御回路を提供しようと
するものである。

【００３６】

【課題を解決するための手段】請求項１の本発明は、デ
ータの読出し書込みが可能なメモリと、このメモリへの
書込信号に基づいて書込アドレスを発生する書込アドレ
ス回路と、メモリへの読出信号に基づいて読出アドレス
を発生する読出アドレス回路とを備えたＦｉＦｏメモリ
制御回路において、メモリへ書込信号が与えられるごと
にカウントアップ動作を行い、メモリへ読出信号が与え
られるごとにカウントダウン動作を行うアップダウンカ
ウンタと、外部からの制御信号によりアップダウンカウ
ンタのカウント値とメモリからの読出データを選択的に
切換えて出力する出力制御回路とを設けたことを特徴と
するＦｉＦｏメモリ制御回路である。

【００３７】請求項２の本発明は、データの読出し書込
みが可能なメモリと、このメモリへの書込信号に基づい
て書込アドレスを発生する書込アドレス回路と、メモリ
への読出信号に基づいて読出アドレスを発生する読出ア
ドレス回路とを備えたＦｉＦｏメモリ制御回路と、この
ＦｉＦｏメモリ制御回路に書込信号を供給してデータを
書込むとともに、読出信号を供給してデータを読出すマ
イクロプロセッサとを備えたマイクロプロセッサ制御回
路において、ＦｉＦｏメモリ制御回路は、メモリへ書込
信号が与えられるごとにカウントアップ動作を行い、メ
モリへ読出信号が与えられるごとにカウントダウン動作
を行うアップダウンカウンタと、外部からの切換制御信
号によりアップダウンカウンタのカウント値とメモリか
らの読出データを選択的に切換えて出力する出力制御回
路とを設け、マイクロプロセッサは、ＦｉＦｏメモリ制
御回路からデータを読出すのに先立って、ＦｉＦｏメモ
リ制御回路に切換制御信号を供給してアップダウンカウ
ンタのカウント値を読出し、このカウント値に基づいて
これから読出すデータ数を決定し、ＦｉＦｏメモリ制御
回路に切換制御信号を供給してその読出データ数分だけ
連続して読出す処理を行うことを特徴とするＦｉＦｏメ
モリ制御回路を使用したマイクロプロセッサ制御装置で
ある。

【００３８】

【発明の実施の形態】以下、本発明の実施の形態を図１
ないし図３を参照して説明する。図１は、本発明にかか
るＦｉＦｏメモリ制御回路の構成を示す図である。この
ＦｉＦｏメモリ制御回路３０は、ｋワード構成のデュア
ルポートＲＡＭ３１、デュアルポートＲＡＭ３１の書込
アドレスを発生する書込アドレス回路３２、デュアルポ
ートＲＡＭ３１の読出アドレスを発生する読出アドレス
回路３３、読出アドレス回路３３の出力である読出アド
レス信号（ＲＡ）及び書込アドレス回路の出力である書
込アドレス信号（ＷＡ）からデュアルポートＲＡＭ３１
内の有効データの状態を示すＦｕｌｌ−Ｅｍｐｔｙ制御
回路３４、デュアルポートＲＡＭ３１へ書込信号（Ｗ
Ｒ）が与えられるごとにカウントアップ動作を行い、デ
ュアルポートＲＡＭ３１へ読出信号（ＲＤ）が与えられ
るごとにカウントダウン動作を行うアップダウンカウン
タ３５を備える。

【００３９】また、ＦｉＦｏメモリ制御回路３０は、上
記アップダウンカウンタ３５の出力端子（ＣＮＴＱ）か
らのカウント値と、デュアルポートＲＡＭ３１からの読
出データとを選択的にワンチップＣＰＵ６０に接続する
データバス４０へ出力するデータバス制御回路３６を備
える。このデータバス制御回路３６は、２入力オアゲー
ト３７ａとトライステートバッファ３７ｂとで構成さ
れ、デュアルポートＲＡＭ３１の読出データについてデ
ータバス４０に対しての出力を制御する読出データ出力
制御回路３７、２入力オアゲート３８ａとトライステー
トバッファ３８ｂとで構成されたアップダウンカウンタ
３５のカウント値についてデータバス４０に対しての出
力を制御するカウント値出力制御回路３８を備える。

【００４０】書込アドレス回路３２には、初期化のため
に外部からリセット信号（ＲＥＳＥＴ）が接続されてお
り、読出アドレス回路３３には初期化のために外部から
リセット信号（ＲＥＳＥＴ）が接続されている。また、
アップダウンカウンタ３５には初期化のために外部から
リセット信号（ＲＥＳＥＴ）が接続されている。

【００４１】また、読出アドレス信号（ＲＡ）はデュア
ルポートＲＡＭ３１の読出アドレス端子（ＲＡ端子）に
接続されており、書込アドレス信号（ＷＡ）はデュアル
ポートＲＡＭ３１の書込アドレス端子（ＷＡ端子）に接
続されている。さらに、上記読出アドレス信号（ＲＡ）
及び書込アドレス信号（ＷＡ）はＦｕｌｌ−Ｅｍｐｔｙ
制御回路３４に接続されている。

【００４２】Ｆｕｌｌ−Ｅｍｐｔｙ制御回路３４から
は、上記書込アドレス回路３２への書込アドレス信号
（ＷＡ）、読出アドレス回路３３の読出アドレス信号
（ＲＡ）に基づいてデュアルポートＲＡＭ３１内の有効
データの状態を示すフル信号（Ｆｕｌｌ）とエンプティ
信号（Ｅｍｐｔｙ）が外部に出力されている。このフル
信号（Ｆｕｌｌ）は、デュアルポートＲＡＭ３１が満杯
のときに出力され、エンプティ信号（Ｅｍｐｔｙ）は、
デュアルポートＲＡＭ３１が空のときに出力される。具
体的には、上記フル信号（Ｆｕｌｌ）はデュアルポート
ＲＡＭ３１にｋワードのデータが書込まれたときにアサ
ートされ、エンプティ信号（Ｅｍｐｔｙ）はデュアルポ
ートＲＡＭ３１に０ワードのデータが書込まれたときに
アサートされる。 外部から入力されるＦｉＦｏメモリ
書込信号（ＷＲ）は、デュアルポートＲＡＭ３１の書込
端子（ＷＲ端子）と書込アドレス回路３２とアップダウ
ンカウンタ３５のＵＰ端子に接続されている。また、外
部から入力されるＦｉＦｏメモリ読出信号（ＲＤ）は、
デュアルポートＲＡＭ３１の読出端子（ＲＤ端子）、読
出アドレス回路３３、アップダウンカウンタ３５のＤＯ
ＷＮ端子、及び上記データバス制御回路３６の各２入力
オアゲート３７ａ，３８ａの一方の入力端子に接続され
ている。

【００４３】外部から入力されるＦｉＦｏメモリチップ
セレクト信号（ＣＳ）はデュアルポートＲＡＭ３１のチ
ップセレクト端子（ＣＳ端子）及び読出データ出力制御
回路３７の２入力オアゲート３７ａの他方の入力端子に
接続されている。この２入力オアゲート３７ａの出力は
トライステートバッファ３７ｂのコントロール端子に接
続されている。また、トライステートバッファ３７ｂの
入力端子は、上記デュアルポートＲＡＭ３１の読出デー
タバス端子（ＲＤ）に接続されており、トライステート
バッファ３７ｂの出力端子は外部へ出力されるデータバ
ス４０に接続されている。

【００４４】外部から入力されるアップダウンカウンタ
チップセレクト信号（ＣＮＴＣＳ）はカウント値出力制
御回路３８の２入力オアゲート３８ａに接続されてい
る。この２入力オアゲート３８ａの出力はトライステー
トバッファ３８ｂのコントロール端子に接続されてい
る。また、トライステートバッファ３８ｂの入力端子は
アップダウンカウンタ３５の出力端子（ＣＮＴＱ）に接
続されており、トライステートバッファ３８ｂの出力端
子は、外部へ出力されるデータバス４０に接続されてい
る。

【００４５】次に、上記ＦｉＦｏメモリ制御回路３０を
使用した一般的なマイクロプロセッサ制御回路の構成を
図２に示す。上記マイクロプロセッサ制御回路は、ＣＰ
Ｕ（中央処理装置）コア６１と実行プログラムなどを記
憶した制御用ＲＯＭ（リ−ド・オンリ・メモリ）６２と
ワークＲＡＭ（ランダム・アクセス・メモリ）６３とＩ
／Ｏポート（入出力ポート）６４と計時タイマ割込発生
回路６５とを内蔵したワンチップＣＰＵ（１チップＣＰ
Ｕ）６０を備える。上記ＣＰＵコア６１と、制御用ＲＯ
Ｍ６２、ワークＲＡＭ６３、Ｉ／Ｏポート６４、計時タ
イマ割込発生回路６５とは、バスラインで接続されてい
る。また、上記計時タイマ割込発生回路６５の出力は、
ＣＰＵコア６１のタイマ割込端子（ＴＭＩＮＴ）に接続
されている。

【００４６】また、ＦｉＦｏメモリ制御回路３０、Ｆｉ
Ｆｏ書込制御回路からなるＦｉＦｏメモリ書込回路６
６、このＦｉＦｏメモリ書込回路６６から出力されるＦ
ｉＦｏメモリ制御回路用チップセレクト信号（ＣＳ
１）、ワンチップＣＰＵ６０から出力されるＦｉＦｏメ
モリ制御回路用チップセレクト信号（ＣＳ２）を入力と
する論理積回路６８を備える。

【００４７】上記論理積回路６８はＦｉＦｏメモリ制御
回路３０のチップセレクト端子（ＣＳ端子）に接続され
ている。また、上記リセット信号（ＲＥＳＥＴ）はワン
チップＣＰＵ６０とＦｉＦｏメモリ制御回路３０のリセ
ット端子（ＲＥＳＥＴ端子）に接続されている。

【００４８】上記ワンチップＣＰＵ６０のデータバス４
０は、ＦｉＦｏメモリメモリ制御回路３０の読出データ
バス端子（ＲＤＡＴＡ端子）に接続されており、ＦｉＦ
ｏメモリ書込回路６６のデータバス４１はＦｉＦｏメモ
リ制御回路３０の書込データバス端子（ＷＤＡＴＡ端
子）に接続されている。

【００４９】上記ワンチップＣＰＵ６０のデータリード
信号（ＲＤ）はＦｉＦｏメモリ制御回路３０のＲＤ端子
に接続されており、ＦｉＦｏメモリ制御回路３０のフル
信号（Ｆｕｌｌ）、エンプティ信号（Ｅｍｐｔｙ）は、
それぞれワンチップＣＰＵ６０のＩ／Ｏポート６４のＩ
ｎＰｏｒｔ（ｎ），ＩｎＰｏｒｔ（ｍ）に接続されてい
る。また、ＦｉＦｏメモリ制御回路３０のフル信号（Ｆ
ｕｌｌ）はＦｉＦｏ書込回路６６に接続されている。

【００５０】上記フル信号（Ｆｕｌｌ）はＦｉＦｏメモ
リ制御回路３０のデュアルポートＲＡＭ３１にｋワード
のデータが書込まれたときにアサートされる。また、上
記エンプティ信号（Ｅｍｐｔｙ）は上記デュアルポート
ＲＡＭ３１に０ワード目のデータが書込まれたときにネ
ゲートされ、デュアルポートＲＡＭ３１から０ワード目
のデータが読出されたときアサートされる。

【００５１】上記ワンチップＣＰＵ６０から出力される
アップダウンカウンタチップセレクト信号（ＣＮＴＣ
Ｓ）は、ＦｉＦｏメモリ制御回路３０のＣＮＴＣＳ端子
に接続されている。

【００５２】上記ＦｉＦｏメモリ書込回路６６から出力
される書込信号（ＷＲ）は、ＦｉＦｏメモリ制御回路３
０の書込端子（ＷＲ端子）に接続されている。このＦｉ
Ｆｏメモリ書込回路６６は、ＦｉＦｏメモリ制御回路３
０に書込むべきデータが存在し、かつそのＦｉＦｏメモ
リ制御回路３０のフル信号（Ｆｕｌｌ）がネゲートされ
ているときにデータをＦｉＦｏメモリ制御回路３０に書
込むようになっている。

【００５３】次に、上記マイクロプロセッサ制御回路の
動作を図３を参照しながら説明する。なお、本実施の形
態におけるメインルーチンについては、図６に示すもの
と同様であるため、その動作の説明を省略する。

【００５４】図６に示す待機状態にあるとき、上記ワン
チップＣＰＵ６０の計時タイマ割込発生回路６５によっ
てタイマ割込が発生し、タイマ割込端子（ＴＭＩＮＴ）
がアサートされるとワンチップＣＰＵ６０は図３に示す
ようなタイマ割込処理ルーチンを実行する。

【００５５】ここでは、先ずＦｉＦｏ書込回路１６がＦ
ｉＦｏメモリ制御回路１０にデータを全く書込まない状
態で計時タイマ割込が発生した場合について説明する。
ワンチップＣＰＵ６０は、先ずＳＴ（ステップ）１１
にてＩ／Ｏポート６４のＩｎＰｏｒｔ（ｎ）からエンプ
ティ信号（Ｅｍｐｔｙ）の状態を読取り、ＳＴ１２にて
エンプティ信号（Ｅｍｐｔｙ）がアサートされているか
ネゲートされているか判断する。この場合、エンプティ
信号（Ｅｍｐｔｙ）はネゲートされているため、ＦｉＦ
ｏメモリ制御回路３０の中には読出すデータがないと判
断しメインルーチンヘ戻る。すなわち、図６に示す待機
状態に戻る。

【００５６】上記ＦｉＦｏメモリ書込回路６６は、Ｆｉ
Ｆｏメモリ制御回路３０に書込むデータが存在し、フル
信号（Ｆｕｌｌ）がネゲートされていれば、データをデ
ータバス２１に乗せ、チップセレクト信号（ＣＳ１）と
書込信号（ＷＲ）をアサートする。すると、ＦｉＦｏメ
モリ制御回路３０はデュアルポートＲＡＭ３１にデータ
を書込む。続いて、ＦｉＦｏメモリ書込回路６６はチッ
プセレクト信号（ＣＳ１）と書込信号（ＷＲ）をネゲー
トする。これにより、ＦｉＦｏメモリ制御回路３０の書
込アドレス回路３２のアドレス値は＋１される。そし
て、ＦｉＦｏメモリ制御回路３０はエンプティ信号（Ｅ
ｍｐｔｙ）をネゲートする。このような動作を繰返して
ＦｉＦｏメモリ書込回路６６はＦｉＦｏメモリ制御回路
３０にｊワードのデータを書込む。そして、ＦｉＦｏメ
モリ制御回路３０は、デュアルポートＲＡＭ３１にデー
タを書込むアドレス空間が無くなるとフル信号（Ｆｕｌ
ｌ）をアサートする。

【００５７】次に、ＦｉＦｏメモリ書込回路６６がＦｉ
Ｆｏメモリ制御回路３０にｊワードのデータを書込んだ
状態で計時タイマ割込が発生した場合について説明す
る。ワンチップＣＰＵ６０は、先ずＳＴ１１にてＩ／Ｏ
ポート１４のＩｎＰｏｒｔ（ｎ）からエンプティ信号
（Ｅｍｐｔｙ）の状態を読取り、ＳＴ１２にてエンプテ
ィ信号（Ｅｍｐｔｙ）がアサートされているかネゲート
されているか判断する。この場合、エンプティ信号（Ｅ
ｍｐｔｙ）がネゲートされているため、ＳＴ１３の処理
に移る。

【００５８】ＳＴ１３にてワンチップＣＰＵ６０はＦｉ
Ｆｏメモリ制御回路３０から読出したデータをワークＲ
ＡＭ６２に書込むアドレス（デスティネーションアドレ
ス）をワンチップＣＰＵ６０内のレジスタにセットす
る。この場合、エンプティ信号（Ｅｍｐｔｙ）はネゲー
トされているので、ＳＴ１４の処理に移る。

【００５９】ＳＴ１４にてワンチップＣＰＵ６０はアッ
プダウンカウンタチップセレクト信号（ＣＮＴＣＳ）と
データリード信号（ＲＤ）をアサートする。すると、上
記ＦｉＦｏメモリ制御回路３０では、カウント値出力制
御回路３８の２入力オアゲート３８ａの出力に応じてト
ライステートバッファ３８ｂを介してアップダウンカウ
ンタ３５のカウント値がデータバス４０に出力する。そ
して、ワンチップＣＰＵ６０はデータバス４０のデータ
を読取り、オートインクリメント、デクリメントデータ
カウントレジスタにセットする。また、ワンチップＣＰ
Ｕ６０はアップダウンカウンタチップセレクト信号（Ｃ
ＮＴＣＳ）とデータリード信号（ＲＤ）をネーゲトす
る。

【００６０】この場合、エンプティ信号（Ｅｍｐｔｙ）
はネゲートされているので、ＳＴ１５にてワンチップＣ
ＰＵ６０はチップセレクト信号（ＣＳ）とデータリード
信号（ＲＤ）をアサートする。すると、上記ＦｉＦｏメ
モリ制御回路３０では読出データ出力制御回路３７の２
入力オアゲート３７ａの出力に応じてトライステートバ
ッファ３７ｂを介してデュアルポートＲＡＭ１内のデー
タがデータバス４０に出力する。そして、ワンチップＣ
ＰＵ６０はデータバス４０のデータを読込み、チップセ
レクト信号（ＣＳ）とデータリード信号（ＲＤ）をネー
ゲトする。上記ＦｉＦｏメモリ制御回路３０は読出アド
レス回路３３のアドレス値を＋１する。

【００６１】ワンチップＣＰＵ６０はＦｉＦｏメモリ制
御回路３０から１ワードのデータを読出し、ワークＲＡ
Ｍ６３に読出したデータを書込み、オートインクリメン
ト、デクリメントデータカウントレジスタの値を−１
し、デスティネーションアドレスレジスタの値を＋１す
る。

【００６２】上記ＦｉＦｏメモリ制御回路３０はデュア
ルポートＲＡＭ１にデータを書込むアドレス空間が生じ
るとフル信号（Ｆｕｌｌ）をネゲートする。そしてオー
トインクリメント、デクリメントデータカウントレジス
タの値が０になるまでＳＴ１５の処理を繰返す。

【００６３】そして、上記ワンチップＣＰＵ６０はＳＴ
１５の処理が終了すると、メインルーチンヘ戻る。すな
わち、図６に示す待機状態に戻る。こうして、ワンチッ
プＣＰＵ６０はＦｉＦｏメモリ制御回路３０内のｊワー
ドのデータをワークＲＡＭ６３に書終える。

【００６４】次に、上記タイマ割込処理ルーチンにおけ
るワンチップＣＰＵ６０のマシンサイクルの動作を説明
する。ＳＴ１１にてワンチップＣＰＵ６０はエンプティ
信号（Ｅｍｐｔｙ）を読込む命令のオペコードをフェッ
チし、エンプティ信号（Ｅｍｐｔｙ）のアドレスのオペ
ランドをフェッチする。これにより、ワンチップＣＰＵ
６０は上記命令を解釈してエンプティ信号（Ｅｍｐｔ
ｙ）を読込む。

【００６５】ＳＴ１２にてワンチップＣＰＵ６０はエン
プティ信号（Ｅｍｐｔｙ）を判断する命令のオペコード
をフェッチし、エンプティ信号（Ｅｍｐｔｙ）を判断す
る命令のオペランドをフェッチし、エンプティ信号（Ｅ
ｍｐｔｙ）がアサートされているかネゲートされている
かを判断する。これにより、ＳＴ１２にてエンプティ信
号（Ｅｍｐｔｙ）がアサートされていると判断した場合
は、メインルーチンヘ戻る命令のオペコードをフェッチ
し、メインルーチンヘ戻る。

【００６６】ＳＴ１３にてワンチップＣＰＵ６０はＦｉ
Ｆｏメモリ制御回路３０から読出したデータをワークＲ
ＡＭ６３に書込むアドレス（デスティネーションアドレ
ス）をワンチップＣＰＵ６０内のレジスタにセットする
命令のオペコードをフェッチする。そして、ワンチップ
ＣＰＵ６０はＦｉＦｏメモリ制御回路３０から読出した
データをワークＲＡＭ６３に書込むアドレス（デスティ
ネーションアドレス）をワンチップＣＰＵ６０内のレジ
スタにセットする命令のオペランドをフェッチする。こ
れにより、ワンチップＣＰＵ６０はＦｉＦｏメモリ制御
回路３０から読出したデータをワークＲＡＭ６３に書込
むアドレス（デスティネーションアドレス）をワンチッ
プＣＰＵ６０内のレジスタにセットする。

【００６７】ＳＴ１４にてワンチップＣＰＵ６０はＦｉ
Ｆｏメモリ制御回路３０のアップダウンカウンタ３５の
カウント値を読出す命令のオペコードをフェッチし、そ
のカウント値を読出す命令のオペランドをフェッチす
る。これにより、ワンチップＣＰＵ６０はアップダウン
カウンタの値を読取り、オートインクリメント、デクリ
メントデータカウントレジスタにセットする。

【００６８】ＳＴ１５にてワンチップＣＰＵ６０はＦｉ
Ｆｏメモリ制御回路３０から１ワードのデータを読出
し、ワークＲＡＭ６３に読出したデータを書込み、オー
トインクリメント、デクリメントデータカウントレジス
タの値を−１し、デスティネーションアドレスレジスタ
の値を＋１する命令のオペコードをフェッチし、ＦｉＦ
ｏメモリ制御回路３０のアドレスのオペランドをフェッ
チする。これにより、ワンチップＣＰＵ６０はＦｉＦｏ
メモリ制御回路３０から１ワードのデータを読出し、読
出したデータをワークＲＡＭ６３に書込む。そして、ワ
ンチップＣＰＵ６０はデスティネーションアドレスをイ
ンクリメントし、オートインクリメント、デクリメント
データカウントレジスタをデクリメントする。このよう
なＳＴ１５の処理をオートインクリメント、デクリメン
トデータカウントレジスタの値が０になるまで繰返す。
そして、ＳＴ１５の処理が終了すると、ワンチップＣＰ
Ｕ６０はメインルーチンヘ戻る命令のオペコードをフェ
ッチする。これにより、ワンチップＣＰＵ６０はメイン
ルーチンヘ戻る。

【００６９】このように、本発明の実施の形態において
は、ＦｉＦｏメモリ制御回路６０において、デュアルポ
ートＲＡＭ３１へ書込信号が与えられるごとにカウント
アップ動作を行い、デュアルポートＲＡＭ３１へ読出信
号が与えられるごとにカウントダウン動作を行うアップ
ダウンカウンタ３５を設けるとともに、ワンチップＣＰ
Ｕ６０からのアップダウンカウンタチップセレクト信号
（ＣＮＴＣＳ）に基づいてアップダウンカウンタ３５の
カウント値をデータバス４０へ出力し、ワンチップＣＰ
Ｕ６０からのチップセレクト信号（ＣＳ）に基づいてデ
ュアルポートＲＡＭ３１からの読出データをデータバス
４０へ出力するデータバス制御回路３６を設け、ワンチ
ップＣＰＵ６０がデータバス４０の出力からデュアルポ
ートＲＡＭ内に記憶されているワード数の情報を知るこ
とができるようにしたため、１ワードの書込みごとにエ
ンプティ信号（Ｅｍｐｔｙ）をチェックすることなく、
複数ワード分まとめて読出すことができる。

【００７０】具体的には、ワンチップＣＰＵ６０がアッ
プダウンカウンタ３５をアクセスすることによりデュア
ルポートＲＡＭ３１内に記憶された有効データの値をワ
ンチップＣＰＵ６０のオートインクリメント、デクリメ
ントデータカウントレジスタに設定することにより、タ
イマ割込処理ルーチン内で１ワード読出すたびにエンプ
ティ信号（Ｅｍｐｔｙ）をチェックすることなく、その
ワード数分のデータをまとめてデュアルポートＲＡＭ３
１内から読出すことができ、しかもデータ読取ときのオ
ペコードフェッチ、オペランドフェッチを少くすること
ができる。これにより、データ読取処理にかかる時間を
短縮させることができ、システムのパフォーマンスを向
上させることができる。

【００７１】

【発明の効果】以上詳述したように本発明によれば、メ
モリへ書込信号が与えられるごとにカウントアップ動作
を行い、メモリへ読出信号が与えられるごとにカウント
ダウン動作を行うアップダウンカウンタと、外部からの
制御信号によりアップダウンカウンタのカウント値とメ
モリからの読出データを選択的に切換えて出力する出力
制御回路とを設けることにより、マイクロプロセッサな
どが出力制御回路の出力からメモリに記憶されているワ
ード数の情報を知ることができる。

【００７２】従って、マイクロプロセッサが上記出力制
御回路からのアップダウンカウンタのカウント値に基づ
いてこれから読出すデータ数を決定し、その読出データ
数分だけ連続して読出すようにすれば、１ワードを読出
すごとにエンプティ信号（Ｅｍｐｔｙ）をチェックする
必要がない。これにより、メモリからのデータ読取処理
にかかる時間を短縮させることができ、システムのパフ
ォーマンスを向上させることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態にかかるＦｉＦｏメモリ制
御回路の構成を示すブロック図。

【図２】図１に示すＦｉＦｏメモリ制御回路を使用した
一般的なマイクロプロセッサ制御回路の構成を示すブロ
ック図。

【図３】図２に示すマイクロプロセッサ制御回路につい
て、ワンチップＣＰＵ６０が行うタイマ割込処理ルーチ
ンを示す流れ図。

【図４】従来のＦｉＦｏメモリ制御回路の構成を示すブ
ロック図。

【図５】図４に示すＦｉＦｏメモリ制御回路を使用した
一般的なマイクロプロセッサ制御回路の構成を示すブロ
ック図。

【図６】図５に示すマイクロプロセッサ制御回路につい
て、ワンチップＣＰＵが行う処理のメインルーチンを示
す流れ図。

【図７】図５に示すマイクロプロセッサ制御回路につい
て、ワンチップＣＰＵが行うタイマ割込処理ルーチンを
示す流れ図。

【符号の説明】

３０…ＦｉＦｏメモリ制御回路 ３１…デュアルポートＲＡＭ ３２…書込アドレス回路 ３３…読出アドレス回路 ３４…Ｆｕｌｌ−Ｅｍｐｔｙ制御回路 ３５…アップダウンカウンタ ３６…データバス制御回路 ３７…読出データ出力制御回路 ３８…カウント値出力制御回路 ４０…データバス ６０…ワンチップＣＰＵ ６５…計時タイマ割込発生回路 ６６…ＦｉＦｏ書込回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 データの読出し書込みが可能なメモリ
   と、このメモリへの書込信号に基づいて書込アドレスを
   発生する書込アドレス回路と、前記メモリへの読出信号
   に基づいて読出アドレスを発生する読出アドレス回路と
   を備えたＦｉＦｏメモリ制御回路において、 前記メモリへ書込信号が与えられるごとにカウントアッ
   プ動作を行い、前記メモリへ読出信号が与えられるごと
   にカウントダウン動作を行うアップダウンカウンタと、
   外部からの制御信号により前記アップダウンカウンタの
   カウント値と前記メモリからの読出データを選択的に切
   換えて出力する出力制御回路とを設けたことを特徴とす
   るＦｉＦｏメモリ制御回路。
2. 【請求項２】 データの読出し書込みが可能なメモリ
   と、このメモリへの書込信号に基づいて書込アドレスを
   発生する書込アドレス回路と、前記メモリへの読出信号
   に基づいて読出アドレスを発生する読出アドレス回路と
   を備えたＦｉＦｏメモリ制御回路と、このＦｉＦｏメモ
   リ制御回路に書込信号を供給してデータを書込むととも
   に、読出信号を供給してデータを読出すマイクロプロセ
   ッサとを備えたマイクロプロセッサ制御回路において、 前記ＦｉＦｏメモリ制御回路は、前記メモリへ書込信号
   が与えられるごとにカウントアップ動作を行い、前記メ
   モリへ読出信号が与えられるごとにカウントダウン動作
   を行うアップダウンカウンタと、外部からの切換制御信
   号により前記アップダウンカウンタのカウント値と前記
   メモリからの読出データを選択的に切換えて出力する出
   力制御回路とを設け、 前記マイクロプロセッサは、前記ＦｉＦｏメモリ制御回
   路からデータを読出すのに先立って、前記ＦｉＦｏメモ
   リ制御回路に切換制御信号を供給して前記アップダウン
   カウンタのカウント値を読出し、このカウント値に基づ
   いてこれから読出すデータ数を決定し、前記ＦｉＦｏメ
   モリ制御回路に切換制御信号を供給してその読出データ
   数分だけ連続して読出す処理を行うことを特徴とするＦ
   ｉＦｏメモリ制御回路を使用したマイクロプロセッサ制
   御装置。