JPH05181789A - ディジタル回路 - Google Patents
ディジタル回路Info
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- JPH05181789A JPH05181789A JP35842091A JP35842091A JPH05181789A JP H05181789 A JPH05181789 A JP H05181789A JP 35842091 A JP35842091 A JP 35842091A JP 35842091 A JP35842091 A JP 35842091A JP H05181789 A JPH05181789 A JP H05181789A
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- dma controller
- internal
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Abstract
(57)【要約】
【目的】 特に、ＣＰＵコア及びメモリを内蔵するディ
ジタルＩＣにおいて、ＣＰＵコアと内蔵メモリ間距離を
最短とし、より一層の高速動作を達成する。 【構成】 外部素子がディジタルＩＣ１０の内部メモリ
２とのＤＭＡを要求した場合、ＤＭＡコントローラ３
は、トライ・ステート・バッファ４に使用不許可を出力
することで、ＣＰＵコア１を外部システムバスから切り
離す。これと共に、ＣＰＵコア１にインヒビットを出力
して、ＣＰＵコア１の内部機能を停止させる。これによ
り、外部素子は、内部パス９を介して内部メモリ２との
アクセスを行うことができる。一方、外部素子からＤＭ
Ａの要求がないときは、ＤＭＡコントローラ３は、トラ
イ・ステート・バッファ４に使用許可信号を出力する。
これにより、ＣＰＵコア１は外部素子とアクセスでき
る。また内部メモリ２と短いバス５を介して、より高速
にアクセスすることができる。
ジタルＩＣにおいて、ＣＰＵコアと内蔵メモリ間距離を
最短とし、より一層の高速動作を達成する。 【構成】 外部素子がディジタルＩＣ１０の内部メモリ
２とのＤＭＡを要求した場合、ＤＭＡコントローラ３
は、トライ・ステート・バッファ４に使用不許可を出力
することで、ＣＰＵコア１を外部システムバスから切り
離す。これと共に、ＣＰＵコア１にインヒビットを出力
して、ＣＰＵコア１の内部機能を停止させる。これによ
り、外部素子は、内部パス９を介して内部メモリ２との
アクセスを行うことができる。一方、外部素子からＤＭ
Ａの要求がないときは、ＤＭＡコントローラ３は、トラ
イ・ステート・バッファ４に使用許可信号を出力する。
これにより、ＣＰＵコア１は外部素子とアクセスでき
る。また内部メモリ２と短いバス５を介して、より高速
にアクセスすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵコアによる内部
メモリへのアクセスを、より高速に行うことができるデ
ィジタル回路に関し、特に、ＩＣテスタ等の各種電気部
品試験装置のディジタル・シグナル・プロセッサ（ＤＳ
Ｐ）や、汎用コンピュータの画像処理用，音声処理用等
のＤＳＰ等として使用されるディジタルＩＣに関する。
メモリへのアクセスを、より高速に行うことができるデ
ィジタル回路に関し、特に、ＩＣテスタ等の各種電気部
品試験装置のディジタル・シグナル・プロセッサ（ＤＳ
Ｐ）や、汎用コンピュータの画像処理用，音声処理用等
のＤＳＰ等として使用されるディジタルＩＣに関する。
【０００２】
【技術背景】マイクロ・プロセッサが、メモリにアクセ
スする場合、アドレス・バス上に所望のアドレスを出力
し、前記メモリの該アドレスに格納されたデータ（オペ
ランド，プログラムデータ，演算の対象となるデータ
等）をデータバスを介して取り込む。そして、必要に応
じて該取り込んだデータをレジスタに格納したり、演算
等を施す等の処理が行われる。マイクロ・プロセッサが
高速動作するためには、マイクロ・プロセッサ自体が高
速動作することはもちろん、メモリのアクセスタイム
や、アドレスバス，データバスの信号の伝搬遅延時間ま
で含めて、（マイクロ・プロセッサによるアドレス出
力）→（メモリのデータ・アクセス）→（メモリからの
データ出力）→（ＭＰＵによるデータの取込み）、と言
った一連のループに要する時間を短縮する必要がある。
スする場合、アドレス・バス上に所望のアドレスを出力
し、前記メモリの該アドレスに格納されたデータ（オペ
ランド，プログラムデータ，演算の対象となるデータ
等）をデータバスを介して取り込む。そして、必要に応
じて該取り込んだデータをレジスタに格納したり、演算
等を施す等の処理が行われる。マイクロ・プロセッサが
高速動作するためには、マイクロ・プロセッサ自体が高
速動作することはもちろん、メモリのアクセスタイム
や、アドレスバス，データバスの信号の伝搬遅延時間ま
で含めて、（マイクロ・プロセッサによるアドレス出
力）→（メモリのデータ・アクセス）→（メモリからの
データ出力）→（ＭＰＵによるデータの取込み）、と言
った一連のループに要する時間を短縮する必要がある。
【０００３】このため、ＩＣテスタやエンジニアリング
・ワーク・ステーション（ＥＷＳ）等のシステムでは、
高速フーリエ変換、画像・音声信号処理等を高速に行う
ために、一のチップ内にＣＰＵコアとメモリとを内蔵し
た上記処理等のために専用に設計されたディジタルＩＣ
も開発されている。このようなＩＣでは、図２に示すよ
うに、マイクロ・プロセッサ（ＣＰＵコア１１）と内部
メモリ２とを、専用のメモリアクセス用のバス５を介し
て接続し、ＣＰＵコア１１と内部メモリ２とのデータ転
送速度の向上を図っている。ところで、ホスト・コンピ
ュータ、Ｉ／Ｏポート、外部メモリ等の外部素子（以
下、単に「外部素子」と言う）が上記チップ内メモリに
アクセスする場合には、ダイレクト・メモリ・アクセス
（ＤＭＡ）によるデータ転送が行われる。
・ワーク・ステーション（ＥＷＳ）等のシステムでは、
高速フーリエ変換、画像・音声信号処理等を高速に行う
ために、一のチップ内にＣＰＵコアとメモリとを内蔵し
た上記処理等のために専用に設計されたディジタルＩＣ
も開発されている。このようなＩＣでは、図２に示すよ
うに、マイクロ・プロセッサ（ＣＰＵコア１１）と内部
メモリ２とを、専用のメモリアクセス用のバス５を介し
て接続し、ＣＰＵコア１１と内部メモリ２とのデータ転
送速度の向上を図っている。ところで、ホスト・コンピ
ュータ、Ｉ／Ｏポート、外部メモリ等の外部素子（以
下、単に「外部素子」と言う）が上記チップ内メモリに
アクセスする場合には、ダイレクト・メモリ・アクセス
（ＤＭＡ）によるデータ転送が行われる。
【０００４】図３は、ＣＰＵコア１１とメモリ２とを内
蔵したディジタルＩＣ２０にＤＭＡコントローラ１３を
接続した様子を示す、従来のＤＭＡによるデータ転送方
式の説明図である。同図では、ＣＰＵコア１１の一のポ
ートＰ１と内部メモリ２とは、図２の場合と同様メモリ
アクセス用のバス５で接続されており、外部システムバ
ス７は、ＤＭＡコントローラ１３を介して前記メモリア
クセス用バス５に接続されている。また、ＣＰＵコア１
１は、内部のレジスタやキャッシュメモリ等の、外部と
アクセスする機能を本来有しているので、外部システム
バス６はＣＰＵコア１１の内部メモリ２が接続されたポ
ートＰ１とは異なるポートＰ２に接続されている。
蔵したディジタルＩＣ２０にＤＭＡコントローラ１３を
接続した様子を示す、従来のＤＭＡによるデータ転送方
式の説明図である。同図では、ＣＰＵコア１１の一のポ
ートＰ１と内部メモリ２とは、図２の場合と同様メモリ
アクセス用のバス５で接続されており、外部システムバ
ス７は、ＤＭＡコントローラ１３を介して前記メモリア
クセス用バス５に接続されている。また、ＣＰＵコア１
１は、内部のレジスタやキャッシュメモリ等の、外部と
アクセスする機能を本来有しているので、外部システム
バス６はＣＰＵコア１１の内部メモリ２が接続されたポ
ートＰ１とは異なるポートＰ２に接続されている。
【０００５】このようなディジタルＩＣ２０では、ＣＰ
Ｕコア１１が内部メモリ２と組となって動作する本来の
動作時には、ＤＭＡコントローラ１３はＣＰＵコア１１
にイネーブル信号（ＥＮ）を出力し、ＣＰＵコア１１に
接続されたデータやアドレスの出力がイネーブルとな
り、ＤＭＡコントローラ１３の出力は不定（トライステ
ート状態）になる。逆に、外部素子が内部メモリ２とア
クセスする場合には、ＣＰＵコア１１はＤＭＡコントロ
ーラ１３にイネーブル信号（ＥＮ）を出力し、ＤＭＡコ
ントローラ１３の出力がイネーブルとなり、ＣＰＵコア
１１のデータやアドレスの出力はトライステート状態と
なる。すなわち、ＤＭＡコントローラ１３は、ＤＭＡ要
求があったときは、Ｉ／Ｏポート７を介して外部素子と
内部メモリ２とのＤＭＡを実行することができる。ま
た、ＣＰＵコア１１は、内部メモリとある程度の高速で
アクセスすることができるし、外部素子とＩ／Ｏポート
７を介してアクセスすることができる。
Ｕコア１１が内部メモリ２と組となって動作する本来の
動作時には、ＤＭＡコントローラ１３はＣＰＵコア１１
にイネーブル信号（ＥＮ）を出力し、ＣＰＵコア１１に
接続されたデータやアドレスの出力がイネーブルとな
り、ＤＭＡコントローラ１３の出力は不定（トライステ
ート状態）になる。逆に、外部素子が内部メモリ２とア
クセスする場合には、ＣＰＵコア１１はＤＭＡコントロ
ーラ１３にイネーブル信号（ＥＮ）を出力し、ＤＭＡコ
ントローラ１３の出力がイネーブルとなり、ＣＰＵコア
１１のデータやアドレスの出力はトライステート状態と
なる。すなわち、ＤＭＡコントローラ１３は、ＤＭＡ要
求があったときは、Ｉ／Ｏポート７を介して外部素子と
内部メモリ２とのＤＭＡを実行することができる。ま
た、ＣＰＵコア１１は、内部メモリとある程度の高速で
アクセスすることができるし、外部素子とＩ／Ｏポート
７を介してアクセスすることができる。
【０００６】ところが、図３に示すディジタルＩＣ２０
では、メモリアクセス用バス５を、ＣＰＵコア１１とＤ
ＭＡコントローラ１３とで共有しているため、バスの長
さが長くなり、ＣＰＵコア１１のアドレス出力の負荷が
重くなり（すなわち、負荷電流が増大する）、データや
アドレスの伝搬遅延時間が長くなり、内部メモリ２への
アクセス速度が低下するという不都合がある。上述のよ
うに、ＤＭＡコントローラ１３をディジタルＩＣ２０と
別素子として構成する場合は、アドレスバス等のバスの
引き回しが長くなるが、ＤＭＡコントローラ１３をディ
ジタルＩＣ２０に内蔵したとしても、該バスがメモリと
ＣＰＵコア１１との距離を最短にする際の制限ともな
り、上記アドレスの伝搬遅延時間の大きくするという不
都合を解消することはできず、本来のＣＰＵ動作速度を
低下させる。
では、メモリアクセス用バス５を、ＣＰＵコア１１とＤ
ＭＡコントローラ１３とで共有しているため、バスの長
さが長くなり、ＣＰＵコア１１のアドレス出力の負荷が
重くなり（すなわち、負荷電流が増大する）、データや
アドレスの伝搬遅延時間が長くなり、内部メモリ２への
アクセス速度が低下するという不都合がある。上述のよ
うに、ＤＭＡコントローラ１３をディジタルＩＣ２０と
別素子として構成する場合は、アドレスバス等のバスの
引き回しが長くなるが、ＤＭＡコントローラ１３をディ
ジタルＩＣ２０に内蔵したとしても、該バスがメモリと
ＣＰＵコア１１との距離を最短にする際の制限ともな
り、上記アドレスの伝搬遅延時間の大きくするという不
都合を解消することはできず、本来のＣＰＵ動作速度を
低下させる。
【０００７】
【発明の目的】本発明は、高速動作が要求されるＣＰＵ
コア及びメモリを内蔵するディジタル回路（特に、ディ
ジタルＩＣ）において、ＣＰＵコアと内蔵メモリ間距離
を最短とし、より一層の高速動作を達成するディジタル
回路を提供することを目的とする。
コア及びメモリを内蔵するディジタル回路（特に、ディ
ジタルＩＣ）において、ＣＰＵコアと内蔵メモリ間距離
を最短とし、より一層の高速動作を達成するディジタル
回路を提供することを目的とする。
【０００８】
【発明の概要】以下、本発明をディジタルＩＣを例にと
って説明する。本発明において、ディジタルＩＣは、内
部パスにより相互に接続されてなる複数ポートを有する
ＣＰＵコアと、前記複数ポートのうち一のポートにメモ
リアクセス用バスを介して接続された内部メモリとを有
している。そして、ディジタルＩＣのＩ／Ｏポートと、
前記内部メモリが接続されたポート以外のポートとの間
に形成した内部システムバス上にＤＭＡコントローラが
備えられる。
って説明する。本発明において、ディジタルＩＣは、内
部パスにより相互に接続されてなる複数ポートを有する
ＣＰＵコアと、前記複数ポートのうち一のポートにメモ
リアクセス用バスを介して接続された内部メモリとを有
している。そして、ディジタルＩＣのＩ／Ｏポートと、
前記内部メモリが接続されたポート以外のポートとの間
に形成した内部システムバス上にＤＭＡコントローラが
備えられる。
【０００９】また、（ｉ）前記Ｉ／Ｏポートと、前記Ｄ
ＭＡコントローラが接続されたポートとの間、あるい
は、（ｉｉ）前記Ｉ／Ｏポートと、前記ＣＰＵコアの複
数ポートのうち、前記ＤＭＡコントローラまたは内部メ
モリが接続されたポート以外のポートとの間、に形成し
た内部システムバス上にトライ・ステート・バッファが
備えられている。例えば、外部素子がディジタルＩＣの
内部メモリとのＤＭＡをＤＭＡコントローラに要求した
場合、ＤＭＡコントローラは、前記トライ・ステート・
バッファに使用不許可信号を出力することで、前記ＣＰ
Ｕコアを外部システムバスから切り離す。これと共に、
ＤＭＡコントローラはＣＰＵコアに内部論理停止信号
（インヒビット信号）を出力して、該ＣＰＵコアの内部
機能を停止させる。これにより、外部素子は、前記Ｉ／
Ｏポート、前記ＤＭＡコントローラが接続されたＣＰＵ
コアのポート、及び前記内部メモリが接続されたＣＰＵ
コアのポートを介して、前記内部メモリとのアクセスを
行うことができる。
ＭＡコントローラが接続されたポートとの間、あるい
は、（ｉｉ）前記Ｉ／Ｏポートと、前記ＣＰＵコアの複
数ポートのうち、前記ＤＭＡコントローラまたは内部メ
モリが接続されたポート以外のポートとの間、に形成し
た内部システムバス上にトライ・ステート・バッファが
備えられている。例えば、外部素子がディジタルＩＣの
内部メモリとのＤＭＡをＤＭＡコントローラに要求した
場合、ＤＭＡコントローラは、前記トライ・ステート・
バッファに使用不許可信号を出力することで、前記ＣＰ
Ｕコアを外部システムバスから切り離す。これと共に、
ＤＭＡコントローラはＣＰＵコアに内部論理停止信号
（インヒビット信号）を出力して、該ＣＰＵコアの内部
機能を停止させる。これにより、外部素子は、前記Ｉ／
Ｏポート、前記ＤＭＡコントローラが接続されたＣＰＵ
コアのポート、及び前記内部メモリが接続されたＣＰＵ
コアのポートを介して、前記内部メモリとのアクセスを
行うことができる。
【００１０】一方、例えば、外部素子からのＤＭＡの要
求がないときは、ＤＭＡコントローラは、トライ・ステ
ート・バッファに使用許可信号を出力する。この場合に
は、ＤＭＡコントローラは、ＣＰＵコアに内部論理停止
信号を出力しないことは勿論である。これにより、該外
部素子は、前記Ｉ／Ｏポート、及び前記トライ・ステー
ト・バッファが接続されたＣＰＵコアのポートを介して
ＣＰＵコアのレジスタ等のデータを読み出したり、逆に
ＣＰＵコアは外部素子からデータを読み出したりするこ
とができる。
求がないときは、ＤＭＡコントローラは、トライ・ステ
ート・バッファに使用許可信号を出力する。この場合に
は、ＤＭＡコントローラは、ＣＰＵコアに内部論理停止
信号を出力しないことは勿論である。これにより、該外
部素子は、前記Ｉ／Ｏポート、及び前記トライ・ステー
ト・バッファが接続されたＣＰＵコアのポートを介して
ＣＰＵコアのレジスタ等のデータを読み出したり、逆に
ＣＰＵコアは外部素子からデータを読み出したりするこ
とができる。
【００１１】
【実施例】図１は本発明のディジタルＩＣの一実施例を
示す説明図である。同図において、ディジタルＩＣ１０
は、ＣＰＵコア１、内部メモリ（ＲＡＭ、ＲＯＭまたは
これら双方の何れであってもよい）２、ＤＭＡコントロ
ーラ３、及びトライ・ステート・バッファ４の回路要素
により構成されている。ここで、ＣＰＵコア１のポート
Ｐ１と内部メモリ２は、メモリアクセス用のバス５（ア
ドレスバス、データバス、コントロール信号ラインによ
り構成されている）で接続されている。また、外部シス
テムバス６はディジタルＩＣ１０のＩ／Ｏポート（一の
ポートのみを示す）７に接続され、該Ｉ／ＯポートとＣ
ＰＵコア１のポートＰ２とは、２経路の内部システムバ
ス８ａ及び８ｂにより接続されている。すなわち、一方
の内部システムバス８ａは、ＤＭＡコントローラ３を介
してポートに、他方の内部システムバス８ｂは、トライ
・ステート・バッファ４を介してポートＰ２に接続され
ている。更に、上記ポート１とポート２とは、ＣＰＵコ
ア１の内部パス９により接続状態にある。なお、同図で
は、ＤＭＡコントローラ３が接続されるポートと、トラ
イ・ステート・バッファ４が接続されるポートとは同一
ポートＰ２を使用しているが、異なるポートを使用する
こともできる。
示す説明図である。同図において、ディジタルＩＣ１０
は、ＣＰＵコア１、内部メモリ（ＲＡＭ、ＲＯＭまたは
これら双方の何れであってもよい）２、ＤＭＡコントロ
ーラ３、及びトライ・ステート・バッファ４の回路要素
により構成されている。ここで、ＣＰＵコア１のポート
Ｐ１と内部メモリ２は、メモリアクセス用のバス５（ア
ドレスバス、データバス、コントロール信号ラインによ
り構成されている）で接続されている。また、外部シス
テムバス６はディジタルＩＣ１０のＩ／Ｏポート（一の
ポートのみを示す）７に接続され、該Ｉ／ＯポートとＣ
ＰＵコア１のポートＰ２とは、２経路の内部システムバ
ス８ａ及び８ｂにより接続されている。すなわち、一方
の内部システムバス８ａは、ＤＭＡコントローラ３を介
してポートに、他方の内部システムバス８ｂは、トライ
・ステート・バッファ４を介してポートＰ２に接続され
ている。更に、上記ポート１とポート２とは、ＣＰＵコ
ア１の内部パス９により接続状態にある。なお、同図で
は、ＤＭＡコントローラ３が接続されるポートと、トラ
イ・ステート・バッファ４が接続されるポートとは同一
ポートＰ２を使用しているが、異なるポートを使用する
こともできる。
【００１２】一方、ＤＭＡコントローラ３からトライ・
ステート・バッファ４に対してイネーブル信号（ＥＮ）
を出力する制御線が接続されている。図１においては、
説明の便宜上、上記構成のみを図示したが、ウオッチド
ッグタイマ等の各種タイマ、Ａ／Ｄ変換器、ポート１，
２以外のポート等、通常のＤＳＰやシングルチップマイ
コンに搭載される各種装置が内蔵できる。
ステート・バッファ４に対してイネーブル信号（ＥＮ）
を出力する制御線が接続されている。図１においては、
説明の便宜上、上記構成のみを図示したが、ウオッチド
ッグタイマ等の各種タイマ、Ａ／Ｄ変換器、ポート１，
２以外のポート等、通常のＤＳＰやシングルチップマイ
コンに搭載される各種装置が内蔵できる。
【００１３】以下、図１のディジタルＩＣ１０の動作を
説明する。 （１）ＤＭＡコントローラ３がＤＭＡ動作を行う場合 ＤＭＡコントローラ３の動作は、一般のＤＭＡ制御と同
様である。ＤＭＡコントローラ３の初期化は、通常、図
示しないホストＣＰＵ、他のＣＰＵ、あるいはＣＰＵコ
ア１が、各種レジスタ（アドレスレジスタ、カウンタレ
ジスタ、制御レジスタ）を設定することで行う。そし
て、ＤＭＡコントローラ３がホストＣＰＵあるいは他の
ＣＰＵ等の外部素子から、外部システムバス６を介して
ＤＭＡの要求（ＤＭＡＲＥＱ）を受けると、ＤＭＡコン
トローラ３は、ＣＰＵコア１にインヒビット信号を、ト
ライ・ステート・バッファ４に非イネーブル信号を出力
する。これにより、ＣＰＵコア１の内部機能は停止する
と共に、トライ・ステート・バッファ４は不活性（外部
論理から見ると不定）となる。そして、ＤＭＡコントロ
ーラ３、あるいはホストＣＰＵあるいは他のＣＰＵ等の
外部素子（あるいは、場合によってはＣＰＵコア１自身
であってもよい）がＣＰＵコア１のポート１，２を活性
にし、ＤＭＡの転送方式（バースト方式，サイクルスチ
ール方式等）に応じたＤＭＡ転送が実行される。この場
合、外部システムバス６は、Ｉ／Ｏポート７，ＤＭＡコ
ントローラ３，ポート２，内部パス９，ポート１を介し
てメモリアクセス用バス５と接続され、内部メモリ２の
要求された所定アドレスのデータの読み書きが、行われ
る。
説明する。 （１）ＤＭＡコントローラ３がＤＭＡ動作を行う場合 ＤＭＡコントローラ３の動作は、一般のＤＭＡ制御と同
様である。ＤＭＡコントローラ３の初期化は、通常、図
示しないホストＣＰＵ、他のＣＰＵ、あるいはＣＰＵコ
ア１が、各種レジスタ（アドレスレジスタ、カウンタレ
ジスタ、制御レジスタ）を設定することで行う。そし
て、ＤＭＡコントローラ３がホストＣＰＵあるいは他の
ＣＰＵ等の外部素子から、外部システムバス６を介して
ＤＭＡの要求（ＤＭＡＲＥＱ）を受けると、ＤＭＡコン
トローラ３は、ＣＰＵコア１にインヒビット信号を、ト
ライ・ステート・バッファ４に非イネーブル信号を出力
する。これにより、ＣＰＵコア１の内部機能は停止する
と共に、トライ・ステート・バッファ４は不活性（外部
論理から見ると不定）となる。そして、ＤＭＡコントロ
ーラ３、あるいはホストＣＰＵあるいは他のＣＰＵ等の
外部素子（あるいは、場合によってはＣＰＵコア１自身
であってもよい）がＣＰＵコア１のポート１，２を活性
にし、ＤＭＡの転送方式（バースト方式，サイクルスチ
ール方式等）に応じたＤＭＡ転送が実行される。この場
合、外部システムバス６は、Ｉ／Ｏポート７，ＤＭＡコ
ントローラ３，ポート２，内部パス９，ポート１を介し
てメモリアクセス用バス５と接続され、内部メモリ２の
要求された所定アドレスのデータの読み書きが、行われ
る。
【００１４】（２）ＤＭＡコントローラ３がＤＭＡ動作
を行わない場合 この場合には、ＤＭＡコントローラ３はトライ・ステー
ト・バッファ４に、イネーブル信号（ＥＮ）を出力し、
トライ・ステート・バッファ４は活性となっており、Ｄ
ＭＡコントローラ３は、自ら不活性となっている。ま
た、ＣＰＵコア１は、インヒビット信号が入力されない
ので、内部論理は停止しない。このため、ＣＰＵコア１
は外部素子と、Ｉ／Ｏポート７，トライ・ステート・バ
ッファ４，ポートＰ２を介して外部素子とアクセスする
ことができると共に、内部メモリ２にアクセスすること
ができる。ＣＰＵコア１が内部メモリ２とアクセスする
には、ポート１に接続したメモリアクセス用バス５を開
始で行われるが、該バスにはＤＭＡコントローラ３が接
続されていないので、ＣＰＵコア１の出力が重くなるこ
とはない。なお、以上説明したように、本発明のディジ
タルＩＣ１０は、ホトリソグラフ、エッチング、イオン
注入等の工程によりウエハ上にＩＣロジックを形成する
ことで製造することもできるし、ゲートアレイー等を用
いて製造することもできる。以上、ディジタルＩＣにつ
いて説明したが、本発明回路をボード上に形成すること
もできる。この場合、トライ・ステート・バッファ４を
ＤＭＡコントローラ３に内蔵することも可能である。
を行わない場合 この場合には、ＤＭＡコントローラ３はトライ・ステー
ト・バッファ４に、イネーブル信号（ＥＮ）を出力し、
トライ・ステート・バッファ４は活性となっており、Ｄ
ＭＡコントローラ３は、自ら不活性となっている。ま
た、ＣＰＵコア１は、インヒビット信号が入力されない
ので、内部論理は停止しない。このため、ＣＰＵコア１
は外部素子と、Ｉ／Ｏポート７，トライ・ステート・バ
ッファ４，ポートＰ２を介して外部素子とアクセスする
ことができると共に、内部メモリ２にアクセスすること
ができる。ＣＰＵコア１が内部メモリ２とアクセスする
には、ポート１に接続したメモリアクセス用バス５を開
始で行われるが、該バスにはＤＭＡコントローラ３が接
続されていないので、ＣＰＵコア１の出力が重くなるこ
とはない。なお、以上説明したように、本発明のディジ
タルＩＣ１０は、ホトリソグラフ、エッチング、イオン
注入等の工程によりウエハ上にＩＣロジックを形成する
ことで製造することもできるし、ゲートアレイー等を用
いて製造することもできる。以上、ディジタルＩＣにつ
いて説明したが、本発明回路をボード上に形成すること
もできる。この場合、トライ・ステート・バッファ４を
ＤＭＡコントローラ３に内蔵することも可能である。
【００１５】
【発明の効果】本発明のディジタル回路は、メモリアク
セス用バスを、ＣＰＵコアとＤＭＡコントローラとで共
有しないので、システムバス自体の長さを短くすること
ができる。したがって、ＣＰＵコアのアドレス出力の負
荷が重くなり、データやアドレスの伝搬遅延時間が長く
なると言った不都合は生じない。また、ＤＭＡコントロ
ーラをディジタルＩＣに内蔵できるので、アドレスバス
等のバスの引き回しが長くなると言った不都合も生じな
い。この結果、ＣＰＵコアによる、メモリへのアクセス
速度をより高速化することができる。
セス用バスを、ＣＰＵコアとＤＭＡコントローラとで共
有しないので、システムバス自体の長さを短くすること
ができる。したがって、ＣＰＵコアのアドレス出力の負
荷が重くなり、データやアドレスの伝搬遅延時間が長く
なると言った不都合は生じない。また、ＤＭＡコントロ
ーラをディジタルＩＣに内蔵できるので、アドレスバス
等のバスの引き回しが長くなると言った不都合も生じな
い。この結果、ＣＰＵコアによる、メモリへのアクセス
速度をより高速化することができる。
【図１】本発明のディジタル回路の一実施例を示す説明
図である。
図である。
【図２】従来技術を説明するための、ＣＰＵコアと内部
メモリとを内蔵したディジタルＩＣの説明図である。
メモリとを内蔵したディジタルＩＣの説明図である。
【図３】従来の、ＣＰＵコアと内部メモリとを内蔵した
ディジタルＩＣの構成を示す説明図である。
ディジタルＩＣの構成を示す説明図である。
１ ＣＰＵコア ２ 内部メモリ ３ ＤＭＡコントローラ ４ トライ・ステート・バッファ ５ メモリアクセス用バス ６ 外部システムバス ７ Ｉ／Ｏポート ８ａ，８ｂ 内部システムバス ９ 内部パス １０ ディジタルＩＣ Ｐ１，Ｐ２ ＣＰＵコアのポート
Claims (1)
- 【請求項１】 内部パスにより相互に接続されてなる複
数ポートを有するＣＰＵコアと、前記複数ポートのうち
一のポートにメモリアクセス用バスを介して接続された
内部メモリとを有してなるディジタル回路であって、 該ディジタル回路のＩ／Ｏポートと、前記内部メモリが
接続されたポート以外のポートとの間に形成した内部シ
ステムバス上にＤＭＡコントローラを備えると共に、 前記Ｉ／Ｏポートと、前記ＤＭＡコントローラが接続さ
れたポートとの間、あるいは、前記Ｉ／Ｏポートと、前
記ＣＰＵコアの複数ポートのうち、前記ＤＭＡコントロ
ーラまたは内部メモリが接続されたポート以外のポート
との間に形成した内部システムバス上にトライ・ステー
ト・バッファを備え、 ＤＭＡの要求があったときは、前記ＤＭＡコントローラ
は、前記トライ・ステート・バッファに使用不許可信号
を出力して、前記ＣＰＵコアを外部システムバスから切
り離すと共に、前記ＣＰＵコアに内部論理停止信号を出
力して、該ＣＰＵコアの内部機能を停止させ、これによ
り、前記Ｉ／Ｏポート、前記ＤＭＡコントローラが接続
されたＣＰＵコアのポート、及び前記内部メモリが接続
されたＣＰＵコアのポートを介して行われる、該外部素
子と前記内部メモリとのアクセスを可能とし、 ＤＭＡの要求がないときは、前記ＤＭＡコントローラ
は、前記トライ・ステート・バッファを使用許可信号を
出力することで、前記Ｉ／Ｏポート、及び前記トライ・
ステート・バッファが接続されたＣＰＵコアのポートを
介して行われる、ＣＰＵコアと該外部素子とのアクセス
を可能とする、ことを特徴とするディジタル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35842091A JP3408262B2 (ja) | 1991-12-27 | 1991-12-27 | ディジタル回路およびディジタル回路の外部素子とのアクセス方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35842091A JP3408262B2 (ja) | 1991-12-27 | 1991-12-27 | ディジタル回路およびディジタル回路の外部素子とのアクセス方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05181789A true JPH05181789A (ja) | 1993-07-23 |
| JP3408262B2 JP3408262B2 (ja) | 2003-05-19 |
Family
ID=18459208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35842091A Expired - Fee Related JP3408262B2 (ja) | 1991-12-27 | 1991-12-27 | ディジタル回路およびディジタル回路の外部素子とのアクセス方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3408262B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2017099493A (ja) * | 2015-11-30 | 2017-06-08 | 京楽産業．株式会社 | 遊技機 |
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-
1991
- 1991-12-27 JP JP35842091A patent/JP3408262B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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