JPH11274500A - 半導体基板、並びに半導体装置及びその製造方法 - Google Patents
半導体基板、並びに半導体装置及びその製造方法Info
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Abstract
タのS−factorを低減する。 【解決手段】シリコン支持基板11上に、フッ素型添加
され誘電率が低いシリコン酸化膜12が形成されてい
る。SiOF膜12上に、電界効果トランジスタのチャ
ネル領域51及びソース・ドレイン領域52及び素子分
離絶縁領域53が形成されている。チャネル領域上に酸
化シリコン膜からなるゲート酸化膜54を介してゲート
電極55が形成されている。そして、全面に、TEOS
膜56が形成されている。TEOS膜56には、ソース
・ドレイン領域52及びゲート電極55に接続するコン
タクトホールが設けられ、コンタクトホールに配線57
a,b,cが埋め込み形成されている。
Description
る半導体基板、並びにSOI基板上に電界効果トランジ
スタが形成された半導体装置及びその製造方法に関す
る。
板の代わりに、素子に寄生する寄生容量を低減させるこ
とが可能なSOI基板を採用することが提案されてい
る。
ンジスタにおいてはチャネル下にある絶縁物は酸化シリ
コンにより形成されており、絶縁物の誘電率等の性質は
ウェハ全体で一様であった。
特徴付ける量の一つにS−factorと言う量があ
る。S−factorは、しきい値電圧以下のゲート電
圧において、「ドレイン電流を一桁変化させる為に必要
なゲート電圧の変化量」と定義され、その値は、 kT/q×loge 10×(1+Cpara/CG ) で与えられる事が理論的に知られている。ここで、kは
ボルツマン定数、Tは絶対温度、qは電子の電荷の絶対
値、eは自然対数の底、CG はチャネルとゲートとの間
に形成される容量、Cparaはチャネルとゲート以外との
間に形成される容量である。
rの下限値は、約60mV/decである。なお、単位
の分母の“dec”は電流を一桁増す為に必要な値であ
る事を示す。
の電流値の変化を引き起こす為に必要なゲート電圧の変
化が大きくなる。その為、オフ状態での電流値を小さく
抑える為には、しきい値電圧を高く設定せざるを得ず、
電源電圧を高く設定しなければならなかった。
ランジスタにおいてはチャネルと基板との間に形成され
る容量がCparaの大部分を占め、埋め込み酸化膜を厚く
するに従ってCparaが小さくなる為にS−factor
は小さくなり、膜厚を無限に厚くした極限においてS−
factorは理論的な下限値に収束する事が知られて
いる。ところが、素子の微細化が進み、チャネル長が短
くなると、埋め込み絶縁膜を厚くしても理論的な下限値
より大きい値で、S−factor値が収束してしま
う。
分にチャネル長が長い素子においては、上述のCparaは
ほとんどがチャネルと基板との間で形成される容量で与
えられる。しかし、チャネル長が短くなると、チャネル
から出た電気力線が埋め込み酸化膜を通ってソース、ド
レインと結合する容量の寄与が大きくなる。その為に埋
め込み酸化膜厚を無限に厚くした極限においてもCpara
の寄与が残り、S−factorは理論上の下限値より
も大きな値となる。
に、電源電圧を高くせざるを得ず、その結果素子の消費
電力が増大するという問題があった。
ト長が短くなると、S−factor値が理論的な下限
値よりも大きな値に収束するため、S−factorを
小さくすることができないために、素子を駆動するため
に電源電圧を高くしなければならなかった。
S−factorの低減を図り、その結果として素子の
消費電力の低減を図り得る半導体基板、並びに半導体装
置及びその製造方法を提供することにある。
目的を達成するために以下のように構成されている。
上に埋め込み絶縁膜と半導体層とが順次積層された半導
体基板であって、前記半導体層に接する前記埋め込み絶
縁膜の表面層には、酸化シリコンより誘電率が低い低誘
電率領域が形成されている。
されたシリコン酸化膜,又は炭素がドープされたシリコ
ン酸化膜,SOG膜が形成されている。前記低誘電率領
域として、真空又は不活性ガスが充填された空隙が形成
されている。
態様を以下に示す。
コンより低い誘電率である低誘電率領域を有する埋め込
み絶縁膜を形成し、前記埋め込み絶縁膜上に半導体層を
形成する。
低い誘電率を有する埋め込み絶縁膜を形成する工程と、
前記埋め込み絶縁膜上に第2のシリコン基板を貼り付け
る工程と、第1又は第2のシリコン基板の表面層を除去
し半導体層を形成する工程とを含む。
低い誘電率を有する埋め込み絶縁膜を形成する工程と、
前記埋め込み絶縁膜上に第2のシリコン基板を貼り付け
る工程と、前記埋め込み絶縁膜上に溶融再結晶化法を用
いて半導体層を形成する工程とを含む。
工程と、前記絶縁膜の少なくとも一部を除去し凹部を形
成する工程と、前記絶縁膜上に第2のシリコン基板を貼
り付け、前記凹部が第2のシリコン基板で蓋がされた空
隙を形成する工程と、前記第1又は第2のシリコン基板
の表面層を除去して半導体層を形成する工程とを含む。
上に埋め込み絶縁膜と半導体層とが順次積層された半導
体基板上に電界効果トランジスタが形成された半導体装
置であって、前記電界効果トランジスタのチャネル下部
の前記半導体層に接する前記埋め込み絶縁膜の表面層の
少なくとも一部に、酸化シリコンより誘電率が低い低誘
電率領域が形成されていることを特徴とする。
ランジスタのチャネル長以上である。
されたシリコン酸化膜,又は炭素がドープされたシリコ
ン酸化膜,SOG膜が形成されている。前記低誘電率領
域として、真空又は不活性ガスが充填された空隙が形成
されている。
上に埋め込み絶縁膜と半導体層とが順次積層された半導
体基板上に電界効果トランジスタを形成する半導体装置
の製造方法であって、前記埋め込み絶縁膜は、前記半導
体層に接する領域の少なくとも一部に酸化シリコンより
誘電率が低い低誘電率領域を具備し、前記低誘電率領域
上に電界効果トランジスタのチャネルを形成することを
特徴とする。
ランジスタのチャネル長以上である。
されたシリコン酸化膜,又は炭素がドープされたシリコ
ン酸化膜,SOG膜を形成する。前記低誘電率領域とし
て、真空又は不活性ガスが充填された空隙を形成する。
も低い誘電率を持つ埋め込み絶縁膜を形成する工程と、
前記埋め込み絶縁膜上に第2のシリコン基板を貼り付け
る工程と、第1又は第2のシリコン基板の表面層を除去
し、半導体層を形成する工程と、前記半導体層上にゲー
ト絶縁膜を介してゲート電極を形成する工程と、前記ゲ
ート電極の両側の前記半導体層にソース・ドレイン領域
を形成する工程とを含む。
工程と、前記絶縁膜の所定領域を除去し凹部を形成する
工程と、前記埋め込み絶縁膜上に第2のシリコン基板を
貼り付け前記凹部が第2のシリコン基板によって蓋をさ
れた空隙を形成する工程と、第1又は第2のシリコン基
板の表面層を除去し半導体層を形成する工程と、前記半
導体層上にゲート絶縁膜を介してゲート電極を形成する
工程と、前記ゲート電極の両側の前記半導体層にソース
・ドレイン領域を形成する工程とを含む。
の絶縁膜を形成する工程と、前記凹部に第2の絶縁膜を
形成する工程と、前記第1及び第2の絶縁膜上に第2の
シリコン基板を貼り付ける工程と、第1又は第2のシリ
コン基板の表面層を除去し単結晶シリコンを形成する工
程と、単結晶シリコンの一部を除去してメサ型の素子分
離を行う工程と、前記半導体に接する第2の絶縁膜を除
去する工程と、前記単結晶シリコン上にゲート絶縁膜を
介してゲート電極を形成する工程と、前記ゲート電極の
両側の前記単結晶シリコンにソース・ドレイン領域を形
成する工程とを含む。
上に埋め込み絶縁膜と半導体層とが順次積層された半導
体基板上に電界効果トランジスタが形成された半導体装
置であって、前記半導体層に接する該基板の埋め込み絶
縁膜の表面層は、前記電界効果トランジスタのチャネル
領域の下方に形成された第1の絶縁領域と、前記電界効
果トランジスタのソース・ドレイン領域の下方に形成さ
れた第2の絶縁領域とを具備し、第2の絶縁領域の誘電
率は、第1の絶縁領域のそれより低いことを特徴とす
る。
成され、第2の絶縁領域としてフッ素又は炭素がドープ
されたシリコン酸化膜,SOG膜,或いは真空又は不活
性ガスが充填された空隙が形成されている。
板上に埋め込み絶縁膜と半導体層とが順次積層された半
導体基板上に電界効果トランジスタを形成する半導体装
置の製造方法であって、前記半導体層に接する領域に、
第1の絶縁領域と、第1の絶縁領域より誘電率が低い第
2の絶縁領域とを具備し、第2の絶縁領域上の前記半導
体層に、第1の絶縁領域上の前記電界効果トランジスタ
のチャネルを挟んで配置された該トランジスタのソース
・ドレイン領域を形成することを特徴とする。
れたシリコン酸化膜,又は炭素がドープされたシリコン
酸化膜,SOG膜,又は真空又は不活性ガスが充填され
た空隙が形成されている。又、第1の絶縁領域として、
シリコン酸化膜が形成されている。
ランジスタのチャネルが形成される領域に凹部を有する
第2の絶縁膜を形成し、前記凹部に第1の絶縁膜より誘
電率が高い第2の絶縁膜を埋め込む工程と、第1及び第
2の絶縁膜に第2のシリコン基板を貼り付ける工程と、
第2のシリコン基板の表面層を除去し、単結晶シリコン
を形成する工程と、絶縁膜の上方領域の前記単結晶シリ
コン上にゲート絶縁膜を介してゲート電極を形成する工
程と、第1の絶縁膜の上方にある前記単結晶シリコンに
ソース・ドレイン領域を形成する工程とを含む。
ランジスタのソース・ドレイン領域が形成される領域に
凹部を有する絶縁膜を形成する工程と、前記絶縁膜上に
第2のシリコン基板を貼り付ける工程と、第2のシリコ
ン基板の表面層を除去し、単結晶シリコンを形成する工
程と、第2の絶縁膜の上方にある前記単結晶シリコン上
にゲート絶縁膜を介してゲート電極を形成する工程と、
前記凹部上方の前記単結晶シリコンにソース・ドレイン
領域を形成する工程とを含む。
ランジスタのソース・ドレイン領域が形成される領域に
凹部を有する第1の絶縁膜を形成し、前記凹部に第2の
絶縁膜を埋め込み形成する工程と、第1及び第2の絶縁
膜上に第2のシリコン基板を貼り付ける工程と、第2の
シリコン基板の表面層を除去し、単結晶シリコンを形成
する工程と、単結晶シリコンの一部を除去してメサ型の
素子分離を行う工程と、前記半導体に接する第2の絶縁
膜を除去し、空隙領域を形成する工程と、第1の絶縁膜
上にゲート酸化膜を介してゲート電極を形成する工程
と、前記空隙領域上に前記ソース・ドレイン領域を形成
する工程とを含む。
ならびにこの発明のウェハを用いて形成された電界効果
トランジスタにおいては、チャネル領域下ないしはソー
ス・ドレイン領域の下方に形成されている埋め込み絶縁
物の誘電率が酸化シリコンよりも低いので、チャネルと
基板やソース・ドレインとの間に形成される容量が従来
の電界効果トランジスタの場合よりも小さくなる。その
為にS−factorが小さくなり、その結果として電
源電圧を低く設定する事が可能となり、消費電力の小さ
な半導体装置を形成することができる。
を参照して説明する。
施形態に係わるSOIウェハの構造を示す断面図であ
る。
プされたシリコン酸化膜(SiOF膜:埋め込み絶縁
膜)12を介して、単結晶シリコン層13が形成されて
いる。SiOF膜12は、フッ素が12原子数%程度含
まれたシリコン酸化膜であり、通常の何もドープされて
いないシリコン酸化膜と比べて誘電率が低い。
効果トランジスタが形成された半導体装置の構成を示
す。なお、図1と同一な部分には同一符号を付し、その
詳細な説明を省略する。
2が形成されている。SiOF膜12上に、電界効果ト
ランジスタのチャネル領域51及びソース・ドレイン領
域52及び素子分離絶縁領域53が形成されている。
ゲート酸化膜54を介してゲート電極55が形成されて
いる。そして、全面に、TEOS膜56が形成されてい
る。TEOS膜56には、ソース・ドレイン領域52及
びゲート電極55に接続するコンタクトホールが設けら
れ、コンタクトホールに配線57a,b,cが埋め込み
形成されている。
式 kT/q×loge 10×(1+Cpara/CG ) から考えると、S−factorを小さくするには、チ
ャネル下の少なくとも一部において埋め込み酸化膜を誘
電率の低い物質にする方法(方法1)と、CG を大きく
する方法(方法2)との二つの方法が考えられる。
づける事により実現されるから、埋め込み酸化膜上の単
結晶シリコン層を薄くする事で達成される。しかし、単
結晶シリコン層の厚さを薄くしていくとキャリアの移動
度が低下すると言う指摘がある(S.Takagi他、Ext.Abs.
of the 1997 International Conference on Solid Stat
e Devices and Materials,pp.154-155)。つまり、素子
の駆動力が小さくなる。したがって、方法2で解決する
事は他の問題を引き起こす。
物より誘電率の低い物質に変えることによって、上述し
た問題を引き起こさずにS−factorを低減するこ
とができる。
ctorの依存性を図3に示す。この図はゲート長10
0nmの素子に関する結果であり、埋め込み絶縁膜の厚
さTBOX をパラメーターにしてある。図3より、埋め込
み絶縁膜の誘電率を下げる事はS−factorの低減
に効果的である事がわかる。
の厚さ依存性を図4に示す。埋め込み絶縁膜上の単結晶
シリコン層の厚さTSOI をパラメータにしてある。な
お、図4(a)はチャネル長Lg が50nm、図4
(b)はチャネル長Lg が100nmの場合を示してい
る。
m程度の極端に薄い場合以外、埋め込み絶縁膜の厚さが
チャネル長程度の厚さになると、埋め込み絶縁膜の厚さ
をいくら厚くしても、S−factorは収束してしま
って値が変わらないことが分かる。
側の表面からチャネル長程度の深さ程度まで、シリコン
酸化物より低誘電率であれば、S−factorを十分
低減することができることが分かる。
装置の製造工程を図5〜7の工程断面図を用いて説明す
る。
基板131 上に例えばSiH4 ガスとSiF4 ガスと酸
素ガスとアルゴンガスとを用いて例えばCVD法等の方
法により、フッ素を例えば12原子数%含むSiOF膜
12を500nm形成する。
Hイオン22を加速電圧65keV、ドーズ量5x10
16cm-2程度で注入する。そして、SiOF膜12上に
Si支持基板11を貼り付ける。
ン基板131 の表面を除去した後、CMP法等を用いて
平坦化することによって、単結晶シリコン層13を形成
する。このシリコン基板131 の表面層の除去は、50
0℃の熱工程を施す事により、Hイオン22が注入され
た部位を境に第2のシリコン基板21が剥がれることを
利用して行う。以上の工程で図1に示したSOI基板が
形成される。
み絶縁膜として、SiOF膜以外にも、SOG膜,Si
(CH3 )4 ガスと酸素ガスとを用いて形成された炭素
を含むシリコン酸化膜を用いることが可能である。
を説明する。
基板の単結晶シリコン層13に例えばLOCOS法等の
選択酸化技術により素子分離領域53を形成する。
Bイオンを例えば加速電圧40keV、ドーズ量1×1
013cm-2程度でイオン注入する。そして例えば800
℃の10%HCl雰囲気でシリコン層13の表面を酸化
する事により、例えば厚さ5nmの酸化シリコン膜54
を形成する。
リコン膜54の上に例えばLPCVD法により、例えば
厚さ200nmの多結晶シリコン膜を堆積した後、パタ
ーニングしてゲート電極55を形成する。
電極55をマスクに例えばAsイオンを例えば加速電圧
30keV、5.0×1015cm-2で打ち込んだ後、熱
処理を行う事によりソース・ドレイン領域52を形成す
る。
CVD法等の方法により、例えばTEOS(テトラエチ
ルオルソシリケート)56を堆積して表面の平坦化を行
う。
製造と同様に、TEOS56にコンタクトホール形成し
た後、配線工程等を経ることによって、図2に示した電
界効果トランジスタが形成される。
リコン酸化膜より低誘電率の材料を用いることによっ
て、S−factorが低減し、低消費電力の半導体装
置を形成することができる。
原子数%の場合を示したが、12原子数%と言う濃度に
必然性はなく、本実施形態と異なる濃度のフッ素を含む
絶縁膜を形成しても本実施形態と同様の効果が得られる
事もまた言うまでもない。但し、フッ素の濃度が12原
子数%を越えた辺りからシリコン酸化膜の吸湿性が急激
に増すので、シリコン酸化膜中のフッ素の濃度は12原
子数%以下である事が望ましい。
入せずに、シリコンを直接平坦化することによって、単
結晶シリコン層13を形成することも可能である。ま
た、SiOF膜12に貼り付けたSi基板11をエッチ
ングして単結晶シリコン層とし、シリコン基板13を支
持基板とすることも可能である。
リコン層を形成することも可能である。この方法の場
合、例えばLPCVD法等の方法によりシリコン膜を形
成して熱処理を施す事によりシリコン膜の再結晶化を行
った後、シリコン膜の平坦化を行う。
ンジスタの製法のみを示したが、不純物の導電型を逆に
すれば、p型電界効果トランジスタも全く同様に構成さ
れ、且つ本実施形態と同様の効果が得られる事は言うま
でもない。
の一部の領域のみに選択的に不純物の導入等を行えば、
相補型電界効果トランジスタの構成をも同様に行う事が
でき、且つ本実施形態と同様の効果が得られる事もまた
無論である。
バイポーラ型トランジスタ等の他の能動素子、或いは抵
抗体やキャパシタ等の受動素子をも含む半導体装置の一
部として電界効果トランジスタを形成する場合にも本実
施形態と同様の効果が得られる事も、また言うまでもな
い。
層を形成する為の不純物としてはヒ素(As)を、p型
半導体層を形成する為の不純物としてはボロン(B)を
用いたが、n型半導体層を形成する為の不純物として他
の5族不純物を用いるないしはp型半導体層を形成する
為の不純物として他の3族不純物を用いたとしても本実
施形態と同様の効果が得られる事もまた無論である。3
族ないし5族の不純物、又はそれらを含む化合物の形で
導入することも可能である。
入をイオン注入の方法を用いて行ったが、イオン注入以
外の例えば固相拡散や気相拡散等の方法を用いて不純物
の導入を行う、又は不純物を含有する半導体を堆積する
等の方法を用いたとしても、本実施形態と同様の効果が
得られる事は言うまでもない。
レイン構造の素子のみを示したが、シングルドレイン構
造以外、例えばLDD構造等の構造の素子を構築したと
しても本実施形態と同様の効果が得られる事もまた言う
までもない。また、ポケット構造等の素子に対しても同
様である。また、エレベート構造の素子に関しても同様
である。
には言及していないが、シリサイド化を行ったとしても
本実施形態と同様の効果が得られる。ソース・ドレイン
領域やゲート電極上に金属を成長させる、又はソース・
ドレイン領域やゲート電極上に金属を貼り付ける等の事
を行ったとしても同様である。
材料として多結晶シリコンを用いたが、例えば金属,金
属珪化物、又はそれらの積層構造等を用いてゲート電極
を形成したとしても本実施形態と同様の効果が得られる
事は言うまでもない。また、ゲート電極の上部等に例え
ばシリコン酸化物やシリコン窒化物等の絶縁層を有する
構造等を形成した場合も同様である。
縁膜として熱酸化に依る酸化膜を用いたが、窒化酸化
膜,或いは積層等の他の絶縁膜を用いても本実施形態と
同様の効果が得られる事もまた無論である。さらに高誘
電体膜をゲート絶縁膜として用いても同様の効果が得ら
れる事も言うまでもない。またゲート絶縁膜に強誘電体
膜を用いた素子を形成しても本実施形態と同様の効果が
得られる事もまた無論である。
OCOS法によって行ったが、例えばトレンチ素子分離
法やメサ型素子分離法等の他の方法を用いて素子分離を
行ったとしても本実施形態と同様の効果が得られる事も
言うまでもない。
形成後の後酸化には言及していないが、後酸化工程を行
ったとしても本実施形態と同様の効果が得られる事もま
た無論である。
る例を本実施形態で示す。
OI基板の構成を示す断面図である。
る柱状又は壁状の支持部材31を介してシリコン層13
が形成されている。そして、Si支持基板11とシリコ
ン層13との間には、内部に気体が封入された空隙領域
32が形成されている。
工程断面図を用いて説明する。
131 上に例えば熱酸化等の方法により、厚さ500n
mの酸化シリコン膜311 を形成する。
施形態と同様に、シリコン基板131 の内部にHイオン
22を注入する。そして、例えばRIE法等を用いて酸
化シリコン膜311 の一部を選択的に除去し、酸化シリ
コンからなる支持部材31を形成する。
ガス雰囲気中又は真空中で前記酸化シリコン膜26の上
にシリコン支持基板11を貼り付ける。このとき、Si
支持基板11とSi基板131 との間に、空隙領域32
が形成される。
界効果トランジスタのチャネル長以上で有れば良く、必
ずしも支持基板が空隙の内面に露出している必要はな
い。
施形態と同様に、シリコン基板131 の表面層の除去及
び平坦化を行い、単結晶シリコン層13を形成する。
を支持する支持部材として酸化シリコンを用いたが、フ
ッ素又は炭素を含む酸化シリコン,SOG,或いはシリ
コン窒化膜等の絶縁物を用いることが可能である。
入せずに、シリコンを直接平坦化することによって、単
結晶シリコン層13を形成することも可能である。ま
た、SiOF膜12に貼り付けたSi基板11をエッチ
ングして単結晶シリコン層とし、シリコン基板13を支
持基板とすることも可能である。
ランジスタを図10に示す。なお、製造工程は、第1実
施形態と同様なのでその説明を省略する。なお、図10
において、図2及び8と同一な部分には同一符号を付
し、その詳細な説明を省略する。
の下方に支持部材と空隙領域とが存在する。しかし、チ
ャネル下に気体よりなる領域が少なくとも一部存在すれ
ば本実施形態と同様の効果が得られる事は言うまでもな
い。
をメサ型の素子分離を用いた電界効果トランジスタに適
用した実施形態について説明する。
施形態の図9(b)に示した工程に引き続いて、全面に
例えばLPCVD法等の方法により、シリコン窒化膜9
1を堆積した後、表面の平坦化を行う。
部材31及びシリコン窒化膜91上にシリコン支持基板
11を貼り付ける。
コン基板131 の表面を除去した後、平坦化することに
よって、単結晶シリコン層132 を形成する。
ば900℃の酸素雰囲気中で基板の表面を酸化し、例え
ば厚さ80nmの酸化膜(不図示)を形成した後、弗酸
等を用いた処理により、酸化膜を除去してシリコンを薄
膜化し、単結晶シリコン層13を形成する。そして、例
えばメサ型の方法により素子分離を行う。
ば熱燐酸等の処理を施す事によりシリコン窒化膜91を
除去し、単結晶シリコン層13と支持部材31とシリコ
ン支持基板11とで囲まれた空隙領域92を形成する。
ネル領域51,ゲート酸化膜54,ゲート電極55及び
ソース・ドレイン領域52を形成する。
持部材と空隙領域とが存在する。しかし、チャネル下に
気体よりなる領域が少なくとも一部存在すれば本実施形
態と同様の効果が得られる事は言うまでもない。
を支持する支持部材として酸化シリコンを用いたが、フ
ッ素又は炭素を含む酸化シリコン,SOG,或いはシリ
コン窒化膜等の絶縁物を用いることが可能である。
してシリコン窒化膜を形成していたが、支持部材に対し
て選択的にエッチングできる材料で有れば、フッ素又は
炭素を含む酸化シリコンやSOGや炭素等の材料を用い
ることが可能である。
入せずに、シリコンを直接平坦化することによって、単
結晶シリコン層13を形成することも可能である。ま
た、SiOF膜12に貼り付けたSi基板11をエッチ
ングして単結晶シリコン層とし、シリコン基板13を支
持基板とすることも可能である。
リコン層を形成することも可能である。
った直後に空隙領域を形成しているが、例えばゲート電
極形成後や、ソース・ドレイン領域形成後等の本実施形
態で示したよりも後の工程で空隙領域を形成することが
可能である。
実施形態に係わる電界効果トランジスタの構成を示す断
面図である。なお、図13において図2と同一な部分に
は同一符号を付し、その詳細な説明を省略する。
に特徴があり、その特徴はチャネル領域51の下部にシ
リコン酸化膜(第1の絶縁領域)132が形成され、ソ
ース・ドレイン領域52の下部にフッ素がドープされた
シリコン酸化膜(SiOF膜:第2の絶縁領域)131
が形成されていることである。
においては、埋め込み絶縁膜全体の誘電率を下げてい
る。しかし、埋め込み絶縁膜の誘電率を下げる事は、チ
ャネル領域と基板との容量を介した結合を弱める事であ
るから、チャネルの電位を基板で抑える事は難しくな
る。そのため、チャネル長の微細化に伴ってチャネルの
電位がドレインの電位に引きずられる事によるしきい値
電圧の低下、いわゆる短チャネル効果が顕著になってし
まう。
いては上述の様に埋め込み絶縁膜の誘電率を下げる事は
必ずしも利点のみをもたらす訳ではない。それ故、極端
にチャネル長の短い素子の場合、しきい値電圧の低下を
抑えると共にS−factorの低減を計る為には、チ
ャネルと基板との間の容量を介した結合はある程度の値
に保ちつつ、チャネルとソース、ドレインとの間の容量
を介した結合は弱める工夫が必要となる。
縁膜は、従来通りの酸化シリコン等で形成し、ソース及
びドレインの下方の埋め込み絶縁膜は、誘電率の低い物
質で形成する。
との間の容量を介した結合はある程度に強く保たれるの
で短チャネル効果を抑えつつ、且つチャネルとソース及
びドレインとの間の容量を介した結合は、途中に誘電率
の低い物質が存在している為に弱くなり、結果としてし
きい値電圧の低下を抑えると共にS−factorの低
減を図る事が可能となる。
程を図14の工程断面図を用いて説明する。
ン基板131 上に、例えばSiH4ガスとSiF4 ガス
と酸素ガスとアルゴンガスとを用いたCVD法により、
フッ素を例えば12原子数%含むSiOF膜131を5
00nm形成する。そしてシリコン基板131 の内部
に、例えばHイオン22を加速電圧65keVドーズ量
5x1016cm-2程度で注入する。
電界効果トランジスタのチャネルが形成される領域のS
iOF膜131を、例えばRIE法等の異方性エッチン
グによって選択的に除去する。そして、全面にシリコン
酸化膜132を堆積した後、CMP法等を用いて表面を
平坦化し、前に除去されたSiOF膜131の領域のみ
にシリコン酸化膜132を形成する。そして、SiOF
膜131及びシリコン酸化膜132上にシリコン支持基
板11を貼り付ける。なお、シリコン基板131 が露出
するまでSiOF膜131をエッチングしなくても良
い。
ば500℃の熱工程を施す事により、前記第1のシリコ
ン基板13の一部を除去した後、表面の平坦化を行い、
膜厚が薄くなったシリコン基板132 を形成する。
ば900℃の酸素雰囲気で基板の表面を酸化する事によ
り例えば厚さ80nmの酸化膜(不図示)を形成し、そ
の後に例えばフッ酸等の処理を施して酸化膜を除去して
シリコンを薄膜化し、単結晶シリコン層13を形成す
る。そして、例えばLOCOS法等の選択酸化技術によ
り素子分離領域53を形成する。
実施形態と同様に、ゲート酸化膜54及びチャネル領域
51を形成する。
に例えばLPCVD法により例えば厚さ200nmの多
結晶シリコン膜を堆積した後、パターニングすることに
よりゲート電極55を形成する。そして、ゲート電極5
5をマスクにソース・ドレイン領域52を形成する。
様な工程を経て図13に示した電界効果トランジスタが
形成される。
を抑えると共にS−factorの低減を図る事ができ
る。
レイン領域の下方に形成される埋め込み絶縁膜としてフ
ッ素を含む酸化シリコンを用いたが、炭素を含む酸化シ
リコン,SOG,又はシリコン窒化膜等の低誘電率材料
からなる絶縁物を用いることが可能である。
入せずに、シリコンを直接平坦化することによって、単
結晶シリコン層13を形成することも可能である。ま
た、SiOF膜12に貼り付けたSi基板11をエッチ
ングして単結晶シリコン層とし、シリコン基板13を支
持基板とすることも可能である。
リコン層を形成することも可能である。
実施形態に係わる電界効果トランジスタの構成を示す工
程断面図である。なお、図16において、図13と同一
な部分には同一符号を付し、その詳細な説明を省略す
る。
1と、ソース・ドレイン領域の下方に形成された空隙領
域162とが埋め込み絶縁膜として形成されていること
である。
程を図17の工程断面図を用いて説明する。
ン基板131 上に例えば熱酸化等の方法により、例えば
厚さ500nmの酸化シリコン膜161を形成する。
コン基板131 の内部に、例えばHイオン22を加速電
圧65keV、ドーズ量5x1016cm-2程度でイオン
注入を行う。そして、電界効果トランジスタのソース・
ドレイン領域が形成される領域のシリコン酸化膜161
を例えばRIE法等の方法を用いて選択的に除去し、凹
部を形成する。
コン酸化膜161上にシリコン支持基板11を貼り付け
る。このとき、シリコン基板131 ,シリコン酸化膜1
62及びシリコン支持基板11で囲まれた空隙162が
形成される。
ば500℃の熱工程を施す事により、前記第一のシリコ
ン基板13の一部を除去した後、表面の平坦化を行う。
は、第4実施形態の図15(d)以降に示される工程と
同様であるので、説明を省略する。
入せずに、シリコンを直接平坦化することによって、単
結晶シリコン層13を形成することも可能である。ま
た、SiOF膜12に貼り付けたSi基板11をエッチ
ングして単結晶シリコン層とし、シリコン基板13を支
持基板とすることも可能である。
をメサ型の素子分離を用いた電界効果トランジスタに適
用した実施形態について説明する。
電界効果トランジスタの製造工程を示す工程断面図であ
る。
た工程に引き続いて、図18(a)に示すように、全面
に例えばLPCVD法等によりシリコン窒化膜181を
堆積した後、表面の平坦化を行う。
コン酸化膜161及びシリコン窒化膜181上にシリコ
ン支持基板11を貼り付ける。
ば500℃の熱処理を行ってシリコン基板131 の表面
層を除去した後、表面の平坦化を行い、薄いシリコン基
板132 を形成する。
ば900℃の酸素雰囲気で基板の表面を酸化する事によ
り例えば厚さ80nmの酸化膜(不図示)を形成して、
例えばフッ酸等の処理を行って酸化膜を除去することに
より、シリコンを薄膜化し、単結晶シリコン層13を形
成する。続いて例えばメサ型の方法により素子分離を行
う。
ば熱燐酸等の処理を施す事により前記窒化シリコン膜1
81を除去する。
ネル領域51,ソース・ドレイン領域52,ゲート酸化
膜54及びゲート電極55を形成する。
を支持する支持部材として酸化シリコンを用いたが、フ
ッ素又は炭素を含む酸化シリコン,SOG,或いはシリ
コン窒化膜等の絶縁物を用いることが可能である。
してシリコン窒化膜を形成していたが、支持部材に対し
て選択的にエッチングできる材料で有れば、フッ素又は
炭素を含む酸化シリコンやSOGや炭素等の材料を用い
ることが可能である。
入せずに、シリコンを直接平坦化することによって、単
結晶シリコン層13を形成することも可能である。ま
た、SiOF膜12に貼り付けたSi基板11をエッチ
ングして単結晶シリコン層とし、シリコン基板13を支
持基板とすることも可能である。
リコン層を形成することも可能である。
った直後に空隙領域を形成しているが、例えばゲート電
極形成後や、ソース・ドレイン領域形成後等の本実施形
態で示したよりも後の工程で空隙領域を形成することが
可能である。
るものではなく、その要旨を逸脱しない範囲で、種々変
形して実施することが可能である。
OI基板の埋め込み絶縁膜の表面層に酸化シリコンより
誘電率の低い低誘電率領域を形成することによって、S
−factorの小さなトランジスタを形成することが
でき、消費電力の低下を図ることができる。
み絶縁膜の誘電率をチャネル領域下部のそれより低くす
ることで、短チャネル効果を抑制しつつ、S−fact
orを小さくすることができる。
断面図。
構成を示す断面図。
存性を示す特性図。
性を示す特性図。
面図。
工程断面図。
工程断面図。
断面図。
図。
スタの構成を示す断面図。
の製造工程を示す工程断面図。
の製造工程を示す工程断面図。
の構成を示す断面図。
示す工程断面図。
示す工程断面図。
の構成を示す断面図。
示す工程断面図。
の製造工程を示す工程断面図。
の製造工程を示す工程断面図。
絶縁領域) 132…シリコン酸化膜(第1の絶縁領域) 161…シリコン酸化膜(第1の絶縁領域) 162…空隙領域(第2の絶縁領域) 181…シリコン窒化膜 182…空隙領域
Claims (5)
- 【請求項1】支持基板上に埋め込み絶縁膜と半導体層と
が順次積層された半導体基板であって、 前記半導体層に接する前記埋め込み絶縁膜の表面層に
は、酸化シリコンより誘電率が低い低誘電率領域が形成
されていることを特徴とする半導体基板。 - 【請求項2】支持基板上に埋め込み絶縁膜と半導体層と
が順次積層された半導体基板上に電界効果トランジスタ
が形成された半導体装置であって、 前記電界効果トランジスタのチャネル下部の前記半導体
層に接する前記埋め込み絶縁膜の表面層に、酸化シリコ
ンより誘電率が低い低誘電率領域が形成されていること
を特徴とする半導体装置。 - 【請求項3】支持基板上に埋め込み絶縁膜と半導体層と
が順次積層された半導体基板上に電界効果トランジスタ
を形成する半導体装置の製造方法であって、 前記埋め込み絶縁膜は、前記半導体層に接する領域の少
なくとも一部に酸化シリコンより誘電率が低い低誘電率
領域を具備し、 前記低誘電率領域上に前記電界効果トランジスタのチャ
ネルを形成することを特徴とする半導体装置の製造方
法。 - 【請求項4】支持基板上に埋め込み絶縁膜と半導体層と
が順次積層された半導体基板上に電界効果トランジスタ
が形成された半導体装置であって、 前記半導体層に接する前記埋め込み絶縁膜の表面層は、
前記電界効果トランジスタのチャネル領域の下方に形成
された第1の絶縁領域と、前記電界効果トランジスタの
ソース・ドレイン領域の下方に形成された第2の絶縁領
域とを具備し、 第2の絶縁領域の誘電率は、第1の絶縁領域のそれより
低いことを特徴とする半導体装置。 - 【請求項5】支持基板上に埋め込み絶縁膜と半導体層と
が順次積層された半導体基板上に電界効果トランジスタ
を形成する半導体装置の製造方法であって、 前記半導体層に接する領域に、第1の絶縁領域と、第1
の絶縁領域より誘電率が低い第2の絶縁領域とを具備
し、 第2の絶縁領域上の前記半導体層に、第1の絶縁領域上
の前記電界効果トランジスタのチャネルを挟んで配置さ
れた該トランジスタのソース・ドレイン領域を形成する
ことを特徴とする半導体装置の製造方法。
Priority Applications (2)
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