JPH11274500A - 半導体基板、並びに半導体装置及びその製造方法 - Google Patents

半導体基板、並びに半導体装置及びその製造方法

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JPH11274500A
JPH11274500A JP10070886A JP7088698A JPH11274500A JP H11274500 A JPH11274500 A JP H11274500A JP 10070886 A JP10070886 A JP 10070886A JP 7088698 A JP7088698 A JP 7088698A JP H11274500 A JPH11274500 A JP H11274500A
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film
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Abstract

(57)【要約】 【課題】ＳＯＩ基板上に形成された電界効果トランジス
タのＳ−ｆａｃｔｏｒを低減する。 【解決手段】シリコン支持基板１１上に、フッ素型添加
され誘電率が低いシリコン酸化膜１２が形成されてい
る。ＳｉＯＦ膜１２上に、電界効果トランジスタのチャ
ネル領域５１及びソース・ドレイン領域５２及び素子分
離絶縁領域５３が形成されている。チャネル領域上に酸
化シリコン膜からなるゲート酸化膜５４を介してゲート
電極５５が形成されている。そして、全面に、ＴＥＯＳ
膜５６が形成されている。ＴＥＯＳ膜５６には、ソース
・ドレイン領域５２及びゲート電極５５に接続するコン
タクトホールが設けられ、コンタクトホールに配線５７
ａ，ｂ，ｃが埋め込み形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ構造を有す
る半導体基板、並びにＳＯＩ基板上に電界効果トランジ
スタが形成された半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】素子の高速化を図るため、Ｓｉ単結晶基
板の代わりに、素子に寄生する寄生容量を低減させるこ
とが可能なＳＯＩ基板を採用することが提案されてい
る。
【０００３】従来のＳＯＩ構造のウェハや電界効果トラ
ンジスタにおいてはチャネル下にある絶縁物は酸化シリ
コンにより形成されており、絶縁物の誘電率等の性質は
ウェハ全体で一様であった。
【０００４】ところで、電界効果トランジスタの特性を
特徴付ける量の一つにＳ−ｆａｃｔｏｒと言う量があ
る。Ｓ−ｆａｃｔｏｒは、しきい値電圧以下のゲート電
圧において、「ドレイン電流を一桁変化させる為に必要
なゲート電圧の変化量」と定義され、その値は、 ｋＴ／ｑ×ｌｏｇe １０×（１＋Ｃpara／ＣG ） で与えられる事が理論的に知られている。ここで、ｋは
ボルツマン定数、Ｔは絶対温度、ｑは電子の電荷の絶対
値、ｅは自然対数の底、ＣG はチャネルとゲートとの間
に形成される容量、Ｃparaはチャネルとゲート以外との
間に形成される容量である。
【０００５】室温（３００Ｋ）に於けるＳ−ｆａｃｔｏ
ｒの下限値は、約６０ｍＶ／ｄｅｃである。なお、単位
の分母の“ｄｅｃ”は電流を一桁増す為に必要な値であ
る事を示す。
【０００６】Ｓ−ｆａｃｔｏｒの値が大きいと、一定量
の電流値の変化を引き起こす為に必要なゲート電圧の変
化が大きくなる。その為、オフ状態での電流値を小さく
抑える為には、しきい値電圧を高く設定せざるを得ず、
電源電圧を高く設定しなければならなかった。
【０００７】十分にゲート長の長い完全空乏型ＳＯＩト
ランジスタにおいてはチャネルと基板との間に形成され
る容量がＣparaの大部分を占め、埋め込み酸化膜を厚く
するに従ってＣparaが小さくなる為にＳ−ｆａｃｔｏｒ
は小さくなり、膜厚を無限に厚くした極限においてＳ−
ｆａｃｔｏｒは理論的な下限値に収束する事が知られて
いる。ところが、素子の微細化が進み、チャネル長が短
くなると、埋め込み絶縁膜を厚くしても理論的な下限値
より大きい値で、Ｓ−ｆａｃｔｏｒ値が収束してしま
う。
【０００８】この事実の理由は次の様に説明される。十
分にチャネル長が長い素子においては、上述のＣparaは
ほとんどがチャネルと基板との間で形成される容量で与
えられる。しかし、チャネル長が短くなると、チャネル
から出た電気力線が埋め込み酸化膜を通ってソース、ド
レインと結合する容量の寄与が大きくなる。その為に埋
め込み酸化膜厚を無限に厚くした極限においてもＣpara
の寄与が残り、Ｓ−ｆａｃｔｏｒは理論上の下限値より
も大きな値となる。
【０００９】Ｓ−ｆａｃｔｏｒを小さくできないため
に、電源電圧を高くせざるを得ず、その結果素子の消費
電力が増大するという問題があった。
【００１０】
【発明が解決しようとする課題】上述したように、ゲー
ト長が短くなると、Ｓ−ｆａｃｔｏｒ値が理論的な下限
値よりも大きな値に収束するため、Ｓ−ｆａｃｔｏｒを
小さくすることができないために、素子を駆動するため
に電源電圧を高くしなければならなかった。
【００１１】本発明の目的は、電界効果トランジスタの
Ｓ−ｆａｃｔｏｒの低減を図り、その結果として素子の
消費電力の低減を図り得る半導体基板、並びに半導体装
置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。
【００１３】（１） 本発明（請求項１）は、支持基板
上に埋め込み絶縁膜と半導体層とが順次積層された半導
体基板であって、前記半導体層に接する前記埋め込み絶
縁膜の表面層には、酸化シリコンより誘電率が低い低誘
電率領域が形成されている。
【００１４】本発明の好ましい実施態様を以下に示す。
【００１５】前記低誘電率領域として、フッ素がドープ
されたシリコン酸化膜，又は炭素がドープされたシリコ
ン酸化膜，ＳＯＧ膜が形成されている。前記低誘電率領
域として、真空又は不活性ガスが充填された空隙が形成
されている。
【００１６】この半導体基板の製造工程の好ましい実施
態様を以下に示す。
【００１７】支持基板上に、少なくとも表面に酸化シリ
コンより低い誘電率である低誘電率領域を有する埋め込
み絶縁膜を形成し、前記埋め込み絶縁膜上に半導体層を
形成する。
【００１８】第１のシリコン基板上に酸化シリコンより
低い誘電率を有する埋め込み絶縁膜を形成する工程と、
前記埋め込み絶縁膜上に第２のシリコン基板を貼り付け
る工程と、第１又は第２のシリコン基板の表面層を除去
し半導体層を形成する工程とを含む。
【００１９】第１のシリコン基板上に酸化シリコンより
低い誘電率を有する埋め込み絶縁膜を形成する工程と、
前記埋め込み絶縁膜上に第２のシリコン基板を貼り付け
る工程と、前記埋め込み絶縁膜上に溶融再結晶化法を用
いて半導体層を形成する工程とを含む。
【００２０】第１のシリコン基板上に絶縁膜を形成する
工程と、前記絶縁膜の少なくとも一部を除去し凹部を形
成する工程と、前記絶縁膜上に第２のシリコン基板を貼
り付け、前記凹部が第２のシリコン基板で蓋がされた空
隙を形成する工程と、前記第１又は第２のシリコン基板
の表面層を除去して半導体層を形成する工程とを含む。
【００２１】（２） 本発明（請求項２）は、支持基板
上に埋め込み絶縁膜と半導体層とが順次積層された半導
体基板上に電界効果トランジスタが形成された半導体装
置であって、前記電界効果トランジスタのチャネル下部
の前記半導体層に接する前記埋め込み絶縁膜の表面層の
少なくとも一部に、酸化シリコンより誘電率が低い低誘
電率領域が形成されていることを特徴とする。
【００２２】本発明の好ましい実施態様を以下に示す。
【００２３】前記低誘電率領域の厚さが前記電界効果ト
ランジスタのチャネル長以上である。
【００２４】前記低誘電率領域として、フッ素がドープ
されたシリコン酸化膜，又は炭素がドープされたシリコ
ン酸化膜，ＳＯＧ膜が形成されている。前記低誘電率領
域として、真空又は不活性ガスが充填された空隙が形成
されている。
【００２５】（３） 本発明（請求項３）は、支持基板
上に埋め込み絶縁膜と半導体層とが順次積層された半導
体基板上に電界効果トランジスタを形成する半導体装置
の製造方法であって、前記埋め込み絶縁膜は、前記半導
体層に接する領域の少なくとも一部に酸化シリコンより
誘電率が低い低誘電率領域を具備し、前記低誘電率領域
上に電界効果トランジスタのチャネルを形成することを
特徴とする。
【００２６】本発明の好ましい実施態様を以下に示す。
【００２７】前記低誘電率領域の厚さが前記電界効果ト
ランジスタのチャネル長以上である。
【００２８】前記低誘電率領域として、フッ素がドープ
されたシリコン酸化膜，又は炭素がドープされたシリコ
ン酸化膜，ＳＯＧ膜を形成する。前記低誘電率領域とし
て、真空又は不活性ガスが充填された空隙を形成する。
【００２９】第１のシリコン基板上に酸化シリコンより
も低い誘電率を持つ埋め込み絶縁膜を形成する工程と、
前記埋め込み絶縁膜上に第２のシリコン基板を貼り付け
る工程と、第１又は第２のシリコン基板の表面層を除去
し、半導体層を形成する工程と、前記半導体層上にゲー
ト絶縁膜を介してゲート電極を形成する工程と、前記ゲ
ート電極の両側の前記半導体層にソース・ドレイン領域
を形成する工程とを含む。
【００３０】第１のシリコン基板上に絶縁膜を形成する
工程と、前記絶縁膜の所定領域を除去し凹部を形成する
工程と、前記埋め込み絶縁膜上に第２のシリコン基板を
貼り付け前記凹部が第２のシリコン基板によって蓋をさ
れた空隙を形成する工程と、第１又は第２のシリコン基
板の表面層を除去し半導体層を形成する工程と、前記半
導体層上にゲート絶縁膜を介してゲート電極を形成する
工程と、前記ゲート電極の両側の前記半導体層にソース
・ドレイン領域を形成する工程とを含む。
【００３１】第１のシリコン基板上に凹部を有する第１
の絶縁膜を形成する工程と、前記凹部に第２の絶縁膜を
形成する工程と、前記第１及び第２の絶縁膜上に第２の
シリコン基板を貼り付ける工程と、第１又は第２のシリ
コン基板の表面層を除去し単結晶シリコンを形成する工
程と、単結晶シリコンの一部を除去してメサ型の素子分
離を行う工程と、前記半導体に接する第２の絶縁膜を除
去する工程と、前記単結晶シリコン上にゲート絶縁膜を
介してゲート電極を形成する工程と、前記ゲート電極の
両側の前記単結晶シリコンにソース・ドレイン領域を形
成する工程とを含む。
【００３２】（４） 本発明（請求項４）は、支持基板
上に埋め込み絶縁膜と半導体層とが順次積層された半導
体基板上に電界効果トランジスタが形成された半導体装
置であって、前記半導体層に接する該基板の埋め込み絶
縁膜の表面層は、前記電界効果トランジスタのチャネル
領域の下方に形成された第１の絶縁領域と、前記電界効
果トランジスタのソース・ドレイン領域の下方に形成さ
れた第２の絶縁領域とを具備し、第２の絶縁領域の誘電
率は、第１の絶縁領域のそれより低いことを特徴とす
る。
【００３３】本発明の好ましい実施態様を以下に示す。
【００３４】第１の絶縁領域としてシリコン酸化膜が形
成され、第２の絶縁領域としてフッ素又は炭素がドープ
されたシリコン酸化膜，ＳＯＧ膜，或いは真空又は不活
性ガスが充填された空隙が形成されている。
【００３５】（５） 本発明（請求項５）は、 支持基
板上に埋め込み絶縁膜と半導体層とが順次積層された半
導体基板上に電界効果トランジスタを形成する半導体装
置の製造方法であって、前記半導体層に接する領域に、
第１の絶縁領域と、第１の絶縁領域より誘電率が低い第
２の絶縁領域とを具備し、第２の絶縁領域上の前記半導
体層に、第１の絶縁領域上の前記電界効果トランジスタ
のチャネルを挟んで配置された該トランジスタのソース
・ドレイン領域を形成することを特徴とする。
【００３６】本発明の好ましい実施態様を以下に記す。
【００３７】第２の絶縁領域として、フッ素がドープさ
れたシリコン酸化膜，又は炭素がドープされたシリコン
酸化膜，ＳＯＧ膜，又は真空又は不活性ガスが充填され
た空隙が形成されている。又、第１の絶縁領域として、
シリコン酸化膜が形成されている。
【００３８】第１のシリコン基板上に上方に電界効果ト
ランジスタのチャネルが形成される領域に凹部を有する
第２の絶縁膜を形成し、前記凹部に第１の絶縁膜より誘
電率が高い第２の絶縁膜を埋め込む工程と、第１及び第
２の絶縁膜に第２のシリコン基板を貼り付ける工程と、
第２のシリコン基板の表面層を除去し、単結晶シリコン
を形成する工程と、絶縁膜の上方領域の前記単結晶シリ
コン上にゲート絶縁膜を介してゲート電極を形成する工
程と、第１の絶縁膜の上方にある前記単結晶シリコンに
ソース・ドレイン領域を形成する工程とを含む。
【００３９】第１のシリコン基板上に上方に電界効果ト
ランジスタのソース・ドレイン領域が形成される領域に
凹部を有する絶縁膜を形成する工程と、前記絶縁膜上に
第２のシリコン基板を貼り付ける工程と、第２のシリコ
ン基板の表面層を除去し、単結晶シリコンを形成する工
程と、第２の絶縁膜の上方にある前記単結晶シリコン上
にゲート絶縁膜を介してゲート電極を形成する工程と、
前記凹部上方の前記単結晶シリコンにソース・ドレイン
領域を形成する工程とを含む。
【００４０】第１のシリコン基板上に上方に電界効果ト
ランジスタのソース・ドレイン領域が形成される領域に
凹部を有する第１の絶縁膜を形成し、前記凹部に第２の
絶縁膜を埋め込み形成する工程と、第１及び第２の絶縁
膜上に第２のシリコン基板を貼り付ける工程と、第２の
シリコン基板の表面層を除去し、単結晶シリコンを形成
する工程と、単結晶シリコンの一部を除去してメサ型の
素子分離を行う工程と、前記半導体に接する第２の絶縁
膜を除去し、空隙領域を形成する工程と、第１の絶縁膜
上にゲート酸化膜を介してゲート電極を形成する工程
と、前記空隙領域上に前記ソース・ドレイン領域を形成
する工程とを含む。
【００４１】［作用］この発明の電界効果トランジスタ
ならびにこの発明のウェハを用いて形成された電界効果
トランジスタにおいては、チャネル領域下ないしはソー
ス・ドレイン領域の下方に形成されている埋め込み絶縁
物の誘電率が酸化シリコンよりも低いので、チャネルと
基板やソース・ドレインとの間に形成される容量が従来
の電界効果トランジスタの場合よりも小さくなる。その
為にＳ−ｆａｃｔｏｒが小さくなり、その結果として電
源電圧を低く設定する事が可能となり、消費電力の小さ
な半導体装置を形成することができる。
【００４２】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
【００４３】（第１実施形態）図１は、本発明の第１実
施形態に係わるＳＯＩウェハの構造を示す断面図であ
る。
【００４４】シリコン支持基板１１上に、フッ素がドー
プされたシリコン酸化膜（ＳｉＯＦ膜：埋め込み絶縁
膜）１２を介して、単結晶シリコン層１３が形成されて
いる。ＳｉＯＦ膜１２は、フッ素が１２原子数％程度含
まれたシリコン酸化膜であり、通常の何もドープされて
いないシリコン酸化膜と比べて誘電率が低い。
【００４５】また、図２にこのＳＯＩ基板を用いて電界
効果トランジスタが形成された半導体装置の構成を示
す。なお、図１と同一な部分には同一符号を付し、その
詳細な説明を省略する。
【００４６】シリコン支持基板１１上に、ＳｉＯＦ膜１
２が形成されている。ＳｉＯＦ膜１２上に、電界効果ト
ランジスタのチャネル領域５１及びソース・ドレイン領
域５２及び素子分離絶縁領域５３が形成されている。
【００４７】チャネル領域上に酸化シリコン膜からなる
ゲート酸化膜５４を介してゲート電極５５が形成されて
いる。そして、全面に、ＴＥＯＳ膜５６が形成されてい
る。ＴＥＯＳ膜５６には、ソース・ドレイン領域５２及
びゲート電極５５に接続するコンタクトホールが設けら
れ、コンタクトホールに配線５７ａ，ｂ，ｃが埋め込み
形成されている。
【００４８】ところで、Ｓ−ｆａｃｔｏｒを与える理論
式 ｋＴ／ｑ×ｌｏｇe １０×（１＋Ｃpara／ＣG ） から考えると、Ｓ−ｆａｃｔｏｒを小さくするには、チ
ャネル下の少なくとも一部において埋め込み酸化膜を誘
電率の低い物質にする方法（方法１）と、ＣG を大きく
する方法（方法２）との二つの方法が考えられる。
【００４９】方法２は、ゲートとチャネルとの距離を近
づける事により実現されるから、埋め込み酸化膜上の単
結晶シリコン層を薄くする事で達成される。しかし、単
結晶シリコン層の厚さを薄くしていくとキャリアの移動
度が低下すると言う指摘がある（S.Takagi他、Ext.Abs.
of the 1997 International Conference on Solid Stat
e Devices and Materials,pp.154-155）。つまり、素子
の駆動力が小さくなる。したがって、方法２で解決する
事は他の問題を引き起こす。
【００５０】方法１は、埋め込み絶縁膜をシリコン酸化
物より誘電率の低い物質に変えることによって、上述し
た問題を引き起こさずにＳ−ｆａｃｔｏｒを低減するこ
とができる。
【００５１】埋め込み絶縁膜の誘電率に対するＳ−ｆａ
ｃｔｏｒの依存性を図３に示す。この図はゲート長１０
０ｎｍの素子に関する結果であり、埋め込み絶縁膜の厚
さＴBOX をパラメーターにしてある。図３より、埋め込
み絶縁膜の誘電率を下げる事はＳ−ｆａｃｔｏｒの低減
に効果的である事がわかる。
【００５２】また、Ｓ−ｆａｃｔｏｒの埋め込み絶縁膜
の厚さ依存性を図４に示す。埋め込み絶縁膜上の単結晶
シリコン層の厚さＴSOI をパラメータにしてある。な
お、図４（ａ）はチャネル長Ｌg が５０ｎｍ、図４
（ｂ）はチャネル長Ｌg が１００ｎｍの場合を示してい
る。
【００５３】図４から、単結晶シリコン層の厚さが数ｎ
ｍ程度の極端に薄い場合以外、埋め込み絶縁膜の厚さが
チャネル長程度の厚さになると、埋め込み絶縁膜の厚さ
をいくら厚くしても、Ｓ−ｆａｃｔｏｒは収束してしま
って値が変わらないことが分かる。
【００５４】従って、埋め込み絶縁膜は、そのチャネル
側の表面からチャネル長程度の深さ程度まで、シリコン
酸化物より低誘電率であれば、Ｓ−ｆａｃｔｏｒを十分
低減することができることが分かる。
【００５５】次に、図１のＳＯＩ基板及び図２の半導体
装置の製造工程を図５〜７の工程断面図を用いて説明す
る。
【００５６】先ず、図５（ａ）に示すように、シリコン
基板１３1 上に例えばＳｉＨ4 ガスとＳｉＦ4 ガスと酸
素ガスとアルゴンガスとを用いて例えばＣＶＤ法等の方
法により、フッ素を例えば１２原子数％含むＳｉＯＦ膜
１２を５００ｎｍ形成する。
【００５７】次いで、図５（ｂ）に示すように、例えば
Ｈイオン２２を加速電圧６５ｋｅＶ、ドーズ量５ｘ１０
16ｃｍ-2程度で注入する。そして、ＳｉＯＦ膜１２上に
Ｓｉ支持基板１１を貼り付ける。
【００５８】次いで、図５（ｃ）に示すように、シリコ
ン基板１３1 の表面を除去した後、ＣＭＰ法等を用いて
平坦化することによって、単結晶シリコン層１３を形成
する。このシリコン基板１３1 の表面層の除去は、５０
０℃の熱工程を施す事により、Ｈイオン２２が注入され
た部位を境に第２のシリコン基板２１が剥がれることを
利用して行う。以上の工程で図１に示したＳＯＩ基板が
形成される。
【００５９】なお、酸化シリコンより低誘電率な埋め込
み絶縁膜として、ＳｉＯＦ膜以外にも、ＳＯＧ膜，Ｓｉ
（ＣＨ3 ）4 ガスと酸素ガスとを用いて形成された炭素
を含むシリコン酸化膜を用いることが可能である。
【００６０】続いて、電界効果トランジスタの製造工程
を説明する。
【００６１】そして、図６（ａ）に示すように、ＳＯＩ
基板の単結晶シリコン層１３に例えばＬＯＣＯＳ法等の
選択酸化技術により素子分離領域５３を形成する。
【００６２】次いで、図６（ｂ）に示すように、例えば
Ｂイオンを例えば加速電圧４０ｋｅＶ、ドーズ量１×１
０13ｃｍ-2程度でイオン注入する。そして例えば８００
℃の１０％ＨＣｌ雰囲気でシリコン層１３の表面を酸化
する事により、例えば厚さ５ｎｍの酸化シリコン膜５４
を形成する。
【００６３】次いで、図６（ｃ）に示すように、酸化シ
リコン膜５４の上に例えばＬＰＣＶＤ法により、例えば
厚さ２００ｎｍの多結晶シリコン膜を堆積した後、パタ
ーニングしてゲート電極５５を形成する。
【００６４】次いで、図７（ｄ）に示すように、ゲート
電極５５をマスクに例えばＡｓイオンを例えば加速電圧
３０ｋｅＶ、５．０×１０15ｃｍ-2で打ち込んだ後、熱
処理を行う事によりソース・ドレイン領域５２を形成す
る。
【００６５】次いで、図７（ｅ）に示すように、例えば
ＣＶＤ法等の方法により、例えばＴＥＯＳ（テトラエチ
ルオルソシリケート）５６を堆積して表面の平坦化を行
う。
【００６６】その後、従来例の電界効果トランジスタの
製造と同様に、ＴＥＯＳ５６にコンタクトホール形成し
た後、配線工程等を経ることによって、図２に示した電
界効果トランジスタが形成される。
【００６７】本実施形態によれば、埋め込み絶縁膜にシ
リコン酸化膜より低誘電率の材料を用いることによっ
て、Ｓ−ｆａｃｔｏｒが低減し、低消費電力の半導体装
置を形成することができる。
【００６８】なお、ＳｉＯＦ膜中のフッ素の濃度が１２
原子数％の場合を示したが、１２原子数％と言う濃度に
必然性はなく、本実施形態と異なる濃度のフッ素を含む
絶縁膜を形成しても本実施形態と同様の効果が得られる
事もまた言うまでもない。但し、フッ素の濃度が１２原
子数％を越えた辺りからシリコン酸化膜の吸湿性が急激
に増すので、シリコン酸化膜中のフッ素の濃度は１２原
子数％以下である事が望ましい。
【００６９】なお、シリコン基板１３1 にＨイオンを注
入せずに、シリコンを直接平坦化することによって、単
結晶シリコン層１３を形成することも可能である。ま
た、ＳｉＯＦ膜１２に貼り付けたＳｉ基板１１をエッチ
ングして単結晶シリコン層とし、シリコン基板１３を支
持基板とすることも可能である。
【００７０】また、溶融再結晶化法を用いて、単結晶シ
リコン層を形成することも可能である。この方法の場
合、例えばＬＰＣＶＤ法等の方法によりシリコン膜を形
成して熱処理を施す事によりシリコン膜の再結晶化を行
った後、シリコン膜の平坦化を行う。
【００７１】本実施形態においては、ｎ型電界効果トラ
ンジスタの製法のみを示したが、不純物の導電型を逆に
すれば、ｐ型電界効果トランジスタも全く同様に構成さ
れ、且つ本実施形態と同様の効果が得られる事は言うま
でもない。
【００７２】またリソグラフィ法等の方法を用いて基板
の一部の領域のみに選択的に不純物の導入等を行えば、
相補型電界効果トランジスタの構成をも同様に行う事が
でき、且つ本実施形態と同様の効果が得られる事もまた
無論である。
【００７３】また、電界効果トランジスタ以外に例えば
バイポーラ型トランジスタ等の他の能動素子、或いは抵
抗体やキャパシタ等の受動素子をも含む半導体装置の一
部として電界効果トランジスタを形成する場合にも本実
施形態と同様の効果が得られる事も、また言うまでもな
い。
【００７４】また、本実施形態においては、ｎ型半導体
層を形成する為の不純物としてはヒ素（Ａｓ）を、ｐ型
半導体層を形成する為の不純物としてはボロン（Ｂ）を
用いたが、ｎ型半導体層を形成する為の不純物として他
の５族不純物を用いるないしはｐ型半導体層を形成する
為の不純物として他の３族不純物を用いたとしても本実
施形態と同様の効果が得られる事もまた無論である。３
族ないし５族の不純物、又はそれらを含む化合物の形で
導入することも可能である。
【００７５】また、本実施形態においては、不純物の導
入をイオン注入の方法を用いて行ったが、イオン注入以
外の例えば固相拡散や気相拡散等の方法を用いて不純物
の導入を行う、又は不純物を含有する半導体を堆積する
等の方法を用いたとしても、本実施形態と同様の効果が
得られる事は言うまでもない。
【００７６】さらに本実施形態においては、シングルド
レイン構造の素子のみを示したが、シングルドレイン構
造以外、例えばＬＤＤ構造等の構造の素子を構築したと
しても本実施形態と同様の効果が得られる事もまた言う
までもない。また、ポケット構造等の素子に対しても同
様である。また、エレベート構造の素子に関しても同様
である。
【００７７】さらに本実施形態においてはシリサイド化
には言及していないが、シリサイド化を行ったとしても
本実施形態と同様の効果が得られる。ソース・ドレイン
領域やゲート電極上に金属を成長させる、又はソース・
ドレイン領域やゲート電極上に金属を貼り付ける等の事
を行ったとしても同様である。
【００７８】また、本実施形態においては、ゲート電極
材料として多結晶シリコンを用いたが、例えば金属，金
属珪化物、又はそれらの積層構造等を用いてゲート電極
を形成したとしても本実施形態と同様の効果が得られる
事は言うまでもない。また、ゲート電極の上部等に例え
ばシリコン酸化物やシリコン窒化物等の絶縁層を有する
構造等を形成した場合も同様である。
【００７９】さらに、本実施形態においては、ゲート絶
縁膜として熱酸化に依る酸化膜を用いたが、窒化酸化
膜，或いは積層等の他の絶縁膜を用いても本実施形態と
同様の効果が得られる事もまた無論である。さらに高誘
電体膜をゲート絶縁膜として用いても同様の効果が得ら
れる事も言うまでもない。またゲート絶縁膜に強誘電体
膜を用いた素子を形成しても本実施形態と同様の効果が
得られる事もまた無論である。
【００８０】また、本実施形態においては素子分離をＬ
ＯＣＯＳ法によって行ったが、例えばトレンチ素子分離
法やメサ型素子分離法等の他の方法を用いて素子分離を
行ったとしても本実施形態と同様の効果が得られる事も
言うまでもない。
【００８１】さらに、本実施形態においてはゲート電極
形成後の後酸化には言及していないが、後酸化工程を行
ったとしても本実施形態と同様の効果が得られる事もま
た無論である。
【００８２】（第２実施形態）また、ＳＯＩ基板の異な
る例を本実施形態で示す。
【００８３】図８は、本発明の第２実施形態に係わるＳ
ＯＩ基板の構成を示す断面図である。
【００８４】Ｓｉ支持基板１１上に酸化シリコンからな
る柱状又は壁状の支持部材３１を介してシリコン層１３
が形成されている。そして、Ｓｉ支持基板１１とシリコ
ン層１３との間には、内部に気体が封入された空隙領域
３２が形成されている。
【００８５】次に、このＳＯＩ基板の製造工程を図９の
工程断面図を用いて説明する。
【００８６】先ず、図９（ａ）に示すように、Ｓｉ基板
１３1 上に例えば熱酸化等の方法により、厚さ５００ｎ
ｍの酸化シリコン膜３１1 を形成する。
【００８７】次いで、図９（ｂ）に示すように、第１実
施形態と同様に、シリコン基板１３1 の内部にＨイオン
２２を注入する。そして、例えばＲＩＥ法等を用いて酸
化シリコン膜３１1 の一部を選択的に除去し、酸化シリ
コンからなる支持部材３１を形成する。
【００８８】次いで、図９（ｃ）に示すように、不活性
ガス雰囲気中又は真空中で前記酸化シリコン膜２６の上
にシリコン支持基板１１を貼り付ける。このとき、Ｓｉ
支持基板１１とＳｉ基板１３1 との間に、空隙領域３２
が形成される。
【００８９】なお、空隙領域３２の厚さは、後述する電
界効果トランジスタのチャネル長以上で有れば良く、必
ずしも支持基板が空隙の内面に露出している必要はな
い。
【００９０】次いで、図９（ｄ）に示すように、第１実
施形態と同様に、シリコン基板１３1 の表面層の除去及
び平坦化を行い、単結晶シリコン層１３を形成する。
【００９１】なお、本実施形態においては、シリコン層
を支持する支持部材として酸化シリコンを用いたが、フ
ッ素又は炭素を含む酸化シリコン，ＳＯＧ，或いはシリ
コン窒化膜等の絶縁物を用いることが可能である。
【００９２】また、シリコン基板１３1 にＨイオンを注
入せずに、シリコンを直接平坦化することによって、単
結晶シリコン層１３を形成することも可能である。ま
た、ＳｉＯＦ膜１２に貼り付けたＳｉ基板１１をエッチ
ングして単結晶シリコン層とし、シリコン基板１３を支
持基板とすることも可能である。
【００９３】次に、このＳＯＩ基板を用いた電界効果ト
ランジスタを図１０に示す。なお、製造工程は、第１実
施形態と同様なのでその説明を省略する。なお、図１０
において、図２及び８と同一な部分には同一符号を付
し、その詳細な説明を省略する。
【００９４】図１０に示したトランジスタは、チャネル
の下方に支持部材と空隙領域とが存在する。しかし、チ
ャネル下に気体よりなる領域が少なくとも一部存在すれ
ば本実施形態と同様の効果が得られる事は言うまでもな
い。
【００９５】［第３実施形態］本実施形態では、本発明
をメサ型の素子分離を用いた電界効果トランジスタに適
用した実施形態について説明する。
【００９６】先ず、図１１（ａ）に示すように、第２実
施形態の図９（ｂ）に示した工程に引き続いて、全面に
例えばＬＰＣＶＤ法等の方法により、シリコン窒化膜９
１を堆積した後、表面の平坦化を行う。
【００９７】次いで、図１１（ｂ）に示すように、支持
部材３１及びシリコン窒化膜９１上にシリコン支持基板
１１を貼り付ける。
【００９８】次いで、図１１（ｃ）に示すように、シリ
コン基板１３1 の表面を除去した後、平坦化することに
よって、単結晶シリコン層１３2 を形成する。
【００９９】次いで、図１２（ｄ）に示すように、例え
ば９００℃の酸素雰囲気中で基板の表面を酸化し、例え
ば厚さ８０ｎｍの酸化膜（不図示）を形成した後、弗酸
等を用いた処理により、酸化膜を除去してシリコンを薄
膜化し、単結晶シリコン層１３を形成する。そして、例
えばメサ型の方法により素子分離を行う。
【０１００】次いで、図１２（ｅ）に示すように、例え
ば熱燐酸等の処理を施す事によりシリコン窒化膜９１を
除去し、単結晶シリコン層１３と支持部材３１とシリコ
ン支持基板１１とで囲まれた空隙領域９２を形成する。
【０１０１】そして、図１２（ｆ）に示すように、チャ
ネル領域５１，ゲート酸化膜５４，ゲート電極５５及び
ソース・ドレイン領域５２を形成する。
【０１０２】このトランジスタは、チャネルの下方に支
持部材と空隙領域とが存在する。しかし、チャネル下に
気体よりなる領域が少なくとも一部存在すれば本実施形
態と同様の効果が得られる事は言うまでもない。
【０１０３】なお、本実施形態においては、シリコン層
を支持する支持部材として酸化シリコンを用いたが、フ
ッ素又は炭素を含む酸化シリコン，ＳＯＧ，或いはシリ
コン窒化膜等の絶縁物を用いることが可能である。
【０１０４】また、空隙領域に一時的に埋め込む材料と
してシリコン窒化膜を形成していたが、支持部材に対し
て選択的にエッチングできる材料で有れば、フッ素又は
炭素を含む酸化シリコンやＳＯＧや炭素等の材料を用い
ることが可能である。
【０１０５】また、シリコン基板１３1 にＨイオンを注
入せずに、シリコンを直接平坦化することによって、単
結晶シリコン層１３を形成することも可能である。ま
た、ＳｉＯＦ膜１２に貼り付けたＳｉ基板１１をエッチ
ングして単結晶シリコン層とし、シリコン基板１３を支
持基板とすることも可能である。
【０１０６】また、溶融再結晶化法を用いて、単結晶シ
リコン層を形成することも可能である。
【０１０７】又、本実施形態においては、素子分離を行
った直後に空隙領域を形成しているが、例えばゲート電
極形成後や、ソース・ドレイン領域形成後等の本実施形
態で示したよりも後の工程で空隙領域を形成することが
可能である。
【０１０８】（第４実施形態）図１３は、本発明の第４
実施形態に係わる電界効果トランジスタの構成を示す断
面図である。なお、図１３において図２と同一な部分に
は同一符号を付し、その詳細な説明を省略する。
【０１０９】本実施形態はＳＯＩ基板の埋め込み絶縁膜
に特徴があり、その特徴はチャネル領域５１の下部にシ
リコン酸化膜（第１の絶縁領域）１３２が形成され、ソ
ース・ドレイン領域５２の下部にフッ素がドープされた
シリコン酸化膜（ＳｉＯＦ膜：第２の絶縁領域）１３１
が形成されていることである。
【０１１０】前実施形態に示した電界効果トランジスタ
においては、埋め込み絶縁膜全体の誘電率を下げてい
る。しかし、埋め込み絶縁膜の誘電率を下げる事は、チ
ャネル領域と基板との容量を介した結合を弱める事であ
るから、チャネルの電位を基板で抑える事は難しくな
る。そのため、チャネル長の微細化に伴ってチャネルの
電位がドレインの電位に引きずられる事によるしきい値
電圧の低下、いわゆる短チャネル効果が顕著になってし
まう。
【０１１１】その為に極端にチャネル長の短い素子にお
いては上述の様に埋め込み絶縁膜の誘電率を下げる事は
必ずしも利点のみをもたらす訳ではない。それ故、極端
にチャネル長の短い素子の場合、しきい値電圧の低下を
抑えると共にＳ−ｆａｃｔｏｒの低減を計る為には、チ
ャネルと基板との間の容量を介した結合はある程度の値
に保ちつつ、チャネルとソース、ドレインとの間の容量
を介した結合は弱める工夫が必要となる。
【０１１２】その為には、チャネルの下方の埋め込み絶
縁膜は、従来通りの酸化シリコン等で形成し、ソース及
びドレインの下方の埋め込み絶縁膜は、誘電率の低い物
質で形成する。
【０１１３】このような構成を採ると、チャネルと基板
との間の容量を介した結合はある程度に強く保たれるの
で短チャネル効果を抑えつつ、且つチャネルとソース及
びドレインとの間の容量を介した結合は、途中に誘電率
の低い物質が存在している為に弱くなり、結果としてし
きい値電圧の低下を抑えると共にＳ−ｆａｃｔｏｒの低
減を図る事が可能となる。
【０１１４】次に、この電界効果トランジスタの製造工
程を図１４の工程断面図を用いて説明する。
【０１１５】先ず、図１４（ａ）に示すように、シリコ
ン基板１３1 上に、例えばＳｉＨ4ガスとＳｉＦ4 ガス
と酸素ガスとアルゴンガスとを用いたＣＶＤ法により、
フッ素を例えば１２原子数％含むＳｉＯＦ膜１３１を５
００ｎｍ形成する。そしてシリコン基板１３1 の内部
に、例えばＨイオン２２を加速電圧６５ｋｅＶドーズ量
５ｘ１０16ｃｍ-2程度で注入する。
【０１１６】次いで、図１４（ｂ）に示すように、後の
電界効果トランジスタのチャネルが形成される領域のＳ
ｉＯＦ膜１３１を、例えばＲＩＥ法等の異方性エッチン
グによって選択的に除去する。そして、全面にシリコン
酸化膜１３２を堆積した後、ＣＭＰ法等を用いて表面を
平坦化し、前に除去されたＳｉＯＦ膜１３１の領域のみ
にシリコン酸化膜１３２を形成する。そして、ＳｉＯＦ
膜１３１及びシリコン酸化膜１３２上にシリコン支持基
板１１を貼り付ける。なお、シリコン基板１３1 が露出
するまでＳｉＯＦ膜１３１をエッチングしなくても良
い。
【０１１７】次いで、図１４（ｃ）に示すように、例え
ば５００℃の熱工程を施す事により、前記第１のシリコ
ン基板１３の一部を除去した後、表面の平坦化を行い、
膜厚が薄くなったシリコン基板１３2 を形成する。
【０１１８】次いで、図１５（ｄ）に示すように、例え
ば９００℃の酸素雰囲気で基板の表面を酸化する事によ
り例えば厚さ８０ｎｍの酸化膜（不図示）を形成し、そ
の後に例えばフッ酸等の処理を施して酸化膜を除去して
シリコンを薄膜化し、単結晶シリコン層１３を形成す
る。そして、例えばＬＯＣＯＳ法等の選択酸化技術によ
り素子分離領域５３を形成する。
【０１１９】次いで、図１５（ｅ）に示すように、第２
実施形態と同様に、ゲート酸化膜５４及びチャネル領域
５１を形成する。
【０１２０】次いで、図１５（ｆ）に示すように、全面
に例えばＬＰＣＶＤ法により例えば厚さ２００ｎｍの多
結晶シリコン膜を堆積した後、パターニングすることに
よりゲート電極５５を形成する。そして、ゲート電極５
５をマスクにソース・ドレイン領域５２を形成する。
【０１２１】その後、第３実施形態に説明した工程と同
様な工程を経て図１３に示した電界効果トランジスタが
形成される。
【０１２２】本実施形態によれば、しきい値電圧の低下
を抑えると共にＳ−ｆａｃｔｏｒの低減を図る事ができ
る。
【０１２３】なお、本実施形態においては、ソース・ド
レイン領域の下方に形成される埋め込み絶縁膜としてフ
ッ素を含む酸化シリコンを用いたが、炭素を含む酸化シ
リコン，ＳＯＧ，又はシリコン窒化膜等の低誘電率材料
からなる絶縁物を用いることが可能である。
【０１２４】また、シリコン基板１３1 にＨイオンを注
入せずに、シリコンを直接平坦化することによって、単
結晶シリコン層１３を形成することも可能である。ま
た、ＳｉＯＦ膜１２に貼り付けたＳｉ基板１１をエッチ
ングして単結晶シリコン層とし、シリコン基板１３を支
持基板とすることも可能である。
【０１２５】また、溶融再結晶化法を用いて、単結晶シ
リコン層を形成することも可能である。
【０１２６】（第５実施形態）図１６は、本発明の第５
実施形態に係わる電界効果トランジスタの構成を示す工
程断面図である。なお、図１６において、図１３と同一
な部分には同一符号を付し、その詳細な説明を省略す
る。
【０１２７】本実施形態の特徴は、シリコン酸化膜１６
１と、ソース・ドレイン領域の下方に形成された空隙領
域１６２とが埋め込み絶縁膜として形成されていること
である。
【０１２８】次に、この電界効果トランジスタの製造工
程を図１７の工程断面図を用いて説明する。
【０１２９】先ず、図１７（ａ）に示すように、シリコ
ン基板１３1 上に例えば熱酸化等の方法により、例えば
厚さ５００ｎｍの酸化シリコン膜１６１を形成する。
【０１３０】次いで、図１７（ｂ）に示すように、シリ
コン基板１３1 の内部に、例えばＨイオン２２を加速電
圧６５ｋｅＶ、ドーズ量５ｘ１０16ｃｍ-2程度でイオン
注入を行う。そして、電界効果トランジスタのソース・
ドレイン領域が形成される領域のシリコン酸化膜１６１
を例えばＲＩＥ法等の方法を用いて選択的に除去し、凹
部を形成する。
【０１３１】次いで、図１７（ｃ）に示すように、シリ
コン酸化膜１６１上にシリコン支持基板１１を貼り付け
る。このとき、シリコン基板１３1 ，シリコン酸化膜１
６２及びシリコン支持基板１１で囲まれた空隙１６２が
形成される。
【０１３２】続いて、図１７（ｄ）に示すように、例え
ば５００℃の熱工程を施す事により、前記第一のシリコ
ン基板１３の一部を除去した後、表面の平坦化を行う。
【０１３３】後の電界効果トランジスタを形成する工程
は、第４実施形態の図１５（ｄ）以降に示される工程と
同様であるので、説明を省略する。
【０１３４】また、シリコン基板１３1 にＨイオンを注
入せずに、シリコンを直接平坦化することによって、単
結晶シリコン層１３を形成することも可能である。ま
た、ＳｉＯＦ膜１２に貼り付けたＳｉ基板１１をエッチ
ングして単結晶シリコン層とし、シリコン基板１３を支
持基板とすることも可能である。
【０１３５】（第６実施形態）本実施形態では、本発明
をメサ型の素子分離を用いた電界効果トランジスタに適
用した実施形態について説明する。
【０１３６】図１８は、本発明の第６実施形態に係わる
電界効果トランジスタの製造工程を示す工程断面図であ
る。
【０１３７】先ず、第５実施形態の図１７（ｂ）に示し
た工程に引き続いて、図１８（ａ）に示すように、全面
に例えばＬＰＣＶＤ法等によりシリコン窒化膜１８１を
堆積した後、表面の平坦化を行う。
【０１３８】次いで、図１８（ｂ）に示すように、シリ
コン酸化膜１６１及びシリコン窒化膜１８１上にシリコ
ン支持基板１１を貼り付ける。
【０１３９】次いで、図１８（ｃ）に示すように、例え
ば５００℃の熱処理を行ってシリコン基板１３1 の表面
層を除去した後、表面の平坦化を行い、薄いシリコン基
板１３2 を形成する。
【０１４０】次いで、図１９（ｄ）に示すように、例え
ば９００℃の酸素雰囲気で基板の表面を酸化する事によ
り例えば厚さ８０ｎｍの酸化膜（不図示）を形成して、
例えばフッ酸等の処理を行って酸化膜を除去することに
より、シリコンを薄膜化し、単結晶シリコン層１３を形
成する。続いて例えばメサ型の方法により素子分離を行
う。
【０１４１】次いで、図１９（ｅ）に示すように、例え
ば熱燐酸等の処理を施す事により前記窒化シリコン膜１
８１を除去する。
【０１４２】そして、図１９（ｆ）に示すように、チャ
ネル領域５１，ソース・ドレイン領域５２，ゲート酸化
膜５４及びゲート電極５５を形成する。
【０１４３】なお、本実施形態においては、シリコン層
を支持する支持部材として酸化シリコンを用いたが、フ
ッ素又は炭素を含む酸化シリコン，ＳＯＧ，或いはシリ
コン窒化膜等の絶縁物を用いることが可能である。
【０１４４】また、空隙領域に一時的に埋め込む材料と
してシリコン窒化膜を形成していたが、支持部材に対し
て選択的にエッチングできる材料で有れば、フッ素又は
炭素を含む酸化シリコンやＳＯＧや炭素等の材料を用い
ることが可能である。
【０１４５】また、シリコン基板１３1 にＨイオンを注
入せずに、シリコンを直接平坦化することによって、単
結晶シリコン層１３を形成することも可能である。ま
た、ＳｉＯＦ膜１２に貼り付けたＳｉ基板１１をエッチ
ングして単結晶シリコン層とし、シリコン基板１３を支
持基板とすることも可能である。
【０１４６】また、溶融再結晶化法を用いて、単結晶シ
リコン層を形成することも可能である。
【０１４７】又、本実施形態においては、素子分離を行
った直後に空隙領域を形成しているが、例えばゲート電
極形成後や、ソース・ドレイン領域形成後等の本実施形
態で示したよりも後の工程で空隙領域を形成することが
可能である。
【０１４８】なお、本発明は、上記実施形態に限定され
るものではなく、その要旨を逸脱しない範囲で、種々変
形して実施することが可能である。
【０１４９】
【発明の効果】以上説明したように本発明によれば、Ｓ
ＯＩ基板の埋め込み絶縁膜の表面層に酸化シリコンより
誘電率の低い低誘電率領域を形成することによって、Ｓ
−ｆａｃｔｏｒの小さなトランジスタを形成することが
でき、消費電力の低下を図ることができる。
【０１５０】又、ソース・ドレイン領域の下部の埋め込
み絶縁膜の誘電率をチャネル領域下部のそれより低くす
ることで、短チャネル効果を抑制しつつ、Ｓ−ｆａｃｔ
ｏｒを小さくすることができる。
【図面の簡単な説明】
【図１】第１実施形態に係わるＳＯＩ基板の構成を示す
断面図。
【図２】第１実施形態に係わる電界効果トランジスタの
構成を示す断面図。
【図３】Ｓ−ｆａｃｔｏｒの埋め込み絶縁膜の誘電率依
存性を示す特性図。
【図４】Ｓ−ｆａｃｔｏｒの埋め込み絶縁膜の厚さ依存
性を示す特性図。
【図５】図１のＳＯＩ基板の製造工程を説明する工程断
面図。
【図６】図２の電界効果トランジスタの製造工程を示す
工程断面図。
【図７】図２の電界効果トランジスタの製造工程を示す
工程断面図。
【図８】第２実施形態に係わるＳＯＩ基板の構成を示す
断面図。
【図９】図８のＳＯＩ基板の製造工程を示す工程断面
図。
【図１０】図８のＳＯＩ基板を用いた電界効果トランジ
スタの構成を示す断面図。
【図１１】第３実施形態に係わる電界効果トランジスタ
の製造工程を示す工程断面図。
【図１２】第３実施形態に係わる電界効果トランジスタ
の製造工程を示す工程断面図。
【図１３】第４実施形態に係わる電界効果トランジスタ
の構成を示す断面図。
【図１４】図１３の電界効果トランジスタの製造工程を
示す工程断面図。
【図１５】図１３の電界効果トランジスタの製造工程を
示す工程断面図。
【図１６】第５実施形態に係わる電界効果トランジスタ
の構成を示す断面図。
【図１７】図１６の電界効果トランジスタの製造工程を
示す工程断面図。
【図１８】第６実施形態に係わる電界効果トランジスタ
の製造工程を示す工程断面図。
【図１９】第６実施形態に係わる電界効果トランジスタ
の製造工程を示す工程断面図。
【符号の説明】
１１…シリコン支持基板 １２…フッ素がドープされたシリコン酸化膜 １３…単結晶シリコン層 ２２…Ｈイオン ３１…支持部材 ３２…空隙領域 ５１…チャネル ５２…ソース・ドレイン領域 ５３…素子分離領域 ５４…ゲート酸化膜 ５５…ゲート電極 ５６…ＴＥＯＳ ５７…配線 ９１…シリコン窒化膜 ９２…空隙領域 １３１…フッ素がドープされたシリコン酸化膜（第２の
絶縁領域） １３２…シリコン酸化膜（第１の絶縁領域） １６１…シリコン酸化膜（第１の絶縁領域） １６２…空隙領域（第２の絶縁領域） １８１…シリコン窒化膜 １８２…空隙領域

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】支持基板上に埋め込み絶縁膜と半導体層と
    が順次積層された半導体基板であって、 前記半導体層に接する前記埋め込み絶縁膜の表面層に
    は、酸化シリコンより誘電率が低い低誘電率領域が形成
    されていることを特徴とする半導体基板。
  2. 【請求項２】支持基板上に埋め込み絶縁膜と半導体層と
    が順次積層された半導体基板上に電界効果トランジスタ
    が形成された半導体装置であって、 前記電界効果トランジスタのチャネル下部の前記半導体
    層に接する前記埋め込み絶縁膜の表面層に、酸化シリコ
    ンより誘電率が低い低誘電率領域が形成されていること
    を特徴とする半導体装置。
  3. 【請求項３】支持基板上に埋め込み絶縁膜と半導体層と
    が順次積層された半導体基板上に電界効果トランジスタ
    を形成する半導体装置の製造方法であって、 前記埋め込み絶縁膜は、前記半導体層に接する領域の少
    なくとも一部に酸化シリコンより誘電率が低い低誘電率
    領域を具備し、 前記低誘電率領域上に前記電界効果トランジスタのチャ
    ネルを形成することを特徴とする半導体装置の製造方
    法。
  4. 【請求項４】支持基板上に埋め込み絶縁膜と半導体層と
    が順次積層された半導体基板上に電界効果トランジスタ
    が形成された半導体装置であって、 前記半導体層に接する前記埋め込み絶縁膜の表面層は、
    前記電界効果トランジスタのチャネル領域の下方に形成
    された第１の絶縁領域と、前記電界効果トランジスタの
    ソース・ドレイン領域の下方に形成された第２の絶縁領
    域とを具備し、 第２の絶縁領域の誘電率は、第１の絶縁領域のそれより
    低いことを特徴とする半導体装置。
  5. 【請求項５】支持基板上に埋め込み絶縁膜と半導体層と
    が順次積層された半導体基板上に電界効果トランジスタ
    を形成する半導体装置の製造方法であって、 前記半導体層に接する領域に、第１の絶縁領域と、第１
    の絶縁領域より誘電率が低い第２の絶縁領域とを具備
    し、 第２の絶縁領域上の前記半導体層に、第１の絶縁領域上
    の前記電界効果トランジスタのチャネルを挟んで配置さ
    れた該トランジスタのソース・ドレイン領域を形成する
    ことを特徴とする半導体装置の製造方法。
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100344598B1 (ko) * 2000-01-05 2002-07-20 미쓰비시덴키 가부시키가이샤 반도체 장치
KR100366965B1 (ko) * 1999-07-13 2003-01-09 인터내셔널 비지네스 머신즈 코포레이션 소스-드레인 확산에 대해 자기 정렬된, 게이트를 통한 절연체 상 실리콘 상보형 모스 바디 콘택트
JP2003007719A (ja) * 2001-06-21 2003-01-10 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよびそれを用いた表示装置
JP2006086528A (ja) * 2004-09-13 2006-03-30 Samsung Electronics Co Ltd 炭素ナノチューブチャンネルを含む半導体装置のトランジスタ及びその製造方法
JP2006511975A (ja) * 2002-12-20 2006-04-06 エス　オー　イ　テク　シリコン　オン　インシュレータ　テクノロジース シリコン板にキャビティーを形成する方法
JP2006173204A (ja) * 2004-12-13 2006-06-29 Toyota Motor Corp 半導体装置の製造方法
KR100672932B1 (ko) * 2000-12-26 2007-01-23 삼성전자주식회사 실리콘 온 인슐레이터 트랜지스터 및 그 제조방법
JP2008294408A (ja) * 2007-04-27 2008-12-04 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2008294407A (ja) * 2007-04-25 2008-12-04 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2009521127A (ja) * 2005-12-22 2009-05-28 エヌエックスピー ビー ヴィ 半導体デバイスの製造法
JP2012033713A (ja) * 2010-07-30 2012-02-16 Kyocera Corp 空洞半導体基板、ならびに空洞半導体基板および半導体素子の製造方法
JP2013258258A (ja) * 2012-06-12 2013-12-26 Takehide Shirato 半導体装置及びその製造方法
WO2014041822A1 (ja) * 2012-09-14 2014-03-20 独立行政法人産業技術総合研究所 半導体基板及び半導体素子
JP2021193721A (ja) * 2020-06-09 2021-12-23 信越半導体株式会社 Ｓｏｉ基板及びｓｏｉ基板の製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3355949B2 (ja) * 1996-08-16 2002-12-09 日本電気株式会社 プラズマｃｖｄ絶縁膜の形成方法
US6686623B2 (en) 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
US6348421B1 (en) * 1998-02-06 2002-02-19 National Semiconductor Corporation Dielectric gap fill process that effectively reduces capacitance between narrow metal lines using HDP-CVD
JP2000012864A (ja) 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6271101B1 (en) 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP4476390B2 (ja) 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6645873B2 (en) * 2000-06-21 2003-11-11 Asm Japan K.K. Method for manufacturing a semiconductor device
US6699770B2 (en) 2001-03-01 2004-03-02 John Tarje Torvik Method of making a hybride substrate having a thin silicon carbide membrane layer
US6372561B1 (en) * 2001-06-01 2002-04-16 Advanced Micro Devices, Inc. Fabrication of fully depleted field effect transistor formed in SOI technology with a single implantation step
US6794700B1 (en) * 2003-04-10 2004-09-21 Texas Instruments Incorporated Capacitor having a dielectric layer including a group 17 element
JP2005072093A (ja) * 2003-08-20 2005-03-17 Oki Electric Ind Co Ltd 半導体装置
JP2009170511A (ja) * 2008-01-11 2009-07-30 Toshiba Corp 半導体素子及び半導体装置
JP5679143B2 (ja) * 2009-12-01 2015-03-04 ソニー株式会社 薄膜トランジスタならびに表示装置および電子機器
WO2013152031A1 (en) * 2012-04-04 2013-10-10 Kla-Tencor Corporation Protective fluorine-doped silicon oxide film for optical components

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01246850A (ja) * 1988-03-29 1989-10-02 Fujitsu Ltd 半導体基板及びその製法
JPH08153880A (ja) * 1994-09-29 1996-06-11 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5317069A (en) * 1976-07-30 1978-02-16 Fujitsu Ltd Semiconductor device and its production
US5191397A (en) * 1989-09-07 1993-03-02 Kabushiki Kaisha Toshiba SOI semiconductor device with a wiring electrode contacts a buried conductor and an impurity region
JPH05259418A (ja) * 1992-03-09 1993-10-08 Nippon Telegr & Teleph Corp <Ntt> 半導体基板とその製造方法
JP3048754B2 (ja) * 1992-06-25 2000-06-05 日本電気株式会社 半導体基板
KR0143873B1 (ko) * 1993-02-19 1998-08-17 순페이 야마자끼 절연막 및 반도체장치 및 반도체 장치 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01246850A (ja) * 1988-03-29 1989-10-02 Fujitsu Ltd 半導体基板及びその製法
JPH08153880A (ja) * 1994-09-29 1996-06-11 Toshiba Corp 半導体装置及びその製造方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100366965B1 (ko) * 1999-07-13 2003-01-09 인터내셔널 비지네스 머신즈 코포레이션 소스-드레인 확산에 대해 자기 정렬된, 게이트를 통한 절연체 상 실리콘 상보형 모스 바디 콘택트
KR100344598B1 (ko) * 2000-01-05 2002-07-20 미쓰비시덴키 가부시키가이샤 반도체 장치
KR100672932B1 (ko) * 2000-12-26 2007-01-23 삼성전자주식회사 실리콘 온 인슐레이터 트랜지스터 및 그 제조방법
JP2003007719A (ja) * 2001-06-21 2003-01-10 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよびそれを用いた表示装置
JP4942343B2 (ja) * 2002-12-20 2012-05-30 ソワテク シリコン板にキャビティーを形成する方法
JP2006511975A (ja) * 2002-12-20 2006-04-06 エス　オー　イ　テク　シリコン　オン　インシュレータ　テクノロジース シリコン板にキャビティーを形成する方法
JP2006086528A (ja) * 2004-09-13 2006-03-30 Samsung Electronics Co Ltd 炭素ナノチューブチャンネルを含む半導体装置のトランジスタ及びその製造方法
JP4559839B2 (ja) * 2004-12-13 2010-10-13 トヨタ自動車株式会社 半導体装置の製造方法
JP2006173204A (ja) * 2004-12-13 2006-06-29 Toyota Motor Corp 半導体装置の製造方法
JP2009521127A (ja) * 2005-12-22 2009-05-28 エヌエックスピー ビー ヴィ 半導体デバイスの製造法
KR101447936B1 (ko) * 2007-04-25 2014-10-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP2008294407A (ja) * 2007-04-25 2008-12-04 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US8664078B2 (en) 2007-04-27 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device on cavities
JP2008294408A (ja) * 2007-04-27 2008-12-04 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
KR101478525B1 (ko) * 2007-04-27 2015-01-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP2012033713A (ja) * 2010-07-30 2012-02-16 Kyocera Corp 空洞半導体基板、ならびに空洞半導体基板および半導体素子の製造方法
JP2013258258A (ja) * 2012-06-12 2013-12-26 Takehide Shirato 半導体装置及びその製造方法
WO2014041822A1 (ja) * 2012-09-14 2014-03-20 独立行政法人産業技術総合研究所 半導体基板及び半導体素子
JP2021193721A (ja) * 2020-06-09 2021-12-23 信越半導体株式会社 Ｓｏｉ基板及びｓｏｉ基板の製造方法

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