JPH1126721A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1126721A JPH1126721A JP9175826A JP17582697A JPH1126721A JP H1126721 A JPH1126721 A JP H1126721A JP 9175826 A JP9175826 A JP 9175826A JP 17582697 A JP17582697 A JP 17582697A JP H1126721 A JPH1126721 A JP H1126721A
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Abstract
(57)【要約】
【課題】 COB構造のメモリセルであり、キャパシタ
形成領域以外の領域の領域のビット線上の層間絶縁膜の
膜厚を十分に確保し、さらにストレージノード形成時の
写真製版工程の簡略化とキャパシタ容量の均一化を図る
ことが可能な半導体装置を得る。 【解決手段】 ストレージノードを層間絶縁膜上に形成
する際、この層間絶縁膜としてノンドープシリコン酸化
膜を形成し、さらに表面にノンドープに対して選択比の
高いBPSG膜を成膜する。BPSG膜上にエッチング
マスク形成後、異方性エッチングを行ってストレーノー
ドコンタクトに相当する開口部を形成し、さらに無水気
相HF処理でBPSG膜に対し等方性エッチングを行
い、ストレージノードを作り込む開口部を形成する。開
口部に導電物質を埋設してストレージノードを形成後、
BPSG膜を無水気相HF処理により除去する。
形成領域以外の領域の領域のビット線上の層間絶縁膜の
膜厚を十分に確保し、さらにストレージノード形成時の
写真製版工程の簡略化とキャパシタ容量の均一化を図る
ことが可能な半導体装置を得る。 【解決手段】 ストレージノードを層間絶縁膜上に形成
する際、この層間絶縁膜としてノンドープシリコン酸化
膜を形成し、さらに表面にノンドープに対して選択比の
高いBPSG膜を成膜する。BPSG膜上にエッチング
マスク形成後、異方性エッチングを行ってストレーノー
ドコンタクトに相当する開口部を形成し、さらに無水気
相HF処理でBPSG膜に対し等方性エッチングを行
い、ストレージノードを作り込む開口部を形成する。開
口部に導電物質を埋設してストレージノードを形成後、
BPSG膜を無水気相HF処理により除去する。
Description
【0001】
【発明の属する技術分野】この発明は、半導体装置、特
にDRAM(Dynamic Random Access Memory)のメモリ
セルを構成するキャパシタ(Capacitor)の構造及びそ
の製造方法、キャパシタと他の配線との絶縁性を確保す
るメモリセル構造に関し、またその製造方法に関するも
のである。
にDRAM(Dynamic Random Access Memory)のメモリ
セルを構成するキャパシタ(Capacitor)の構造及びそ
の製造方法、キャパシタと他の配線との絶縁性を確保す
るメモリセル構造に関し、またその製造方法に関するも
のである。
【0002】
【従来の技術】図26はDRAMのメモリセルを構成す
るキャパシタの製造過程の断面図を示すものであり、図
において符号101は半導体基板、102はMOSトラ
ンジスタの構成要素であり、半導体基板101の表面に
形成された不純物領域であるソース/ドレイン領域、1
03は二つのソース/ドレイン領域102に挟まれたチ
ャネル領域、104はチャネル領域103上に積層され
たゲート絶縁膜、105はゲート絶縁膜104上に形成
されたゲート電極、106はゲート電極105の上部及
び側面を覆う絶縁膜、107は半導体基板101の全面
に積層されたシリコン酸化膜からなる層間絶縁膜を示し
ている。
るキャパシタの製造過程の断面図を示すものであり、図
において符号101は半導体基板、102はMOSトラ
ンジスタの構成要素であり、半導体基板101の表面に
形成された不純物領域であるソース/ドレイン領域、1
03は二つのソース/ドレイン領域102に挟まれたチ
ャネル領域、104はチャネル領域103上に積層され
たゲート絶縁膜、105はゲート絶縁膜104上に形成
されたゲート電極、106はゲート電極105の上部及
び側面を覆う絶縁膜、107は半導体基板101の全面
に積層されたシリコン酸化膜からなる層間絶縁膜を示し
ている。
【0003】また108は層間絶縁膜107の表面から
一方のソース/ドレイン領域102の表面に達する状態
に形成されたビット線コンタクト、109はビット線コ
ンタクト108と電気的接続状態にあり、層間絶縁膜1
07の表面に広がりを持つビット線、110はビット線
109の表面を含む層間絶縁膜107の表面上に積層さ
れたシリコン酸化膜からなる層間絶縁膜、112aは他
方のソース/ドレイン領域102に接し、層間絶縁膜1
07及び110の内部に形成された導電物質からなるス
トレージノードコンタクト、114aはストレージノー
ドコンタクト112a上部に接し、層間絶縁膜110の
表面に形成された厚膜型のストレージノード、114b
はストレージノード114aの表面に積層された誘電体
膜、114cは誘電体膜114b上に積層されたセルプ
レートであり、誘電体膜114bを介してストレージノ
ード114aとセルプレート114cが対向した領域は
キャパシタを構成している。この図26に示すようなビ
ット線109よりもキャパシタが上部に形成された構造
をCOB(Capacitor Over Bitline)構造という。CO
B構造のメモリセルにおいては、誘電体膜114b及び
その表面に積層されるセルプレート114cはメモリセ
ル領域においてほぼ全面に一続きの膜となるように成膜
される。
一方のソース/ドレイン領域102の表面に達する状態
に形成されたビット線コンタクト、109はビット線コ
ンタクト108と電気的接続状態にあり、層間絶縁膜1
07の表面に広がりを持つビット線、110はビット線
109の表面を含む層間絶縁膜107の表面上に積層さ
れたシリコン酸化膜からなる層間絶縁膜、112aは他
方のソース/ドレイン領域102に接し、層間絶縁膜1
07及び110の内部に形成された導電物質からなるス
トレージノードコンタクト、114aはストレージノー
ドコンタクト112a上部に接し、層間絶縁膜110の
表面に形成された厚膜型のストレージノード、114b
はストレージノード114aの表面に積層された誘電体
膜、114cは誘電体膜114b上に積層されたセルプ
レートであり、誘電体膜114bを介してストレージノ
ード114aとセルプレート114cが対向した領域は
キャパシタを構成している。この図26に示すようなビ
ット線109よりもキャパシタが上部に形成された構造
をCOB(Capacitor Over Bitline)構造という。CO
B構造のメモリセルにおいては、誘電体膜114b及び
その表面に積層されるセルプレート114cはメモリセ
ル領域においてほぼ全面に一続きの膜となるように成膜
される。
【0004】図26に示した半導体装置の製造過程を図
27を用いて説明する。図27に付した符号のうち、1
11は層間絶縁膜110上に積層され、ビット線109
が接続されていない側のソース/ドレイン領域102の
上部に開口パターンを有するレジストパターン、112
はレジストパターン111をエッチングマスクとし、層
間絶縁膜110、107に対して異方性エッチングする
ことで得られるコンタクトホールをそれぞれ示してい
る。
27を用いて説明する。図27に付した符号のうち、1
11は層間絶縁膜110上に積層され、ビット線109
が接続されていない側のソース/ドレイン領域102の
上部に開口パターンを有するレジストパターン、112
はレジストパターン111をエッチングマスクとし、層
間絶縁膜110、107に対して異方性エッチングする
ことで得られるコンタクトホールをそれぞれ示してい
る。
【0005】まず図27(a)に示すように、半導体基
板上にMOSトランジスタを形成後、ビット線109を
形成し、さらに層間絶縁膜110を積層後、レジストパ
ターン111をエッチングマスクとして異方性エッチン
グを行ってコンタクトホール112を開口する。その
後、図27(b)に示すように、レジストパターン11
1を除去し、コンタクトホール112の内部及び層間絶
縁膜110の全面に導電物質であるドープトポリシリコ
ン膜を積層し、これによってコンタクトホール112の
内部に埋設されたストレージノードコンタクト112a
を得る。ドープトポリシリコン膜上にストレージノード
114aに相当する形状のレジストパターン113を形
成し、これをエッチングマスクとしてドープトポリシリ
コンに対して異方性エッチングを行うことでストレージ
ノード114aを得る。
板上にMOSトランジスタを形成後、ビット線109を
形成し、さらに層間絶縁膜110を積層後、レジストパ
ターン111をエッチングマスクとして異方性エッチン
グを行ってコンタクトホール112を開口する。その
後、図27(b)に示すように、レジストパターン11
1を除去し、コンタクトホール112の内部及び層間絶
縁膜110の全面に導電物質であるドープトポリシリコ
ン膜を積層し、これによってコンタクトホール112の
内部に埋設されたストレージノードコンタクト112a
を得る。ドープトポリシリコン膜上にストレージノード
114aに相当する形状のレジストパターン113を形
成し、これをエッチングマスクとしてドープトポリシリ
コンに対して異方性エッチングを行うことでストレージ
ノード114aを得る。
【0006】その後、レジストパターン113を除去
し、キャパシタの誘電体膜114bとなる導電物質を積
層し、さらにこの誘電体膜の表面にセルプレート114
cを積層することで対向電極を形成することができ、図
26に示すメモリセル構造を得ることができる。なお、
ストレージノード114aの水平方向の形状は、形成す
るレジストパターン113の形状に依存しており、例え
ば長方形の形状のレジストパターン113をエッチング
マスクとしてパターニングを行った場合は図28の平面
図に示すようなストレージノード114aが形成されて
いた。レジストパターン111と113との重ね合わせ
のズレがなければ、ストレージノードコンタクト112
aはストレージノード114aの中心に位置した状態と
なる。
し、キャパシタの誘電体膜114bとなる導電物質を積
層し、さらにこの誘電体膜の表面にセルプレート114
cを積層することで対向電極を形成することができ、図
26に示すメモリセル構造を得ることができる。なお、
ストレージノード114aの水平方向の形状は、形成す
るレジストパターン113の形状に依存しており、例え
ば長方形の形状のレジストパターン113をエッチング
マスクとしてパターニングを行った場合は図28の平面
図に示すようなストレージノード114aが形成されて
いた。レジストパターン111と113との重ね合わせ
のズレがなければ、ストレージノードコンタクト112
aはストレージノード114aの中心に位置した状態と
なる。
【0007】この従来の技術によるストレージノード1
14aの形成において、ストレージノードコンタクト1
12aを埋設するコンタクトホール112の形成のため
にレジストパターン111を形成する必要があり、さら
にストレージノード114aのパターニングのためにレ
ジストパターン113を形成する必要もある。従ってス
トレージノード114aとストレージノードコンタクト
112aを得るのに2度の写真製版工程を行っていた。
14aの形成において、ストレージノードコンタクト1
12aを埋設するコンタクトホール112の形成のため
にレジストパターン111を形成する必要があり、さら
にストレージノード114aのパターニングのためにレ
ジストパターン113を形成する必要もある。従ってス
トレージノード114aとストレージノードコンタクト
112aを得るのに2度の写真製版工程を行っていた。
【0008】さらに、同一のチップ上に形成される周辺
回路部とメモリセル部の境界部には大きな段差があり、
この段差部分においてはストレージノード114a形成
のための異方性エッチングの際に、ドープトポリシリコ
ンの残査が生じやすくなっている。メモリセル領域の境
界部にドープトポリシリコンの残査が生じると配線間シ
ョートの原因となるため、これを抑制するために一般的
にストレージノード114aのパターニングの際にオー
バーエッチングを行うという方法が採られている。しか
しオーバーエッチングを行うと、ストレージノード11
4aの形成領域以外の領域において層間絶縁膜110の
膜減りが生じ、ビット線109が露出しやすくなり、後
工程で形成するキャパシタのセルプレートとビット線1
09とのショートや、セルプレートとビット線109と
が距離的に近づくために互いに電気的影響を及ぼし合
い、良好な電気特性の半導体装置は得られなかった。
回路部とメモリセル部の境界部には大きな段差があり、
この段差部分においてはストレージノード114a形成
のための異方性エッチングの際に、ドープトポリシリコ
ンの残査が生じやすくなっている。メモリセル領域の境
界部にドープトポリシリコンの残査が生じると配線間シ
ョートの原因となるため、これを抑制するために一般的
にストレージノード114aのパターニングの際にオー
バーエッチングを行うという方法が採られている。しか
しオーバーエッチングを行うと、ストレージノード11
4aの形成領域以外の領域において層間絶縁膜110の
膜減りが生じ、ビット線109が露出しやすくなり、後
工程で形成するキャパシタのセルプレートとビット線1
09とのショートや、セルプレートとビット線109と
が距離的に近づくために互いに電気的影響を及ぼし合
い、良好な電気特性の半導体装置は得られなかった。
【0009】オーバーエッチングによる層間絶縁膜11
0の膜減りは、ストレージノード114aの膜厚が50
00Åであり、ポリシリコン膜厚に換算してその50%
(2500Å)程度のオーバーエッチングを行う場合で
あれば、ストレージノード114aとなるドープトポリ
シリコンと層間絶縁膜110(TEOSをソースガスと
してなるシリコン酸化膜)との異方性ドライエッチング
時の選択比は10対1程度の大きさであることから、2
50Å程度の大きさになる。
0の膜減りは、ストレージノード114aの膜厚が50
00Åであり、ポリシリコン膜厚に換算してその50%
(2500Å)程度のオーバーエッチングを行う場合で
あれば、ストレージノード114aとなるドープトポリ
シリコンと層間絶縁膜110(TEOSをソースガスと
してなるシリコン酸化膜)との異方性ドライエッチング
時の選択比は10対1程度の大きさであることから、2
50Å程度の大きさになる。
【0010】また、他の従来の技術として特開平4−2
11120号公報に記載されたビット線コンタクトの形
成の際に、半導体基板表面に積層された不純物を含まな
いシリコン酸化膜と不純物を含むシリコン酸化膜との多
層構造からなる層間絶縁膜の表面にコンタクトホールに
相当する開口部を有したエッチングマスクを形成し、ま
ずSF6ガスを用いて層間絶縁膜に対して等方性エッチ
ングを行い、次に異方性エッチングを行うことでコンタ
クトホールを形成する例が示されている。
11120号公報に記載されたビット線コンタクトの形
成の際に、半導体基板表面に積層された不純物を含まな
いシリコン酸化膜と不純物を含むシリコン酸化膜との多
層構造からなる層間絶縁膜の表面にコンタクトホールに
相当する開口部を有したエッチングマスクを形成し、ま
ずSF6ガスを用いて層間絶縁膜に対して等方性エッチ
ングを行い、次に異方性エッチングを行うことでコンタ
クトホールを形成する例が示されている。
【0011】この特開平4−211120号公報の技術
では、SF6ガスを用いたエッチングにおいて、不純物
を含まないシリコン酸化膜と不純物を含むシリコン酸化
膜とのエッチング選択比を利用して不純物を含むシリコ
ン酸化膜をより多くエッチングすることで、半導体基板
表面からの遠い位置において開口径が大きくなるコンタ
クトホールを得ることが可能となり、このコンタクトホ
ールの側壁に沿うビット線を形成する際のステップカバ
レッジを改善することができることが示されている。こ
こで、SF6ガスを用いたエッチングでの不純物を含む
シリコン酸化膜と不純物を含まないシリコン酸化膜のエ
ッチング選択比は5〜6程度の大きさである。
では、SF6ガスを用いたエッチングにおいて、不純物
を含まないシリコン酸化膜と不純物を含むシリコン酸化
膜とのエッチング選択比を利用して不純物を含むシリコ
ン酸化膜をより多くエッチングすることで、半導体基板
表面からの遠い位置において開口径が大きくなるコンタ
クトホールを得ることが可能となり、このコンタクトホ
ールの側壁に沿うビット線を形成する際のステップカバ
レッジを改善することができることが示されている。こ
こで、SF6ガスを用いたエッチングでの不純物を含む
シリコン酸化膜と不純物を含まないシリコン酸化膜のエ
ッチング選択比は5〜6程度の大きさである。
【0012】
【発明が解決しようとする課題】この発明は、ストレー
ジノード形成時における層間絶縁膜の膜減りを抑制でき
るCOB構造の半導体装置及びその製造方法、またキャ
パシタの容量を均一に揃えることが可能である半導体装
置及びその製造方法を得ること、さらにストレージノー
ド形成のための写真製版工程を簡略化し、写真製版にお
ける解像能力劣化の影響を抑制するCOB構造の半導体
装置及びその製造方法を得ることを目的とする。
ジノード形成時における層間絶縁膜の膜減りを抑制でき
るCOB構造の半導体装置及びその製造方法、またキャ
パシタの容量を均一に揃えることが可能である半導体装
置及びその製造方法を得ること、さらにストレージノー
ド形成のための写真製版工程を簡略化し、写真製版にお
ける解像能力劣化の影響を抑制するCOB構造の半導体
装置及びその製造方法を得ることを目的とする。
【0013】
【課題を解決するための手段】この発明の請求項1によ
る半導体装置は、一主面にMOSトランジスタが形成さ
れた半導体基板、上記半導体基板上に積層された層間絶
縁膜、上記MOSトランジスタを構成する第一の不純物
領域に接し上記層間絶縁膜内に形成されたビット線、上
記層間絶縁膜内に上記層間絶縁膜の表面から上記MOS
トランジスタを構成する第二の不純物領域に接する状態
に形成されたストレージノードコンタクト、上記ストレ
ージノードコンタクト上部に接し、上記層間絶縁膜上に
形成されたストレージノード、少なくとも上記ストレー
ジノードコンタクトの表面に積層された誘電体膜、上記
誘電体膜上に積層されたセルプレートを含み、上記セル
プレートは上記ストレージノードの底面よりも高い位置
に形成されるものである。
る半導体装置は、一主面にMOSトランジスタが形成さ
れた半導体基板、上記半導体基板上に積層された層間絶
縁膜、上記MOSトランジスタを構成する第一の不純物
領域に接し上記層間絶縁膜内に形成されたビット線、上
記層間絶縁膜内に上記層間絶縁膜の表面から上記MOS
トランジスタを構成する第二の不純物領域に接する状態
に形成されたストレージノードコンタクト、上記ストレ
ージノードコンタクト上部に接し、上記層間絶縁膜上に
形成されたストレージノード、少なくとも上記ストレー
ジノードコンタクトの表面に積層された誘電体膜、上記
誘電体膜上に積層されたセルプレートを含み、上記セル
プレートは上記ストレージノードの底面よりも高い位置
に形成されるものである。
【0014】また、この発明の請求項2による半導体装
置は、半導体基板の表面に形成された不純物領域、上記
半導体基板の表面に積層された層間絶縁膜、上記層間絶
縁膜内に上記層間絶縁膜の表面から上記不純物領域に接
する状態に形成されたストレージノードコンタクト、上
記ストレージノードコンタクトに接し上記層間絶縁膜の
表面に形成されたストレージノード、少なくとも上記ス
トレージノードの表面に積層された誘電体膜、上記誘電
体膜の表面に積層されたセルプレートを含み、上記スト
レージノードは上記層間絶縁膜上に積層したBPSG膜
若しくはPSG膜に対して無水気相HF処理によって等
方性エッチングを行って開口し、この開口部内に選択的
に導電物質を埋設することで得、上記BPSG膜若しく
は上記PSG膜は無水気相HF処理によって除去するも
のである。
置は、半導体基板の表面に形成された不純物領域、上記
半導体基板の表面に積層された層間絶縁膜、上記層間絶
縁膜内に上記層間絶縁膜の表面から上記不純物領域に接
する状態に形成されたストレージノードコンタクト、上
記ストレージノードコンタクトに接し上記層間絶縁膜の
表面に形成されたストレージノード、少なくとも上記ス
トレージノードの表面に積層された誘電体膜、上記誘電
体膜の表面に積層されたセルプレートを含み、上記スト
レージノードは上記層間絶縁膜上に積層したBPSG膜
若しくはPSG膜に対して無水気相HF処理によって等
方性エッチングを行って開口し、この開口部内に選択的
に導電物質を埋設することで得、上記BPSG膜若しく
は上記PSG膜は無水気相HF処理によって除去するも
のである。
【0015】さらに、この発明の請求項3による半導体
装置は、請求項1、2のいずれか一項に記載の構成に加
え、さらにストレージノードは厚膜型、若しくは円筒
型、若しくは上記円筒型に加え上記円筒型上部の開口端
に接し水平方向に広がりを持つ形状とするものである。
装置は、請求項1、2のいずれか一項に記載の構成に加
え、さらにストレージノードは厚膜型、若しくは円筒
型、若しくは上記円筒型に加え上記円筒型上部の開口端
に接し水平方向に広がりを持つ形状とするものである。
【0016】また、この発明の請求項4による半導体装
置の製造方法は、半導体基板の一主面に第一、第二の不
純物領域を含むMOSトランジスタを形成する工程、上
記半導体基板上に層間絶縁膜を積層する工程、上記層間
絶縁膜内に上記第一の不純物領域に接するビット線を形
成する工程、上記層間絶縁膜内に上記層間絶縁膜の表面
から上記第二の不純物領域に接する状態にストレージノ
ードコンタクトを形成する工程、上記ストレージノード
コンタクトの上部に接する状態に上記層間絶縁膜上にス
トレージノードを形成する工程、少なくとも上記ストレ
ージノードの表面に誘電体膜を積層する工程、上記誘電
体膜の表面にセルプレートを積層する工程を含み、上記
セルプレートは上記ストレージノードの底面よりも高い
位置に形成されるものである。
置の製造方法は、半導体基板の一主面に第一、第二の不
純物領域を含むMOSトランジスタを形成する工程、上
記半導体基板上に層間絶縁膜を積層する工程、上記層間
絶縁膜内に上記第一の不純物領域に接するビット線を形
成する工程、上記層間絶縁膜内に上記層間絶縁膜の表面
から上記第二の不純物領域に接する状態にストレージノ
ードコンタクトを形成する工程、上記ストレージノード
コンタクトの上部に接する状態に上記層間絶縁膜上にス
トレージノードを形成する工程、少なくとも上記ストレ
ージノードの表面に誘電体膜を積層する工程、上記誘電
体膜の表面にセルプレートを積層する工程を含み、上記
セルプレートは上記ストレージノードの底面よりも高い
位置に形成されるものである。
【0017】さらに、この発明の請求項5による半導体
装置の製造方法は、半導体基板の表面に不純物領域を形
成する工程、上記半導体基板上に層間絶縁膜となるシリ
コン酸化膜、BPSG膜若しくはPSG膜を順次積層す
る工程、上記BPSG膜若しくは上記PSG膜上にスト
レージノードコンタクトに相当する開口部を有するエッ
チングマスクを形成する工程、上記エッチングマスクを
用いて上記BPSG膜若しくは上記PSG膜、上記シリ
コン酸化膜に対し異方性エッチングし、上記シリコン酸
化膜内部に上記ストレージノードコンタクトを作りこむ
コンタクトホールを開口する工程、上記エッチングマス
クを用いて上記BPSG膜若しくは上記PSG膜に対し
等方性エッチングを行い上記ストレージノードを作り込
むストレージノード部を開口する工程、上記エッチング
マスクを除去する工程、上記コンタクトホール内及び上
記ストレージノード部内に導電物質を積層し、ストレー
ジノードコンタクト及びストレージノードを得る工程、
上記BPSG膜若しくは上記PSG膜を無水気相HF処
理によって除去し、上記ストレージノードの対向電極と
なる領域を露出させる工程、少なくとも上記ストレージ
ノードの表面に誘電体膜を積層する工程、上記誘電体膜
上にセルプレートを積層する工程を含むものである。
装置の製造方法は、半導体基板の表面に不純物領域を形
成する工程、上記半導体基板上に層間絶縁膜となるシリ
コン酸化膜、BPSG膜若しくはPSG膜を順次積層す
る工程、上記BPSG膜若しくは上記PSG膜上にスト
レージノードコンタクトに相当する開口部を有するエッ
チングマスクを形成する工程、上記エッチングマスクを
用いて上記BPSG膜若しくは上記PSG膜、上記シリ
コン酸化膜に対し異方性エッチングし、上記シリコン酸
化膜内部に上記ストレージノードコンタクトを作りこむ
コンタクトホールを開口する工程、上記エッチングマス
クを用いて上記BPSG膜若しくは上記PSG膜に対し
等方性エッチングを行い上記ストレージノードを作り込
むストレージノード部を開口する工程、上記エッチング
マスクを除去する工程、上記コンタクトホール内及び上
記ストレージノード部内に導電物質を積層し、ストレー
ジノードコンタクト及びストレージノードを得る工程、
上記BPSG膜若しくは上記PSG膜を無水気相HF処
理によって除去し、上記ストレージノードの対向電極と
なる領域を露出させる工程、少なくとも上記ストレージ
ノードの表面に誘電体膜を積層する工程、上記誘電体膜
上にセルプレートを積層する工程を含むものである。
【0018】また、この発明の請求項6による半導体装
置の製造方法は、請求項4、5のいずれか一項に対応す
る製造方法に加え、ストレージノードを厚膜型として形
成するものである。
置の製造方法は、請求項4、5のいずれか一項に対応す
る製造方法に加え、ストレージノードを厚膜型として形
成するものである。
【0019】さらに、この発明の請求項7による半導体
装置の製造方法は、請求項5の半導体装置の製造方法の
コンタクトホール内及びストレージノード部内に導電物
質を積層し、ストレージノードコンタクト及びストレー
ジノードを得る工程において、上記導電物質は、上記コ
ンタクトホール内に充填され、上記ストレージノード部
においては側壁及び底面に密着し、上部に開口端を有す
る円筒型となるように形成されるものである。
装置の製造方法は、請求項5の半導体装置の製造方法の
コンタクトホール内及びストレージノード部内に導電物
質を積層し、ストレージノードコンタクト及びストレー
ジノードを得る工程において、上記導電物質は、上記コ
ンタクトホール内に充填され、上記ストレージノード部
においては側壁及び底面に密着し、上部に開口端を有す
る円筒型となるように形成されるものである。
【0020】また、この発明の請求項8による半導体装
置の製造方法は、請求項4、7のいずれか一項に対応す
る製造方法に加え、ストレージノードを円筒型として形
成するものである。
置の製造方法は、請求項4、7のいずれか一項に対応す
る製造方法に加え、ストレージノードを円筒型として形
成するものである。
【0021】さらに、この発明の請求項9による半導体
装置の製造方法は、請求項5の半導体装置の製造方法の
コンタクトホール内及びストレージノード部内に導電物
質を積層し、ストレージノードコンタクト及びストレー
ジノードを得る工程において、上記導電物質は上記コン
タクトホール内に充填され、上記ストレージノード部内
においては側壁及び底面に密着し、上部に開口端を有す
る円筒型を構成し、上記開口端に接し層間絶縁膜上に水
平方向に広がった状態となるように積層されるものであ
る。
装置の製造方法は、請求項5の半導体装置の製造方法の
コンタクトホール内及びストレージノード部内に導電物
質を積層し、ストレージノードコンタクト及びストレー
ジノードを得る工程において、上記導電物質は上記コン
タクトホール内に充填され、上記ストレージノード部内
においては側壁及び底面に密着し、上部に開口端を有す
る円筒型を構成し、上記開口端に接し層間絶縁膜上に水
平方向に広がった状態となるように積層されるものであ
る。
【0022】また、この発明の請求項10による半導体
装置の製造方法は、請求項4、9のいずれか一項に対応
する製造方法に加え、ストレージノードの形状を、円筒
型に加え上記円筒型上部の開口端に接し水平方向に広が
りを持つ形状とするものである。
装置の製造方法は、請求項4、9のいずれか一項に対応
する製造方法に加え、ストレージノードの形状を、円筒
型に加え上記円筒型上部の開口端に接し水平方向に広が
りを持つ形状とするものである。
【0023】
実施の形態1.この発明の実施の形態1について説明す
る。図1は64MDRAMのメモリセルの断面図であ
り、図において1は半導体基板、2は半導体基板1の表
面にチャネル領域3を挟んだ状態に形成されたソース/
ドレイン領域、4はチャネル領域3上に形成されたゲー
ト絶縁膜、5はゲート絶縁膜4上に形成されたゲート電
極、6は少なくともゲート電極5の側断面に付着形成さ
れたサイドウォールを含む絶縁膜を示しており、これら
の構成によりMOSトランジスタを構成している。
る。図1は64MDRAMのメモリセルの断面図であ
り、図において1は半導体基板、2は半導体基板1の表
面にチャネル領域3を挟んだ状態に形成されたソース/
ドレイン領域、4はチャネル領域3上に形成されたゲー
ト絶縁膜、5はゲート絶縁膜4上に形成されたゲート電
極、6は少なくともゲート電極5の側断面に付着形成さ
れたサイドウォールを含む絶縁膜を示しており、これら
の構成によりMOSトランジスタを構成している。
【0024】また、7はMOSトランジスタの表面を含
む半導体基板1上に積層された層間絶縁膜、8は層間絶
縁膜7上に形成されるビット線9と一方のソース/ドレ
イン領域2を接続するために層間絶縁膜7の内部に形成
されたビット線コンタクト、10はビット線9上に積層
されたTEOS(Tetraethyl orthosilicate)をソース
ガスとして形成された層間絶縁膜、11は層間絶縁膜1
0の表面から他方のソース/ドレイン領域2にかけて層
間絶縁膜10、7の内部に埋設して形成されたストレー
ジノードコンタクト、12は層間絶縁膜10上にストレ
ージノードコンタクト10に接する状態に形成されたス
トレージノード、13はストレージノード12の表面を
含む層間絶縁膜10の表面に積層されたON膜からなる
誘電体膜、14は誘電体膜14の表面に積層されたセル
プレートを示しており、誘電体膜13と、この誘電体膜
13を介して対向するストレージノード12とセルプレ
ート14とでキャパシタを構成している。符号15はキ
ャパシタ上に積層された絶縁膜を示しており、この絶縁
膜15上には(図示しないが)さらに上層配線等が形成
されてた状態となっている。
む半導体基板1上に積層された層間絶縁膜、8は層間絶
縁膜7上に形成されるビット線9と一方のソース/ドレ
イン領域2を接続するために層間絶縁膜7の内部に形成
されたビット線コンタクト、10はビット線9上に積層
されたTEOS(Tetraethyl orthosilicate)をソース
ガスとして形成された層間絶縁膜、11は層間絶縁膜1
0の表面から他方のソース/ドレイン領域2にかけて層
間絶縁膜10、7の内部に埋設して形成されたストレー
ジノードコンタクト、12は層間絶縁膜10上にストレ
ージノードコンタクト10に接する状態に形成されたス
トレージノード、13はストレージノード12の表面を
含む層間絶縁膜10の表面に積層されたON膜からなる
誘電体膜、14は誘電体膜14の表面に積層されたセル
プレートを示しており、誘電体膜13と、この誘電体膜
13を介して対向するストレージノード12とセルプレ
ート14とでキャパシタを構成している。符号15はキ
ャパシタ上に積層された絶縁膜を示しており、この絶縁
膜15上には(図示しないが)さらに上層配線等が形成
されてた状態となっている。
【0025】次に、図1の半導体装置の製造方法につい
て説明する。まず図2に示すように、半導体基板1の表
面にゲート絶縁膜4及びゲート電極をパターニングし、
ソース/ドレイン領域2を形成する。次にゲート電極5
を絶縁膜6で覆い、シリコン酸化膜等で層間絶縁膜7を
形成する。この層間絶縁膜7の表面から一方のソース/
ドレイン領域2の上面にかけて開口部を形成し、この開
口部内に導電物質を埋設することでビット線コンタクト
8を形成し、さらにビット線コンタクト8を構成する導
電物質の成膜時に同時に層間絶縁膜7上に成膜された導
電物質、若しくは別のタイミングで成膜された導電物質
に対してパターニングを行い、ビット線コンタクト8の
上部に接するビット線9を形成する。このビット線9は
多層構造としても良い。
て説明する。まず図2に示すように、半導体基板1の表
面にゲート絶縁膜4及びゲート電極をパターニングし、
ソース/ドレイン領域2を形成する。次にゲート電極5
を絶縁膜6で覆い、シリコン酸化膜等で層間絶縁膜7を
形成する。この層間絶縁膜7の表面から一方のソース/
ドレイン領域2の上面にかけて開口部を形成し、この開
口部内に導電物質を埋設することでビット線コンタクト
8を形成し、さらにビット線コンタクト8を構成する導
電物質の成膜時に同時に層間絶縁膜7上に成膜された導
電物質、若しくは別のタイミングで成膜された導電物質
に対してパターニングを行い、ビット線コンタクト8の
上部に接するビット線9を形成する。このビット線9は
多層構造としても良い。
【0026】次に、図3に示すように、被処理基板(製
造過程にある半導体装置を被処理基板と称する。)の表
面にTEOSをソースガスとしてなるシリコン酸化膜か
らなる層間絶縁膜10を500Å程度の膜厚となるよう
に積層し、さらにTEOSをソースガスとし、不純物を
含有するBPSG膜を5000Å程度の膜厚となるよう
積層する。なお、層間絶縁膜7、及びBPSG膜16の
膜厚は、半導体装置の高さ方向の寸法の制約、コンタク
トホール18開口条件の制約、コンタクトホール18内
への導電物質の埋設における制約が無ければ、さらに厚
く形成することも可能である。その後、被処理基板上の
他のソース/ドレイン領域2の上部にストレージノード
コンタクト11に相当する開口径2500Å程度の開口
パターンを持つレジストパターン17を写真製版によっ
て形成する。
造過程にある半導体装置を被処理基板と称する。)の表
面にTEOSをソースガスとしてなるシリコン酸化膜か
らなる層間絶縁膜10を500Å程度の膜厚となるよう
に積層し、さらにTEOSをソースガスとし、不純物を
含有するBPSG膜を5000Å程度の膜厚となるよう
積層する。なお、層間絶縁膜7、及びBPSG膜16の
膜厚は、半導体装置の高さ方向の寸法の制約、コンタク
トホール18開口条件の制約、コンタクトホール18内
への導電物質の埋設における制約が無ければ、さらに厚
く形成することも可能である。その後、被処理基板上の
他のソース/ドレイン領域2の上部にストレージノード
コンタクト11に相当する開口径2500Å程度の開口
パターンを持つレジストパターン17を写真製版によっ
て形成する。
【0027】次に、図4に示すように、レジストパター
ン17をエッチングマスクとしてBPSG膜16、層間
絶縁膜10、層間絶縁膜7に対し順次異方性ドライエッ
チングを施し、コンタクトホール18を形成する。この
コンタクトホール18の層間絶縁膜7、10の内部に相
当する部分はストレージノードコンタクト11を埋設す
る領域となる。また、コンタクトホール18の側壁から
ゲート電極5までの距離は1000Å程度の距離を保つ
ようにし、コンタクトホール18内に形成されるストレ
ージノードコンタクト11とゲート電極5とが互いに電
気的影響を及ぼさない状態とする。
ン17をエッチングマスクとしてBPSG膜16、層間
絶縁膜10、層間絶縁膜7に対し順次異方性ドライエッ
チングを施し、コンタクトホール18を形成する。この
コンタクトホール18の層間絶縁膜7、10の内部に相
当する部分はストレージノードコンタクト11を埋設す
る領域となる。また、コンタクトホール18の側壁から
ゲート電極5までの距離は1000Å程度の距離を保つ
ようにし、コンタクトホール18内に形成されるストレ
ージノードコンタクト11とゲート電極5とが互いに電
気的影響を及ぼさない状態とする。
【0028】その後、図5に示すように、レジストパタ
ーン17を残した状態で、処理温度は室温、圧力は常圧
若しくは減圧の条件下において無水気相HF処理を行い
BPSG膜16に対し等方性エッチングを行い、ストレ
ージノード12を形成するための開口部であるストレー
ジノード部18aを自己整合的に形成する。このストレ
ージノード部18aはの水平方向の形状は円形若しくは
略円形であり、その寸法は径が6500Å程度の大きさ
である。
ーン17を残した状態で、処理温度は室温、圧力は常圧
若しくは減圧の条件下において無水気相HF処理を行い
BPSG膜16に対し等方性エッチングを行い、ストレ
ージノード12を形成するための開口部であるストレー
ジノード部18aを自己整合的に形成する。このストレ
ージノード部18aはの水平方向の形状は円形若しくは
略円形であり、その寸法は径が6500Å程度の大きさ
である。
【0029】この無水気相HF処理を行った際、BPS
GとTEOSをソースガスとするシリコン酸化膜との選
択比は1:300〜400程度の大きさが確保されてい
る。従ってストレージノード部18aの底面部に位置す
る層間絶縁膜10に対するサイドエッチングはほとんど
なく、被エッチング膜であるBPSG膜16のみをエッ
チングすることが可能である。またこの処理によって半
導体基板1はダメージを受けず、またコンタクトホール
18の側壁に対するエッチング量はごく微少であり問題
とならない。
GとTEOSをソースガスとするシリコン酸化膜との選
択比は1:300〜400程度の大きさが確保されてい
る。従ってストレージノード部18aの底面部に位置す
る層間絶縁膜10に対するサイドエッチングはほとんど
なく、被エッチング膜であるBPSG膜16のみをエッ
チングすることが可能である。またこの処理によって半
導体基板1はダメージを受けず、またコンタクトホール
18の側壁に対するエッチング量はごく微少であり問題
とならない。
【0030】次に、図6に示すように、レジストパター
ン17を除去し、ドープトポリシリコン膜19を積層し
てコンタクトホール18内及びストレージノード部18
a内にこれを充填し、ストレージノードコンタクト11
及びストレージノード12を得る。
ン17を除去し、ドープトポリシリコン膜19を積層し
てコンタクトホール18内及びストレージノード部18
a内にこれを充填し、ストレージノードコンタクト11
及びストレージノード12を得る。
【0031】その後、図7に示すように、被処理基板に
対して全面エッチバックを行い、BPSG膜16の表面
よりも上層にあるドープトポリシリコン膜19を除去す
る。
対して全面エッチバックを行い、BPSG膜16の表面
よりも上層にあるドープトポリシリコン膜19を除去す
る。
【0032】次に、図8に示すように、BPSG膜16
を無水気相HF処理によって除去する。この場合におい
ても、BPSG膜16は下層の層間絶縁膜10の300
〜400倍程度の速度でエッチングされるため、層間絶
縁膜10がオーバーエッチングはなされず、ストレージ
ノード12の側面に沿って層間絶縁膜10が掘り下げら
れることはなく、層間絶縁膜10の膜厚を十分に保つこ
とが可能である。
を無水気相HF処理によって除去する。この場合におい
ても、BPSG膜16は下層の層間絶縁膜10の300
〜400倍程度の速度でエッチングされるため、層間絶
縁膜10がオーバーエッチングはなされず、ストレージ
ノード12の側面に沿って層間絶縁膜10が掘り下げら
れることはなく、層間絶縁膜10の膜厚を十分に保つこ
とが可能である。
【0033】従来のようにメモリセル領域全面に積層さ
れたドープトポリシリコンに対して異方性エッチングを
行い、ストレージノードとなる部分のみを残す場合は、
被処理基板の段差によるエッチング残査を完全に除去す
るためのオーバーエッチング工程は必須であったが、こ
の発明のように、ストレージノード12をストレージノ
ード部18a内に選択的に導電物質を埋設することで得
る場合、オーバーエッチング工程は不必要であり、段差
部分に絶縁膜であるBPSG膜16がエッチング残査と
して残っても配線間ショートの原因とはならない。その
後、誘電体膜13、セルプレート14を成膜し、さらに
絶縁膜15等を形成することで図1に示すような構造の
半導体装置を得ることが可能である。
れたドープトポリシリコンに対して異方性エッチングを
行い、ストレージノードとなる部分のみを残す場合は、
被処理基板の段差によるエッチング残査を完全に除去す
るためのオーバーエッチング工程は必須であったが、こ
の発明のように、ストレージノード12をストレージノ
ード部18a内に選択的に導電物質を埋設することで得
る場合、オーバーエッチング工程は不必要であり、段差
部分に絶縁膜であるBPSG膜16がエッチング残査と
して残っても配線間ショートの原因とはならない。その
後、誘電体膜13、セルプレート14を成膜し、さらに
絶縁膜15等を形成することで図1に示すような構造の
半導体装置を得ることが可能である。
【0034】このように形成された半導体装置は、スト
レージノード12の形成工程においてレジストパターン
17を用いて異方性ドライエッチング、無水気相HF処
理による等方性エッチングを行い、コンタクトホール1
8及びストレージノード部18aを形成できることから
写真製版を1度しか行わなくても良い。従ってストレー
ジノードコンタクト11とストレージノード12のと重
ね合わせ工程を省略でき、また重ね合わせのズレは全く
なくなる。
レージノード12の形成工程においてレジストパターン
17を用いて異方性ドライエッチング、無水気相HF処
理による等方性エッチングを行い、コンタクトホール1
8及びストレージノード部18aを形成できることから
写真製版を1度しか行わなくても良い。従ってストレー
ジノードコンタクト11とストレージノード12のと重
ね合わせ工程を省略でき、また重ね合わせのズレは全く
なくなる。
【0035】半導体記憶装置の一つであるDRAMで
は、そのチップ内は大きく分けてメモリセル部と周辺回
路部が形成されており、メモリセル部が高集積化されて
高さ方向に寸法が大きくなっているのに対して周辺回路
部はメモリセル部よりも集積度が疎であり、全体的に高
さ方向の寸法も小さく、両者の境界部においては段差が
形成された状態となっている。
は、そのチップ内は大きく分けてメモリセル部と周辺回
路部が形成されており、メモリセル部が高集積化されて
高さ方向に寸法が大きくなっているのに対して周辺回路
部はメモリセル部よりも集積度が疎であり、全体的に高
さ方向の寸法も小さく、両者の境界部においては段差が
形成された状態となっている。
【0036】この段差近傍においては、フォーカスマー
ジンが小さく写真製版の精度が悪化することと、一般的
にメモリセルの端部は繰り返しパターンの端部ともなっ
ている部分であり、この繰り返しパターン端部において
は光の解像能力が劣化することが否めない点から抜きパ
ターンが丸みを帯びるなど正確なパターニングを行うこ
とは困難であった。例えば従来の技術に示した方法を用
い、ストレージノード12のパターニングの際、写真製
版によってレジストパターンを形成し、これをエッチン
グマスクとして異方性ドライエッチングを行い、ドープ
トポリシリコンをパターニングしたのでは、写真製版精
度の影響を大きく受け、周辺回路部との境界部分である
メモリセル領域では、他のキャパシタとの容量差が大き
くなっていた。
ジンが小さく写真製版の精度が悪化することと、一般的
にメモリセルの端部は繰り返しパターンの端部ともなっ
ている部分であり、この繰り返しパターン端部において
は光の解像能力が劣化することが否めない点から抜きパ
ターンが丸みを帯びるなど正確なパターニングを行うこ
とは困難であった。例えば従来の技術に示した方法を用
い、ストレージノード12のパターニングの際、写真製
版によってレジストパターンを形成し、これをエッチン
グマスクとして異方性ドライエッチングを行い、ドープ
トポリシリコンをパターニングしたのでは、写真製版精
度の影響を大きく受け、周辺回路部との境界部分である
メモリセル領域では、他のキャパシタとの容量差が大き
くなっていた。
【0037】しかし、この実施の形態1に示したストレ
ージノード12の形成方法を用いることで、ストレージ
ノード12の寸法は等方性エッチングによってBPSG
膜16内開口するストレージノード部18aの寸法に大
きく寄与するものとなり、従来の場合よりも、写真製版
精度の誤差の影響を低減することが可能となる。従っ
て、周辺回路部との境界部近傍のメモリセル部において
も、メモリセル中心部のキャパシタ容量により近い容量
のキャパシタを得ることが可能であり、キャパシタ容量
の均一化が可能となる。
ージノード12の形成方法を用いることで、ストレージ
ノード12の寸法は等方性エッチングによってBPSG
膜16内開口するストレージノード部18aの寸法に大
きく寄与するものとなり、従来の場合よりも、写真製版
精度の誤差の影響を低減することが可能となる。従っ
て、周辺回路部との境界部近傍のメモリセル部において
も、メモリセル中心部のキャパシタ容量により近い容量
のキャパシタを得ることが可能であり、キャパシタ容量
の均一化が可能となる。
【0038】さらに、無水気相HF処理によるエッチン
グによるパターニングを行うことで、BPSG膜と不純
物を含まないシリコン酸化膜との選択比を十分に大きく
できるため、層間絶縁膜10のオーバーエッチングはほ
とんどない。さらに誘電体膜13を100Å程度の膜厚
として形成することからも、ビット線9とその上部のセ
ルプレート14との距離を十分に保った状態とすること
が可能である。従ってビット線9の露出の恐れがなく、
またビット線9上の層間絶縁膜10の膜減りによる他の
配線との電気的影響も抑制することができ、メモリセル
の電気特性をさらに向上させることが可能である。
グによるパターニングを行うことで、BPSG膜と不純
物を含まないシリコン酸化膜との選択比を十分に大きく
できるため、層間絶縁膜10のオーバーエッチングはほ
とんどない。さらに誘電体膜13を100Å程度の膜厚
として形成することからも、ビット線9とその上部のセ
ルプレート14との距離を十分に保った状態とすること
が可能である。従ってビット線9の露出の恐れがなく、
またビット線9上の層間絶縁膜10の膜減りによる他の
配線との電気的影響も抑制することができ、メモリセル
の電気特性をさらに向上させることが可能である。
【0039】別の表現をすれば、キャパシタがビット線
9よりも高い位置に形成されるCOB構造の半導体装置
において、ストレージノード12の底面の高さよりもセ
ルプレート14の底面を高い位置に形成した状態とする
ことでキャパシタ形成領域以外の領域において層間絶縁
膜10の膜厚を十分に確保することが可能となると言え
る。
9よりも高い位置に形成されるCOB構造の半導体装置
において、ストレージノード12の底面の高さよりもセ
ルプレート14の底面を高い位置に形成した状態とする
ことでキャパシタ形成領域以外の領域において層間絶縁
膜10の膜厚を十分に確保することが可能となると言え
る。
【0040】上記の説明においては、レジストパターン
17を用いてストレージノードコンタクト12形成のた
めの異方性ドライエッチングとストレージノード13形
成のための等方性エッチングとを行う例を示したが、層
間絶縁膜16の表面に反射防止膜としてSiN膜やポリ
シリコン膜等を形成している場合は、コンタクトホール
18を開口後、レジストパターン17を除去した状態で
BPSG膜16に対して無水気相HF処理を行っても同
様にストレージノード部18aを形成することが可能で
ある。
17を用いてストレージノードコンタクト12形成のた
めの異方性ドライエッチングとストレージノード13形
成のための等方性エッチングとを行う例を示したが、層
間絶縁膜16の表面に反射防止膜としてSiN膜やポリ
シリコン膜等を形成している場合は、コンタクトホール
18を開口後、レジストパターン17を除去した状態で
BPSG膜16に対して無水気相HF処理を行っても同
様にストレージノード部18aを形成することが可能で
ある。
【0041】なお、BPSG膜16はTEOSをソース
ガスとし、不純物B及びPを含むシリコン酸化膜に限ら
ず、シランガスをソースガスとして形成するBPSG膜
でも良く、また不純物としてPのみを含むPSG膜であ
っても良く、膜表面の吸湿性の相違による選択比が十分
に確保できる絶縁膜をBPSG膜16に代えて用いるこ
とが可能である。さらに、層間絶縁膜10はTEOSを
ソースガスとして形成するシリコン酸化膜に限らず、熱
酸化膜であっても良く、BPSG膜16及びこれに相当
する絶縁膜に対して十分な選択比を確保することが可能
な物質により構成されていれば良い。
ガスとし、不純物B及びPを含むシリコン酸化膜に限ら
ず、シランガスをソースガスとして形成するBPSG膜
でも良く、また不純物としてPのみを含むPSG膜であ
っても良く、膜表面の吸湿性の相違による選択比が十分
に確保できる絶縁膜をBPSG膜16に代えて用いるこ
とが可能である。さらに、層間絶縁膜10はTEOSを
ソースガスとして形成するシリコン酸化膜に限らず、熱
酸化膜であっても良く、BPSG膜16及びこれに相当
する絶縁膜に対して十分な選択比を確保することが可能
な物質により構成されていれば良い。
【0042】また、一例として64MDRAMのメモリ
セル構造においてとりうる寸法を示しているが、この発
明は異なるビット数の半導体装置にも用いることが可能
であることは言うまでもない。
セル構造においてとりうる寸法を示しているが、この発
明は異なるビット数の半導体装置にも用いることが可能
であることは言うまでもない。
【0043】実施の形態2.次に、実施の形態2につい
て説明する。実施の形態1においては形成したストレー
ジノードは一般的に厚膜型と呼ばれる形状であったが、
この実施の形態2では円筒型のストレージノードを有す
る半導体装置について示す。図9は実施の形態2による
半導体装置の断面図であり、図において符号20は内部
に凹部を有する円筒型のストレージノードを示してい
る。その他、既に説明のために用いた符号と同一符号は
同一、若しくは相当部分を示している。
て説明する。実施の形態1においては形成したストレー
ジノードは一般的に厚膜型と呼ばれる形状であったが、
この実施の形態2では円筒型のストレージノードを有す
る半導体装置について示す。図9は実施の形態2による
半導体装置の断面図であり、図において符号20は内部
に凹部を有する円筒型のストレージノードを示してい
る。その他、既に説明のために用いた符号と同一符号は
同一、若しくは相当部分を示している。
【0044】図9の半導体装置の製造方法について説明
する。まず、実施の形態1の図2〜図5に示した製造方
法に従って、コンタクトホール18及びストレージノー
ド部18aを開口する。その後、レジストパターン17
を除去し、図10に示すように、CVD法によってドー
プトポリシリコン膜20aをコンタクトホール18の内
部が完全に埋設される程度の厚さとなるように全面に積
層する。ドープトポリシリコン膜20aをコンタクトホ
ール18内部に充填することでストレージノードコンタ
クト11を形成し、さらにストレージノード部18aの
側壁及び底面に密着して円筒型のストレージノード20
を構成する。
する。まず、実施の形態1の図2〜図5に示した製造方
法に従って、コンタクトホール18及びストレージノー
ド部18aを開口する。その後、レジストパターン17
を除去し、図10に示すように、CVD法によってドー
プトポリシリコン膜20aをコンタクトホール18の内
部が完全に埋設される程度の厚さとなるように全面に積
層する。ドープトポリシリコン膜20aをコンタクトホ
ール18内部に充填することでストレージノードコンタ
クト11を形成し、さらにストレージノード部18aの
側壁及び底面に密着して円筒型のストレージノード20
を構成する。
【0045】次に、図11に示すように、レジスト膜2
1を被処理基板上に回転塗布してストレージノード20
の円筒内部に埋め込み、さらに全面をドライエッチング
することで、円筒内部以外のレジスト膜21以外のレジ
スト膜を除去する。その後、図12に示すように、BP
SG膜16上のドープトポリシリコン膜20aに対して
全面エッチバックを行ってこれを除去し、ストレージノ
ード20として必要な部分のみを残した状態とする。
1を被処理基板上に回転塗布してストレージノード20
の円筒内部に埋め込み、さらに全面をドライエッチング
することで、円筒内部以外のレジスト膜21以外のレジ
スト膜を除去する。その後、図12に示すように、BP
SG膜16上のドープトポリシリコン膜20aに対して
全面エッチバックを行ってこれを除去し、ストレージノ
ード20として必要な部分のみを残した状態とする。
【0046】次に、図13に示すように、レジスト膜2
1をウェットエッチングによって除去し、さらにBPS
G膜16を無水気相HF処理によって除去する。その
後、被処理基板の表面にON膜からなる誘電体膜13、
ドープトポリシリコンからなるセルプレート14を順次
積層することでキャパシタを得る。その後さらに上層の
配線等を形成することで図9に示す半導体装置を得るこ
とができる。
1をウェットエッチングによって除去し、さらにBPS
G膜16を無水気相HF処理によって除去する。その
後、被処理基板の表面にON膜からなる誘電体膜13、
ドープトポリシリコンからなるセルプレート14を順次
積層することでキャパシタを得る。その後さらに上層の
配線等を形成することで図9に示す半導体装置を得るこ
とができる。
【0047】このように形成した半導体装置では、スト
レージノード20を円筒型に形成し、キャパシタの対向
電極の面積を増大させているため、より大容量のキャパ
シタを得ることが可能である。
レージノード20を円筒型に形成し、キャパシタの対向
電極の面積を増大させているため、より大容量のキャパ
シタを得ることが可能である。
【0048】さらに実施の形態1の場合と同様に、スト
レージノード20及びストレージノードコンタクト11
の形成のための写真製版工程を1度しか行わないため製
造工程の簡略化が可能な上、重ね合わせの必要がなく、
また等方性エッチングによってストレージノード部18
aの開口寸法を決めるためメモリセル内において各キャ
パシタの容量をより均一化できるという効果がある。
レージノード20及びストレージノードコンタクト11
の形成のための写真製版工程を1度しか行わないため製
造工程の簡略化が可能な上、重ね合わせの必要がなく、
また等方性エッチングによってストレージノード部18
aの開口寸法を決めるためメモリセル内において各キャ
パシタの容量をより均一化できるという効果がある。
【0049】また、製造工程の図12から図13にかけ
てBPSG膜16に対してエッチングを行う場合も、B
PSGと、TEOSをソースガスとするシリコン酸化膜
である層間絶縁膜10との選択比が十分に確保されてい
るため、層間絶縁膜10がオーバーエッチングされると
いうことが無く、層間絶縁膜10の膜減りを抑制するこ
とが可能である。なお、実施の形態1の場合と同様に、
BPSG膜16としてシランガスをソースガスとする不
純物を含有する絶縁膜、または不純物Pのみを含有する
PSG膜を用い、層間絶縁膜10として熱酸化膜からな
る絶縁膜を形成しても、無水気相HF処理時に十分な選
択比を確保することが可能であり、層間絶縁膜10に対
するオーバーエッチングのない、良好な形状の半導体装
置を得ることが可能となる。
てBPSG膜16に対してエッチングを行う場合も、B
PSGと、TEOSをソースガスとするシリコン酸化膜
である層間絶縁膜10との選択比が十分に確保されてい
るため、層間絶縁膜10がオーバーエッチングされると
いうことが無く、層間絶縁膜10の膜減りを抑制するこ
とが可能である。なお、実施の形態1の場合と同様に、
BPSG膜16としてシランガスをソースガスとする不
純物を含有する絶縁膜、または不純物Pのみを含有する
PSG膜を用い、層間絶縁膜10として熱酸化膜からな
る絶縁膜を形成しても、無水気相HF処理時に十分な選
択比を確保することが可能であり、層間絶縁膜10に対
するオーバーエッチングのない、良好な形状の半導体装
置を得ることが可能となる。
【0050】実施の形態3.次に、この発明の実施の形
態3について説明する。既に説明した実施の形態2はス
トレージノード20を円筒型としてキャパシタの大容量
化を図ったものであったが、この実施の形態3のストレ
ージノードの構造は、図14に示すように、実施の形態
2の円筒型のストレージノード20に相当する円筒部2
0bbに加え、円筒部20bbの開口端に接続した状態
の水平部20aaを有するストレージノード22が形成
され、さらにキャパシタの大容量化が可能であるという
点に特徴がある。なお、図14において、既に説明のた
めに用いた符号と同一符号は同一、若しくは相当部分を
示すものである。
態3について説明する。既に説明した実施の形態2はス
トレージノード20を円筒型としてキャパシタの大容量
化を図ったものであったが、この実施の形態3のストレ
ージノードの構造は、図14に示すように、実施の形態
2の円筒型のストレージノード20に相当する円筒部2
0bbに加え、円筒部20bbの開口端に接続した状態
の水平部20aaを有するストレージノード22が形成
され、さらにキャパシタの大容量化が可能であるという
点に特徴がある。なお、図14において、既に説明のた
めに用いた符号と同一符号は同一、若しくは相当部分を
示すものである。
【0051】図15(a)、(b)、(c)に既に説明
した実施の形態1、2と実施の形態3の半導体装置に用
いるストレージノードの形状を示す。図15(a)に示
す実施の形態1のストレージノード12は一般に厚膜型
と呼ばれる形状であり、図15(b)に示す実施の形態
2のストレージノード20は一般的に円筒型と呼ばれる
形状である。これに対して図15(c)に示す実施の形
態3のストレージノード22は円筒部20aaの上部の
開口端に接続された水平部20aaを有しており、円筒
(厚膜)に相当する部分の寸法が同じであればその表面
積は図15(a)、(b)に示すストレージノードより
も大きく、より大容量のキャパシタとなることが分か
る。
した実施の形態1、2と実施の形態3の半導体装置に用
いるストレージノードの形状を示す。図15(a)に示
す実施の形態1のストレージノード12は一般に厚膜型
と呼ばれる形状であり、図15(b)に示す実施の形態
2のストレージノード20は一般的に円筒型と呼ばれる
形状である。これに対して図15(c)に示す実施の形
態3のストレージノード22は円筒部20aaの上部の
開口端に接続された水平部20aaを有しており、円筒
(厚膜)に相当する部分の寸法が同じであればその表面
積は図15(a)、(b)に示すストレージノードより
も大きく、より大容量のキャパシタとなることが分か
る。
【0052】次に、図14の半導体装置の製造方法を説
明する。まず、実施の形態1の図2〜図5の製造方法に
従ってコンタクトホール18及びストレージノード部1
8aを開口し、次に実施の形態2の図10に示すように
ドープトポリシリコン膜20aを成膜する。
明する。まず、実施の形態1の図2〜図5の製造方法に
従ってコンタクトホール18及びストレージノード部1
8aを開口し、次に実施の形態2の図10に示すように
ドープトポリシリコン膜20aを成膜する。
【0053】その後、図16に示すように、ドープトポ
リシリコン膜20a上に写真製版によって円筒部20b
b及びその周囲を含む領域に相当するレジストパターン
23を形成する。なお符号20bbは図10のストレー
ジノード20に相当している。
リシリコン膜20a上に写真製版によって円筒部20b
b及びその周囲を含む領域に相当するレジストパターン
23を形成する。なお符号20bbは図10のストレー
ジノード20に相当している。
【0054】次に、図17に示すように、レジストパタ
ーン23をエッチングマスクとしてドープトポリシリコ
ン膜20aに対して異方性エッチングを行い、水平部2
0aaをパターニングし、水平部20aaと円筒部20
bbからなるストレージノード22を得、レジストパタ
ーン23をウェットエッチング等の方法によって除去
し、さらにBPSG膜16を無水気相HF処理によって
除去する。BPSG膜16の除去の無水気相HF処理で
は、その下層の層間絶縁膜10を構成するシリコン酸化
膜との選択比を十分に確保することができるため、層間
絶縁膜10に対してオーバーエッチングはなされない。
ーン23をエッチングマスクとしてドープトポリシリコ
ン膜20aに対して異方性エッチングを行い、水平部2
0aaをパターニングし、水平部20aaと円筒部20
bbからなるストレージノード22を得、レジストパタ
ーン23をウェットエッチング等の方法によって除去
し、さらにBPSG膜16を無水気相HF処理によって
除去する。BPSG膜16の除去の無水気相HF処理で
は、その下層の層間絶縁膜10を構成するシリコン酸化
膜との選択比を十分に確保することができるため、層間
絶縁膜10に対してオーバーエッチングはなされない。
【0055】その後、被処理基板の表面に誘電体膜1
3、セルプレート14を順次積層して形成し、さらに絶
縁膜15や他の上層配線等の形成を行うことで図14に
示すような半導体装置を得ることが可能である。
3、セルプレート14を順次積層して形成し、さらに絶
縁膜15や他の上層配線等の形成を行うことで図14に
示すような半導体装置を得ることが可能である。
【0056】この実施の形態3の半導体装置は、その製
造過程において層間絶縁膜10の膜減りを抑制すること
が可能であり、さらにストレージノード22の水平部2
0aaを形成したことで、よりキャパシタを大容量化す
ることができ、安定した電気特性の半導体装置を得るこ
とが可能である。
造過程において層間絶縁膜10の膜減りを抑制すること
が可能であり、さらにストレージノード22の水平部2
0aaを形成したことで、よりキャパシタを大容量化す
ることができ、安定した電気特性の半導体装置を得るこ
とが可能である。
【0057】さらに、この実施の形態3では、ストレー
ジノード22は水平部20aaと円筒部20bbから構
成されることを示したが、変形例として、図15(a)
に示す厚膜型のストレージノード12の表面に、実施の
形態3の水平部20aaに相当するドープトポリシリコ
ンパターンを組み合わせ、大容量化を図ることも可能で
ある。
ジノード22は水平部20aaと円筒部20bbから構
成されることを示したが、変形例として、図15(a)
に示す厚膜型のストレージノード12の表面に、実施の
形態3の水平部20aaに相当するドープトポリシリコ
ンパターンを組み合わせ、大容量化を図ることも可能で
ある。
【0058】なお、実施の形態3の半導体装置のストレ
ージノード22を構成する水平部20aaの水平方向の
形状は図15(c)に示した形状(長方形)に限らず、
円形、楕円形等、様々な形状とすることが可能であり、
寸法を変化させることでキャパシタ容量を調整すること
も可能である。また、実施の形態1の場合と同様に、B
PSG膜16としてシランガスをソースガスとする不純
物を含有する絶縁膜、または不純物Pのみを含有するP
SG膜を用い、層間絶縁膜10として熱酸化膜からなる
絶縁膜を形成しても、無水気相HF処理時に十分な選択
比を確保でき、層間絶縁膜10の膜厚を十分に確保する
ことが可能であり、良好な電気特性の半導体装置を得る
ことが可能である。
ージノード22を構成する水平部20aaの水平方向の
形状は図15(c)に示した形状(長方形)に限らず、
円形、楕円形等、様々な形状とすることが可能であり、
寸法を変化させることでキャパシタ容量を調整すること
も可能である。また、実施の形態1の場合と同様に、B
PSG膜16としてシランガスをソースガスとする不純
物を含有する絶縁膜、または不純物Pのみを含有するP
SG膜を用い、層間絶縁膜10として熱酸化膜からなる
絶縁膜を形成しても、無水気相HF処理時に十分な選択
比を確保でき、層間絶縁膜10の膜厚を十分に確保する
ことが可能であり、良好な電気特性の半導体装置を得る
ことが可能である。
【0059】実施の形態4.先述の実施の形態1〜3に
おいては、ストレージノードを作り込む開口部であるス
トレージノード部18aの形成を、無水気相HF処理に
よって、ストレージノードコンタクト形成のためのレジ
ストパターンをそのまま用いて等方性エッチングにより
行う例を示した。この実施の形態4では、ストレージノ
ードを形成する開口部であるストレージノード部の開口
を異方性エッチングによって得る例を示す。
おいては、ストレージノードを作り込む開口部であるス
トレージノード部18aの形成を、無水気相HF処理に
よって、ストレージノードコンタクト形成のためのレジ
ストパターンをそのまま用いて等方性エッチングにより
行う例を示した。この実施の形態4では、ストレージノ
ードを形成する開口部であるストレージノード部の開口
を異方性エッチングによって得る例を示す。
【0060】この実施の形態4の半導体装置は、最終的
には図1に示す構造と類似の構造となる。だたしストレ
ージノード部18aの開口の際にはストレージノードコ
ンタクト11を形成するためのレジストパターン17で
はなく、ストレージノード12に対応する開口パターン
を有するレジストパターンを写真製版によって形成する
ため、ストレージノード12の水平方向の形状は円形若
しくは略円形以外の形状とすることも可能である。
には図1に示す構造と類似の構造となる。だたしストレ
ージノード部18aの開口の際にはストレージノードコ
ンタクト11を形成するためのレジストパターン17で
はなく、ストレージノード12に対応する開口パターン
を有するレジストパターンを写真製版によって形成する
ため、ストレージノード12の水平方向の形状は円形若
しくは略円形以外の形状とすることも可能である。
【0061】次に、製造方法を説明する。まず、実施の
形態1の図2に示した工程までは同様に処理を行う。そ
の後、図18に示すように、層間絶縁膜10の表面にレ
ジストパターン17に相当する、ストレージノードコン
タクト11に相当する開口パターンを有するエッチング
マスクを形成し、異方性エッチングを行うことでコンタ
クトホール18を開口し、用いたエッチングマスクは除
去する。
形態1の図2に示した工程までは同様に処理を行う。そ
の後、図18に示すように、層間絶縁膜10の表面にレ
ジストパターン17に相当する、ストレージノードコン
タクト11に相当する開口パターンを有するエッチング
マスクを形成し、異方性エッチングを行うことでコンタ
クトホール18を開口し、用いたエッチングマスクは除
去する。
【0062】その後、図19に示すように、コンタクト
ホール18の内部に導電物質を埋設し、ストレージノー
ドコンタクト11を形成する。このストレージノート゛コ
ンタクト11の形成方法に特に制約はないが、例えばC
VD法によってドープトポリシリコンをコンタクトホー
ル18が完全に埋設する程度に積層し、その後、不溶に
積層された層間絶縁膜10上のドープトポリシリコンは
エッチバックを行うことで除去する方法がある。
ホール18の内部に導電物質を埋設し、ストレージノー
ドコンタクト11を形成する。このストレージノート゛コ
ンタクト11の形成方法に特に制約はないが、例えばC
VD法によってドープトポリシリコンをコンタクトホー
ル18が完全に埋設する程度に積層し、その後、不溶に
積層された層間絶縁膜10上のドープトポリシリコンは
エッチバックを行うことで除去する方法がある。
【0063】次に、図20に示すように、形成しようと
するストレージノード12の垂直方向の寸法に相当する
膜厚のBPSG膜16を積層する。このBPSG膜16
はPSG膜でも良い。その後、BPSG膜16の表面に
写真製版によってストレージノード12に相当する開口
パターンを有するレジストパターン17aを形成する。
するストレージノード12の垂直方向の寸法に相当する
膜厚のBPSG膜16を積層する。このBPSG膜16
はPSG膜でも良い。その後、BPSG膜16の表面に
写真製版によってストレージノード12に相当する開口
パターンを有するレジストパターン17aを形成する。
【0064】その後、図21に示すように、レジストパ
ターン17aをエッチングマスクとしてBPSG膜16
に対して異方性エッチングを行い、ストレージノード部
18aを開口する。その後は実施の形態1の図6〜図9
に示す工程と同様に処理することで、厚膜型のストレー
ジノード12を得ることが可能であり、さらに誘電体膜
13及びセルプレート14を成膜することでキャパシタ
を得ることができる。
ターン17aをエッチングマスクとしてBPSG膜16
に対して異方性エッチングを行い、ストレージノード部
18aを開口する。その後は実施の形態1の図6〜図9
に示す工程と同様に処理することで、厚膜型のストレー
ジノード12を得ることが可能であり、さらに誘電体膜
13及びセルプレート14を成膜することでキャパシタ
を得ることができる。
【0065】ストレージノード12の底面が図21に示
す層間絶縁膜10の表面に位置することと、キャパシタ
形成領域以外の領域において層間絶縁膜10上に誘電体
膜13が100Å程度の膜厚に積層され、さらにこの誘
電体膜13上にセルプレート14が積層されていること
から、セルプレート14はストレージノード12の底面
よりも高い位置に形成される状態となる。図21に示す
ストレージノード部18aの開口時に、BPSG膜16
と層間絶縁膜10との選択比が小さな場合は、ストレー
ジノード12の形成領域に相当する層間絶縁膜10の表
面がオーバーエッチングされ、半導体装置が完成した段
階では相対的にセルプレート14がストレージノード1
2の底面よりも一層高い位置に形成されることになる。
なおストレージノード12の形成領域に相当する層間絶
縁膜10に対するオーバーエッチングは、ストレージノ
ード12とその下層の配線であるゲート電極5(ワード
線)との距離が十分に確保できているため、配線間ショ
ート等の問題は生じない。
す層間絶縁膜10の表面に位置することと、キャパシタ
形成領域以外の領域において層間絶縁膜10上に誘電体
膜13が100Å程度の膜厚に積層され、さらにこの誘
電体膜13上にセルプレート14が積層されていること
から、セルプレート14はストレージノード12の底面
よりも高い位置に形成される状態となる。図21に示す
ストレージノード部18aの開口時に、BPSG膜16
と層間絶縁膜10との選択比が小さな場合は、ストレー
ジノード12の形成領域に相当する層間絶縁膜10の表
面がオーバーエッチングされ、半導体装置が完成した段
階では相対的にセルプレート14がストレージノード1
2の底面よりも一層高い位置に形成されることになる。
なおストレージノード12の形成領域に相当する層間絶
縁膜10に対するオーバーエッチングは、ストレージノ
ード12とその下層の配線であるゲート電極5(ワード
線)との距離が十分に確保できているため、配線間ショ
ート等の問題は生じない。
【0066】このように形成した半導体装置のストレー
ジノード12はストレージノードコンタクト11を埋め
込むコンタクトホール18の形成のためのレジストパタ
ーン(図示せず)と、ストレージノード部18aを形成
するためのレジストパターン17aをそれぞれ形成しな
くてはならない。しかし、ストレージノード部18a内
に導電物質を埋設することでストレージノード12を形
成し、ストレージノード12の形成に用いるBPSG膜
16は無水気相HF処理によって除去するため、その下
層のノンドープのシリコン酸化膜からなる層間絶縁膜1
0とは十分な選択比を確保できている。従ってビット線
9上の層間絶縁膜10に対してはオーバーエッチングが
なされずセルプレート14とビット線9とを確実に絶縁
する程度の層間絶縁膜10の膜厚を確保することができ
る。
ジノード12はストレージノードコンタクト11を埋め
込むコンタクトホール18の形成のためのレジストパタ
ーン(図示せず)と、ストレージノード部18aを形成
するためのレジストパターン17aをそれぞれ形成しな
くてはならない。しかし、ストレージノード部18a内
に導電物質を埋設することでストレージノード12を形
成し、ストレージノード12の形成に用いるBPSG膜
16は無水気相HF処理によって除去するため、その下
層のノンドープのシリコン酸化膜からなる層間絶縁膜1
0とは十分な選択比を確保できている。従ってビット線
9上の層間絶縁膜10に対してはオーバーエッチングが
なされずセルプレート14とビット線9とを確実に絶縁
する程度の層間絶縁膜10の膜厚を確保することができ
る。
【0067】なお、図21に示すようなストレージノー
ド部18aを形成した後、既に説明した実施の形態2に
示した図10〜13の製造方法に従って処理を進めるこ
とで、実施の形態2に相当する筒状のストレージノード
を得ることが可能である。ただしレジストパターン17
aのパターニングの段階で、開口パターンの形状を円筒
以外の形状とした場合においては得られるストレージノ
ードは円筒型ではなく、開口部の形状に依存した形状と
なる。また、同様に、図21に示すようにストレージノ
ード部18aを開口した後、既に説明した実施の形態3
に示した図16〜17の製造方法に従って処理を進める
ことで、実施の形態3に相当する筒状部(円筒部)に加
え水平部を有するストレージノードを得ることが可能で
あることは言うまでもない。
ド部18aを形成した後、既に説明した実施の形態2に
示した図10〜13の製造方法に従って処理を進めるこ
とで、実施の形態2に相当する筒状のストレージノード
を得ることが可能である。ただしレジストパターン17
aのパターニングの段階で、開口パターンの形状を円筒
以外の形状とした場合においては得られるストレージノ
ードは円筒型ではなく、開口部の形状に依存した形状と
なる。また、同様に、図21に示すようにストレージノ
ード部18aを開口した後、既に説明した実施の形態3
に示した図16〜17の製造方法に従って処理を進める
ことで、実施の形態3に相当する筒状部(円筒部)に加
え水平部を有するストレージノードを得ることが可能で
あることは言うまでもない。
【0068】実施の形態5.次に、実施の形態4におい
て示した半導体装置の製造方法とは異なる製造方法であ
って、ストレージノードを形成するためのストレージノ
ード部18aの開口を異方性エッチングによって行う例
を示す。まず、実施の形態1の図2に示す工程と同様の
処理を行い、次に図22に示すようにBPSG膜16
(若しくはPSG膜)を積層し、このBPSG膜16上
に写真製版によってストレージノード12に相当する開
口パターンを有するレジストパターン17aをパターニ
ングする。
て示した半導体装置の製造方法とは異なる製造方法であ
って、ストレージノードを形成するためのストレージノ
ード部18aの開口を異方性エッチングによって行う例
を示す。まず、実施の形態1の図2に示す工程と同様の
処理を行い、次に図22に示すようにBPSG膜16
(若しくはPSG膜)を積層し、このBPSG膜16上
に写真製版によってストレージノード12に相当する開
口パターンを有するレジストパターン17aをパターニ
ングする。
【0069】その後、図23に示すように、レジストパ
ターン17aをエッチングマスクとしてBPSG膜16
に対して異方性ドライエッチングを行いストレージノー
ド部18aを開口し、レジストパターン17aは除去す
る。次に、図24に示すように、写真製版によってスト
レージノードコンタクト11に相当する開口パターンを
有するレジストパターン17bをパターニングする。
ターン17aをエッチングマスクとしてBPSG膜16
に対して異方性ドライエッチングを行いストレージノー
ド部18aを開口し、レジストパターン17aは除去す
る。次に、図24に示すように、写真製版によってスト
レージノードコンタクト11に相当する開口パターンを
有するレジストパターン17bをパターニングする。
【0070】次に、図25に示すように、レジストパタ
ーン17bをエッチングマスクとして層間絶縁膜10及
び層間絶縁膜7に対して順次異方性エッチングを行い、
コンタクトホール18を開口する。その後、レジストパ
ターン17bを除去し、例えば実施の形態1の図6〜9
に示した製造工程に沿って処理を進めることで図1に示
す半導体装置に類似の半導体装置を得ることが可能であ
る。また、実施の形態2若しくは実施の形態3と同様の
形状のストレージノードも形成可能であることは言うま
でもない。
ーン17bをエッチングマスクとして層間絶縁膜10及
び層間絶縁膜7に対して順次異方性エッチングを行い、
コンタクトホール18を開口する。その後、レジストパ
ターン17bを除去し、例えば実施の形態1の図6〜9
に示した製造工程に沿って処理を進めることで図1に示
す半導体装置に類似の半導体装置を得ることが可能であ
る。また、実施の形態2若しくは実施の形態3と同様の
形状のストレージノードも形成可能であることは言うま
でもない。
【0071】この実施の形態5の半導体装置も、他の実
施の形態の半導体装置と同様に、COB構造をとってお
り、ストレージノード12の底面よりも高い位置にセル
プレート14が配置された状態となっている。この実施
の形態5の場合も、ストレージノード形成後のBPSG
膜16の除去時には無水気相HF処理を行い、下層の層
間絶縁膜10に対して高い選択比を持って処理するた
め、ビット線9上の層間絶縁膜10に対するオーバーエ
ッチングはほとんど無く、層間絶縁膜10の膜圧を十分
に確保することができ、ビット線9とセルプレート14
とを確実に絶縁し、良好な電気特性の半導体装置とする
ことが可能である。
施の形態の半導体装置と同様に、COB構造をとってお
り、ストレージノード12の底面よりも高い位置にセル
プレート14が配置された状態となっている。この実施
の形態5の場合も、ストレージノード形成後のBPSG
膜16の除去時には無水気相HF処理を行い、下層の層
間絶縁膜10に対して高い選択比を持って処理するた
め、ビット線9上の層間絶縁膜10に対するオーバーエ
ッチングはほとんど無く、層間絶縁膜10の膜圧を十分
に確保することができ、ビット線9とセルプレート14
とを確実に絶縁し、良好な電気特性の半導体装置とする
ことが可能である。
【0072】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。
れているので、以下に示すような効果を奏する。
【0073】まず、この発明の請求項1に対応する半導
体装置によれば、キャパシタのセルプレートをストレー
ジノードの底面よりも高い位置に形成することで、キャ
パシタ形成領域以外の領域において、ビット線上の層間
絶縁膜を十分な膜厚に保つことができ、ビット線とセル
プレートとが互いに電気的悪影響を及ぼさず、良好な電
気特性とすることが可能である。
体装置によれば、キャパシタのセルプレートをストレー
ジノードの底面よりも高い位置に形成することで、キャ
パシタ形成領域以外の領域において、ビット線上の層間
絶縁膜を十分な膜厚に保つことができ、ビット線とセル
プレートとが互いに電気的悪影響を及ぼさず、良好な電
気特性とすることが可能である。
【0074】さらに、この発明の請求項2に対応する半
導体装置によれば、ストレージノード形成時に、ノンド
ープの絶縁膜である層間絶縁膜とBPSG膜(若しくは
PSG膜)との選択比が十分に確保できることを利用
し、ストレージノードコンタクト形成のためのエッチン
グマスクを用いてBPSG膜に選択的に等方性エッチン
グを行い、このエッチングにより開口した領域に導電物
質を埋め込んでストレージノードを形成するため、キャ
パシタ形成領域以外の領域の層間絶縁膜の膜減りがな
く、ビット線上の層間絶縁膜を十分な膜厚に保つことが
でき、ビット線とセルプレートとが互いに電気的悪影響
を及ぼさず、良好な電気特性とすることが可能である。
さらに、ストレージノードコンタクト形成のためのコン
タクトホール開口に用いるエッチングマスクをストレー
ジノード形成時にも用いるため、写真製版工程を省略す
ることができ、またストレージノードの寸法は等方性エ
ッチングによって開口した寸法に依存するため、特にメ
モリセル部と周辺回路部との境界部近傍においては、異
方性エッチングによって寸法を決定する場合よりも写真
製版による誤差の影響を低減することが可能であり、得
られるキャパシタの容量をより均一化することが可能と
なる。
導体装置によれば、ストレージノード形成時に、ノンド
ープの絶縁膜である層間絶縁膜とBPSG膜(若しくは
PSG膜)との選択比が十分に確保できることを利用
し、ストレージノードコンタクト形成のためのエッチン
グマスクを用いてBPSG膜に選択的に等方性エッチン
グを行い、このエッチングにより開口した領域に導電物
質を埋め込んでストレージノードを形成するため、キャ
パシタ形成領域以外の領域の層間絶縁膜の膜減りがな
く、ビット線上の層間絶縁膜を十分な膜厚に保つことが
でき、ビット線とセルプレートとが互いに電気的悪影響
を及ぼさず、良好な電気特性とすることが可能である。
さらに、ストレージノードコンタクト形成のためのコン
タクトホール開口に用いるエッチングマスクをストレー
ジノード形成時にも用いるため、写真製版工程を省略す
ることができ、またストレージノードの寸法は等方性エ
ッチングによって開口した寸法に依存するため、特にメ
モリセル部と周辺回路部との境界部近傍においては、異
方性エッチングによって寸法を決定する場合よりも写真
製版による誤差の影響を低減することが可能であり、得
られるキャパシタの容量をより均一化することが可能と
なる。
【0075】また、この発明の請求項3に対応する半導
体装置によれば、ストレージノードを厚膜型、若しくは
円筒型、若しくは上記円筒型に加え上記円筒型上部の開
口端に接し水平方向に広がりを持つ形状のいずれかとす
ることができるため、請求項1若しくは請求項2のいず
れかの効果に加え、得ようとするキャパシタ容量及びス
トレージノードの形成寸法の条件に合う最適な型のスト
レージノードを選択して用いることが可能である。
体装置によれば、ストレージノードを厚膜型、若しくは
円筒型、若しくは上記円筒型に加え上記円筒型上部の開
口端に接し水平方向に広がりを持つ形状のいずれかとす
ることができるため、請求項1若しくは請求項2のいず
れかの効果に加え、得ようとするキャパシタ容量及びス
トレージノードの形成寸法の条件に合う最適な型のスト
レージノードを選択して用いることが可能である。
【0076】さらに、この発明の請求項4に対応する半
導体装置の製造方法によれば、キャパシタのセルプレー
トをストレージノードの底面よりも高い位置に形成した
半導体装置が得られ、この半導体装置のキャパシタ形成
領域以外の領域において、ビット線上の層間絶縁膜を十
分な膜厚に保つことができ、ビット線とセルプレートと
が互いに電気的悪影響を及ぼさず、良好な電気特性とす
ることが可能である。
導体装置の製造方法によれば、キャパシタのセルプレー
トをストレージノードの底面よりも高い位置に形成した
半導体装置が得られ、この半導体装置のキャパシタ形成
領域以外の領域において、ビット線上の層間絶縁膜を十
分な膜厚に保つことができ、ビット線とセルプレートと
が互いに電気的悪影響を及ぼさず、良好な電気特性とす
ることが可能である。
【0077】また、この発明の請求項5に対応する半導
体装置の製造方法によれば、ストレージノード形成時
に、ノンドープの絶縁膜である層間絶縁膜とBPSG膜
(若しくはPSG膜)との選択比が十分に確保できるこ
とを利用し、ストレージノードコンタクト形成のための
エッチングマスクを用いてBPSG膜に選択的に等方性
エッチングを行い、このエッチングにより開口した領域
に導電物質を埋め込んでストレージノードを形成するた
め、キャパシタ形成領域以外の領域の層間絶縁膜の膜減
りが全くなく、ビット線上の層間絶縁膜を十分な膜厚に
保つことができ、ビット線とセルプレートとが互いに電
気的悪影響を及ぼさず、良好な電気特性とすることが可
能である。さらに、ストレージノードコンタクト形成の
ためのコンタクトホール開口に用いるエッチングマスク
をストレージノード形成時にも用いるため、写真製版工
程を省略することができ、またストレージノードの寸法
は等方性エッチングによって開口した寸法に依存するた
め、特にメモリセル部と周辺回路部との境界部近傍にお
いては、異方性エッチングによって寸法を決定する場合
よりも写真製版による誤差の影響を低減することが可能
であり、得られるキャパシタの容量をより均一化するこ
とが可能となる。
体装置の製造方法によれば、ストレージノード形成時
に、ノンドープの絶縁膜である層間絶縁膜とBPSG膜
(若しくはPSG膜)との選択比が十分に確保できるこ
とを利用し、ストレージノードコンタクト形成のための
エッチングマスクを用いてBPSG膜に選択的に等方性
エッチングを行い、このエッチングにより開口した領域
に導電物質を埋め込んでストレージノードを形成するた
め、キャパシタ形成領域以外の領域の層間絶縁膜の膜減
りが全くなく、ビット線上の層間絶縁膜を十分な膜厚に
保つことができ、ビット線とセルプレートとが互いに電
気的悪影響を及ぼさず、良好な電気特性とすることが可
能である。さらに、ストレージノードコンタクト形成の
ためのコンタクトホール開口に用いるエッチングマスク
をストレージノード形成時にも用いるため、写真製版工
程を省略することができ、またストレージノードの寸法
は等方性エッチングによって開口した寸法に依存するた
め、特にメモリセル部と周辺回路部との境界部近傍にお
いては、異方性エッチングによって寸法を決定する場合
よりも写真製版による誤差の影響を低減することが可能
であり、得られるキャパシタの容量をより均一化するこ
とが可能となる。
【0078】さらに、この発明の請求項6に対応する半
導体装置の製造方法によれば、ストレージノードを厚膜
型として形成することでも請求項4若しくは請求項5に
対応する効果と同様の効果を得ることが可能である。
導体装置の製造方法によれば、ストレージノードを厚膜
型として形成することでも請求項4若しくは請求項5に
対応する効果と同様の効果を得ることが可能である。
【0079】また、この発明の請求項7に対応する半導
体装置の製造方法によれば、請求項5の効果に加え、ス
トレージノードを円筒型に形成でき、内部に凹部を形成
することで表面積の増大を図ることが可能であり、これ
によってより大容量のキャパシタを得ることが可能とな
る。
体装置の製造方法によれば、請求項5の効果に加え、ス
トレージノードを円筒型に形成でき、内部に凹部を形成
することで表面積の増大を図ることが可能であり、これ
によってより大容量のキャパシタを得ることが可能とな
る。
【0080】さらに、この発明の請求項8に対応する半
導体装置の製造方法によれば、ストレージノードを円筒
型として形成することでも請求項4若しくは請求項7と
同様の効果を得ることが可能である。
導体装置の製造方法によれば、ストレージノードを円筒
型として形成することでも請求項4若しくは請求項7と
同様の効果を得ることが可能である。
【0081】また、この発明の請求項9に対応する半導
体装置の製造方法によれば、請求項5の効果に加え、ス
トレージノードを円筒型に加え、上部開口端に水平方向
に広がる水平部を持つ形状とすることが可能であり、ス
トレージノードの構造を水平部を有する構造とすること
で円筒型のみの場合よりもよりキャパシタ容量を増大す
ることが可能となる。
体装置の製造方法によれば、請求項5の効果に加え、ス
トレージノードを円筒型に加え、上部開口端に水平方向
に広がる水平部を持つ形状とすることが可能であり、ス
トレージノードの構造を水平部を有する構造とすること
で円筒型のみの場合よりもよりキャパシタ容量を増大す
ることが可能となる。
【0082】さらに、この発明の請求項10に対応する
半導体装置の製造方法によれば、ストレージノードを円
筒型に加え、円筒型の上部開口端に水平方向に広がる水
平部を持つ形状とすることでも請求項4若しくは請求項
9と同様の効果を得ることが可能である。
半導体装置の製造方法によれば、ストレージノードを円
筒型に加え、円筒型の上部開口端に水平方向に広がる水
平部を持つ形状とすることでも請求項4若しくは請求項
9と同様の効果を得ることが可能である。
【図1】 この発明の実施の形態1を示す断面図であ
る。
る。
【図2】 この発明の実施の形態1の半導体装置の製造
方法を示す図である。
方法を示す図である。
【図3】 この発明の実施の形態1の半導体装置の製造
方法を示す図である。
方法を示す図である。
【図4】 この発明の実施の形態1の半導体装置の製造
方法を示す図である。
方法を示す図である。
【図5】 この発明の実施の形態1の半導体装置の製造
方法を示す図である。
方法を示す図である。
【図6】 この発明の実施の形態1の半導体装置の製造
方法を示す図である。
方法を示す図である。
【図7】 この発明の実施の形態1の半導体装置の製造
方法を示す図である。
方法を示す図である。
【図8】 この発明の実施の形態1の半導体装置の製造
方法を示す図である。
方法を示す図である。
【図9】 この発明の実施の形態2を示す断面図であ
る。
る。
【図10】 この発明の実施の形態2の半導体装置の製
造方法を示す図である。
造方法を示す図である。
【図11】 この発明の実施の形態2の半導体装置の製
造方法を示す図である。
造方法を示す図である。
【図12】 この発明の実施の形態2の半導体装置の製
造方法を示す図である。
造方法を示す図である。
【図13】 この発明の実施の形態2の半導体装置の製
造方法を示す図である。
造方法を示す図である。
【図14】 この発明の実施の形態3を示す断面図であ
る。
る。
【図15】 この発明の実施の形態3の説明に要する図
である。
である。
【図16】 この発明の実施の形態3の半導体装置の製
造方法を示す図である。
造方法を示す図である。
【図17】 この発明の実施の形態3の半導体装置の製
造方法を示す図である。
造方法を示す図である。
【図18】 この発明の実施の形態4の半導体装置の製
造方法を示す図である。
造方法を示す図である。
【図19】 この発明の実施の形態4の半導体装置の製
造方法を示す図である。
造方法を示す図である。
【図20】 この発明の実施の形態4の半導体装置の製
造方法を示す図である。
造方法を示す図である。
【図21】 この発明の実施の形態4の半導体装置の製
造方法を示す図である。
造方法を示す図である。
【図22】 この発明の実施の形態5の半導体装置の製
造方法を示す図である。
造方法を示す図である。
【図23】 この発明の実施の形態5の半導体装置の製
造方法を示す図である。
造方法を示す図である。
【図24】 この発明の実施の形態5の半導体装置の製
造方法を示す図である。
造方法を示す図である。
【図25】 この発明の実施の形態5の半導体装置の製
造方法を示す図である。
造方法を示す図である。
【図26】 従来の技術を示す図である。
【図27】 従来の技術による半導体装置の製造方法を
示す図である。
示す図である。
【図28】 従来の技術を示す図である。
1. 半導体基板 2.ソース/ドレイン領域 3.チャネル領域 4.ゲート絶縁膜 5.ゲート電極 6、15.絶縁膜 7、10.層間絶縁膜 8.ビット線コンタクト 9.ビット線 11.ストレージノードコンタクト 12、20、22.ストレージノード 13.誘電体膜 14.セルプレート 15.絶縁膜 16.BPSG膜 17、17a、17b、23.レジストパターン 18.コンタクトホール 18a.ストレージノード部 19、20a.ドープトポリシリコン膜 21.レジスト膜 22aa.水平部 22bb.円筒部
Claims (10)
- 【請求項1】 一主面にMOS(Metal Oxide Semicond
uctor)トランジスタが形成された半導体基板、上記半
導体基板上に積層された層間絶縁膜、上記MOSトラン
ジスタを構成する第一の不純物領域に接し上記層間絶縁
膜内に形成されたビット線、上記層間絶縁膜内に上記層
間絶縁膜の表面から上記MOSトランジスタを構成する
第二の不純物領域に接する状態に形成されたストレージ
ノードコンタクト、上記ストレージノードコンタクト上
部に接し、上記層間絶縁膜上に形成されたストレージノ
ード、少なくとも上記ストレージノードコンタクトの表
面に積層された誘電体膜、上記誘電体膜上に積層された
セルプレートを含み、上記セルプレートは上記ストレー
ジノードの底面よりも高い位置に形成されることを特徴
とする半導体装置。 - 【請求項2】 半導体基板の表面に形成された不純物領
域、上記半導体基板の表面に積層された層間絶縁膜、上
記層間絶縁膜内に上記層間絶縁膜の表面から上記不純物
領域に接する状態に形成されたストレージノードコンタ
クト、上記ストレージノードコンタクトに接し上記層間
絶縁膜の表面に形成されたストレージノード、少なくと
も上記ストレージノードの表面に積層された誘電体膜、
上記誘電体膜の表面に積層されたセルプレートを含み、
上記ストレージノードは上記層間絶縁膜上に積層したB
PSG(Boro-Phospho Silicate Glass)膜若しくはP
SG(Phospho-Silicate Glass)膜に対して無水気相H
F処理によって等方性エッチングを行って開口し、この
開口部内に選択的に導電物質を埋設することで得、上記
BPSG膜若しくは上記PSG膜は無水気相HF処理に
よって除去することを特徴とする半導体装置。 - 【請求項3】 ストレージノードは厚膜型、若しくは円
筒型、若しくは上記円筒型に加え上記円筒型上部の開口
端に接し水平方向に広がりを持つ形状であることを特徴
とする請求項1、2のいずれか一項記載の半導体装置。 - 【請求項4】 半導体基板の一主面に第一、第二の不純
物領域を含むMOSトランジスタを形成する工程、上記
半導体基板上に層間絶縁膜を積層する工程、上記層間絶
縁膜内に上記第一の不純物領域に接するビット線を形成
する工程、上記層間絶縁膜内に上記層間絶縁膜の表面か
ら上記第二の不純物領域に接する状態にストレージノー
ドコンタクトを形成する工程、上記ストレージノードコ
ンタクトの上部に接する状態に上記層間絶縁膜上にスト
レージノードを形成する工程、少なくとも上記ストレー
ジノードの表面に誘電体膜を積層する工程、上記誘電体
膜の表面にセルプレートを積層する工程を含み、上記セ
ルプレートは上記ストレージノードの底面よりも高い位
置に形成されることを特徴とする半導体装置の製造方
法。 - 【請求項5】 半導体基板の表面に不純物領域を形成す
る工程、上記半導体基板上に層間絶縁膜となるシリコン
酸化膜、BPSG膜若しくはPSG膜を順次積層する工
程、上記BPSG膜若しくは上記PSG膜上にストレー
ジノードコンタクトに相当する開口部を有するエッチン
グマスクを形成する工程、上記エッチングマスクを用い
て上記BPSG膜若しくは上記PSG膜、上記シリコン
酸化膜に対し異方性エッチングし、上記シリコン酸化膜
内部に上記ストレージノードコンタクトを作りこむコン
タクトホールを開口する工程、上記エッチングマスクを
用いて上記BPSG膜若しくは上記PSG膜に対し等方
性エッチングを行い上記ストレージノードを作り込むス
トレージノード部を開口する工程、上記エッチングマス
クを除去する工程、上記コンタクトホール内及び上記ス
トレージノード部内に導電物質を積層し、ストレージノ
ードコンタクト及びストレージノードを得る工程、上記
BPSG膜若しくは上記PSG膜を無水気相HF処理に
よって除去し、上記ストレージノードの対向電極となる
領域を露出させる工程、少なくとも上記ストレージノー
ドの表面に誘電体膜を積層する工程、上記誘電体膜上に
セルプレートを積層する工程を含むことを特徴とする半
導体装置の製造方法。 - 【請求項6】 ストレージノードは厚膜型であることを
特徴とする請求項4、5のいずれか一項記載の半導体装
置の製造方法。 - 【請求項7】 コンタクトホール内及びストレージノー
ド部内に導電物質を積層し、ストレージノードコンタク
ト及びストレージノードを得る工程において、上記導電
物質は、上記コンタクトホール内に充填され、上記スト
レージノード部においては側壁及び底面に密着し、上部
に開口端を有する円筒型となるように形成されることを
特徴とする請求項5記載の半導体装置の製造方法。 - 【請求項8】 ストレージノードは円筒型であることを
特徴とする請求項4、7のいずれか一項記載の半導体装
置の製造方法。 - 【請求項9】 コンタクトホール内及びストレージノー
ド部内に導電物質を積層し、ストレージノードコンタク
ト及びストレージノードを得る工程において、上記導電
物質は上記コンタクトホール内に充填され、上記ストレ
ージノード部内においては側壁及び底面に密着し、上部
に開口端を有する円筒型を構成し、上記開口端に接し層
間絶縁膜上に水平方向に広がった状態となるように積層
されることを特徴とする請求項5記載の半導体装置の製
造方法。 - 【請求項10】 ストレージノードは円筒型に加え上記
円筒型上部の開口端に接し水平方向に広がりを持つ形状
であることを特徴とする請求項4、9のいずれか一項記
載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9175826A JPH1126721A (ja) | 1997-07-01 | 1997-07-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9175826A JPH1126721A (ja) | 1997-07-01 | 1997-07-01 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1126721A true JPH1126721A (ja) | 1999-01-29 |
Family
ID=16002905
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9175826A Pending JPH1126721A (ja) | 1997-07-01 | 1997-07-01 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1126721A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20120322217A1 (en) * | 2011-06-20 | 2012-12-20 | Great Power Semiconductor Corp. | Fabrication method of trenched power semiconductor device with source trench |
JP2021170665A (ja) * | 2015-12-02 | 2021-10-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1997
- 1997-07-01 JP JP9175826A patent/JPH1126721A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20120322217A1 (en) * | 2011-06-20 | 2012-12-20 | Great Power Semiconductor Corp. | Fabrication method of trenched power semiconductor device with source trench |
US8846469B2 (en) * | 2011-06-20 | 2014-09-30 | Great Power Semiconductor Corp. | Fabrication method of trenched power semiconductor device with source trench |
JP2021170665A (ja) * | 2015-12-02 | 2021-10-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2022113786A (ja) * | 2015-12-02 | 2022-08-04 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US11710744B2 (en) | 2015-12-02 | 2023-07-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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