JPH1126721A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH1126721A
JPH1126721A JP9175826A JP17582697A JPH1126721A JP H1126721 A JPH1126721 A JP H1126721A JP 9175826 A JP9175826 A JP 9175826A JP 17582697 A JP17582697 A JP 17582697A JP H1126721 A JPH1126721 A JP H1126721A
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film
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interlayer insulating
insulating film
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JP9175826A
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English (en)
Inventor
Yoshitaka Fujiishi
義隆 藤石
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】 【課題】 ＣＯＢ構造のメモリセルであり、キャパシタ
形成領域以外の領域の領域のビット線上の層間絶縁膜の
膜厚を十分に確保し、さらにストレージノード形成時の
写真製版工程の簡略化とキャパシタ容量の均一化を図る
ことが可能な半導体装置を得る。 【解決手段】 ストレージノードを層間絶縁膜上に形成
する際、この層間絶縁膜としてノンドープシリコン酸化
膜を形成し、さらに表面にノンドープに対して選択比の
高いＢＰＳＧ膜を成膜する。ＢＰＳＧ膜上にエッチング
マスク形成後、異方性エッチングを行ってストレーノー
ドコンタクトに相当する開口部を形成し、さらに無水気
相ＨＦ処理でＢＰＳＧ膜に対し等方性エッチングを行
い、ストレージノードを作り込む開口部を形成する。開
口部に導電物質を埋設してストレージノードを形成後、
ＢＰＳＧ膜を無水気相ＨＦ処理により除去する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置、特
にＤＲＡＭ（Dynamic Random Access Memory）のメモリ
セルを構成するキャパシタ（Capacitor）の構造及びそ
の製造方法、キャパシタと他の配線との絶縁性を確保す
るメモリセル構造に関し、またその製造方法に関するも
のである。
【０００２】
【従来の技術】図２６はＤＲＡＭのメモリセルを構成す
るキャパシタの製造過程の断面図を示すものであり、図
において符号１０１は半導体基板、１０２はＭＯＳトラ
ンジスタの構成要素であり、半導体基板１０１の表面に
形成された不純物領域であるソース／ドレイン領域、１
０３は二つのソース／ドレイン領域１０２に挟まれたチ
ャネル領域、１０４はチャネル領域１０３上に積層され
たゲート絶縁膜、１０５はゲート絶縁膜１０４上に形成
されたゲート電極、１０６はゲート電極１０５の上部及
び側面を覆う絶縁膜、１０７は半導体基板１０１の全面
に積層されたシリコン酸化膜からなる層間絶縁膜を示し
ている。
【０００３】また１０８は層間絶縁膜１０７の表面から
一方のソース／ドレイン領域１０２の表面に達する状態
に形成されたビット線コンタクト、１０９はビット線コ
ンタクト１０８と電気的接続状態にあり、層間絶縁膜１
０７の表面に広がりを持つビット線、１１０はビット線
１０９の表面を含む層間絶縁膜１０７の表面上に積層さ
れたシリコン酸化膜からなる層間絶縁膜、１１２ａは他
方のソース／ドレイン領域１０２に接し、層間絶縁膜１
０７及び１１０の内部に形成された導電物質からなるス
トレージノードコンタクト、１１４ａはストレージノー
ドコンタクト１１２ａ上部に接し、層間絶縁膜１１０の
表面に形成された厚膜型のストレージノード、１１４ｂ
はストレージノード１１４ａの表面に積層された誘電体
膜、１１４ｃは誘電体膜１１４ｂ上に積層されたセルプ
レートであり、誘電体膜１１４ｂを介してストレージノ
ード１１４ａとセルプレート１１４ｃが対向した領域は
キャパシタを構成している。この図２６に示すようなビ
ット線１０９よりもキャパシタが上部に形成された構造
をＣＯＢ（Capacitor Over Bitline）構造という。ＣＯ
Ｂ構造のメモリセルにおいては、誘電体膜１１４ｂ及び
その表面に積層されるセルプレート１１４ｃはメモリセ
ル領域においてほぼ全面に一続きの膜となるように成膜
される。
【０００４】図２６に示した半導体装置の製造過程を図
２７を用いて説明する。図２７に付した符号のうち、１
１１は層間絶縁膜１１０上に積層され、ビット線１０９
が接続されていない側のソース／ドレイン領域１０２の
上部に開口パターンを有するレジストパターン、１１２
はレジストパターン１１１をエッチングマスクとし、層
間絶縁膜１１０、１０７に対して異方性エッチングする
ことで得られるコンタクトホールをそれぞれ示してい
る。
【０００５】まず図２７（ａ）に示すように、半導体基
板上にＭＯＳトランジスタを形成後、ビット線１０９を
形成し、さらに層間絶縁膜１１０を積層後、レジストパ
ターン１１１をエッチングマスクとして異方性エッチン
グを行ってコンタクトホール１１２を開口する。その
後、図２７（ｂ）に示すように、レジストパターン１１
１を除去し、コンタクトホール１１２の内部及び層間絶
縁膜１１０の全面に導電物質であるドープトポリシリコ
ン膜を積層し、これによってコンタクトホール１１２の
内部に埋設されたストレージノードコンタクト１１２ａ
を得る。ドープトポリシリコン膜上にストレージノード
１１４ａに相当する形状のレジストパターン１１３を形
成し、これをエッチングマスクとしてドープトポリシリ
コンに対して異方性エッチングを行うことでストレージ
ノード１１４ａを得る。
【０００６】その後、レジストパターン１１３を除去
し、キャパシタの誘電体膜１１４ｂとなる導電物質を積
層し、さらにこの誘電体膜の表面にセルプレート１１４
ｃを積層することで対向電極を形成することができ、図
２６に示すメモリセル構造を得ることができる。なお、
ストレージノード１１４ａの水平方向の形状は、形成す
るレジストパターン１１３の形状に依存しており、例え
ば長方形の形状のレジストパターン１１３をエッチング
マスクとしてパターニングを行った場合は図２８の平面
図に示すようなストレージノード１１４ａが形成されて
いた。レジストパターン１１１と１１３との重ね合わせ
のズレがなければ、ストレージノードコンタクト１１２
ａはストレージノード１１４ａの中心に位置した状態と
なる。
【０００７】この従来の技術によるストレージノード１
１４ａの形成において、ストレージノードコンタクト１
１２ａを埋設するコンタクトホール１１２の形成のため
にレジストパターン１１１を形成する必要があり、さら
にストレージノード１１４ａのパターニングのためにレ
ジストパターン１１３を形成する必要もある。従ってス
トレージノード１１４ａとストレージノードコンタクト
１１２ａを得るのに２度の写真製版工程を行っていた。
【０００８】さらに、同一のチップ上に形成される周辺
回路部とメモリセル部の境界部には大きな段差があり、
この段差部分においてはストレージノード１１４ａ形成
のための異方性エッチングの際に、ドープトポリシリコ
ンの残査が生じやすくなっている。メモリセル領域の境
界部にドープトポリシリコンの残査が生じると配線間シ
ョートの原因となるため、これを抑制するために一般的
にストレージノード１１４ａのパターニングの際にオー
バーエッチングを行うという方法が採られている。しか
しオーバーエッチングを行うと、ストレージノード１１
４ａの形成領域以外の領域において層間絶縁膜１１０の
膜減りが生じ、ビット線１０９が露出しやすくなり、後
工程で形成するキャパシタのセルプレートとビット線１
０９とのショートや、セルプレートとビット線１０９と
が距離的に近づくために互いに電気的影響を及ぼし合
い、良好な電気特性の半導体装置は得られなかった。
【０００９】オーバーエッチングによる層間絶縁膜１１
０の膜減りは、ストレージノード１１４ａの膜厚が５０
００Åであり、ポリシリコン膜厚に換算してその５０％
（２５００Å）程度のオーバーエッチングを行う場合で
あれば、ストレージノード１１４ａとなるドープトポリ
シリコンと層間絶縁膜１１０（ＴＥＯＳをソースガスと
してなるシリコン酸化膜）との異方性ドライエッチング
時の選択比は１０対１程度の大きさであることから、２
５０Å程度の大きさになる。
【００１０】また、他の従来の技術として特開平４−２
１１１２０号公報に記載されたビット線コンタクトの形
成の際に、半導体基板表面に積層された不純物を含まな
いシリコン酸化膜と不純物を含むシリコン酸化膜との多
層構造からなる層間絶縁膜の表面にコンタクトホールに
相当する開口部を有したエッチングマスクを形成し、ま
ずＳＦ6ガスを用いて層間絶縁膜に対して等方性エッチ
ングを行い、次に異方性エッチングを行うことでコンタ
クトホールを形成する例が示されている。
【００１１】この特開平４−２１１１２０号公報の技術
では、ＳＦ6ガスを用いたエッチングにおいて、不純物
を含まないシリコン酸化膜と不純物を含むシリコン酸化
膜とのエッチング選択比を利用して不純物を含むシリコ
ン酸化膜をより多くエッチングすることで、半導体基板
表面からの遠い位置において開口径が大きくなるコンタ
クトホールを得ることが可能となり、このコンタクトホ
ールの側壁に沿うビット線を形成する際のステップカバ
レッジを改善することができることが示されている。こ
こで、ＳＦ6ガスを用いたエッチングでの不純物を含む
シリコン酸化膜と不純物を含まないシリコン酸化膜のエ
ッチング選択比は５〜６程度の大きさである。
【００１２】
【発明が解決しようとする課題】この発明は、ストレー
ジノード形成時における層間絶縁膜の膜減りを抑制でき
るＣＯＢ構造の半導体装置及びその製造方法、またキャ
パシタの容量を均一に揃えることが可能である半導体装
置及びその製造方法を得ること、さらにストレージノー
ド形成のための写真製版工程を簡略化し、写真製版にお
ける解像能力劣化の影響を抑制するＣＯＢ構造の半導体
装置及びその製造方法を得ることを目的とする。
【００１３】
【課題を解決するための手段】この発明の請求項１によ
る半導体装置は、一主面にＭＯＳトランジスタが形成さ
れた半導体基板、上記半導体基板上に積層された層間絶
縁膜、上記ＭＯＳトランジスタを構成する第一の不純物
領域に接し上記層間絶縁膜内に形成されたビット線、上
記層間絶縁膜内に上記層間絶縁膜の表面から上記ＭＯＳ
トランジスタを構成する第二の不純物領域に接する状態
に形成されたストレージノードコンタクト、上記ストレ
ージノードコンタクト上部に接し、上記層間絶縁膜上に
形成されたストレージノード、少なくとも上記ストレー
ジノードコンタクトの表面に積層された誘電体膜、上記
誘電体膜上に積層されたセルプレートを含み、上記セル
プレートは上記ストレージノードの底面よりも高い位置
に形成されるものである。
【００１４】また、この発明の請求項２による半導体装
置は、半導体基板の表面に形成された不純物領域、上記
半導体基板の表面に積層された層間絶縁膜、上記層間絶
縁膜内に上記層間絶縁膜の表面から上記不純物領域に接
する状態に形成されたストレージノードコンタクト、上
記ストレージノードコンタクトに接し上記層間絶縁膜の
表面に形成されたストレージノード、少なくとも上記ス
トレージノードの表面に積層された誘電体膜、上記誘電
体膜の表面に積層されたセルプレートを含み、上記スト
レージノードは上記層間絶縁膜上に積層したＢＰＳＧ膜
若しくはＰＳＧ膜に対して無水気相ＨＦ処理によって等
方性エッチングを行って開口し、この開口部内に選択的
に導電物質を埋設することで得、上記ＢＰＳＧ膜若しく
は上記ＰＳＧ膜は無水気相ＨＦ処理によって除去するも
のである。
【００１５】さらに、この発明の請求項３による半導体
装置は、請求項１、２のいずれか一項に記載の構成に加
え、さらにストレージノードは厚膜型、若しくは円筒
型、若しくは上記円筒型に加え上記円筒型上部の開口端
に接し水平方向に広がりを持つ形状とするものである。
【００１６】また、この発明の請求項４による半導体装
置の製造方法は、半導体基板の一主面に第一、第二の不
純物領域を含むＭＯＳトランジスタを形成する工程、上
記半導体基板上に層間絶縁膜を積層する工程、上記層間
絶縁膜内に上記第一の不純物領域に接するビット線を形
成する工程、上記層間絶縁膜内に上記層間絶縁膜の表面
から上記第二の不純物領域に接する状態にストレージノ
ードコンタクトを形成する工程、上記ストレージノード
コンタクトの上部に接する状態に上記層間絶縁膜上にス
トレージノードを形成する工程、少なくとも上記ストレ
ージノードの表面に誘電体膜を積層する工程、上記誘電
体膜の表面にセルプレートを積層する工程を含み、上記
セルプレートは上記ストレージノードの底面よりも高い
位置に形成されるものである。
【００１７】さらに、この発明の請求項５による半導体
装置の製造方法は、半導体基板の表面に不純物領域を形
成する工程、上記半導体基板上に層間絶縁膜となるシリ
コン酸化膜、ＢＰＳＧ膜若しくはＰＳＧ膜を順次積層す
る工程、上記ＢＰＳＧ膜若しくは上記ＰＳＧ膜上にスト
レージノードコンタクトに相当する開口部を有するエッ
チングマスクを形成する工程、上記エッチングマスクを
用いて上記ＢＰＳＧ膜若しくは上記ＰＳＧ膜、上記シリ
コン酸化膜に対し異方性エッチングし、上記シリコン酸
化膜内部に上記ストレージノードコンタクトを作りこむ
コンタクトホールを開口する工程、上記エッチングマス
クを用いて上記ＢＰＳＧ膜若しくは上記ＰＳＧ膜に対し
等方性エッチングを行い上記ストレージノードを作り込
むストレージノード部を開口する工程、上記エッチング
マスクを除去する工程、上記コンタクトホール内及び上
記ストレージノード部内に導電物質を積層し、ストレー
ジノードコンタクト及びストレージノードを得る工程、
上記ＢＰＳＧ膜若しくは上記ＰＳＧ膜を無水気相ＨＦ処
理によって除去し、上記ストレージノードの対向電極と
なる領域を露出させる工程、少なくとも上記ストレージ
ノードの表面に誘電体膜を積層する工程、上記誘電体膜
上にセルプレートを積層する工程を含むものである。
【００１８】また、この発明の請求項６による半導体装
置の製造方法は、請求項４、５のいずれか一項に対応す
る製造方法に加え、ストレージノードを厚膜型として形
成するものである。
【００１９】さらに、この発明の請求項７による半導体
装置の製造方法は、請求項５の半導体装置の製造方法の
コンタクトホール内及びストレージノード部内に導電物
質を積層し、ストレージノードコンタクト及びストレー
ジノードを得る工程において、上記導電物質は、上記コ
ンタクトホール内に充填され、上記ストレージノード部
においては側壁及び底面に密着し、上部に開口端を有す
る円筒型となるように形成されるものである。
【００２０】また、この発明の請求項８による半導体装
置の製造方法は、請求項４、７のいずれか一項に対応す
る製造方法に加え、ストレージノードを円筒型として形
成するものである。
【００２１】さらに、この発明の請求項９による半導体
装置の製造方法は、請求項５の半導体装置の製造方法の
コンタクトホール内及びストレージノード部内に導電物
質を積層し、ストレージノードコンタクト及びストレー
ジノードを得る工程において、上記導電物質は上記コン
タクトホール内に充填され、上記ストレージノード部内
においては側壁及び底面に密着し、上部に開口端を有す
る円筒型を構成し、上記開口端に接し層間絶縁膜上に水
平方向に広がった状態となるように積層されるものであ
る。
【００２２】また、この発明の請求項１０による半導体
装置の製造方法は、請求項４、９のいずれか一項に対応
する製造方法に加え、ストレージノードの形状を、円筒
型に加え上記円筒型上部の開口端に接し水平方向に広が
りを持つ形状とするものである。
【００２３】
【発明の実施の形態】
実施の形態１．この発明の実施の形態１について説明す
る。図１は６４ＭＤＲＡＭのメモリセルの断面図であ
り、図において１は半導体基板、２は半導体基板１の表
面にチャネル領域３を挟んだ状態に形成されたソース／
ドレイン領域、４はチャネル領域３上に形成されたゲー
ト絶縁膜、５はゲート絶縁膜４上に形成されたゲート電
極、６は少なくともゲート電極５の側断面に付着形成さ
れたサイドウォールを含む絶縁膜を示しており、これら
の構成によりＭＯＳトランジスタを構成している。
【００２４】また、７はＭＯＳトランジスタの表面を含
む半導体基板１上に積層された層間絶縁膜、８は層間絶
縁膜７上に形成されるビット線９と一方のソース／ドレ
イン領域２を接続するために層間絶縁膜７の内部に形成
されたビット線コンタクト、１０はビット線９上に積層
されたＴＥＯＳ（Tetraethyl orthosilicate）をソース
ガスとして形成された層間絶縁膜、１１は層間絶縁膜１
０の表面から他方のソース／ドレイン領域２にかけて層
間絶縁膜１０、７の内部に埋設して形成されたストレー
ジノードコンタクト、１２は層間絶縁膜１０上にストレ
ージノードコンタクト１０に接する状態に形成されたス
トレージノード、１３はストレージノード１２の表面を
含む層間絶縁膜１０の表面に積層されたＯＮ膜からなる
誘電体膜、１４は誘電体膜１４の表面に積層されたセル
プレートを示しており、誘電体膜１３と、この誘電体膜
１３を介して対向するストレージノード１２とセルプレ
ート１４とでキャパシタを構成している。符号１５はキ
ャパシタ上に積層された絶縁膜を示しており、この絶縁
膜１５上には（図示しないが）さらに上層配線等が形成
されてた状態となっている。
【００２５】次に、図１の半導体装置の製造方法につい
て説明する。まず図２に示すように、半導体基板１の表
面にゲート絶縁膜４及びゲート電極をパターニングし、
ソース／ドレイン領域２を形成する。次にゲート電極５
を絶縁膜６で覆い、シリコン酸化膜等で層間絶縁膜７を
形成する。この層間絶縁膜７の表面から一方のソース／
ドレイン領域２の上面にかけて開口部を形成し、この開
口部内に導電物質を埋設することでビット線コンタクト
８を形成し、さらにビット線コンタクト８を構成する導
電物質の成膜時に同時に層間絶縁膜７上に成膜された導
電物質、若しくは別のタイミングで成膜された導電物質
に対してパターニングを行い、ビット線コンタクト８の
上部に接するビット線９を形成する。このビット線９は
多層構造としても良い。
【００２６】次に、図３に示すように、被処理基板（製
造過程にある半導体装置を被処理基板と称する。）の表
面にＴＥＯＳをソースガスとしてなるシリコン酸化膜か
らなる層間絶縁膜１０を５００Å程度の膜厚となるよう
に積層し、さらにＴＥＯＳをソースガスとし、不純物を
含有するＢＰＳＧ膜を５０００Å程度の膜厚となるよう
積層する。なお、層間絶縁膜７、及びＢＰＳＧ膜１６の
膜厚は、半導体装置の高さ方向の寸法の制約、コンタク
トホール１８開口条件の制約、コンタクトホール１８内
への導電物質の埋設における制約が無ければ、さらに厚
く形成することも可能である。その後、被処理基板上の
他のソース／ドレイン領域２の上部にストレージノード
コンタクト１１に相当する開口径２５００Å程度の開口
パターンを持つレジストパターン１７を写真製版によっ
て形成する。
【００２７】次に、図４に示すように、レジストパター
ン１７をエッチングマスクとしてＢＰＳＧ膜１６、層間
絶縁膜１０、層間絶縁膜７に対し順次異方性ドライエッ
チングを施し、コンタクトホール１８を形成する。この
コンタクトホール１８の層間絶縁膜７、１０の内部に相
当する部分はストレージノードコンタクト１１を埋設す
る領域となる。また、コンタクトホール１８の側壁から
ゲート電極５までの距離は１０００Å程度の距離を保つ
ようにし、コンタクトホール１８内に形成されるストレ
ージノードコンタクト１１とゲート電極５とが互いに電
気的影響を及ぼさない状態とする。
【００２８】その後、図５に示すように、レジストパタ
ーン１７を残した状態で、処理温度は室温、圧力は常圧
若しくは減圧の条件下において無水気相ＨＦ処理を行い
ＢＰＳＧ膜１６に対し等方性エッチングを行い、ストレ
ージノード１２を形成するための開口部であるストレー
ジノード部１８ａを自己整合的に形成する。このストレ
ージノード部１８ａはの水平方向の形状は円形若しくは
略円形であり、その寸法は径が６５００Å程度の大きさ
である。
【００２９】この無水気相ＨＦ処理を行った際、ＢＰＳ
ＧとＴＥＯＳをソースガスとするシリコン酸化膜との選
択比は１：３００〜４００程度の大きさが確保されてい
る。従ってストレージノード部１８ａの底面部に位置す
る層間絶縁膜１０に対するサイドエッチングはほとんど
なく、被エッチング膜であるＢＰＳＧ膜１６のみをエッ
チングすることが可能である。またこの処理によって半
導体基板１はダメージを受けず、またコンタクトホール
１８の側壁に対するエッチング量はごく微少であり問題
とならない。
【００３０】次に、図６に示すように、レジストパター
ン１７を除去し、ドープトポリシリコン膜１９を積層し
てコンタクトホール１８内及びストレージノード部１８
ａ内にこれを充填し、ストレージノードコンタクト１１
及びストレージノード１２を得る。
【００３１】その後、図７に示すように、被処理基板に
対して全面エッチバックを行い、ＢＰＳＧ膜１６の表面
よりも上層にあるドープトポリシリコン膜１９を除去す
る。
【００３２】次に、図８に示すように、ＢＰＳＧ膜１６
を無水気相ＨＦ処理によって除去する。この場合におい
ても、ＢＰＳＧ膜１６は下層の層間絶縁膜１０の３００
〜４００倍程度の速度でエッチングされるため、層間絶
縁膜１０がオーバーエッチングはなされず、ストレージ
ノード１２の側面に沿って層間絶縁膜１０が掘り下げら
れることはなく、層間絶縁膜１０の膜厚を十分に保つこ
とが可能である。
【００３３】従来のようにメモリセル領域全面に積層さ
れたドープトポリシリコンに対して異方性エッチングを
行い、ストレージノードとなる部分のみを残す場合は、
被処理基板の段差によるエッチング残査を完全に除去す
るためのオーバーエッチング工程は必須であったが、こ
の発明のように、ストレージノード１２をストレージノ
ード部１８ａ内に選択的に導電物質を埋設することで得
る場合、オーバーエッチング工程は不必要であり、段差
部分に絶縁膜であるＢＰＳＧ膜１６がエッチング残査と
して残っても配線間ショートの原因とはならない。その
後、誘電体膜１３、セルプレート１４を成膜し、さらに
絶縁膜１５等を形成することで図１に示すような構造の
半導体装置を得ることが可能である。
【００３４】このように形成された半導体装置は、スト
レージノード１２の形成工程においてレジストパターン
１７を用いて異方性ドライエッチング、無水気相ＨＦ処
理による等方性エッチングを行い、コンタクトホール１
８及びストレージノード部１８ａを形成できることから
写真製版を１度しか行わなくても良い。従ってストレー
ジノードコンタクト１１とストレージノード１２のと重
ね合わせ工程を省略でき、また重ね合わせのズレは全く
なくなる。
【００３５】半導体記憶装置の一つであるＤＲＡＭで
は、そのチップ内は大きく分けてメモリセル部と周辺回
路部が形成されており、メモリセル部が高集積化されて
高さ方向に寸法が大きくなっているのに対して周辺回路
部はメモリセル部よりも集積度が疎であり、全体的に高
さ方向の寸法も小さく、両者の境界部においては段差が
形成された状態となっている。
【００３６】この段差近傍においては、フォーカスマー
ジンが小さく写真製版の精度が悪化することと、一般的
にメモリセルの端部は繰り返しパターンの端部ともなっ
ている部分であり、この繰り返しパターン端部において
は光の解像能力が劣化することが否めない点から抜きパ
ターンが丸みを帯びるなど正確なパターニングを行うこ
とは困難であった。例えば従来の技術に示した方法を用
い、ストレージノード１２のパターニングの際、写真製
版によってレジストパターンを形成し、これをエッチン
グマスクとして異方性ドライエッチングを行い、ドープ
トポリシリコンをパターニングしたのでは、写真製版精
度の影響を大きく受け、周辺回路部との境界部分である
メモリセル領域では、他のキャパシタとの容量差が大き
くなっていた。
【００３７】しかし、この実施の形態１に示したストレ
ージノード１２の形成方法を用いることで、ストレージ
ノード１２の寸法は等方性エッチングによってＢＰＳＧ
膜１６内開口するストレージノード部１８ａの寸法に大
きく寄与するものとなり、従来の場合よりも、写真製版
精度の誤差の影響を低減することが可能となる。従っ
て、周辺回路部との境界部近傍のメモリセル部において
も、メモリセル中心部のキャパシタ容量により近い容量
のキャパシタを得ることが可能であり、キャパシタ容量
の均一化が可能となる。
【００３８】さらに、無水気相ＨＦ処理によるエッチン
グによるパターニングを行うことで、ＢＰＳＧ膜と不純
物を含まないシリコン酸化膜との選択比を十分に大きく
できるため、層間絶縁膜１０のオーバーエッチングはほ
とんどない。さらに誘電体膜１３を１００Å程度の膜厚
として形成することからも、ビット線９とその上部のセ
ルプレート１４との距離を十分に保った状態とすること
が可能である。従ってビット線９の露出の恐れがなく、
またビット線９上の層間絶縁膜１０の膜減りによる他の
配線との電気的影響も抑制することができ、メモリセル
の電気特性をさらに向上させることが可能である。
【００３９】別の表現をすれば、キャパシタがビット線
９よりも高い位置に形成されるＣＯＢ構造の半導体装置
において、ストレージノード１２の底面の高さよりもセ
ルプレート１４の底面を高い位置に形成した状態とする
ことでキャパシタ形成領域以外の領域において層間絶縁
膜１０の膜厚を十分に確保することが可能となると言え
る。
【００４０】上記の説明においては、レジストパターン
１７を用いてストレージノードコンタクト１２形成のた
めの異方性ドライエッチングとストレージノード１３形
成のための等方性エッチングとを行う例を示したが、層
間絶縁膜１６の表面に反射防止膜としてＳｉＮ膜やポリ
シリコン膜等を形成している場合は、コンタクトホール
１８を開口後、レジストパターン１７を除去した状態で
ＢＰＳＧ膜１６に対して無水気相ＨＦ処理を行っても同
様にストレージノード部１８ａを形成することが可能で
ある。
【００４１】なお、ＢＰＳＧ膜１６はＴＥＯＳをソース
ガスとし、不純物Ｂ及びＰを含むシリコン酸化膜に限ら
ず、シランガスをソースガスとして形成するＢＰＳＧ膜
でも良く、また不純物としてＰのみを含むＰＳＧ膜であ
っても良く、膜表面の吸湿性の相違による選択比が十分
に確保できる絶縁膜をＢＰＳＧ膜１６に代えて用いるこ
とが可能である。さらに、層間絶縁膜１０はＴＥＯＳを
ソースガスとして形成するシリコン酸化膜に限らず、熱
酸化膜であっても良く、ＢＰＳＧ膜１６及びこれに相当
する絶縁膜に対して十分な選択比を確保することが可能
な物質により構成されていれば良い。
【００４２】また、一例として６４ＭＤＲＡＭのメモリ
セル構造においてとりうる寸法を示しているが、この発
明は異なるビット数の半導体装置にも用いることが可能
であることは言うまでもない。
【００４３】実施の形態２．次に、実施の形態２につい
て説明する。実施の形態１においては形成したストレー
ジノードは一般的に厚膜型と呼ばれる形状であったが、
この実施の形態２では円筒型のストレージノードを有す
る半導体装置について示す。図９は実施の形態２による
半導体装置の断面図であり、図において符号２０は内部
に凹部を有する円筒型のストレージノードを示してい
る。その他、既に説明のために用いた符号と同一符号は
同一、若しくは相当部分を示している。
【００４４】図９の半導体装置の製造方法について説明
する。まず、実施の形態１の図２〜図５に示した製造方
法に従って、コンタクトホール１８及びストレージノー
ド部１８ａを開口する。その後、レジストパターン１７
を除去し、図１０に示すように、ＣＶＤ法によってドー
プトポリシリコン膜２０ａをコンタクトホール１８の内
部が完全に埋設される程度の厚さとなるように全面に積
層する。ドープトポリシリコン膜２０ａをコンタクトホ
ール１８内部に充填することでストレージノードコンタ
クト１１を形成し、さらにストレージノード部１８ａの
側壁及び底面に密着して円筒型のストレージノード２０
を構成する。
【００４５】次に、図１１に示すように、レジスト膜２
１を被処理基板上に回転塗布してストレージノード２０
の円筒内部に埋め込み、さらに全面をドライエッチング
することで、円筒内部以外のレジスト膜２１以外のレジ
スト膜を除去する。その後、図１２に示すように、ＢＰ
ＳＧ膜１６上のドープトポリシリコン膜２０ａに対して
全面エッチバックを行ってこれを除去し、ストレージノ
ード２０として必要な部分のみを残した状態とする。
【００４６】次に、図１３に示すように、レジスト膜２
１をウェットエッチングによって除去し、さらにＢＰＳ
Ｇ膜１６を無水気相ＨＦ処理によって除去する。その
後、被処理基板の表面にＯＮ膜からなる誘電体膜１３、
ドープトポリシリコンからなるセルプレート１４を順次
積層することでキャパシタを得る。その後さらに上層の
配線等を形成することで図９に示す半導体装置を得るこ
とができる。
【００４７】このように形成した半導体装置では、スト
レージノード２０を円筒型に形成し、キャパシタの対向
電極の面積を増大させているため、より大容量のキャパ
シタを得ることが可能である。
【００４８】さらに実施の形態１の場合と同様に、スト
レージノード２０及びストレージノードコンタクト１１
の形成のための写真製版工程を１度しか行わないため製
造工程の簡略化が可能な上、重ね合わせの必要がなく、
また等方性エッチングによってストレージノード部１８
ａの開口寸法を決めるためメモリセル内において各キャ
パシタの容量をより均一化できるという効果がある。
【００４９】また、製造工程の図１２から図１３にかけ
てＢＰＳＧ膜１６に対してエッチングを行う場合も、Ｂ
ＰＳＧと、ＴＥＯＳをソースガスとするシリコン酸化膜
である層間絶縁膜１０との選択比が十分に確保されてい
るため、層間絶縁膜１０がオーバーエッチングされると
いうことが無く、層間絶縁膜１０の膜減りを抑制するこ
とが可能である。なお、実施の形態１の場合と同様に、
ＢＰＳＧ膜１６としてシランガスをソースガスとする不
純物を含有する絶縁膜、または不純物Ｐのみを含有する
ＰＳＧ膜を用い、層間絶縁膜１０として熱酸化膜からな
る絶縁膜を形成しても、無水気相ＨＦ処理時に十分な選
択比を確保することが可能であり、層間絶縁膜１０に対
するオーバーエッチングのない、良好な形状の半導体装
置を得ることが可能となる。
【００５０】実施の形態３．次に、この発明の実施の形
態３について説明する。既に説明した実施の形態２はス
トレージノード２０を円筒型としてキャパシタの大容量
化を図ったものであったが、この実施の形態３のストレ
ージノードの構造は、図１４に示すように、実施の形態
２の円筒型のストレージノード２０に相当する円筒部２
０ｂｂに加え、円筒部２０ｂｂの開口端に接続した状態
の水平部２０ａａを有するストレージノード２２が形成
され、さらにキャパシタの大容量化が可能であるという
点に特徴がある。なお、図１４において、既に説明のた
めに用いた符号と同一符号は同一、若しくは相当部分を
示すものである。
【００５１】図１５（ａ）、（ｂ）、（ｃ）に既に説明
した実施の形態１、２と実施の形態３の半導体装置に用
いるストレージノードの形状を示す。図１５（ａ）に示
す実施の形態１のストレージノード１２は一般に厚膜型
と呼ばれる形状であり、図１５（ｂ）に示す実施の形態
２のストレージノード２０は一般的に円筒型と呼ばれる
形状である。これに対して図１５（ｃ）に示す実施の形
態３のストレージノード２２は円筒部２０ａａの上部の
開口端に接続された水平部２０ａａを有しており、円筒
（厚膜）に相当する部分の寸法が同じであればその表面
積は図１５（ａ）、（ｂ）に示すストレージノードより
も大きく、より大容量のキャパシタとなることが分か
る。
【００５２】次に、図１４の半導体装置の製造方法を説
明する。まず、実施の形態１の図２〜図５の製造方法に
従ってコンタクトホール１８及びストレージノード部１
８ａを開口し、次に実施の形態２の図１０に示すように
ドープトポリシリコン膜２０ａを成膜する。
【００５３】その後、図１６に示すように、ドープトポ
リシリコン膜２０ａ上に写真製版によって円筒部２０ｂ
ｂ及びその周囲を含む領域に相当するレジストパターン
２３を形成する。なお符号２０ｂｂは図１０のストレー
ジノード２０に相当している。
【００５４】次に、図１７に示すように、レジストパタ
ーン２３をエッチングマスクとしてドープトポリシリコ
ン膜２０ａに対して異方性エッチングを行い、水平部２
０ａａをパターニングし、水平部２０ａａと円筒部２０
ｂｂからなるストレージノード２２を得、レジストパタ
ーン２３をウェットエッチング等の方法によって除去
し、さらにＢＰＳＧ膜１６を無水気相ＨＦ処理によって
除去する。ＢＰＳＧ膜１６の除去の無水気相ＨＦ処理で
は、その下層の層間絶縁膜１０を構成するシリコン酸化
膜との選択比を十分に確保することができるため、層間
絶縁膜１０に対してオーバーエッチングはなされない。
【００５５】その後、被処理基板の表面に誘電体膜１
３、セルプレート１４を順次積層して形成し、さらに絶
縁膜１５や他の上層配線等の形成を行うことで図１４に
示すような半導体装置を得ることが可能である。
【００５６】この実施の形態３の半導体装置は、その製
造過程において層間絶縁膜１０の膜減りを抑制すること
が可能であり、さらにストレージノード２２の水平部２
０ａａを形成したことで、よりキャパシタを大容量化す
ることができ、安定した電気特性の半導体装置を得るこ
とが可能である。
【００５７】さらに、この実施の形態３では、ストレー
ジノード２２は水平部２０ａａと円筒部２０ｂｂから構
成されることを示したが、変形例として、図１５（ａ）
に示す厚膜型のストレージノード１２の表面に、実施の
形態３の水平部２０ａａに相当するドープトポリシリコ
ンパターンを組み合わせ、大容量化を図ることも可能で
ある。
【００５８】なお、実施の形態３の半導体装置のストレ
ージノード２２を構成する水平部２０ａａの水平方向の
形状は図１５（ｃ）に示した形状（長方形）に限らず、
円形、楕円形等、様々な形状とすることが可能であり、
寸法を変化させることでキャパシタ容量を調整すること
も可能である。また、実施の形態１の場合と同様に、Ｂ
ＰＳＧ膜１６としてシランガスをソースガスとする不純
物を含有する絶縁膜、または不純物Ｐのみを含有するＰ
ＳＧ膜を用い、層間絶縁膜１０として熱酸化膜からなる
絶縁膜を形成しても、無水気相ＨＦ処理時に十分な選択
比を確保でき、層間絶縁膜１０の膜厚を十分に確保する
ことが可能であり、良好な電気特性の半導体装置を得る
ことが可能である。
【００５９】実施の形態４．先述の実施の形態１〜３に
おいては、ストレージノードを作り込む開口部であるス
トレージノード部１８ａの形成を、無水気相ＨＦ処理に
よって、ストレージノードコンタクト形成のためのレジ
ストパターンをそのまま用いて等方性エッチングにより
行う例を示した。この実施の形態４では、ストレージノ
ードを形成する開口部であるストレージノード部の開口
を異方性エッチングによって得る例を示す。
【００６０】この実施の形態４の半導体装置は、最終的
には図１に示す構造と類似の構造となる。だたしストレ
ージノード部１８ａの開口の際にはストレージノードコ
ンタクト１１を形成するためのレジストパターン１７で
はなく、ストレージノード１２に対応する開口パターン
を有するレジストパターンを写真製版によって形成する
ため、ストレージノード１２の水平方向の形状は円形若
しくは略円形以外の形状とすることも可能である。
【００６１】次に、製造方法を説明する。まず、実施の
形態１の図２に示した工程までは同様に処理を行う。そ
の後、図１８に示すように、層間絶縁膜１０の表面にレ
ジストパターン１７に相当する、ストレージノードコン
タクト１１に相当する開口パターンを有するエッチング
マスクを形成し、異方性エッチングを行うことでコンタ
クトホール１８を開口し、用いたエッチングマスクは除
去する。
【００６２】その後、図１９に示すように、コンタクト
ホール１８の内部に導電物質を埋設し、ストレージノー
ドコンタクト１１を形成する。このストレージノート゛コ
ンタクト１１の形成方法に特に制約はないが、例えばＣ
ＶＤ法によってドープトポリシリコンをコンタクトホー
ル１８が完全に埋設する程度に積層し、その後、不溶に
積層された層間絶縁膜１０上のドープトポリシリコンは
エッチバックを行うことで除去する方法がある。
【００６３】次に、図２０に示すように、形成しようと
するストレージノード１２の垂直方向の寸法に相当する
膜厚のＢＰＳＧ膜１６を積層する。このＢＰＳＧ膜１６
はＰＳＧ膜でも良い。その後、ＢＰＳＧ膜１６の表面に
写真製版によってストレージノード１２に相当する開口
パターンを有するレジストパターン１７ａを形成する。
【００６４】その後、図２１に示すように、レジストパ
ターン１７ａをエッチングマスクとしてＢＰＳＧ膜１６
に対して異方性エッチングを行い、ストレージノード部
１８ａを開口する。その後は実施の形態１の図６〜図９
に示す工程と同様に処理することで、厚膜型のストレー
ジノード１２を得ることが可能であり、さらに誘電体膜
１３及びセルプレート１４を成膜することでキャパシタ
を得ることができる。
【００６５】ストレージノード１２の底面が図２１に示
す層間絶縁膜１０の表面に位置することと、キャパシタ
形成領域以外の領域において層間絶縁膜１０上に誘電体
膜１３が１００Å程度の膜厚に積層され、さらにこの誘
電体膜１３上にセルプレート１４が積層されていること
から、セルプレート１４はストレージノード１２の底面
よりも高い位置に形成される状態となる。図２１に示す
ストレージノード部１８ａの開口時に、ＢＰＳＧ膜１６
と層間絶縁膜１０との選択比が小さな場合は、ストレー
ジノード１２の形成領域に相当する層間絶縁膜１０の表
面がオーバーエッチングされ、半導体装置が完成した段
階では相対的にセルプレート１４がストレージノード１
２の底面よりも一層高い位置に形成されることになる。
なおストレージノード１２の形成領域に相当する層間絶
縁膜１０に対するオーバーエッチングは、ストレージノ
ード１２とその下層の配線であるゲート電極５（ワード
線）との距離が十分に確保できているため、配線間ショ
ート等の問題は生じない。
【００６６】このように形成した半導体装置のストレー
ジノード１２はストレージノードコンタクト１１を埋め
込むコンタクトホール１８の形成のためのレジストパタ
ーン（図示せず）と、ストレージノード部１８ａを形成
するためのレジストパターン１７ａをそれぞれ形成しな
くてはならない。しかし、ストレージノード部１８ａ内
に導電物質を埋設することでストレージノード１２を形
成し、ストレージノード１２の形成に用いるＢＰＳＧ膜
１６は無水気相ＨＦ処理によって除去するため、その下
層のノンドープのシリコン酸化膜からなる層間絶縁膜１
０とは十分な選択比を確保できている。従ってビット線
９上の層間絶縁膜１０に対してはオーバーエッチングが
なされずセルプレート１４とビット線９とを確実に絶縁
する程度の層間絶縁膜１０の膜厚を確保することができ
る。
【００６７】なお、図２１に示すようなストレージノー
ド部１８ａを形成した後、既に説明した実施の形態２に
示した図１０〜１３の製造方法に従って処理を進めるこ
とで、実施の形態２に相当する筒状のストレージノード
を得ることが可能である。ただしレジストパターン１７
ａのパターニングの段階で、開口パターンの形状を円筒
以外の形状とした場合においては得られるストレージノ
ードは円筒型ではなく、開口部の形状に依存した形状と
なる。また、同様に、図２１に示すようにストレージノ
ード部１８ａを開口した後、既に説明した実施の形態３
に示した図１６〜１７の製造方法に従って処理を進める
ことで、実施の形態３に相当する筒状部（円筒部）に加
え水平部を有するストレージノードを得ることが可能で
あることは言うまでもない。
【００６８】実施の形態５．次に、実施の形態４におい
て示した半導体装置の製造方法とは異なる製造方法であ
って、ストレージノードを形成するためのストレージノ
ード部１８ａの開口を異方性エッチングによって行う例
を示す。まず、実施の形態１の図２に示す工程と同様の
処理を行い、次に図２２に示すようにＢＰＳＧ膜１６
（若しくはＰＳＧ膜）を積層し、このＢＰＳＧ膜１６上
に写真製版によってストレージノード１２に相当する開
口パターンを有するレジストパターン１７ａをパターニ
ングする。
【００６９】その後、図２３に示すように、レジストパ
ターン１７ａをエッチングマスクとしてＢＰＳＧ膜１６
に対して異方性ドライエッチングを行いストレージノー
ド部１８ａを開口し、レジストパターン１７ａは除去す
る。次に、図２４に示すように、写真製版によってスト
レージノードコンタクト１１に相当する開口パターンを
有するレジストパターン１７ｂをパターニングする。
【００７０】次に、図２５に示すように、レジストパタ
ーン１７ｂをエッチングマスクとして層間絶縁膜１０及
び層間絶縁膜７に対して順次異方性エッチングを行い、
コンタクトホール１８を開口する。その後、レジストパ
ターン１７ｂを除去し、例えば実施の形態１の図６〜９
に示した製造工程に沿って処理を進めることで図１に示
す半導体装置に類似の半導体装置を得ることが可能であ
る。また、実施の形態２若しくは実施の形態３と同様の
形状のストレージノードも形成可能であることは言うま
でもない。
【００７１】この実施の形態５の半導体装置も、他の実
施の形態の半導体装置と同様に、ＣＯＢ構造をとってお
り、ストレージノード１２の底面よりも高い位置にセル
プレート１４が配置された状態となっている。この実施
の形態５の場合も、ストレージノード形成後のＢＰＳＧ
膜１６の除去時には無水気相ＨＦ処理を行い、下層の層
間絶縁膜１０に対して高い選択比を持って処理するた
め、ビット線９上の層間絶縁膜１０に対するオーバーエ
ッチングはほとんど無く、層間絶縁膜１０の膜圧を十分
に確保することができ、ビット線９とセルプレート１４
とを確実に絶縁し、良好な電気特性の半導体装置とする
ことが可能である。
【００７２】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。
【００７３】まず、この発明の請求項１に対応する半導
体装置によれば、キャパシタのセルプレートをストレー
ジノードの底面よりも高い位置に形成することで、キャ
パシタ形成領域以外の領域において、ビット線上の層間
絶縁膜を十分な膜厚に保つことができ、ビット線とセル
プレートとが互いに電気的悪影響を及ぼさず、良好な電
気特性とすることが可能である。
【００７４】さらに、この発明の請求項２に対応する半
導体装置によれば、ストレージノード形成時に、ノンド
ープの絶縁膜である層間絶縁膜とＢＰＳＧ膜（若しくは
ＰＳＧ膜）との選択比が十分に確保できることを利用
し、ストレージノードコンタクト形成のためのエッチン
グマスクを用いてＢＰＳＧ膜に選択的に等方性エッチン
グを行い、このエッチングにより開口した領域に導電物
質を埋め込んでストレージノードを形成するため、キャ
パシタ形成領域以外の領域の層間絶縁膜の膜減りがな
く、ビット線上の層間絶縁膜を十分な膜厚に保つことが
でき、ビット線とセルプレートとが互いに電気的悪影響
を及ぼさず、良好な電気特性とすることが可能である。
さらに、ストレージノードコンタクト形成のためのコン
タクトホール開口に用いるエッチングマスクをストレー
ジノード形成時にも用いるため、写真製版工程を省略す
ることができ、またストレージノードの寸法は等方性エ
ッチングによって開口した寸法に依存するため、特にメ
モリセル部と周辺回路部との境界部近傍においては、異
方性エッチングによって寸法を決定する場合よりも写真
製版による誤差の影響を低減することが可能であり、得
られるキャパシタの容量をより均一化することが可能と
なる。
【００７５】また、この発明の請求項３に対応する半導
体装置によれば、ストレージノードを厚膜型、若しくは
円筒型、若しくは上記円筒型に加え上記円筒型上部の開
口端に接し水平方向に広がりを持つ形状のいずれかとす
ることができるため、請求項１若しくは請求項２のいず
れかの効果に加え、得ようとするキャパシタ容量及びス
トレージノードの形成寸法の条件に合う最適な型のスト
レージノードを選択して用いることが可能である。
【００７６】さらに、この発明の請求項４に対応する半
導体装置の製造方法によれば、キャパシタのセルプレー
トをストレージノードの底面よりも高い位置に形成した
半導体装置が得られ、この半導体装置のキャパシタ形成
領域以外の領域において、ビット線上の層間絶縁膜を十
分な膜厚に保つことができ、ビット線とセルプレートと
が互いに電気的悪影響を及ぼさず、良好な電気特性とす
ることが可能である。
【００７７】また、この発明の請求項５に対応する半導
体装置の製造方法によれば、ストレージノード形成時
に、ノンドープの絶縁膜である層間絶縁膜とＢＰＳＧ膜
（若しくはＰＳＧ膜）との選択比が十分に確保できるこ
とを利用し、ストレージノードコンタクト形成のための
エッチングマスクを用いてＢＰＳＧ膜に選択的に等方性
エッチングを行い、このエッチングにより開口した領域
に導電物質を埋め込んでストレージノードを形成するた
め、キャパシタ形成領域以外の領域の層間絶縁膜の膜減
りが全くなく、ビット線上の層間絶縁膜を十分な膜厚に
保つことができ、ビット線とセルプレートとが互いに電
気的悪影響を及ぼさず、良好な電気特性とすることが可
能である。さらに、ストレージノードコンタクト形成の
ためのコンタクトホール開口に用いるエッチングマスク
をストレージノード形成時にも用いるため、写真製版工
程を省略することができ、またストレージノードの寸法
は等方性エッチングによって開口した寸法に依存するた
め、特にメモリセル部と周辺回路部との境界部近傍にお
いては、異方性エッチングによって寸法を決定する場合
よりも写真製版による誤差の影響を低減することが可能
であり、得られるキャパシタの容量をより均一化するこ
とが可能となる。
【００７８】さらに、この発明の請求項６に対応する半
導体装置の製造方法によれば、ストレージノードを厚膜
型として形成することでも請求項４若しくは請求項５に
対応する効果と同様の効果を得ることが可能である。
【００７９】また、この発明の請求項７に対応する半導
体装置の製造方法によれば、請求項５の効果に加え、ス
トレージノードを円筒型に形成でき、内部に凹部を形成
することで表面積の増大を図ることが可能であり、これ
によってより大容量のキャパシタを得ることが可能とな
る。
【００８０】さらに、この発明の請求項８に対応する半
導体装置の製造方法によれば、ストレージノードを円筒
型として形成することでも請求項４若しくは請求項７と
同様の効果を得ることが可能である。
【００８１】また、この発明の請求項９に対応する半導
体装置の製造方法によれば、請求項５の効果に加え、ス
トレージノードを円筒型に加え、上部開口端に水平方向
に広がる水平部を持つ形状とすることが可能であり、ス
トレージノードの構造を水平部を有する構造とすること
で円筒型のみの場合よりもよりキャパシタ容量を増大す
ることが可能となる。
【００８２】さらに、この発明の請求項１０に対応する
半導体装置の製造方法によれば、ストレージノードを円
筒型に加え、円筒型の上部開口端に水平方向に広がる水
平部を持つ形状とすることでも請求項４若しくは請求項
９と同様の効果を得ることが可能である。
【図面の簡単な説明】
【図１】 この発明の実施の形態１を示す断面図であ
る。
【図２】 この発明の実施の形態１の半導体装置の製造
方法を示す図である。
【図３】 この発明の実施の形態１の半導体装置の製造
方法を示す図である。
【図４】 この発明の実施の形態１の半導体装置の製造
方法を示す図である。
【図５】 この発明の実施の形態１の半導体装置の製造
方法を示す図である。
【図６】 この発明の実施の形態１の半導体装置の製造
方法を示す図である。
【図７】 この発明の実施の形態１の半導体装置の製造
方法を示す図である。
【図８】 この発明の実施の形態１の半導体装置の製造
方法を示す図である。
【図９】 この発明の実施の形態２を示す断面図であ
る。
【図１０】 この発明の実施の形態２の半導体装置の製
造方法を示す図である。
【図１１】 この発明の実施の形態２の半導体装置の製
造方法を示す図である。
【図１２】 この発明の実施の形態２の半導体装置の製
造方法を示す図である。
【図１３】 この発明の実施の形態２の半導体装置の製
造方法を示す図である。
【図１４】 この発明の実施の形態３を示す断面図であ
る。
【図１５】 この発明の実施の形態３の説明に要する図
である。
【図１６】 この発明の実施の形態３の半導体装置の製
造方法を示す図である。
【図１７】 この発明の実施の形態３の半導体装置の製
造方法を示す図である。
【図１８】 この発明の実施の形態４の半導体装置の製
造方法を示す図である。
【図１９】 この発明の実施の形態４の半導体装置の製
造方法を示す図である。
【図２０】 この発明の実施の形態４の半導体装置の製
造方法を示す図である。
【図２１】 この発明の実施の形態４の半導体装置の製
造方法を示す図である。
【図２２】 この発明の実施の形態５の半導体装置の製
造方法を示す図である。
【図２３】 この発明の実施の形態５の半導体装置の製
造方法を示す図である。
【図２４】 この発明の実施の形態５の半導体装置の製
造方法を示す図である。
【図２５】 この発明の実施の形態５の半導体装置の製
造方法を示す図である。
【図２６】 従来の技術を示す図である。
【図２７】 従来の技術による半導体装置の製造方法を
示す図である。
【図２８】 従来の技術を示す図である。
【符号の説明】
１． 半導体基板 ２．ソース／ドレイン領域 ３．チャネル領域 ４．ゲート絶縁膜 ５．ゲート電極 ６、１５．絶縁膜 ７、１０．層間絶縁膜 ８．ビット線コンタクト ９．ビット線 １１．ストレージノードコンタクト １２、２０、２２．ストレージノード １３．誘電体膜 １４．セルプレート １５．絶縁膜 １６．ＢＰＳＧ膜 １７、１７ａ、１７ｂ、２３．レジストパターン １８．コンタクトホール １８ａ．ストレージノード部 １９、２０ａ．ドープトポリシリコン膜 ２１．レジスト膜 ２２ａａ．水平部 ２２ｂｂ．円筒部

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 一主面にＭＯＳ（Metal Oxide Semicond
    uctor）トランジスタが形成された半導体基板、上記半
    導体基板上に積層された層間絶縁膜、上記ＭＯＳトラン
    ジスタを構成する第一の不純物領域に接し上記層間絶縁
    膜内に形成されたビット線、上記層間絶縁膜内に上記層
    間絶縁膜の表面から上記ＭＯＳトランジスタを構成する
    第二の不純物領域に接する状態に形成されたストレージ
    ノードコンタクト、上記ストレージノードコンタクト上
    部に接し、上記層間絶縁膜上に形成されたストレージノ
    ード、少なくとも上記ストレージノードコンタクトの表
    面に積層された誘電体膜、上記誘電体膜上に積層された
    セルプレートを含み、上記セルプレートは上記ストレー
    ジノードの底面よりも高い位置に形成されることを特徴
    とする半導体装置。
  2. 【請求項２】 半導体基板の表面に形成された不純物領
    域、上記半導体基板の表面に積層された層間絶縁膜、上
    記層間絶縁膜内に上記層間絶縁膜の表面から上記不純物
    領域に接する状態に形成されたストレージノードコンタ
    クト、上記ストレージノードコンタクトに接し上記層間
    絶縁膜の表面に形成されたストレージノード、少なくと
    も上記ストレージノードの表面に積層された誘電体膜、
    上記誘電体膜の表面に積層されたセルプレートを含み、
    上記ストレージノードは上記層間絶縁膜上に積層したＢ
    ＰＳＧ（Boro-Phospho Silicate Glass）膜若しくはＰ
    ＳＧ（Phospho-Silicate Glass）膜に対して無水気相Ｈ
    Ｆ処理によって等方性エッチングを行って開口し、この
    開口部内に選択的に導電物質を埋設することで得、上記
    ＢＰＳＧ膜若しくは上記ＰＳＧ膜は無水気相ＨＦ処理に
    よって除去することを特徴とする半導体装置。
  3. 【請求項３】 ストレージノードは厚膜型、若しくは円
    筒型、若しくは上記円筒型に加え上記円筒型上部の開口
    端に接し水平方向に広がりを持つ形状であることを特徴
    とする請求項１、２のいずれか一項記載の半導体装置。
  4. 【請求項４】 半導体基板の一主面に第一、第二の不純
    物領域を含むＭＯＳトランジスタを形成する工程、上記
    半導体基板上に層間絶縁膜を積層する工程、上記層間絶
    縁膜内に上記第一の不純物領域に接するビット線を形成
    する工程、上記層間絶縁膜内に上記層間絶縁膜の表面か
    ら上記第二の不純物領域に接する状態にストレージノー
    ドコンタクトを形成する工程、上記ストレージノードコ
    ンタクトの上部に接する状態に上記層間絶縁膜上にスト
    レージノードを形成する工程、少なくとも上記ストレー
    ジノードの表面に誘電体膜を積層する工程、上記誘電体
    膜の表面にセルプレートを積層する工程を含み、上記セ
    ルプレートは上記ストレージノードの底面よりも高い位
    置に形成されることを特徴とする半導体装置の製造方
    法。
  5. 【請求項５】 半導体基板の表面に不純物領域を形成す
    る工程、上記半導体基板上に層間絶縁膜となるシリコン
    酸化膜、ＢＰＳＧ膜若しくはＰＳＧ膜を順次積層する工
    程、上記ＢＰＳＧ膜若しくは上記ＰＳＧ膜上にストレー
    ジノードコンタクトに相当する開口部を有するエッチン
    グマスクを形成する工程、上記エッチングマスクを用い
    て上記ＢＰＳＧ膜若しくは上記ＰＳＧ膜、上記シリコン
    酸化膜に対し異方性エッチングし、上記シリコン酸化膜
    内部に上記ストレージノードコンタクトを作りこむコン
    タクトホールを開口する工程、上記エッチングマスクを
    用いて上記ＢＰＳＧ膜若しくは上記ＰＳＧ膜に対し等方
    性エッチングを行い上記ストレージノードを作り込むス
    トレージノード部を開口する工程、上記エッチングマス
    クを除去する工程、上記コンタクトホール内及び上記ス
    トレージノード部内に導電物質を積層し、ストレージノ
    ードコンタクト及びストレージノードを得る工程、上記
    ＢＰＳＧ膜若しくは上記ＰＳＧ膜を無水気相ＨＦ処理に
    よって除去し、上記ストレージノードの対向電極となる
    領域を露出させる工程、少なくとも上記ストレージノー
    ドの表面に誘電体膜を積層する工程、上記誘電体膜上に
    セルプレートを積層する工程を含むことを特徴とする半
    導体装置の製造方法。
  6. 【請求項６】 ストレージノードは厚膜型であることを
    特徴とする請求項４、５のいずれか一項記載の半導体装
    置の製造方法。
  7. 【請求項７】 コンタクトホール内及びストレージノー
    ド部内に導電物質を積層し、ストレージノードコンタク
    ト及びストレージノードを得る工程において、上記導電
    物質は、上記コンタクトホール内に充填され、上記スト
    レージノード部においては側壁及び底面に密着し、上部
    に開口端を有する円筒型となるように形成されることを
    特徴とする請求項５記載の半導体装置の製造方法。
  8. 【請求項８】 ストレージノードは円筒型であることを
    特徴とする請求項４、７のいずれか一項記載の半導体装
    置の製造方法。
  9. 【請求項９】 コンタクトホール内及びストレージノー
    ド部内に導電物質を積層し、ストレージノードコンタク
    ト及びストレージノードを得る工程において、上記導電
    物質は上記コンタクトホール内に充填され、上記ストレ
    ージノード部内においては側壁及び底面に密着し、上部
    に開口端を有する円筒型を構成し、上記開口端に接し層
    間絶縁膜上に水平方向に広がった状態となるように積層
    されることを特徴とする請求項５記載の半導体装置の製
    造方法。
  10. 【請求項１０】 ストレージノードは円筒型に加え上記
    円筒型上部の開口端に接し水平方向に広がりを持つ形状
    であることを特徴とする請求項４、９のいずれか一項記
    載の半導体装置の製造方法。
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