JPH11145286A - Manufacture of semiconductor integrated circuit device - Google Patents

Manufacture of semiconductor integrated circuit device

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JPH11145286A
JPH11145286A JP9308239A JP30823997A JPH11145286A JP H11145286 A JPH11145286 A JP H11145286A JP 9308239 A JP9308239 A JP 9308239A JP 30823997 A JP30823997 A JP 30823997A JP H11145286 A JPH11145286 A JP H11145286A
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film
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integrated circuit
silicon nitride
circuit device
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裕之 榎本
Tadashi Ohashi
直史 大橋
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)

Abstract

PROBLEM TO BE SOLVED: To increase the etch selectivity ratio of SOG film/silicon nitride film, without causing defective opening of a contact hole when forming the contact hole in the SOG(spin-on-glass) film between gate electrodes by SAC(self-aligned contact) technology using the silicon nitride film as an etching stopper. SOLUTION: As the material of an SOG film 2 for filling spaces between gate electrodes 14A (word line WL) formed on a semiconductor substrate 1, polysilazane based inorganic SAG having 5% or less of FT-IR spectral intensity ratio (Si-N/Si-O) is used. By using such a material, when forming contact holes 28, 29 self-alignedly in the SOG film 24 between the gate electrodes 14A (word line WL) by dry etching with the silicon nitride film 20 as an etching stopper, a nonconformity in which etching stops half way is prevented.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、窒化シリコン膜をエッチン
グストッパに用いたセルフアラインコンタクト(Self Al
ign Contact;ＳＡＣ) 技術を利用してＭＩＳＦＥＴ(Met
al Insulator Semiconductor Field Effect Transisto
r) のゲート電極間に微細なコンタクトホールを形成す
るプロセスに適用して有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technology for manufacturing a semiconductor integrated circuit device, and more particularly to a self-aligned contact (Self Al) contact using a silicon nitride film as an etching stopper.
ign Contact (SAC) technology using MISFET (Met
al Insulator Semiconductor Field Effect Transisto
The present invention relates to a technique which is effective when applied to a process of forming a fine contact hole between gate electrodes in r).

【０００２】[0002]

【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）のメモリセルは、半導体基板の主面にマトリクス状
に配列した複数のワード線と複数のビット線との交点に
配置され、１個の情報蓄積用容量素子とこれに直列に接
続された１個のメモリセル選択用ＭＩＳＦＥＴ(Metal I
nsulator Semiconductor Field Effect Transistor) と
で構成されている。メモリセル選択用ＭＩＳＦＥＴは、
周囲を素子分離領域で囲まれた活性領域に形成され、主
としてゲート酸化膜、ワード線と一体に構成されたゲー
ト電極およびソース、ドレインを構成する一対の半導体
領域により構成されている。ビット線は、メモリセル選
択用ＭＩＳＦＥＴの上部に配置され、その延在方向に隣
接する２個のメモリセル選択用ＭＩＳＦＥＴによって共
有されるソース、ドレインの一方と電気的に接続されて
いる。情報蓄積用容量素子は、同じくメモリセル選択用
ＭＩＳＦＥＴの上部に配置され、上記ソース、ドレイン
の他方と電気的に接続されている。2. Description of the Related Art DRAM (Dynamic Random Access Memory)
The memory cell of ry) is arranged at the intersection of a plurality of word lines and a plurality of bit lines arranged in a matrix on the main surface of the semiconductor substrate, and is connected in series with one information storage capacitor element. One memory cell selecting MISFET (Metal I
nsulator Semiconductor Field Effect Transistor). MISFET for memory cell selection
The active region is formed around an active region surrounded by element isolation regions, and mainly includes a gate oxide film, a gate electrode integrally formed with a word line, and a pair of semiconductor regions forming a source and a drain. The bit line is arranged above the memory cell selecting MISFET, and is electrically connected to one of a source and a drain shared by two memory cell selecting MISFETs adjacent in the extending direction. The information storage capacitance element is similarly disposed above the memory cell selection MISFET, and is electrically connected to the other of the source and the drain.

【０００３】上記のように、ＤＲＡＭのメモリセルは、
ワード線の上部にビット線と情報蓄積用容量素子とが配
置され、さらにこのメモリセルの上部には、通常複数層
のＡｌ（アルミニウム）配線が配置される。そのため、
メモリアレイの領域内にはこれらの電極、配線に起因す
る段差が不可避的に発生する。また、メモリアレイが形
成される領域（メモリアレイ）と周辺回路領域との間に
も、ほぼ情報蓄積用容量素子の高さ分に相当する段差が
発生する。As described above, the memory cell of a DRAM is
A bit line and an information storage capacitive element are arranged above the word line, and a plurality of layers of Al (aluminum) wiring are usually arranged above the memory cell. for that reason,
Steps due to these electrodes and wirings are inevitably generated in the area of the memory array. Also, a step corresponding to the height of the information storage capacitor is generated between the area where the memory array is formed (memory array) and the peripheral circuit area.

【０００４】しかし、このような段差上に配線を形成す
ると、フォトリソグラフィ時に露光光の焦点ずれが生じ
たり、段差部にエッチング残りが生じたりするために、
配線を精度良く形成することができず、短絡や断線など
の不良が発生する。従って、これらの問題を解決するた
めには、下層の配線と上層の配線とを絶縁する層間絶縁
膜の平坦化技術が不可欠となる。However, if a wiring is formed on such a step, the exposure light may be defocused at the time of photolithography, or an etching residue may be left at the step.
Wiring cannot be formed with high accuracy, and defects such as short circuits and disconnections occur. Therefore, in order to solve these problems, a technique for planarizing an interlayer insulating film that insulates a lower wiring from an upper wiring is indispensable.

【０００５】層間絶縁膜の平坦化については、リフロー
性が高いＢＰＳＧ(Boron-doped Phospho Silicate Glas
s)膜やＳＯＧ（スピンオングラス(Spin On Glass) ）膜
を用いる方法や、化学的機械研磨(Chemical Mechanical
Polishing; ＣＭＰ) 法など、種々の方法が開発されて
いる。[0005] Regarding the planarization of the interlayer insulating film, BPSG (Boron-doped Phospho Silicate Glas) having a high reflow property is used.
s) A method using a film or an SOG (Spin On Glass) film, a chemical mechanical polishing (Chemical Mechanical Polishing) method.
Various methods such as a Polishing (CMP) method have been developed.

【０００６】例えば特開平９−６４３０３号公報は、ビ
ット線の上部に情報蓄積用容量素子を配置するキャパシ
タ・オーバー・ビットライン(Capacitor Over Bitline)
構造のＤＲＡＭを開示している。この公報に記載された
ＤＲＡＭは、ワード線（ゲート電極）とその上部のビッ
ト線との間の絶縁膜、およびビット線とその上部の情報
蓄積用容量素子との間の絶縁膜をそれぞれＢＰＳＧ膜で
構成することによって、絶縁膜の平坦化を図っている。
また、このＤＲＡＭは、情報蓄積用容量素子とその上部
のＡｌ配線との間の絶縁膜を酸化シリコン膜、ＳＯＧ膜
および酸化シリコン膜の３層膜で構成することによっ
て、メモリアレイと周辺回路領域との間に生じる段差の
低減を図っている。For example, Japanese Patent Application Laid-Open No. 9-64303 discloses a capacitor over bit line in which an information storage capacitor is arranged above a bit line.
A DRAM having a structure is disclosed. In the DRAM described in this publication, an insulating film between a word line (gate electrode) and a bit line above the word line (gate electrode) and an insulating film between the bit line and the information storage capacitor element above the BPSG film are used. With this configuration, the insulating film is planarized.
Further, in this DRAM, the insulating film between the information storage capacitor element and the Al wiring thereon is constituted by a three-layer film of a silicon oxide film, an SOG film and a silicon oxide film, so that the memory array and the peripheral circuit area are formed. To reduce the step generated between them.

【０００７】また、特開平９−４５７６６号公報に記載
されたＤＲＡＭは、Ｂ（ホウ素）を高濃度（１３モル％
程度）に含んだリフロー性の高いＢＰＳＧ膜を使って、
メモリアレイと周辺回路領域との間に生じる段差の低減
を図っている。In the DRAM described in Japanese Patent Application Laid-Open No. 9-45766, B (boron) has a high concentration (13 mol%).
Using the BPSG film with high reflow properties
The step between the memory array and the peripheral circuit area is reduced.

【０００８】[0008]

【発明が解決しようとする課題】前記公報に記載された
従来技術は、ワード線（ゲート電極）とその上部のビッ
ト線との間の絶縁膜をＢＰＳＧ膜で構成することによっ
て、ワード線（ゲート電極）の段差に起因する絶縁膜の
段差を平坦化している。In the prior art described in the above publication, a word line (gate) is formed by forming an insulating film between a word line (gate electrode) and a bit line thereabove with a BPSG film. The step of the insulating film caused by the step of the electrode is flattened.

【０００９】しかし、２５６Ｍｂｉｔ（メガビット）以
降のＤＲＡＭでは、メモリセルを構成するメモリセル選
択用ＭＩＳＦＥＴのゲート長が0.２５μｍ以下となり、
かつ隣接するワード線（ゲート電極）同士のスペースも
それと同等もしくはそれ以下となるために、ＢＰＳＧ膜
を高温で長時間リフローさせても、このスペースに生じ
たボイドを完全に無くすことが困難になり、ワード線
（ゲート電極）の上部の絶縁膜の平坦性を確保すること
ができなくなる。However, in a DRAM of 256 Mbit (megabit) or later, the gate length of a memory cell selecting MISFET constituting a memory cell becomes 0.25 μm or less.
In addition, since the space between adjacent word lines (gate electrodes) is equal to or less than that, even if the BPSG film is reflowed at a high temperature for a long time, it is difficult to completely eliminate voids generated in this space. In addition, the flatness of the insulating film above the word line (gate electrode) cannot be ensured.

【００１０】従って、２５６Ｍｂｉｔ以降のＤＲＡＭで
は、ワード線（ゲート電極）の上部の絶縁膜を、ＢＰＳ
Ｇ膜よりもリフロー性が高いＳＯＧ膜で構成することに
よって、ワード線（ゲート電極）のスペースにボイドを
生じることなく絶縁膜を埋め込む技術が必須になるもの
と考えられる。Therefore, in a DRAM of 256 Mbit or later, the insulating film above the word line (gate electrode) is formed by a BPS.
It is considered that a technique of embedding an insulating film without generating a void in a space of a word line (gate electrode) by using an SOG film having a higher reflow property than a G film is considered to be essential.

【００１１】しかし他方で、ワード線（ゲート電極）の
上部の絶縁膜をＳＯＧ膜で構成した場合には、窒化シリ
コン膜をエッチングストッパに用いたＳＡＣ（セルフア
ラインコンタクト）技術を利用してゲート電極のスペー
スに微細なコンタクトホールを形成する際に、ＢＰＳＧ
膜に比べて対窒化シリコン膜の選択比が小さいＳＯＧ膜
の選択比を如何にして向上するかが課題となる。On the other hand, on the other hand, when the insulating film above the word line (gate electrode) is made of an SOG film, the gate electrode is formed using a SAC (self-aligned contact) technique using a silicon nitride film as an etching stopper. When forming a fine contact hole in the space of
The problem is how to improve the selectivity of the SOG film, which has a smaller selectivity of the silicon nitride film than that of the silicon nitride film.

【００１２】すなわち、ＳＯＧ膜／窒化シリコン膜の選
択比が小さい場合には、ゲート電極の側壁に形成した窒
化シリコンのサイドウォールスペーサがスパッタイオン
でオーバーエッチングされるために、コンタクトホール
とゲート電極がショートしてしまう。他方、Ｃ（炭素）
／Ｆ（フッ素）比の高いフルオロカーボン系のガス（Ｃ
4 Ｆ8 、Ｃ3 Ｆ8 、Ｃ2 Ｆ6 など）を多く含有するエッ
チングガスを使用してＳＯＧ膜／窒化シリコン膜の選択
比を大きくしようとすると、エッチング反応で生成した
フルオロカーボン系の保護膜がＳＯＧ膜の表面に堆積す
るようになるために、ＳＯＧ膜のエッチングが途中で停
止してコンタクトホールが開孔できなくなるという問題
が生じる。That is, when the selectivity of the SOG film / silicon nitride film is small, the side wall spacer of the silicon nitride formed on the side wall of the gate electrode is over-etched by sputter ions, so that the contact hole and the gate electrode are not formed. I will short out. On the other hand, C (carbon)
/ F (fluorine) ratio high fluorocarbon gas (C
If an attempt is made to increase the SOG film / silicon nitride film selectivity by using an etching gas containing a large amount of 4 F 8 , C 3 F 8 , C 2 F 6, etc., a fluorocarbon-based protective film formed by an etching reaction Is deposited on the surface of the SOG film, which causes a problem that etching of the SOG film is stopped halfway and a contact hole cannot be opened.

【００１３】本発明の目的は、窒化シリコン膜をエッチ
ングストッパに用いたＳＡＣ（セルフアラインコンタク
ト）技術を利用してゲート電極のスペースに埋め込んだ
ＳＯＧ膜にコンタクトホールを形成する際に、コンタク
トホールの非開孔を生じることなく、ＳＯＧ膜／窒化シ
リコン膜の選択比を向上することのできる技術を提供す
ることにある。An object of the present invention is to form a contact hole in a SOG film buried in a space of a gate electrode by using a SAC (self-aligned contact) technique using a silicon nitride film as an etching stopper. It is an object of the present invention to provide a technique capable of improving the SOG film / silicon nitride film selection ratio without causing non-opening.

【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【００１５】[0015]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.

【００１６】（１）本発明の半導体集積回路装置の製造
方法は、以下の工程（ａ）〜（ｃ）を含んでいる。(1) A method of manufacturing a semiconductor integrated circuit device according to the present invention includes the following steps (a) to (c).

【００１７】（ａ）半導体基板の主面上に複数の電極配
線を形成した後、前記複数の電極配線の上部に窒化シリ
コン膜を堆積する工程、（ｂ）前記窒化シリコン膜で覆
われた前記複数の電極配線の上部に、Ｓｉ−Ｏ結合に対
するＳｉ−Ｎ結合の割合が５％以下（赤外線スペクトル
強度比換算）の無機ＳＯＧ膜をスピン塗布して、前記複
数の電極配線間のスペースに前記無機ＳＯＧ膜を埋め込
む工程、（ｃ）前記窒化シリコン膜をエッチングストッ
パに用いて前記無機ＳＯＧ膜をドライエッチングするこ
とにより、前記複数の電極配線間のスペースに接続孔を
形成する工程。(A) forming a plurality of electrode wirings on a main surface of a semiconductor substrate and then depositing a silicon nitride film on the plurality of electrode wirings; (b) covering the silicon nitride film with the silicon nitride film An inorganic SOG film in which the ratio of Si—N bonds to Si—O bonds is 5% or less (in terms of infrared spectrum intensity ratio) is spin-coated on the upper portions of the plurality of electrode wires, and the space between the plurality of electrode wires is coated with the SOG film. A step of embedding an inorganic SOG film; and (c) a step of forming a connection hole in a space between the plurality of electrode wirings by dry-etching the inorganic SOG film using the silicon nitride film as an etching stopper.

【００１８】（２）本発明の半導体集積回路装置の製造
方法は、以下の工程（ａ）〜（ｃ）を含んでいる。(2) The method for manufacturing a semiconductor integrated circuit device according to the present invention includes the following steps (a) to (c).

【００１９】（ａ）半導体基板の主面上に複数のＭＩＳ
ＦＥＴのゲート電極を形成した後、前記複数のゲート電
極の上部に窒化シリコン膜を堆積する工程、（ｂ）前記
窒化シリコン膜で覆われた前記複数のゲート電極の上部
に、Ｓｉ−Ｏ結合に対するＳｉ−Ｎ結合の割合が５％以
下（赤外線スペクトル強度比換算）の無機ＳＯＧ膜をス
ピン塗布して、前記複数のゲート電極間のスペースに前
記無機ＳＯＧ膜を埋め込む工程、（ｃ）前記窒化シリコ
ン膜をエッチングストッパに用いて前記無機ＳＯＧ膜を
ドライエッチングすることにより、前記複数のゲート電
極間のスペースに接続孔を形成する工程。(A) A plurality of MISs are formed on a main surface of a semiconductor substrate.
Depositing a silicon nitride film on the plurality of gate electrodes after forming a gate electrode of the FET; and (b) forming a silicon nitride film on the plurality of gate electrodes covered with the silicon nitride film. A step of spin-coating an inorganic SOG film having a Si-N bond ratio of 5% or less (in terms of infrared spectrum intensity ratio) to bury the inorganic SOG film in a space between the plurality of gate electrodes; Forming a connection hole in a space between the plurality of gate electrodes by dry-etching the inorganic SOG film using the film as an etching stopper.

【００２０】（３）本発明の半導体集積回路装置の製造
方法は、前記複数のＭＩＳＦＥＴが、ＤＲＡＭのメモリ
セルの一部を構成するメモリセル選択用ＭＩＳＦＥＴで
ある。(3) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the plurality of MISFETs are MISFETs for selecting a memory cell constituting a part of a memory cell of a DRAM.

【００２１】（４）本発明の半導体集積回路装置の製造
方法は、前記接続孔が、前記メモリセル選択用ＭＩＳＦ
ＥＴのソース、ドレインの一方とビット線とを電気的に
接続する第１の接続孔、および前記メモリセル選択用Ｍ
ＩＳＦＥＴのソース、ドレインの他方と前記ＤＲＡＭの
メモリセルの他の一部を構成する情報蓄積用容量素子と
を電気的に接続する第２の接続孔のうち、少なくとも一
方である。(4) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the connection hole may be formed in the memory cell selecting MISF.
A first connection hole for electrically connecting one of a source and a drain of the ET to the bit line;
At least one of the second connection holes for electrically connecting the other of the source and the drain of the ISFET and the information storage capacitor constituting another part of the memory cell of the DRAM.

【００２２】（５）本発明の半導体集積回路装置の製造
方法は、前記接続孔の底部の径が、フォトリソグラフィ
の解像限界で決まる最小寸法以下である。(5) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the diameter of the bottom of the connection hole is equal to or smaller than the minimum dimension determined by the resolution limit of photolithography.

【００２３】（６）本発明の半導体集積回路装置の製造
方法は、以下の工程（ａ）〜（ｃ）を含んでいる。(6) A method of manufacturing a semiconductor integrated circuit device according to the present invention includes the following steps (a) to (c).

【００２４】（ａ）半導体基板の主面上に、少なくとも
その上部に窒化金属膜が積層されたアルミニウム系の導
電膜からなる配線を形成する工程、（ｂ）前記配線の上
部に、Ｓｉ−Ｏ結合に対するＳｉ−Ｎ結合の割合が５％
以下（赤外線スペクトル強度比換算）の無機ＳＯＧ膜を
スピン塗布することにより、前記配線の上部に前記無機
ＳＯＧ膜を含んだ層間絶縁膜を形成する工程、（ｃ）前
記無機ＳＯＧ膜を含んだ層間絶縁膜をドライエッチング
することにより、前記配線の上部に前記配線とその上層
の配線とを電気的に接続する接続孔を形成する工程。(A) forming a wiring made of an aluminum-based conductive film on which a metal nitride film is laminated at least on the main surface of a semiconductor substrate; and (b) forming a Si—O film on the wiring. 5% of Si-N bond to bond
Forming an interlayer insulating film including the inorganic SOG film on the wiring by spin-coating an inorganic SOG film (in terms of infrared spectrum intensity ratio) below, and (c) forming an interlayer insulating film including the inorganic SOG film. A step of forming a connection hole for electrically connecting the wiring and a wiring on the wiring above the wiring by dry-etching the insulating film.

【００２５】（７）本発明の半導体集積回路装置の製造
方法は、ポリシラザン系の無機ＳＯＧに酸化反応促進剤
を添加することによって、Ｓｉ−Ｏ結合に対するＳｉ−
Ｎ結合の割合が５％以下（赤外線スペクトル強度比換
算）の無機ＳＯＧを得るものである。(7) The method of manufacturing a semiconductor integrated circuit device according to the present invention is characterized in that a polysilazane-based inorganic SOG is added with an oxidation reaction accelerator to form a Si—O bond to a Si—O bond.
An inorganic SOG having a N bond ratio of 5% or less (in terms of infrared spectrum intensity ratio) is obtained.

【００２６】（８）本発明の半導体集積回路装置の製造
方法は、前記無機ＳＯＧ膜にリンまたはホウ素、あるい
はそれらの両方を添加する。(8) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, phosphorus or boron, or both of them are added to the inorganic SOG film.

【００２７】[0027]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments, members having the same functions are denoted by the same reference numerals, and the repeated description thereof will be omitted.

【００２８】図１は、ポリシラザン(poly silazane) 系
の無機ＳＯＧ（スピンオングラス）の分子構造を示す模
式図である。図示のように、ポリシラザン系の無機ＳＯ
Ｇは、基本骨格がＳｉ−Ｎ結合で構成された原料ポリマ
ーを酸素および水を含む雰囲気中でベークし、Ｓｉ−Ｎ
結合をＳｉ−Ｏ結合に置換することにより得られる。但
し、このときすべてのＳｉ−Ｎ結合がＳｉ−Ｏ結合に置
換されるわけではなく、通常は、ＦＴ−ＩＲのスペクト
ル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）換算で１０数％程度の
Ｓｉ−Ｎ結合が残留した無機ＳＯＧ膜が得られる。FIG. 1 is a schematic diagram showing the molecular structure of a polysilazane-based inorganic SOG (spin-on-glass). As shown, a polysilazane-based inorganic SO
G is obtained by baking a raw material polymer whose basic skeleton is composed of Si—N bonds in an atmosphere containing oxygen and water,
It is obtained by replacing the bond with a Si-O bond. However, at this time, not all Si—N bonds are replaced by Si—O bonds. Usually, about 10% or more of Si—N in terms of FT-IR spectrum intensity ratio (Si—N / Si—O) is used. An inorganic SOG film in which -N bonds remain is obtained.

【００２９】本発明者は、上記原料ポリマー中に酸化反
応促進剤を添加してベークを行うことにより、Ｓｉ−Ｎ
／Ｓｉ−Ｏの割合（ＦＴ−ＩＲのスペクトル強度比換
算、以下同様）が５％以下の無機ＳＯＧ膜を調製した。
酸化反応促進剤には主にメチルアルコールを使用した
が、それ以外の低級アルコール（エチルアルコール、プ
ロピルアルコールなど）を添加した場合でも同様の結果
が得られた。The inventor of the present invention added an oxidation promoter to the above-mentioned raw material polymer and baked it to obtain Si—N
An inorganic SOG film having a ratio of / Si—O (in terms of FT-IR spectrum intensity ratio, the same applies hereinafter) of 5% or less was prepared.
Although methyl alcohol was mainly used as the oxidation reaction accelerator, similar results were obtained when other lower alcohols (such as ethyl alcohol and propyl alcohol) were added.

【００３０】図２は、酸化反応促進剤の添加量を変えた
原料ポリマーをシリコン基板上にスピン塗布してベーク
処理した結果得られた３種の無機ＳＯＧ膜（ａ）、
（ｂ）、（ｃ）のＦＴ−ＩＲスペクトル強度比（Ｓｉ−
Ｎ／Ｓｉ−Ｏ）を示すグラフである。図の横軸はＩＲの
波数(Wave Number) 、縦軸はスペクトル強度(Intensit
y)をそれぞれ示し、図中の破線はＳｉ−Ｎ結合のスペク
トル（波数〜９００）を示している。これら３種の無機
ＳＯＧ膜（ａ）、（ｂ）、（ｃ）のスペクトル強度比
（Ｓｉ−Ｎ／Ｓｉ−Ｏ）は、それぞれ1.１％、3.４％、
２0.４％である。FIG. 2 shows three types of inorganic SOG films (a) obtained by spin-coating and baking a raw material polymer on which a different amount of an oxidation reaction accelerator was added onto a silicon substrate;
(B), (c) FT-IR spectrum intensity ratio (Si-
9 is a graph showing N / Si—O). The horizontal axis in the figure is the wave number (Wave Number) of IR, and the vertical axis is the spectrum intensity (Intensit
y), and the broken line in the figure indicates the spectrum of the Si-N bond (wave number-900). The spectral intensity ratios (Si-N / Si-O) of these three types of inorganic SOG films (a), (b), and (c) are 1.1%, 3.4%, and 3.4%, respectively.
20.4%.

【００３１】次に、図３（ａ）に示すように、単結晶シ
リコンの半導体基板１を用意し、その表面にＳＯＧ膜２
と酸化シリコン膜３とを順次堆積した後、酸化シリコン
膜３の上部に孔径を少しずつ変えたフォトレジスト膜４
を形成し、このフォトレジスト膜４をマスクにして上記
酸化シリコン膜３とＳＯＧ膜３とを順次ドライエッチン
グした。ＳＯＧ膜２は、前記３種の無機ＳＯＧ膜
（ａ）、（ｂ）、（ｃ）をそれぞれ単独で使用した。ま
た、酸化シリコン膜３はＣＶＤ法で堆積した。Next, as shown in FIG. 3A, a semiconductor substrate 1 of single crystal silicon is prepared, and an SOG film 2 is formed on the surface thereof.
And a silicon oxide film 3 are sequentially deposited, and a photoresist film 4 having a hole diameter gradually changed over the silicon oxide film 3 is formed.
Was formed, and the silicon oxide film 3 and the SOG film 3 were sequentially dry-etched using the photoresist film 4 as a mask. As the SOG film 2, the above three kinds of inorganic SOG films (a), (b) and (c) were used alone. The silicon oxide film 3 was deposited by a CVD method.

【００３２】また、比較例として、図３（ｂ）に示すよ
うに、酸素（Ｏ2 ）とテトラエトキシシランとをソース
ガスに用いたプラズマＣＶＤ法で半導体基板１の表面に
酸化シリコン膜（ｐ−ＴＥＯＳ）膜６を堆積した後、ｐ
−ＴＥＯＳ膜６の上部に孔径を少しずつ変えたフォトレ
ジスト膜４を形成し、このフォトレジスト膜４をマスク
にして酸化シリコン膜６をドライエッチングした。ｐ−
ＴＥＯＳ膜は、窒化シリコン膜に対するドライエッチン
グ選択比が高いことが知られている。As a comparative example, as shown in FIG. 3B, a silicon oxide film (p) is formed on the surface of the semiconductor substrate 1 by a plasma CVD method using oxygen (O 2 ) and tetraethoxysilane as a source gas. -TEOS) film 6 and then p
-A photoresist film 4 with a slightly changed hole diameter was formed on the TEOS film 6, and the silicon oxide film 6 was dry-etched using the photoresist film 4 as a mask. p-
It is known that a TEOS film has a high dry etching selectivity with respect to a silicon nitride film.

【００３３】次に、上記フォトレジスト膜４の孔径とエ
ッチング深さとの関係を、前記３種の無機ＳＯＧ膜
（ａ）、（ｂ）、（ｃ）を使用した場合とｐ−ＴＥＯＳ
膜６を使用した場合とでそれぞれ測定し、図４に示す結
果を得た。Next, the relationship between the hole diameter of the photoresist film 4 and the etching depth will be described with respect to the case where the three kinds of inorganic SOG films (a), (b) and (c) are used, and the case where p-TEOS is used.
The measurement was performed for the case where the film 6 was used, and the results shown in FIG. 4 were obtained.

【００３４】図２から得られた３種の無機ＳＯＧ膜
（ａ）、（ｂ）、（ｃ）のＦＴ−ＩＲスペクトル強度比
（Ｓｉ−Ｎ／Ｓｉ−Ｏ）と、図４から得られた３種の無
機ＳＯＧ膜（ａ）、（ｂ）、（ｃ）の対ｐ−ＴＥＯＳ膜
エッチング速度比の関係を図５に示す。このグラフか
ら、無機ＳＯＧ膜のスペクトル強度比（Ｓｉ−Ｎ／Ｓｉ
−Ｏ）が低下するにつれてそのエッチング速度がｐ−Ｔ
ＥＯＳ膜のそれに近づき、スペクトル強度比が５％以下
になると対ｐ−ＴＥＯＳ膜エッチング速度比が0.６以上
となることが分かる。The FT-IR spectral intensity ratios (Si-N / Si-O) of the three types of inorganic SOG films (a), (b) and (c) obtained from FIG. 2 and those obtained from FIG. FIG. 5 shows the relationship between the etching rate ratio of the three types of inorganic SOG films (a), (b), and (c) to the p-TEOS film. From this graph, the spectral intensity ratio of the inorganic SOG film (Si-N / Si
-O) decreases, the etching rate becomes pT
It can be seen that approaching that of the EOS film, the ratio of the etching rate to the p-TEOS film becomes 0.6 or more when the spectral intensity ratio becomes 5% or less.

【００３５】以上のことから、スペクトル強度比（Ｓｉ
−Ｎ／Ｓｉ−Ｏ）が５％以下の無機ＳＯＧ膜を使用する
ことにより、ＳＯＧ膜／窒化シリコン膜の選択比を向上
できること、およびこのスペクトル強度比（Ｓｉ−Ｎ／
Ｓｉ−Ｏ）が小さいほど選択比をより向上できることが
判明した。From the above, the spectral intensity ratio (Si
-N / Si-O) can improve the selectivity of the SOG film / silicon nitride film by using the inorganic SOG film of 5% or less, and the spectral intensity ratio (Si-N /
It has been found that the smaller the Si—O), the better the selectivity can be.

【００３６】次に、スペクトル強度比（Ｓｉ−Ｎ／Ｓｉ
−Ｏ）が５％以下の無機ＳＯＧ膜を絶縁膜の一部に使用
したＤＲＡＭの製造方法の一例を図６〜図３６を用いて
説明する。Next, the spectral intensity ratio (Si-N / Si
An example of a method for manufacturing a DRAM using an inorganic SOG film having -O) of 5% or less as a part of the insulating film will be described with reference to FIGS.

【００３７】図６に示すように、このＤＲＡＭのメモリ
アレイ（ＭＡＲＹ）は、マトリクス状に配置された複数
のワード線ＷＬ（ＷＬn-1 、ＷＬn 、ＷＬn+1 …）と複
数のビット線ＢＬおよびそれらの交点に配置された複数
のメモリセル（ＭＣ）により構成されている。１ビット
の情報を記憶する１個のメモリセルは、１個の情報蓄積
用容量素子Ｃとこれに直列に接続された１個のメモリセ
ル選択用ＭＩＳＦＥＴＱｓとで構成されている。メモリ
セル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方
は、情報蓄積用容量素子Ｃと電気的に接続され、他方は
ビット線ＢＬと電気的に接続されている。ワード線ＷＬ
の一端は、ワードドライバＷＤに接続され、ビット線Ｂ
Ｌの一端は、センスアンプＳＡに接続されている。As shown in FIG. 6, a memory array (MARY) of this DRAM includes a plurality of word lines WL (WLn-1, WLn, WLn + 1...) Arranged in a matrix and a plurality of bit lines BL and It is composed of a plurality of memory cells (MC) arranged at the intersections. One memory cell that stores one bit of information is composed of one information storage capacitor C and one memory cell selection MISFET Qs connected in series to the capacitor C. One of the source and the drain of the memory cell selection MISFET Qs is electrically connected to the information storage capacitor C, and the other is electrically connected to the bit line BL. Word line WL
Is connected to a word driver WD and a bit line B
One end of L is connected to the sense amplifier SA.

【００３８】このＤＲＡＭを製造するには、まず図７に
示すように、ｐ型で比抵抗が１０Ωcm程度の半導体基板
１を用意し、この半導体基板１の主面の素子分離領域を
エッチングして溝を形成した後、この溝の内部に酸化シ
リコン膜７を埋め込んで素子分離溝５を形成する。In order to manufacture this DRAM, first, as shown in FIG. 7, a p-type semiconductor substrate 1 having a specific resistance of about 10 Ωcm is prepared, and an element isolation region on the main surface of the semiconductor substrate 1 is etched. After forming the groove, a silicon oxide film 7 is buried in the groove to form an element isolation groove 5.

【００３９】次に、図８に示すように、メモリセルを形
成する領域（メモリアレイ）の半導体基板１にｎ型不純
物、例えばＰ（リン）をイオン打ち込みしてｎ型半導体
領域１０を形成し、メモリアレイと周辺回路の一部（ｎ
チャネル型ＭＩＳＦＥＴを形成する領域）にｐ型不純
物、例えばＢ（ホウ素）をイオン打ち込みしてｐ型ウエ
ル１１を形成し、周辺回路の他の一部（ｐチャネル型Ｍ
ＩＳＦＥＴを形成する領域）にｎ型不純物、例えばＰ
（リン）をイオン打ち込みしてｎ型ウエル１２を形成す
る。ｎ型半導体領域１０は、入出力回路などから半導体
基板１を通じてメモリアレイのｐ型ウエル１１にノイズ
が侵入するのを防ぐために形成する。Next, as shown in FIG. 8, an n-type semiconductor region 10 is formed by ion-implanting an n-type impurity, for example, P (phosphorus) into the semiconductor substrate 1 in a region (memory array) where a memory cell is to be formed. , Part of the memory array and peripheral circuits (n
A p-type impurity, for example, B (boron) is ion-implanted into a region where a channel-type MISFET is formed to form a p-type well 11, and another part of the peripheral circuit (p-type M-type) is formed.
N-type impurities such as P
(Phosphorus) is ion-implanted to form an n-type well 12. The n-type semiconductor region 10 is formed to prevent noise from entering the p-type well 11 of the memory array through the semiconductor substrate 1 from an input / output circuit or the like.

【００４０】次に、ＭＩＳＦＥＴのしきい値電圧を調整
するための不純物、例えばＢＦ2(フッ化ホウ素) ）をｐ
型ウエル１１およびｎ型ウエル１２にイオン打ち込み
し、次いでｐ型ウエル１１およびｎ型ウエル１２の各表
面をＨＦ（フッ酸）系の洗浄液を使って除去した後、半
導体基板１をウェット酸化してｐ型ウエル１１およびｎ
型ウエル１２の各表面に清浄なゲート酸化膜１３を形成
する。Next, an impurity for adjusting the threshold voltage of the MISFET, for example, BF 2 (boron fluoride)
After ion implantation into the n-type well 11 and the n-type well 12 and then removing the respective surfaces of the p-type well 11 and the n-type well 12 using a HF (hydrofluoric acid) -based cleaning solution, the semiconductor substrate 1 is wet-oxidized. p-type well 11 and n
A clean gate oxide film 13 is formed on each surface of the mold well 12.

【００４１】次に、図９に示すように、ゲート酸化膜１
３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成す
る。ゲート電極１４Ａは、メモリセル選択用ＭＩＳＦＥ
Ｔの一部を構成し、活性領域以外の領域ではワード線Ｗ
Ｌとして機能する。また、こゲート電極１４Ｂおよびゲ
ート電極１４Ｃは、周辺回路のｎチャネル型ＭＩＳＦＥ
Ｔおよびｐチャネル型ＭＩＳＦＥＴの各一部を構成す
る。Next, as shown in FIG.
The gate electrodes 14A, 14B, 14C are formed on the top of the gate electrode 3. The gate electrode 14A is a MISFE for selecting a memory cell.
T and a word line W in a region other than the active region.
Functions as L. Further, the gate electrode 14B and the gate electrode 14C are n-channel type MISFEs of the peripheral circuit.
Each part of the T and p channel MISFETs is formed.

【００４２】ゲート電極１４Ａ（ワード線ＷＬ）および
ゲート電極１４Ｂ、１４Ｃは、例えばＰ（リン）などの
ｎ型不純物をドープした多結晶シリコン膜を半導体基板
１上にＣＶＤ法で堆積し、次いでその上部にＷＮ（タン
グステンナイトライド）膜とＷ膜とをスパッタリング法
で堆積し、さらにその上部に窒化シリコン膜１５をＣＶ
Ｄ法で堆積した後、フォトレジスト膜１６をマスクにし
てこれらの膜をパターニングすることによって形成す
る。For the gate electrode 14A (word line WL) and the gate electrodes 14B and 14C, a polycrystalline silicon film doped with an n-type impurity such as P (phosphorus) is deposited on the semiconductor substrate 1 by the CVD method, A WN (tungsten nitride) film and a W film are deposited thereon by a sputtering method, and a silicon nitride film 15 is further
After the deposition by the method D, the photoresist film 16 is used as a mask to form these films by patterning.

【００４３】次に、図１０に示すように、ｎ型ウエル１
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してゲート電極１４Ｃの両側のｎ型ウエル１２にｐ- 型
半導体領域１７を形成する。また、ｐ型ウエル１１にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてゲー
ト電極１４Ｂの両側のｐ型ウエル１１にｎ- 型半導体領
域１８を形成し、ゲート電極１４Ａの両側のｐ型ウエル
１１にｎ型半導体領域１９を形成する。これにより、メ
モリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成
される。Next, as shown in FIG.
A p - type semiconductor region 17 is formed in the n-type well 12 on both sides of the gate electrode 14C by ion implantation of a p-type impurity, for example, B (boron) into the gate electrode 14C. In addition, the p-type well 11 has n
An n - type semiconductor region 18 is formed in the p-type well 11 on both sides of the gate electrode 14B by ion-implanting a p-type impurity, for example, P (phosphorus), and an n - type semiconductor region 19 is formed in the p-type well 11 on both sides of the gate electrode 14A. To form As a result, the memory cell selecting MISFET Qs is formed in the memory array.

【００４４】次に、図１１に示すように、半導体基板１
上にＣＶＤ法で窒化シリコン膜２０を堆積した後、メモ
リアレイの窒化シリコン膜２０をフォトレジスト膜で覆
い、周辺回路の窒化シリコン膜２０を異方性エッチング
することにより、周辺回路のゲート電極１４Ｂ、１４Ｃ
の側壁にサイドウォールスペーサ２０ａを形成する。こ
のエッチングは、ゲート酸化膜１３や素子分離溝５に埋
め込まれた酸化シリコン膜７の削れ量を最少とするため
に、酸化シリコン膜に対する窒化シリコン膜２０の選択
比が高くなるようなエッチングガスを使用して行う。ま
た、ゲート電極１４Ｂ、１４Ｃ上の窒化シリコン膜１５
の削れ量を最少とするために、オーバーエッチング量を
必要最小限にとどめるようにする。Next, as shown in FIG.
After a silicon nitride film 20 is deposited thereon by the CVD method, the silicon nitride film 20 of the memory array is covered with a photoresist film, and the silicon nitride film 20 of the peripheral circuit is anisotropically etched to form the gate electrode 14B of the peripheral circuit. , 14C
A sidewall spacer 20a is formed on the side wall of. In this etching, an etching gas that increases the selectivity of the silicon nitride film 20 to the silicon oxide film is used in order to minimize the shaving amount of the silicon oxide film 7 buried in the gate oxide film 13 and the element isolation trench 5. Use to do. The silicon nitride film 15 on the gate electrodes 14B and 14C
In order to minimize the amount of scraping, the amount of over-etching is kept to a necessary minimum.

【００４５】次に、周辺回路のｎ型ウエル１２にｐ型不
純物、例えばＢ（ホウ素）をイオン打ち込みしてｐチャ
ネル型ＭＩＳＦＥＴのｐ+ 型半導体領域２２（ソース、
ドレイン）を形成し、周辺回路のｐ型ウエル１１にｎ型
不純物、例えばＡｓ（ヒ素）をイオン打ち込みしてｎチ
ャネル型ＭＩＳＦＥＴのｎ+ 型半導体領域２３（ソー
ス、ドレイン）を形成する。これにより、周辺回路にｐ
チャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳ
ＦＥＴＱｎが形成される。Next, a p-type impurity, for example, B (boron) is ion-implanted into the n-type well 12 of the peripheral circuit, so that the p + -type semiconductor region 22 (source,
Then, an n-type impurity, for example, As (arsenic) is ion-implanted into the p-type well 11 of the peripheral circuit to form an n + -type semiconductor region 23 (source, drain) of the n-channel MISFET. As a result, p
Channel type MISFET Qp and n channel type MIS
FET Qn is formed.

【００４６】次に、図１２に示すように、半導体基板１
上にＳＯＧ膜２４をスピン塗布してゲート電極１４Ａ
（ワード線ＷＬ）のスペースをこのＳＯＧ膜２４で埋め
込んだ後、半導体基板１を４００℃程度で熱処理してＳ
ＯＧ膜２４をベークする。このＳＯＧ膜２４は、前述し
たＦＴ−ＩＲスペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）
が５％以下のポリシラザン系無機ＳＯＧを使用する。Next, as shown in FIG.
An SOG film 24 is spin-coated on the gate electrode 14A.
After filling the space of (word line WL) with the SOG film 24, the semiconductor substrate 1 is heat-treated at about 400 ° C.
The OG film 24 is baked. The SOG film 24 has the FT-IR spectrum intensity ratio (Si-N / Si-O) described above.
Uses a polysilazane-based inorganic SOG of not more than 5%.

【００４７】ＳＯＧ膜２４は、ＣＶＤ法で堆積した酸化
シリコン膜に比べてリフロー性が高く、微細な配線間の
ギャップフィル性に優れているので、ゲート電極１４Ａ
（ワード線ＷＬ）のスペースがフォトリソグラフィの解
像限界程度まで微細化されている場合でも、このスペー
スを良好に埋め込むことができる。Since the SOG film 24 has a higher reflow property than the silicon oxide film deposited by the CVD method and is superior in the gap fill property between fine wirings, the SOG film 24
Even when the (word line WL) space is miniaturized to the resolution limit of photolithography, this space can be satisfactorily embedded.

【００４８】また、ＳＯＧ膜２４は、ＢＰＳＧ膜などで
必要とされる高温、長時間の熱処理を行わなくとも高い
リフロー性が得られるため、メモリセル選択用ＭＩＳＦ
ＥＴＱｓのソース、ドレインや周辺回路のＭＩＳＦＥＴ
（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳ
ＦＥＴＱｐ）のソース、ドレインに含まれる不純物の熱
拡散を抑制して浅接合化を図ることができ、かつゲート
電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、
１４Ｃを構成するメタル（Ｗ膜）が熱処理時に酸化する
のを抑制できるので、ＤＲＡＭのメモリセルおよび周辺
回路を構成するＭＩＳＦＥＴの高性能化を実現すること
ができる。Since the SOG film 24 can achieve high reflow properties without performing a high-temperature and long-time heat treatment required for a BPSG film or the like, the memory cell selecting MISF
ETFETs for ETQs source / drain and peripheral circuits
(N channel MISFET Qn, p channel MIS
FET Qp) can suppress thermal diffusion of impurities contained in the source and the drain to achieve a shallow junction, and have a gate electrode 14A (word line WL) and a gate electrode 14B,
Oxidation of the metal (W film) constituting 14C during the heat treatment can be suppressed, so that the performance of the MISFET constituting the memory cell and the peripheral circuit of the DRAM can be improved.

【００４９】ＳＯＧ膜２４のリフロー性をさらに向上さ
せるために、上記ポリシラザン系無機ＳＯＧにリン
（Ｐ）またはホウ素（Ｂ）、あるいはそれらの両方を添
加したものを使用してもよい。In order to further improve the reflow property of the SOG film 24, the above-mentioned polysilazane-based inorganic SOG to which phosphorus (P), boron (B), or both are added may be used.

【００５０】次に、図１３に示すように、ＳＯＧ膜２４
の上部に酸化シリコン膜２５を堆積し、この酸化シリコ
ン膜２５をＣＭＰ法で研磨してその表面を平坦化する。
酸化シリコン膜２５は、例えば酸素（Ｏ2 ）とテトラエ
トキシシラン（ＴＥＯＳ）とをソースガスに用いたプラ
ズマＣＶＤ法で堆積する。Next, as shown in FIG.
A silicon oxide film 25 is deposited on top of the substrate, and the silicon oxide film 25 is polished by a CMP method to planarize the surface.
The silicon oxide film 25 is deposited, for example, by a plasma CVD method using oxygen (O 2 ) and tetraethoxysilane (TEOS) as a source gas.

【００５１】このように、本実施の形態では、ゲート電
極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１
４Ｃの上部に成膜直後でも平坦性が良好なＳＯＧ膜２４
を塗布し、さらにその上部に堆積した酸化シリコン膜２
５をＣＭＰ法で平坦化する。これにより、ゲート電極１
４Ａ（ワード線ＷＬ）間の微細なスペースのギャップフ
ィル性が向上すると共に、ゲート電極１４Ａ（ワード線
ＷＬ）およびゲート電極１４Ｂ、１４Ｃの上部の絶縁膜
の平坦化を実現することができる。また、高温・長時間
の熱処理を行わないため、メモリセルおよび周辺回路を
構成するＭＩＳＦＥＴの特性劣化を防止して高性能化を
実現することができる。As described above, in the present embodiment, the gate electrode 14A (word line WL) and the gate electrodes 14B,
SOG film 24 with good flatness even immediately after film formation on top of 4C
Is applied, and a silicon oxide film 2 deposited on the
5 is flattened by a CMP method. Thereby, the gate electrode 1
It is possible to improve the gap fill property of a minute space between 4A (word lines WL) and to flatten the insulating film on the gate electrode 14A (word line WL) and the gate electrodes 14B and 14C. Further, since heat treatment at a high temperature for a long time is not performed, deterioration of characteristics of the MISFETs constituting the memory cell and the peripheral circuit can be prevented, and high performance can be realized.

【００５２】次に、図１４に示すように、酸化シリコン
膜２５の上部に酸化シリコン膜２６を堆積する。この酸
化シリコン膜２６は、ＣＭＰ法で研磨されたときに生じ
た前記酸化シリコン膜２５の表面の微細な傷を補修する
ために堆積する。酸化シリコン膜２６は、例えば酸素
（Ｏ2 ）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積する。酸化シリ
コン膜２５の上部には、上記酸化シリコン膜２６に代え
てＰＳＧ(Phospho Silicate Glass)膜などを堆積しても
よい。Next, as shown in FIG. 14, a silicon oxide film 26 is deposited on the silicon oxide film 25. The silicon oxide film 26 is deposited in order to repair fine scratches on the surface of the silicon oxide film 25 generated when the silicon oxide film 25 is polished by the CMP method. The silicon oxide film 26 is deposited by a plasma CVD method using, for example, oxygen (O 2 ) and tetraethoxysilane (TEOS) as a source gas. A PSG (Phospho Silicate Glass) film or the like may be deposited on the silicon oxide film 25 instead of the silicon oxide film 26.

【００５３】次に、図１５に示すように、酸化シリコン
膜２６の上部に形成したフォトレジスト膜２７をマスク
にしてメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体
領域１９（ソース、ドレイン）の上部の酸化シリコン膜
２６、２５をドライエッチングし、続いて窒化シリコン
膜２０をエッチングストッパに用いてＳＯＧ膜２４をド
ライエッチングする。Next, as shown in FIG. 15, using the photoresist film 27 formed on the silicon oxide film 26 as a mask, oxidation of the upper part of the n-type semiconductor region 19 (source, drain) of the memory cell selecting MISFET Qs is performed. The silicon films 26 and 25 are dry-etched, and subsequently the SOG film 24 is dry-etched using the silicon nitride film 20 as an etching stopper.

【００５４】このとき、スペクトル強度比（Ｓｉ−Ｎ／
Ｓｉ−Ｏ）が５％以下のポリシラザン系無機ＳＯＧで構
成されたＳＯＧ膜２４は、窒化シリコン膜２０に対する
エッチング選択比が高い（ゲート電極１４Ａの肩部で１
０程度、ゲート電極１４Ａのスペースの底部で２０程
度）ので、Ｃ（炭素）／Ｆ（フッ素）比の高いフルオロ
カーボン系のガス（Ｃ4 Ｆ8 、Ｃ3 Ｆ8 、Ｃ2 Ｆ6 な
ど）を多く含有するエッチングガスを使用しなくとも、
窒化シリコン膜２０が完全に除去されないようにするこ
とができる。At this time, the spectral intensity ratio (Si-N /
The SOG film 24 made of a polysilazane-based inorganic SOG containing 5% or less of Si—O) has a high etching selectivity to the silicon nitride film 20 (1 at the shoulder of the gate electrode 14A).
0, about 20 at the bottom of the space of the gate electrode 14A), so that a fluorocarbon-based gas (C 4 F 8 , C 3 F 8 , C 2 F 6, etc.) having a high C (carbon) / F (fluorine) ratio is used. Even without using a large amount of etching gas,
It is possible to prevent the silicon nitride film 20 from being completely removed.

【００５５】続いて、図１６に示すように、上記フォト
レジスト膜２７をマスクにしたドライエッチングでメモ
リセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９
（ソース、ドレイン）の上部の窒化シリコン膜１５とゲ
ート酸化膜１３とを除去することにより、ｎ型半導体領
域１９（ソース、ドレイン）の一方の上部にコンタクト
ホール（接続孔）２８を形成し、他方の上部にコンタク
トホール（接続孔）２９を形成する。Subsequently, as shown in FIG. 16, the n-type semiconductor region 19 of the MISFET Qs for memory cell selection is dry-etched using the photoresist film 27 as a mask.
By removing the silicon nitride film 15 and the gate oxide film 13 above the (source, drain), a contact hole (connection hole) 28 is formed on one of the n-type semiconductor regions 19 (source, drain), A contact hole (connection hole) 29 is formed on the other upper part.

【００５６】このエッチングは、酸化シリコン膜（ゲー
ト酸化膜１３および素子分離溝５内の酸化シリコン膜
７）に対する窒化シリコン膜１５の選択比が高くなるよ
うな条件で行い、ｎ型半導体領域１９や素子分離溝５が
深く削れないようにする。また、このエッチングは、窒
化シリコン膜１５が異方的にエッチングされるような条
件で行い、ゲート電極１４Ａ（ワード線ＷＬ）の側壁に
窒化シリコン膜１５が残るようにする。これにより、フ
ォトリソグラフィの解像限界以下の微細な径を有するコ
ンタクトホール２８、２９がゲート電極１４Ａ（ワード
線ＷＬ）に対して自己整合で形成される。なお、コンタ
クトホール２８、２９をゲート電極１４Ａ（ワード線Ｗ
Ｌ）に対して自己整合で形成するには、あらかじめ窒化
シリコン膜１５を異方性エッチングしてゲート電極１４
Ａ（ワード線ＷＬ）の側壁にサイドウォールスペーサを
形成しておいてもよい。This etching is performed under such conditions that the selectivity of the silicon nitride film 15 to the silicon oxide film (the gate oxide film 13 and the silicon oxide film 7 in the element isolation trench 5) is increased. The element isolation groove 5 is prevented from being cut deeply. This etching is performed under such a condition that the silicon nitride film 15 is anisotropically etched so that the silicon nitride film 15 remains on the side wall of the gate electrode 14A (word line WL). As a result, contact holes 28 and 29 having a fine diameter equal to or smaller than the resolution limit of photolithography are formed in self-alignment with the gate electrode 14A (word line WL). The contact holes 28 and 29 are formed in the gate electrode 14A (word line W
L), the silicon nitride film 15 is anisotropically etched in advance to form the gate electrode 14.
Sidewall spacers may be formed on the side walls of A (word line WL).

【００５７】このように、ゲート電極１４Ａ（ワード線
ＷＬ）のスペースを埋め込むＳＯＧ膜２４として、スペ
クトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）が５％以下のポリ
シラザン系無機ＳＯＧを使用することにより、ＳＯＧ膜
２４のエッチングが途中で停止してコンタクトホール２
８、２９が非開孔になるといった不具合を生じることな
く、ＳＯＧ膜／窒化シリコン膜の選択比を向上すること
ができる。As described above, a polysilazane-based inorganic SOG having a spectral intensity ratio (Si-N / Si-O) of 5% or less is used as the SOG film 24 for filling the space of the gate electrode 14A (word line WL). , The etching of the SOG film 24 stops halfway, and the contact hole 2
The selection ratio of the SOG film / silicon nitride film can be improved without causing a problem that the holes 8 and 29 are not opened.

【００５８】次に、図１７に示すように、コンタクトホ
ール２８、２９の内部にプラグ３０を形成し、次いで酸
化シリコン膜２６の上部に酸化シリコン膜３１を堆積し
た後、半導体基板１を８００℃程度で熱処理する。プラ
グ３０は、酸化シリコン膜２６の上部にｎ型不純物（例
えばＰ（リン））をドープした多結晶シリコン膜をＣＶ
Ｄ法で堆積した後、この多結晶シリコン膜をＣＭＰ法で
研磨してコンタクトホール２８、２９の内部に残すこと
により形成する。また、上記熱処理によって、プラグ３
０を構成する多結晶シリコン膜中のｎ型不純物がコンタ
クトホール２８、２９の底部からメモリセル選択用ＭＩ
ＳＦＥＴＱｓのｎ型半導体領域１９（ソース、ドレイ
ン）に拡散し、ｎ型半導体領域１９が低抵抗化される。Next, as shown in FIG. 17, a plug 30 is formed inside the contact holes 28 and 29, and then a silicon oxide film 31 is deposited on the silicon oxide film 26. Heat treatment at about The plug 30 is formed by forming a polycrystalline silicon film doped with an n-type impurity (for example, P (phosphorus)) on the silicon oxide film 26 by CV.
After deposition by the D method, the polycrystalline silicon film is formed by polishing by a CMP method and leaving it inside the contact holes 28 and 29. Also, the plug 3
The n-type impurity in the polycrystalline silicon film forming the memory cell selecting MI from the bottom of the contact holes 28 and 29
Diffusion into the n-type semiconductor region 19 (source, drain) of the SFET Qs reduces the resistance of the n-type semiconductor region 19.

【００５９】次に、図１８に示すように、フォトレジス
ト膜３２をマスクにしたドライエッチングで前記コンタ
クトホール２８の上部の酸化シリコン膜３１を除去して
プラグ３０の表面を露出させる。次に、フォトレジスト
膜３２を除去した後、図１９に示すように、フォトレジ
スト膜３３をマスクにしたドライエッチングで周辺回路
領域の酸化シリコン膜３１、２６、２５、ＳＯＧ膜２４
およびゲート酸化膜１３を除去することにより、ｎチャ
ネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソー
ス、ドレイン）の上部にコンタクトホール３４、３５を
形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体
領域２２（ソース、ドレイン）の上部にコンタクトホー
ル３６、３７を形成する。Next, as shown in FIG. 18, the silicon oxide film 31 above the contact hole 28 is removed by dry etching using the photoresist film 32 as a mask to expose the surface of the plug 30. Next, after removing the photoresist film 32, as shown in FIG. 19, the silicon oxide films 31, 26, 25 and the SOG film 24 in the peripheral circuit region are dry-etched using the photoresist film 33 as a mask.
By removing the gate oxide film 13 and contact holes 34 and 35 above the n + -type semiconductor region 23 (source and drain) of the n-channel MISFET Qn, the p + -type semiconductor region 22 of the p-channel MISFET Qp Contact holes 36 and 37 are formed above (source, drain).

【００６０】上記のように、メモリアレイの酸化シリコ
ン膜３１を除去してプラグ３０の表面を露出させるエッ
チングと、周辺回路領域にコンタクトホール３４〜３７
を形成するエッチングを別工程で行うことにより、深い
コンタクトホール３４〜３７を形成する際にプラグ３０
が削れるのを防ぐことができる。プラグ３０の表面を露
出させるエッチングとコンタクトホール３４〜３７を形
成するエッチングは、上記と逆の順序で行ってもよい。As described above, the etching for removing the silicon oxide film 31 of the memory array to expose the surface of the plug 30 and the contact holes 34 to 37 in the peripheral circuit region are performed.
Is formed in a separate step, so that plugs 30 can be formed when forming deep contact holes 34 to 37.
Can be prevented from being scraped. The etching for exposing the surface of the plug 30 and the etching for forming the contact holes 34 to 37 may be performed in the reverse order.

【００６１】次に、フォトレジスト膜３３を除去した
後、図２０に示すように、酸化シリコン膜３１の上部に
ビット線ＢＬと周辺回路の第１層配線３８、３９とを形
成する。ビット線ＢＬおよび第１層配線３８、３９を形
成するには、まず酸化シリコン膜３１の上部にＴｉ膜を
スパッタリング法で堆積し、半導体基板１を８００℃程
度で熱処理する。次いで、Ｔｉ膜の上部にＴｉＮ膜をス
パッタリング法で堆積し、さらにその上部にＷ膜と窒化
シリコン膜４０とをＣＶＤ法で堆積した後、フォトレジ
スト膜４１をマスクにしてこれらの膜をパターニングす
る。Next, after removing the photoresist film 33, as shown in FIG. 20, a bit line BL and first layer wirings 38 and 39 of the peripheral circuit are formed on the silicon oxide film 31. To form the bit lines BL and the first layer wirings 38 and 39, first, a Ti film is deposited on the silicon oxide film 31 by a sputtering method, and the semiconductor substrate 1 is heat-treated at about 800 ° C. Next, a TiN film is deposited on the Ti film by a sputtering method, and a W film and a silicon nitride film 40 are further deposited on the TiN film by a CVD method. Then, these films are patterned using the photoresist film 41 as a mask. .

【００６２】酸化シリコン膜３１の上部にＴｉ膜を堆積
した後、半導体基板１を８００℃程度で熱処理すること
により、Ｔｉ膜とＳｉ基板とが反応し、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソース、ドレ
イン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型
半導体領域２２（ソース、ドレイン）の表面とに低抵抗
のＴｉＳｉ2 （チタンシリサイド）層４２が形成され
る。図示は省略するが、このとき、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのｎ型半導体領域１９の上部のコンタク
トホール２８に埋め込まれたプラグ３０の表面にもＴｉ
Ｓｉ2 層４２が形成される。これにより、ｎ+ 型半導体
領域２３およびｐ+ 型半導体領域２２に接続される配線
（ビット線ＢＬ、第１層配線３８、３９）のコンタクト
抵抗を低減することができる。また、ビット線ＢＬをＷ
膜／ＴｉＮ膜／Ｔｉ膜で構成することにより、そのシー
ト抵抗を２Ω／□以下にまで低減できるので、情報の読
み出し速度および書き込み速度を向上させることがで
き、かつビット線ＢＬと周辺回路の第１層配線３８、３
９とを一つの工程で同時に形成することができる。さら
に、周辺回路の第１層配線（３８、３９）をビット線Ｂ
Ｌと同層の配線で構成した場合は、第１層配線をメモリ
セルの上層に形成されるＡｌ配線で構成する場合に比べ
て、周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥ
ＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）と第１層配線
とを接続するコンタクトホール（３４〜３７）のアスペ
クト比が低減されるため、第１層配線の接続信頼性が向
上する。After depositing a Ti film on the silicon oxide film 31, the semiconductor substrate 1 is subjected to a heat treatment at about 800 ° C., so that the Ti film reacts with the Si substrate and the n-channel type M
A low-resistance TiSi2 (titanium silicide) layer 42 is formed on the surface of the n + type semiconductor region 23 (source, drain) of the ISFET Qn and the surface of the p + type semiconductor region 22 (source, drain) of the p-channel MISFET Qp. . Although not shown, the memory cell selection M
The surface of the plug 30 buried in the contact hole 28 above the n-type semiconductor region 19 of the ISFET Qs
An Si2 layer 42 is formed. Thereby, the contact resistance of the wiring (bit line BL, first layer wirings 38 and 39) connected to n + -type semiconductor region 23 and p + -type semiconductor region 22 can be reduced. Also, the bit line BL is set to W
By using a film / TiN film / Ti film, the sheet resistance can be reduced to 2Ω / □ or less, so that the information reading speed and the writing speed can be improved, and the bit line BL and the peripheral circuit Single layer wiring 38, 3
9 can be simultaneously formed in one step. Further, the first layer wiring (38, 39) of the peripheral circuit is connected to the bit line B.
When the first layer wiring is formed by an Al wiring formed in an upper layer of the memory cell, the MISFET (n-channel MISFE) of the peripheral circuit is formed when the wiring is formed in the same layer as L.
Since the aspect ratio of the contact holes (34 to 37) connecting the TQn, p-channel type MISFET Qp) and the first layer wiring is reduced, the connection reliability of the first layer wiring is improved.

【００６３】次に、フォトレジスト膜４１を除去した
後、図２１に示すように、ビット線ＢＬの側壁と第１層
配線３８、３９の側壁とにサイドウォールスペーサ４３
を形成する。サイドウォールスペーサ４３は、ビット線
ＢＬおよび第１層配線３８、３９の上部にＣＶＤ法で窒
化シリコン膜を堆積した後、この窒化シリコン膜を異方
性エッチングして形成する。Next, after removing the photoresist film 41, as shown in FIG. 21, sidewall spacers 43 are formed on the side walls of the bit lines BL and the side walls of the first layer wirings 38 and 39.
To form The side wall spacer 43 is formed by depositing a silicon nitride film on the bit line BL and the first layer wirings 38 and 39 by the CVD method, and then anisotropically etching the silicon nitride film.

【００６４】次に、図２２に示すように、ビット線ＢＬ
および第１層配線３８、３９の上部にＳＯＧ膜４４をス
ピン塗布する。このＳＯＧ膜４４は、前述したＦＴ−Ｉ
Ｒスペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）が５％以下
のポリシラザン系無機ＳＯＧを使用してもよく、あるい
はこのスペクトル強度比が５％を超える無機ＳＯＧや、
有機ＳＯＧを使用してもよい。Next, as shown in FIG.
Then, the SOG film 44 is spin-coated on the first layer wirings 38 and 39. This SOG film 44 is formed of the FT-I
Polysilazane-based inorganic SOG having an R spectrum intensity ratio (Si-N / Si-O) of 5% or less may be used, or an inorganic SOG having a spectrum intensity ratio exceeding 5%,
Organic SOG may be used.

【００６５】ＳＯＧ膜４４は、ＢＰＳＧ膜に比べてリフ
ロー性が高く、微細な配線間のギャップフィル性に優れ
ているので、ビット線ＢＬのスペースを良好に埋め込む
ことができる。また、ＳＯＧ膜４４は、ＢＰＳＧ膜で必
要とされる高温、長時間の熱処理を行わなくとも高いリ
フロー性が得られるため、ビット線ＢＬの下層に形成さ
れたメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレ
インや周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦ
ＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）のソース、
ドレインに含まれる不純物の熱拡散を抑制して浅接合化
を図ることができる。さらに、ゲート電極１４Ａ（ワー
ド線ＷＬ）およびゲート電極１４Ｂ、１４Ｃを構成する
メタル（Ｗ膜）の酸化を抑制できるので、ＤＲＡＭのメ
モリセルおよび周辺回路を構成するＭＩＳＦＥＴの高性
能化を実現することができる。また、ビット線ＢＬおよ
び第１層配線３８、３９を構成するＴｉ膜、ＴｉＮ膜、
Ｗ膜の酸化を抑制して配線低抵の低減を図ることができ
る。Since the SOG film 44 has a higher reflow property than the BPSG film and is excellent in the gap fill property between fine wirings, the space of the bit line BL can be satisfactorily embedded. In addition, since the SOG film 44 can obtain high reflow properties without performing a high-temperature and long-time heat treatment required for the BPSG film, the source and drain of the memory cell selection MISFET Qs formed under the bit line BL are formed. And peripheral circuit MISFETs (n-channel MISF
ETQn, p-channel type MISFET Qp) source,
Thermal diffusion of impurities contained in the drain can be suppressed, and a shallow junction can be achieved. Furthermore, since the oxidation of the metal (W film) forming the gate electrode 14A (word line WL) and the gate electrodes 14B and 14C can be suppressed, the performance of the MISFET forming the DRAM memory cell and peripheral circuits can be improved. Can be. Further, a Ti film, a TiN film, which constitute the bit line BL and the first layer wirings 38 and 39,
Oxidation of the W film can be suppressed to reduce the wiring resistance.

【００６６】次に、図２３に示すように、ＳＯＧ膜４４
の上部に酸化シリコン膜４５を堆積し、次いでこの酸化
シリコン膜４５をＣＭＰ法で研磨してその表面を平坦化
した後、酸化シリコン膜４５の上部に酸化シリコン膜４
６を堆積する。酸化シリコン膜４５、４６は、例えば酸
素（Ｏ2 ）とテトラエトキシシラン（ＴＥＯＳ）とをソ
ースガスに用いたプラズマＣＶＤ法で堆積する。また、
酸化シリコン膜４６は、ＣＭＰ法で研磨されたときに生
じた前記酸化シリコン膜４５の表面の微細な傷を補修す
るために堆積する。Next, as shown in FIG.
A silicon oxide film 45 is deposited on the surface of the silicon oxide film 45. The silicon oxide film 45 is polished by a CMP method to planarize the surface.
6 is deposited. The silicon oxide films 45 and 46 are deposited by a plasma CVD method using, for example, oxygen (O 2 ) and tetraethoxysilane (TEOS) as a source gas. Also,
The silicon oxide film 46 is deposited to repair fine scratches on the surface of the silicon oxide film 45 generated when the silicon oxide film 46 is polished by the CMP method.

【００６７】次に、図２４に示すように、フォトレジス
ト膜４７をマスクにしたドライエッチングでコンタクト
ホール２９の上部の酸化シリコン膜４６、４５、ＳＯＧ
膜４４および酸化シリコン膜３１を除去してプラグ３０
の表面に達するスルーホール４８を形成する。このエッ
チングは、酸化シリコン膜４６、４５、３１およびＳＯ
Ｇ膜４４に対する窒化シリコン膜のエッチングレートが
小さくなるような条件で行い、スルーホール４８とビッ
ト線ＢＬの合わせずれが生じた場合でも、ビット線ＢＬ
の上部の窒化シリコン膜４０やサイドウォールスペーサ
４３が深く削れないようにする。これにより、スルーホ
ール４８がビット線ＢＬに対して自己整合で形成され
る。Next, as shown in FIG. 24, the silicon oxide films 46 and 45 over the contact holes 29 are removed by dry etching using the photoresist film 47 as a mask.
After removing the film 44 and the silicon oxide film 31, the plug 30
Is formed to reach the surface of the substrate. This etching is performed on the silicon oxide films 46, 45, 31 and SO
The etching is performed under such a condition that the etching rate of the silicon nitride film with respect to the G film 44 becomes small.
To prevent the silicon nitride film 40 and the sidewall spacers 43 on the upper portion from being etched deeply. As a result, the through hole 48 is formed in self alignment with the bit line BL.

【００６８】次に、図２５に示すように、スルーホール
４８の内部にプラグ４９を形成する。プラグ４９は、酸
化シリコン膜４６の上部にｎ型不純物（例えばＰ（リ
ン））をドープした多結晶シリコン膜をＣＶＤ法で堆積
した後、この多結晶シリコン膜をエッチバックしてスル
ーホール４８の内部に残すことにより形成する。Next, as shown in FIG. 25, a plug 49 is formed inside the through hole 48. The plug 49 is formed by depositing a polycrystalline silicon film doped with an n-type impurity (for example, P (phosphorus)) on the silicon oxide film 46 by a CVD method, and then etching back the polycrystalline silicon film to form a through hole 48. It is formed by leaving it inside.

【００６９】次に、図２６に示すように、酸化シリコン
膜４６の上部に窒化シリコン膜５１をＣＶＤ法で堆積し
た後、フォトレジスト膜５２をマスクにしたドライエッ
チングで周辺回路領域の窒化シリコン膜５１を除去す
る。メモリアレイに残った窒化シリコン膜５１は、後述
する情報蓄積用容量素子の下部電極を形成する工程で下
部電極の間の酸化シリコン膜をエッチングする際のエッ
チングストッパとして使用される。Next, as shown in FIG. 26, after a silicon nitride film 51 is deposited on the silicon oxide film 46 by the CVD method, the silicon nitride film in the peripheral circuit region is dry-etched using the photoresist film 52 as a mask. 51 is removed. The silicon nitride film 51 remaining in the memory array is used as an etching stopper when etching a silicon oxide film between the lower electrodes in a step of forming a lower electrode of the information storage capacitor element described later.

【００７０】次に、フォトレジスト膜５２を除去した
後、図２７に示すように、窒化シリコン膜５１の上部に
酸化シリコン膜５３を堆積し、フォトレジスト膜５４を
マスクにしたドライエッチングで酸化シリコン膜５３お
よび窒化シリコン膜５１を除去することにより、スルー
ホール４８の上部に溝５５を形成する。このとき同時
に、メモリアレイの周囲にメモリアレイを取り囲む枠状
の溝５５ａを形成する。酸化シリコン膜５３は、例えば
酸素（Ｏ2 ）とテトラエトキシシラン（ＴＥＯＳ）とを
ソースガスに用いたプラズマＣＶＤ法で堆積する。Next, after removing the photoresist film 52, as shown in FIG. 27, a silicon oxide film 53 is deposited on the silicon nitride film 51, and the silicon oxide film is dry-etched using the photoresist film 54 as a mask. By removing the film 53 and the silicon nitride film 51, a groove 55 is formed above the through hole 48. At the same time, a frame-like groove 55a surrounding the memory array is formed around the memory array. The silicon oxide film 53 is deposited by, for example, a plasma CVD method using oxygen (O 2 ) and tetraethoxysilane (TEOS) as a source gas.

【００７１】次に、フォトレジスト膜５４を除去した
後、図２８に示すように、酸化シリコン膜５３の上部
に、情報蓄積用容量素子の下部電極材料として使用され
るｎ型不純物（例えばＰ（リン））をドープした多結晶
シリコン膜５６をＣＶＤ法で堆積した後、多結晶シリコ
ン膜５６の上部に溝５５、５５ａを埋め込むのに十分な
膜厚のＳＯＧ膜５７をスピン塗布し、次いで４００℃程
度の熱処理でＳＯＧ膜５７をベークする。このＳＯＧ膜
５７は、前述したＦＴ−ＩＲスペクトル強度比（Ｓｉ−
Ｎ／Ｓｉ−Ｏ）が５％以下のポリシラザン系無機ＳＯＧ
を使用してもよく、あるいはこのスペクトル強度比が５
％を超える無機ＳＯＧ）や、有機ＳＯＧを使用してもよ
い。Next, after removing the photoresist film 54, as shown in FIG. 28, an n-type impurity (for example, P ( After depositing a polycrystalline silicon film 56 doped with phosphorus)) by a CVD method, an SOG film 57 having a thickness sufficient to fill the grooves 55 and 55a is spin-coated on the polycrystalline silicon film 56, and then 400 The SOG film 57 is baked by a heat treatment at about ° C. The SOG film 57 has the FT-IR spectrum intensity ratio (Si-
N / Si-O) 5% or less of polysilazane-based inorganic SOG
Or if the spectral intensity ratio is 5
% Of inorganic SOG) or organic SOG.

【００７２】次に、図２９に示すように、ＳＯＧ膜５７
をエッチバックし、さらに酸化シリコン膜５３の上部の
多結晶シリコン膜５６をエッチバックすることにより、
溝５５、５５ａの内側（内壁および底部）に多結晶シリ
コン膜５６を残す。Next, as shown in FIG. 29, the SOG film 57
Is etched back, and the polycrystalline silicon film 56 on the silicon oxide film 53 is further etched back.
The polycrystalline silicon film 56 is left inside the grooves 55 and 55a (the inner wall and the bottom).

【００７３】次に、図３０に示すように、周辺回路領域
の酸化シリコン膜５３をフォトレジスト膜５８で覆い、
溝５５の内部のＳＯＧ膜５７と溝５５の隙間の酸化シリ
コン膜５３とをウェットエッチングで除去することによ
り、情報蓄積用容量素子の下部電極６０を形成する。こ
のとき、溝５５の隙間には窒化シリコン膜５１が残って
いるので、この隙間の酸化シリコン膜４６がエッチング
されることはない。また、周辺回路領域の酸化シリコン
膜５３を覆うフォトレジスト膜５８の一端は、メモリア
レイの最も外側に形成される下部電極６０と周辺回路領
域との境界部、すなわち溝５５ａの上部に配置される。
このようにすると、フォトレジスト膜５８に合わせずれ
が生じた場合でも、その端部がメモリアレイの最も外側
に形成される下部電極６０上に位置することがないの
で、この下部電極６０の溝５５の内部にＳＯＧ膜５７が
残ったり、この下部電極６０と溝５５ａとの隙間に酸化
シリコン膜５３が残ったりすることはない。また、周辺
回路領域の酸化シリコン膜５３の一部がエッチング液に
曝されることもないので、周辺回路領域の酸化シリコン
膜５３の一部が削れて深い溝ができたりすることもな
い。Next, as shown in FIG. 30, the silicon oxide film 53 in the peripheral circuit region is covered with a photoresist film 58.
By removing the SOG film 57 inside the groove 55 and the silicon oxide film 53 in the gap between the grooves 55 by wet etching, the lower electrode 60 of the information storage capacitor is formed. At this time, since the silicon nitride film 51 remains in the gap between the trenches 55, the silicon oxide film 46 in this gap is not etched. One end of the photoresist film 58 covering the silicon oxide film 53 in the peripheral circuit region is disposed at a boundary between the lower electrode 60 formed on the outermost side of the memory array and the peripheral circuit region, that is, above the groove 55a. .
In this way, even if the photoresist film 58 is misaligned, its end is not located on the lower electrode 60 formed on the outermost side of the memory array. Does not remain in the SOG film 57 or the silicon oxide film 53 remains in the gap between the lower electrode 60 and the groove 55a. In addition, since a part of the silicon oxide film 53 in the peripheral circuit region is not exposed to the etching solution, a part of the silicon oxide film 53 in the peripheral circuit region is not shaved to form a deep groove.

【００７４】次に、フォトレジスト膜５８を除去し、次
いで下部電極６０を構成する多結晶シリコン膜（５６）
の酸化を防止するために、半導体基板１をアンモニア雰
囲気中、８００℃程度で熱処理して多結晶シリコン膜
（５６）の表面を窒化した後、図３１に示すように、下
部電極６０の上部にＴａ2 Ｏ5(酸化タンタル) 膜６１を
ＣＶＤ法で堆積し、次いで半導体基板１を８００℃程度
で熱処理してＴａ2 Ｏ5膜６１の欠陥を修復した後、Ｔ
ａ2 Ｏ5 膜６１の上部にＣＶＤ法とスパッタリング法と
でＴｉＮ膜６２を堆積し、フォトレジスト膜６３をマス
クにしたドライエッチングでＴｉＮ膜６２およびＴａ2
Ｏ5 膜６１をパターニングすることにより、ＴｉＮ膜６
２からなる上部電極と、Ｔａ2 Ｏ5 膜６１からなる容量
絶縁膜と、多結晶シリコン膜５６からなる下部電極６０
とで構成される情報蓄積用容量素子Ｃを形成する。これ
により、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直
列に接続された情報蓄積用容量素子Ｃとで構成されるＤ
ＲＡＭのメモリセルが完成する。Next, the photoresist film 58 is removed, and then the polycrystalline silicon film (56) forming the lower electrode 60 is formed.
In order to prevent oxidation of the semiconductor substrate 1, the surface of the polycrystalline silicon film (56) is nitrided by heat-treating the semiconductor substrate 1 in an ammonia atmosphere at about 800 ° C., and then, as shown in FIG. A Ta 2 O 5 (tantalum oxide) film 61 is deposited by a CVD method, and then the semiconductor substrate 1 is heat-treated at about 800 ° C. to repair defects of the Ta 2 O 5 film 61.
A TiN film 62 is deposited on the a 2 O 5 film 61 by a CVD method and a sputtering method, and the TiN film 62 and the Ta 2 film are dry-etched using a photoresist film 63 as a mask.
By patterning the O 5 film 61, the TiN film 6 is formed.
2, a capacitive insulating film made of a Ta 2 O 5 film 61, and a lower electrode 60 made of a polycrystalline silicon film 56.
Is formed. As a result, the MISFET Qs for memory cell selection and the information storage capacitance element C connected in series to the MISFET Qs
The memory cell of the RAM is completed.

【００７５】次に、フォトレジスト膜６３を除去した
後、図３２に示すように、情報蓄積用容量素子Ｃの上部
に膜厚１００nm程度の酸化シリコン膜６４を堆積する。
酸化シリコン膜６５は、例えば酸素（Ｏ2 ）とテトラエ
トキシシラン（ＴＥＯＳ）とをソースガスに用いたプラ
ズマＣＶＤ法で堆積する。続いて、フォトレジスト膜６
５をマスクにしたドライエッチングで周辺回路の第１層
配線３８の上部の酸化シリコン膜６４、５３、４６、４
５、ＳＯＧ膜４４および窒化シリコン膜４０を除去する
ことにより、スルーホール６６を形成する。Next, after removing the photoresist film 63, as shown in FIG. 32, a silicon oxide film 64 having a thickness of about 100 nm is deposited on the information storage capacitor C.
The silicon oxide film 65 is deposited by, for example, a plasma CVD method using oxygen (O 2 ) and tetraethoxysilane (TEOS) as a source gas. Subsequently, the photoresist film 6
The silicon oxide films 64, 53, 46, 4 on the first layer wiring 38 of the peripheral circuit are formed by dry etching using the mask 5 as a mask.
5. Through holes 66 are formed by removing the SOG film 44 and the silicon nitride film 40.

【００７６】次に、フォトレジスト膜６５を除去した
後、図３３に示すように、スルーホール６６の内部にプ
ラグ６７を形成し、続いて酸化シリコン膜６４の上部に
第２層配線６８、６９を形成する。プラグ６７は、酸化
シリコン膜６４の上部にスパッタリング法でＴｉＮ膜を
堆積し、さらにその上部にＣＶＤ法でＷ膜を堆積した
後、これらの膜をエッチバックしてスルーホール６６の
内部に残すことにより形成する。第２層配線６８、６９
は、酸化シリコン膜６４の上部にスパッタリング法でＴ
ｉＮ膜、Ａｌ（アルミニウム）膜、ＴｉＮ膜を順次堆積
した後、フォトレジスト膜をマスクにしたドライエッチ
ングでこれらの膜をパターニングして形成する。Next, after removing the photoresist film 65, as shown in FIG. 33, a plug 67 is formed inside the through hole 66, and then second layer wirings 68 and 69 are formed on the silicon oxide film 64. To form The plug 67 is to deposit a TiN film on the silicon oxide film 64 by a sputtering method, further deposit a W film on the TiN film by a CVD method, and then etch back these films to leave inside the through hole 66. Is formed. Second layer wiring 68, 69
Is formed on the silicon oxide film 64 by sputtering.
After sequentially depositing an iN film, an Al (aluminum) film, and a TiN film, these films are patterned and formed by dry etching using a photoresist film as a mask.

【００７７】次に、図３４に示すように、第２層配線６
８、６９の上部に層間絶縁膜を堆積する。層間絶縁膜
は、例えばＳＯＧ膜７２および酸化シリコン膜７３の積
層膜で構成する。ＳＯＧ膜７２は、前述したＦＴ−ＩＲ
スペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）が５％以下の
ポリシラザン系無機ＳＯＧを使用してスピン塗布し、酸
化シリコン膜７３は、例えば酸素（Ｏ2 ）とテトラエト
キシシラン（ＴＥＯＳ）とをソースガスに用いたプラズ
マＣＶＤ法で堆積する。Next, as shown in FIG.
An interlayer insulating film is deposited on the upper portions of 8 and 69. The interlayer insulating film is composed of, for example, a stacked film of an SOG film 72 and a silicon oxide film 73. The SOG film 72 is made of the FT-IR described above.
Spin coating is performed using a polysilazane-based inorganic SOG having a spectral intensity ratio (Si-N / Si-O) of 5% or less, and the silicon oxide film 73 is made of, for example, oxygen (O 2 ) and tetraethoxysilane (TEOS). It is deposited by a plasma CVD method used for a source gas.

【００７８】次に、図３５に示すように、情報蓄積用容
量素子Ｃの上部の層間絶縁膜にスルーホール（接続孔）
７４を形成し、周辺回路の第２層配線６９の上部の層間
絶縁膜にスルーホール（接続孔）７５を形成する。スル
ーホール７４、７５は、フォトレジスト膜をマスクにし
たドライエッチングで酸化シリコン膜７３およびＳＯＧ
膜７２を除去することにより形成する。Next, as shown in FIG. 35, a through hole (connection hole) is formed in the interlayer insulating film above the information storage capacitive element C.
A through hole (connection hole) 75 is formed in the interlayer insulating film above the second layer wiring 69 of the peripheral circuit. The through holes 74 and 75 are formed by dry etching using a photoresist film as a mask.
It is formed by removing the film 72.

【００７９】上記スルーホール７４、７５を形成するた
めのドライエッチングでは、スルーホール７５の底部に
第２層配線６９の表面が露出する。この第２層配線６９
の最上層はＴｉＮ膜で構成されているために、第２層配
線６９を覆う層間絶縁膜の一部を構成するＳＯＧ膜７２
として、窒化シリコン膜に対するドライエッチング選択
比が低いＳＯＧ材料（例えばスペクトル強度比（Ｓｉ−
Ｎ／Ｓｉ−Ｏ）が５％を超えるポリシラザン系無機ＳＯ
Ｇ）を使用すると、窒化シリコン膜と同様に窒素を含有
するＴｉＮ膜がオーバーエッチングされてＡｌ膜が露出
する。すると、次の工程でスルーホール７４、７５の内
部にプラグを埋め込む際、その前処理としてスルーホー
ル７４、７５の内部を洗浄したときに、Ａｌ膜が洗浄液
に晒されて腐蝕を引き起こすことがある。In the dry etching for forming the through holes 74 and 75, the surface of the second layer wiring 69 is exposed at the bottom of the through hole 75. This second layer wiring 69
Is formed of a TiN film, the SOG film 72 constituting a part of the interlayer insulating film covering the second layer wiring 69 is formed.
As an SOG material having a low dry etching selectivity to a silicon nitride film (for example, a spectral intensity ratio (Si-
N / Si—O) exceeds 5% polysilazane-based inorganic SO
When G) is used, the TiN film containing nitrogen is over-etched like the silicon nitride film to expose the Al film. Then, when the plugs are embedded in the through holes 74 and 75 in the next step, when the insides of the through holes 74 and 75 are cleaned as a pretreatment, the Al film may be exposed to the cleaning liquid and cause corrosion. .

【００８０】ところが、ＳＯＧ膜７２として、窒化シリ
コン膜に対するドライエッチング選択比が高い材料、す
なわちスペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）が５％
以下のポリシラザン系無機ＳＯＧを使用した場合には、
窒化シリコン膜と同じく含窒素化合物であるＴｉＮ膜が
オーバーエッチングされてＡｌ膜が露出するのを防ぐこ
とができるので、第２層配線６９の腐蝕による断線など
を防止することができる。なお、第２層配線６９の最上
層をＴｉＮ膜に代えて他の窒化金属膜（例えばＷＮ膜）
で構成した場合でも、同様の効果（Ａｌ膜の腐蝕防止）
を得ることができる。However, as the SOG film 72, a material having a high dry etching selectivity with respect to the silicon nitride film, that is, the spectral intensity ratio (Si-N / Si-O) is 5%.
When the following polysilazane-based inorganic SOG is used,
Since the TiN film, which is a nitrogen-containing compound similarly to the silicon nitride film, is prevented from being over-etched to expose the Al film, disconnection of the second layer wiring 69 due to corrosion can be prevented. Note that the uppermost layer of the second-layer wiring 69 is replaced with a TiN film and another metal nitride film (for example, a WN film)
Similar effect (prevention of corrosion of Al film)
Can be obtained.

【００８１】次に、図３６に示すように、スルーホール
７４、７５の内部にプラグ７６を形成し、続いて層間絶
縁膜の上部に第３層配線７７、７８、７９を形成する。
プラグ７６は、層間絶縁膜の上部にスパッタリング法で
ＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法でＷ膜を
堆積した後、これらの膜をエッチバックしてスルーホー
ル７４、７５の内部に残すことにより形成する。第３層
配線７７〜７９は、層間絶縁膜の上部にスパッタリング
法でＴｉＮ膜、Ａｌ膜、ＴｉＮ膜を堆積した後、フォト
レジスト膜をマスクにしたドライエッチングでこれらの
膜をパターニングして形成する。Next, as shown in FIG. 36, plugs 76 are formed inside the through holes 74 and 75, and then third layer wirings 77, 78 and 79 are formed above the interlayer insulating film.
The plug 76 is formed by depositing a TiN film on the interlayer insulating film by a sputtering method, further depositing a W film on the TiN film by a CVD method, and etching back these films to leave inside the through holes 74 and 75. It forms by doing. The third layer wirings 77 to 79 are formed by depositing a TiN film, an Al film, and a TiN film on the interlayer insulating film by a sputtering method, and then patterning these films by dry etching using a photoresist film as a mask. .

【００８２】その後、第３層配線７７〜７９の上部に酸
化シリコン膜と窒化シリコン膜とで構成されたパッシベ
ーション膜を堆積するが、その図示は省略する。以上の
工程により、本実施の形態のＤＲＡＭが略完成する。Thereafter, a passivation film composed of a silicon oxide film and a silicon nitride film is deposited on the third layer wirings 77 to 79, but is not shown. Through the above steps, the DRAM of the present embodiment is substantially completed.

【００８３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。Although the invention made by the inventor has been specifically described based on the embodiments of the present invention, the present invention is not limited to the above embodiments, and various modifications may be made without departing from the gist of the invention. Needless to say, it can be changed.

【００８４】前記実施の形態では、ＤＲＡＭの製造プロ
セスに適用した場合について説明したが、本発明は、メ
モリＬＳＩやロジックＬＳＩを問わず、一般に微細な間
隔で形成された電極配線のスペースにＳＯＧ膜を埋め込
むプロセスを有する高集積ＬＳＩに広く適用することが
できる。In the above embodiment, the case where the present invention is applied to a DRAM manufacturing process has been described. However, the present invention is not limited to a memory LSI or a logic LSI, but is generally applied to an SOG film in a space of electrode wiring formed at a fine interval. Can be widely applied to a highly integrated LSI having a process of embedding.

【００８５】[0085]

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.

【００８６】本発明によれば、窒化シリコン膜をエッチ
ングストッパに用いたＳＡＣ（セルフアラインコンタク
ト）技術を利用し電極配線のスペースに埋め込んだＳＯ
Ｇ膜にコンタクトホールを形成する際に、コンタクトホ
ールの非開孔を生じることなく、ＳＯＧ膜／窒化シリコ
ン膜の選択比を向上することができる。According to the present invention, the SOI (Self-Aligned Contact) technique using a silicon nitride film as an etching stopper is used to
When a contact hole is formed in the G film, the selectivity between the SOG film and the silicon nitride film can be improved without causing non-opening of the contact hole.

【００８７】本発明によれば、少なくともその上部に窒
化金属膜が積層されたＡｌ系の導電膜からなる配線の上
部にＳＯＧ膜を含んだ層間絶縁膜を形成し、この層間絶
縁膜をドライエッチングしてこの配線の上部に接続孔を
形成する際に、窒化金属膜がオーバーエッチングされて
Ａｌ系の導電膜が接続孔の底部に露出するのを防ぐこと
ができるので、配線腐蝕を防止することができる。According to the present invention, an interlayer insulating film including an SOG film is formed at least on an interconnection made of an Al-based conductive film on which a metal nitride film is laminated, and the interlayer insulating film is dry-etched. Then, when forming a connection hole in the upper part of this wiring, it is possible to prevent the metal nitride film from being over-etched and exposing the Al-based conductive film to the bottom of the connection hole, thereby preventing wiring corrosion. Can be.

【図面の簡単な説明】[Brief description of the drawings]

【図１】ポリシラザン系の無機ＳＯＧの分子構造を示す
模式図である。FIG. 1 is a schematic diagram showing a molecular structure of a polysilazane-based inorganic SOG.

【図２】酸化反応促進剤の添加量を変えた原料ポリマー
をシリコン基板上にスピン塗布してベーク処理した結果
得られた無機ＳＯＧ膜のＦＴ−ＩＲスペクトル強度比
（Ｓｉ−Ｎ／Ｓｉ−Ｏ）を示すグラフである。FIG. 2 is a FT-IR spectrum intensity ratio (Si—N / Si—O) of an inorganic SOG film obtained as a result of spin-coating and baking a raw material polymer on which a different amount of an oxidation reaction accelerator is added onto a silicon substrate; FIG.

【図３】（ａ）、（ｂ）は、無機ＳＯＧ膜の対ｐ−ＴＥ
ＯＳ膜エッチング速度比を調べるために行ったテスト方
法を示す半導体基板の要部断面図である。FIGS. 3A and 3B are diagrams showing a pair of an inorganic SOG film and p-TE.
FIG. 9 is a cross-sectional view of a principal part of a semiconductor substrate, showing a test method performed for examining an OS film etching rate ratio.

【図４】フォトレジスト膜の孔径とエッチング深さとの
関係を、無機ＳＯＧ膜を使用した場合とｐ−ＴＥＯＳ膜
を使用した場合とでそれぞれ測定した結果を示すグラフ
である。FIG. 4 is a graph showing the results of measurement of the relationship between the hole diameter of a photoresist film and the etching depth when an inorganic SOG film is used and when a p-TEOS film is used.

【図５】無機ＳＯＧ膜の対ｐ−ＴＥＯＳ膜エッチング速
度比を調べるために行ったテスト結果を示すグラフであ
る。FIG. 5 is a graph showing a test result performed for examining an etching rate ratio of an inorganic SOG film to a p-TEOS film.

【図６】本発明の一実施の形態であるＤＲＡＭの回路図
である。FIG. 6 is a circuit diagram of a DRAM according to an embodiment of the present invention.

【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 7 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;

【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 8 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;

【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 9 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;

【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 10 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;

【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 11 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;

【図１２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 12 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;

【図１３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 13 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;

【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 14 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;

【図１５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 15 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;

【図１６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 16 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;

【図１７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 17 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;

【図１８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 18 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;

【図１９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 19 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;

【図２０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 20 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;

【図２１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 21 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;

【図２２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 22 is an essential part cross sectional view of the semiconductor substrate, illustrating the method of manufacturing the DRAM according to one embodiment of the present invention;

【図２３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 23 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;

【図２４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 24 is an essential part cross sectional view of the semiconductor substrate, illustrating the method of manufacturing the DRAM according to one embodiment of the present invention;

【図２５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 25 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;

【図２６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 26 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;

【図２７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 27 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;

【図２８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 28 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;

【図２９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 29 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;

【図３０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 30 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;

【図３１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 31 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;

【図３２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 32 is an essential part cross sectional view of the semiconductor substrate, illustrating the method of manufacturing the DRAM according to one embodiment of the present invention;

【図３３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 33 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;

【図３４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 34 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;

【図３５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 35 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;

【図３６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 36 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;

【符号の説明】[Explanation of symbols]

１ 半導体基板 １Ａ 半導体チップ ２ ＳＯＧ膜 ３ 酸化シリコン膜 ４ フォトレジスト膜 ５ 素子分離溝 ６ 酸化シリコン（ｐ−ＴＥＯＳ）膜 ７ 酸化シリコン膜 １０ ｎ型半導体領域 １１ ｐ型ウエル １２ ｎ型ウエル １３ ゲート酸化膜 １４Ａ〜１４Ｃ ゲート電極 １５ 窒化シリコン膜 １６ フォトレジスト膜 １７ ｐ- 型半導体領域 １８ ｎ- 型半導体領域 １９ ｎ型半導体領域 ２０ 窒化シリコン膜 ２０ａ サイドウォールスペーサ ２２ ｐ+ 型半導体領域 ２３ ｎ+ 型半導体領域 ２４ ＳＯＧ（スピンオングラス）膜 ２５ 酸化シリコン膜 ２６ 酸化シリコン膜 ２７ フォトレジスト膜 ２８ コンタクトホール（接続孔） ２９ コンタクトホール（接続孔） ３０ プラグ ３１ 酸化シリコン膜 ３２ フォトレジスト膜 ３３ フォトレジスト膜 ３４〜３７ コンタクトホール ３８、３９ 第１層配線 ４０ 窒化シリコン膜 ４１ フォトレジスト膜 ４２ ＴｉＳｉ2 層 ４３ サイドウォールスペーサ ４４ ＳＯＧ膜 ４５ 酸化シリコン膜 ４６ 酸化シリコン膜 ４７ フォトレジスト膜 ４８ スルーホール ４９ プラグ ５１ 窒化シリコン膜 ５２ フォトレジスト膜 ５３ 酸化シリコン膜 ５４ フォトレジスト膜 ５５ 溝 ５５ａ 溝 ５６ 多結晶シリコン膜５７ ＳＯＧ膜 ５８ フォトレジスト膜 ６０ 下部電極 ６１ Ｔａ2 Ｏ5(酸化タンタル) 膜 ６２ ＴｉＮ膜（上部電極） ６３ フォトレジスト膜 ６４ 酸化シリコン膜 ６５ フォトレジスト膜 ６６ スルーホール ６７ プラグ ６８、６９ 第２層配線 ７２ ＳＯＧ膜 ７３ 酸化シリコン膜 ７４、７５ スルーホール（接続孔） ７６ プラグ ７７〜７９ 第３層配線 ＢＬ ビット線 Ｃ 情報蓄積用容量素子 ＭＡＲＹ メモリアレイ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＳＡ センスアンプ ＷＤ ワードドライバREFERENCE SIGNS LIST 1 semiconductor substrate 1A semiconductor chip 2 SOG film 3 silicon oxide film 4 photoresist film 5 element isolation groove 6 silicon oxide (p-TEOS) film 7 silicon oxide film 10 n-type semiconductor region 11 p-type well 12 n-type well 13 gate oxidation Films 14A to 14C Gate electrode 15 Silicon nitride film 16 Photoresist film 17 p - type semiconductor region 18 n - type semiconductor region 19 n-type semiconductor region 20 silicon nitride film 20a sidewall spacer 22 p + type semiconductor region 23 n + type semiconductor Region 24 SOG (spin-on-glass) film 25 silicon oxide film 26 silicon oxide film 27 photoresist film 28 contact hole (connection hole) 29 contact hole (connection hole) 30 plug 31 silicon oxide film 32 photoresist film 33 photoresist film 34 to 37 Contact holes 38, 39 First layer wiring 40 Silicon nitride film 41 Photoresist film 42 TiSi 2 layer 43 Sidewall spacer 44 SOG film 45 Silicon oxide film 46 Silicon oxide film 47 Photoresist film 48 Through hole 49 Plug 51 Silicon nitride film 52 The photoresist film 53 a silicon oxide film 54 a photoresist film 55 groove 55a groove 56 polycrystalline silicon film 57 SOG film 58 a photoresist film 60 lower electrode 61 Ta 2 O 5 (tantalum oxide) film 62 TiN film (upper electrode) 63 a photoresist Film 64 silicon oxide film 65 photoresist film 66 through hole 67 plug 68, 69 second layer wiring 72 SOG film 73 silicon oxide film 74, 75 through hole (connection hole) 76 plug 77 to 79 third layer wiring BL DOO line C information storage capacitor MARY memory array Qn n-channel type MISFET Qp p-channel type MISFET Qs for memory cell selection MISFET SA the sense amplifier WD word driver

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 27/10 ６８１Ｆ ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 Identification code FI H01L 21/8242 H01L 27/10 681F

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 以下の工程（ａ）〜（ｃ）を含むことを
特徴とする半導体集積回路装置の製造方法； （ａ）半導体基板の主面上に複数の電極配線を形成した
後、前記複数の電極配線の上部に窒化シリコン膜を堆積
する工程、（ｂ）前記窒化シリコン膜で覆われた前記複
数の電極配線の上部に、Ｓｉ−Ｏ結合に対するＳｉ−Ｎ
結合の割合が５％以下（赤外線スペクトル強度比換算）
の無機ＳＯＧ膜をスピン塗布して、前記複数の電極配線
間のスペースに前記無機ＳＯＧ膜を埋め込む工程、
（ｃ）前記窒化シリコン膜をエッチングストッパに用い
て前記無機ＳＯＧ膜をドライエッチングすることによ
り、前記複数の電極配線間のスペースに接続孔を形成す
る工程。1. A method of manufacturing a semiconductor integrated circuit device, comprising the following steps (a) to (c): (a) forming a plurality of electrode wirings on a main surface of a semiconductor substrate; Depositing a silicon nitride film on the plurality of electrode wirings, and (b) forming Si-N for Si-O bonds on the plurality of electrode wirings covered with the silicon nitride film.
Bonding ratio of 5% or less (infrared spectrum intensity ratio conversion)
Spin coating an inorganic SOG film to bury the inorganic SOG film in a space between the plurality of electrode wirings;
(C) forming a connection hole in a space between the plurality of electrode wirings by dry-etching the inorganic SOG film using the silicon nitride film as an etching stopper. 【請求項２】 以下の工程（ａ）〜（ｃ）を含むことを
特徴とする半導体集積回路装置の製造方法； （ａ）半導体基板の主面上に複数のＭＩＳＦＥＴのゲー
ト電極を形成した後、前記複数のゲート電極の上部に窒
化シリコン膜を堆積する工程、（ｂ）前記窒化シリコン
膜で覆われた前記複数のゲート電極の上部に、Ｓｉ−Ｏ
結合に対するＳｉ−Ｎ結合の割合が５％以下（赤外線ス
ペクトル強度比換算）の無機ＳＯＧ膜をスピン塗布し
て、前記複数のゲート電極間のスペースに前記無機ＳＯ
Ｇ膜を埋め込む工程、（ｃ）前記窒化シリコン膜をエッ
チングストッパに用いて前記無機ＳＯＧ膜をドライエッ
チングすることにより、前記複数のゲート電極間のスペ
ースに接続孔を形成する工程。2. A method for manufacturing a semiconductor integrated circuit device, comprising the following steps (a) to (c): (a) after forming gate electrodes of a plurality of MISFETs on a main surface of a semiconductor substrate; Depositing a silicon nitride film on the plurality of gate electrodes, and (b) forming a Si—O film on the plurality of gate electrodes covered with the silicon nitride film.
An inorganic SOG film in which the ratio of Si—N bonds to bonds is 5% or less (in terms of infrared spectrum intensity ratio) is spin-coated, and the inorganic SOG film is formed in a space between the plurality of gate electrodes.
A step of embedding a G film, and (c) a step of forming a connection hole in a space between the plurality of gate electrodes by dry-etching the inorganic SOG film using the silicon nitride film as an etching stopper. 【請求項３】 請求項２記載の半導体集積回路装置の製
造方法であって、前記複数のＭＩＳＦＥＴは、ＤＲＡＭ
のメモリセルの一部を構成するメモリセル選択用ＭＩＳ
ＦＥＴであることを特徴とする半導体集積回路装置の製
造方法。3. The method of manufacturing a semiconductor integrated circuit device according to claim 2, wherein said plurality of MISFETs comprise a DRAM.
Cell selecting MIS constituting a part of the memory cell of FIG.
A method for manufacturing a semiconductor integrated circuit device, which is an FET. 【請求項４】 請求項３記載の半導体集積回路装置の製
造方法であって、前記接続孔は、前記メモリセル選択用
ＭＩＳＦＥＴのソース、ドレインの一方とビット線とを
電気的に接続する第１の接続孔、および前記メモリセル
選択用ＭＩＳＦＥＴのソース、ドレインの他方と前記Ｄ
ＲＡＭのメモリセルの他の一部を構成する情報蓄積用容
量素子とを電気的に接続する第２の接続孔のうち、少な
くとも一方であることを特徴とする半導体集積回路装置
の製造方法。4. The method of manufacturing a semiconductor integrated circuit device according to claim 3, wherein said connection hole electrically connects one of a source and a drain of said memory cell selecting MISFET to a bit line. And the other of the source and drain of the memory cell selecting MISFET and the D
A method of manufacturing a semiconductor integrated circuit device, comprising at least one of a second connection hole for electrically connecting an information storage capacitor constituting another part of a memory cell of a RAM. 【請求項５】 請求項１〜４のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記接続孔の底
部の径は、フォトリソグラフィの解像限界で決まる最小
寸法以下であることを特徴とする半導体集積回路装置の
製造方法。5. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein a diameter of a bottom of said connection hole is equal to or smaller than a minimum dimension determined by a resolution limit of photolithography. A method for manufacturing a semiconductor integrated circuit device. 【請求項６】 以下の工程（ａ）〜（ｃ）を含むことを
特徴とする半導体集積回路装置の製造方法； （ａ）半導体基板の主面上に、少なくともその上部に窒
化金属膜が積層されたアルミニウム系の導電膜からなる
配線を形成する工程、（ｂ）前記配線の上部に、Ｓｉ−
Ｏ結合に対するＳｉ−Ｎ結合の割合が５％以下（赤外線
スペクトル強度比換算）の無機ＳＯＧ膜をスピン塗布す
ることにより、前記配線の上部に前記無機ＳＯＧ膜を含
んだ層間絶縁膜を形成する工程、（ｃ）前記無機ＳＯＧ
膜を含んだ層間絶縁膜をドライエッチングすることによ
り、前記配線の上部に前記配線とその上層の配線とを電
気的に接続する接続孔を形成する工程。6. A method for manufacturing a semiconductor integrated circuit device, comprising the following steps (a) to (c): (a) a metal nitride film is laminated on a main surface of a semiconductor substrate at least on the upper surface thereof Forming a wiring made of the formed aluminum-based conductive film, and (b) forming a Si-
Forming an interlayer insulating film including the inorganic SOG film on the wiring by spin-coating an inorganic SOG film having a ratio of Si-N bonds to O bonds of 5% or less (in terms of infrared spectrum intensity ratio); (C) the inorganic SOG
A step of dry-etching an interlayer insulating film including a film to form a connection hole above the wiring to electrically connect the wiring to a wiring in an upper layer thereof. 【請求項７】 請求項１〜６のいずれか１項に記載の半
導体集積回路装置の製造方法であって、ポリシラザン系
の無機ＳＯＧに酸化反応促進剤を添加することによっ
て、前記Ｓｉ−Ｏ結合に対するＳｉ−Ｎ結合の割合が５
％以下（赤外線スペクトル強度比換算）の無機ＳＯＧ膜
を得ることを特徴とする半導体集積回路装置の製造方
法。7. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein the Si—O bond is formed by adding an oxidation reaction accelerator to polysilazane-based inorganic SOG. Ratio of Si—N bond to
% (Infrared spectrum intensity ratio conversion) of an inorganic SOG film is obtained. 【請求項８】 請求項１〜７のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記無機ＳＯＧ
膜にリンまたはホウ素、あるいはそれらの両方を添加す
ることを特徴とする半導体集積回路装置の製造方法。8. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein said inorganic SOG
A method for manufacturing a semiconductor integrated circuit device, comprising adding phosphorus, boron, or both to a film.
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