JPH11265276A - M系列の位相シフト係数算出方式 - Google Patents
M系列の位相シフト係数算出方式Info
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Abstract
ム等に適用される、M系列を任意の位相で発生する技術
に関し、各位相シフト量に対応する各タップ情報の算出
を高速に実行することにある。 【解決手段】 SREG302には、位相シフト量dに
対応するnビットの2進値が設定され、シフト動作を実
行する。LAT305には、10進値の1に対応するn
ビットのベクトル値が初期値として設定され、それ以
降、SW303からの入力を順次保持する。MUL30
7は、LAT305の出力に対してガロア体GF
(2n )内で自乗演算を実行する。DBL309は、M
UL307の出力に対してガロア体GF(2n )内で2
倍演算を実行する。SW303は、MUL307又はD
BL309の何れかの出力を、SREG302のMSB
側からの出力値に従って選択する。n回のシフト動作及
びラッチ動作の後に、LAT305のnビットの出力が
各位相シフト係数b0 〜bn-1 として出力される。
Description
る通信システム等に適用される、擬似雑音系列を指定さ
れた任意の位相で発生するための技術に関する。
おいては、符号分割多元接続(Code Division Multiple
Access:CDMA)によって、多数の信号のスペクトル
を広帯域に拡散させ多重化して伝送することが可能であ
る。図9は、CDMA通信システムの一原理構成を示す
図である。
903から出力される例えば周波数変調又は位相変調さ
れた送信信号は、拡散変調部905によって、拡散符号
生成部904が生成する拡散符号を使ってスペクトル拡
散変調され、その結果得られる送信信号が伝送路906
に送出される。
復調部908が、送信側の拡散符号と同じ系列及び位相
を有し送信側のタイミングに同期して逆拡散符号生成部
907から出力される逆拡散符号を使って、受信信号に
対し、逆拡散(復調)処理を行う必要がある。
イミング同期信号(通常は、CDMA受信機902内部
において受信信号から自律的に生成される)に従って、
任意の位相を有する系列符号を生成する機能が必要とさ
れる。
散するための拡散符号(及び逆拡散符号)は、広帯域信
号であることに加え、(1)多くのユーザへの符号の割
当てを可能とするために符号の種類が多いこと、(2)
異なるユーザの符号との識別を可能とするために相互相
関が小さいこと、(3)自局宛の信号に対する同期が確
実にとれるようにするために鋭い自己相関特定を有する
こと、及び(4)通信信号の秘話性を高めるためにでき
るだけランダムで周期が長く解読が困難であること、等
の条件が要求される。
来、擬似雑音(PN:PseudorandomNoise)系列が知ら
れている。PN系列は、シフトレジスタを用いて発生さ
せることができるため、その発生過程は、確定的(dete
rministic )であり真にランダムではない。しかし、P
N系列は、以下のランダム性の性質(randomness prope
rty )を満足する符号であるため、上記条件を必要とす
るCDMA通信の拡散符号として適している。性質1 :平衡性(balance property) 系列の1周期内で、“1”の出現回数と“0”の出現回
数は、高々1しか違わない。性質2 :連なり性(run property) 1周期に含まれる「1の連なり」と「0の連なり」のう
ち、それぞれの連なりの長さは、連なりの分類数の1/
2が“1”、1/4が“2”、1/8が“3”、・・・
である。すなわち、連なり数kの連なりは{(連なりの
分類数)×(1 /2k )}個存在する。なお、この
個数が1より小さくなる連なりは、無意味な連なりとな
る。性質3 :相関性(correlation property) 系列を巡回させ、あらゆる状態で2つの系列間でそれら
の各桁ごとに各系列の符号値の比較を行った場合、符号
値が一致する桁の数と一致しない桁の数は、高々1しか
違わない。このような性質を満足するPN系列の代表例
として、M系列(maximum lengthsequence:最大周期系
列)が知られている。M系列は、図10に示される、n
段のシフトレジスタを含む回路を用いて、発生される。
出力に係数fi (=0又は1)が乗算され、その乗算結
果が、排他的論理和回路(図中の丸で囲まれた“+”記
号)を介してシフトレジスタの入力側にフィードバック
される。
0である状態ではない場合に、係数fi が特定の条件を
満たすときに、シフトレジスタから出力される系列ai
の周期が、n段のシフトレジスタによって発生できる最
大周期(2n −1)となる。このような系列が、M系列
と呼ばれる。
できる。
が得られる。
near recurring equation )とよばれる。ここで、a
i+j =xj ai となるような遅延演算子xを導入する
と、数2式は、次式で表現される。
現される、次式の多項式f(x) は、特性多項式(charac
teristic polynomial )と呼ばれる。
GF(2n )に属し、f(x) が、ガロア体GF(2n )
の原始元αが有する最小多項式である場合に、n段のシ
フトレジスタを含む図10に示される回路は、最大周期
(2n −1)を有するM系列を発生できることが知られ
ている。この最小多項式は、k次原始多項式(primitiv
e polynominal of degree k )と呼ばれている。詳細
は、例えば文献:「センシング/認識シリーズ 第8
巻、M系列とその応用/16頁〜」(柏木 濶著/昭晃
堂)に示されている。
1頁に示されるようにして算出することができ、また、
そこで引用されているいくつかの文献によって、多くの
種類の原始多項式が既に求められている。
式f(x) =x4 +x+1に対応する数4式に示される係
数fj は、f0 =1,f1 =1,f2 =f3 =0,f4
=1となる。この結果、図10に基づいて、図11に示
されるM系列発生回路を構成することができる。
で、M系列の出力ai に対して位相がdビットだけシフ
トしたM系列xd ai を得ることを考える。M系列は、
n段(図11の場合は4段)のシフトレジスタの所定の
初期状態が与えられれば、それから後の全ての状態が定
まるから、任意の位相を有するM系列は、次式に示され
るように、シフトレジスタの各段の出力の線形結合によ
って得られることがわかる。
11に示されるM系列発生回路から、任意の位相を有す
るM系列を発生する回路は、図12に示されるように構
成することができる。
内の4段のシフトレジスタ(SR)1203の各段に
は、それぞれ初期値が与えられる。タップ(TAP)1
204により、図11に相当するフィードバックが与え
られる。可変タップ(ATAP)1202内の4つのア
ンド回路(AND)1206には、数5式の各係数b0
〜b3 に対応するタップ情報(TAPINFO)120
5が与えられる。この結果、SR1203の各段の出力
のうち、上記TAPINFO1205によって選択され
た出力が、それに対応するアンド回路(AND)120
6及び排他的論理和回路(EXOR)1207によって
他の出力と加算され、それらの加算結果として、任意の
位相dを有するM系列xd ai が出力される。
段、及びシフト動作を実現するためのクロックを供給す
る手段等については、省略し図示していない。次に、T
APINFO1205を構成する数5式の係数b0 〜b
3 の算出原理について説明する。
おいて、M系列の出力ai に対してそれぞれ1〜3ビッ
トだけ位相がシフトした各M系列x1 ai 〜x3 a
i は、図13に示されるように、第2段め〜第4段めの
各シフトレジスタ段SR1〜SR4の各出力にほかなら
ない。すなわち、
4ビット位相がシフトしたM系列x4 ai を考える。こ
の場合、原始多項式f(x) =x4 +x+1において、
各式が成り立つ。
て位相が4ビットシフトしたM系列x4 ai は、ai 自
身と、ai に対して位相が1ビットシフトした出力x1
aiとの排他的論理和によって表現できることがわか
る。すなわち、図14に示されるように、ai に対して
位相が4ビットシフトしたM系列x4 ai は、第1段め
のシフトレジスタ段SR0の出力と、第2段めのシフト
レジスタ段SR1の出力の排他的論理和によって得られ
る。すなわち、
て位相が5ビットシフトしたM系列x5 aiは、数9式
の両辺にxを乗算することによって得られる下記数11
式より、図14に示されるように、第2段めのシフトレ
ジスタ段SR1の出力と、第3段めのシフトレジスタ段
SR2の出力の排他的論理和によって得られる。
相が6ビットシフトしたM系列x6 ai は、数11式の
両辺に更にxを乗算することによって得られる下記数1
3式より、第3段めのシフトレジスタ段SR2の出力
と、第4段めのシフトレジスタ段SR3の出力の排他的
論理和によって得られる。
FO1205を構成する係数b0 〜b3 を順次出力する
回路として、従来、図15に示されるものが知られてい
る。
x+1に対応して4段のシフトレジスタ(SR)150
1が用いられ、数7式の右辺を構成する各項1=x0 ,
x=x1 に対応するシフトレジスタ段a0 ,a1 の入力
側に排他的論理和回路EXOR1502が挿入され、そ
こにシフトレジスタの出力段a4 の出力(数7式の左辺
項x4 に対応する)がフィードバックされる。なお、シ
フトレジスタ段a0 の前段は存在しないため、その入力
側には出力段a4 の出力が直接フィードバックされる。
に対応する段数のシフトレジスタが用いられ、f(x) =
0とすることによって、数7式と同様にして、最高次数
の項が左辺、それ以外の次数の項が右辺となる等式が構
成される。そして、その等式の右辺を構成する各項に対
応するシフトレジスタ段の入力側に排他的論理和回路が
挿入され、そこにシフトレジスタの出力段の出力(その
等式の左辺項に対応する)がフィードバックされる。
初期値として、第1段めのシフトレジスタ段a0 に1が
セットされ、それ以外のシフトレジスタ段a1 〜a3 に
は0がセットされる。
数だけシフト動作が実行されることにより、SR150
1の各段a0 〜a3 の各出力として、図12に示される
TAPINFO1205を構成する各係数b0 〜b3 が
決定される。
れる従来技術では、所望の位相シフト量に対応するTA
PINFO1205を算出するためには、そのシフト量
に対応する回数だけシフト動作を実行する必要がある。
従って、M系列の周期が長くなった場合(例えば10分
程度となった場合)には、TAPINFO1205の算
出に膨大な時間がかかってしまうという問題点を有して
いた。
る各タップ情報の算出を高速に実行することにある。
項式f(x) により生成されるM系列の出力ai に対し位
相がdビットだけシフトしたM系列xd ai を、前記出
力ai に対しそれぞれ位相が0〜n−1ビットだけシフ
トした各M系列x0 ai 〜xn-1 ai の線形結合、 b0 x0 ai +b1 x1 ai +b2 x2 ai +・・・+
bn-1 xn-1 ai によって得るための各位相シフト係数b0 〜bn-1 を算
出するための技術を前提とする。
ト量dの2進値が入力される。第2の過程では、10進
値の1に対応するnビットのベクトル値が初期入力ベク
トル値として設定される。
程において入力された位相シフト量dの2進値の最上位
ビットとして設定される。第4の過程では、対象ビット
が“1”である場合に、入力ベクトル値に、ガロア体G
F(2n )内で、原始元αのベクトル値が乗算され、そ
の乗算結果が出力ベクトル値とされ、対象ビットが
“0”である場合に、入力ベクトル値がそのまま出力ベ
クトル値とされる。
れる出力ベクトル値に対してガロア体GF(2n )内で
自乗演算が実行される。第6の過程では、第1の過程に
おいて入力された位相シフト量dの2進値において、対
象ビットの位置が1ビット最下位ビット側にシフトさ
れ、第5の過程における自乗演算結果を新たな入力ベク
トル値として、第4及び第5の過程が実行させられる。
された位相シフト量dの2進値を構成する全てのビット
について第4及び第5の過程の実行が終了した時点で、
それまでに得られた演算結果の各要素が位相シフト係数
b0 〜bn-1 として出力される。
明の実施の形態について詳細に説明する。 <本発明の実施の形態の原理>まず、本発明の実施の形
態の原理について説明する。
のシフトレジスタ(SR)1203を含み任意の位相を
有するM系列を発生することのできる図12に示される
回路を前提とする。
する。この場合、図12に示されるTAPINFO12
05である前述の数5式の係数b0 〜bn-1 は、αをn
ビットのベクトルで表現したときに、そのベクトルにつ
いて、ガロア体GF(2n )内でαd を演算して得られ
るベクトルの各ビットの値に等価である。
に対応するガロア体GF(24 )の原始元αのベクトル
表現と、そのベキ乗(exponentiation)のベクトル表現
を示す図である。この場合に、αのベクトル表現は(0
(MSB) ,0,1,0(LSB) )(10進表現で2)であ
る。そして、例えばα1 〜α6 のベクトル表現の各ビッ
ト値は、前述した従来技術における数6式、数10式、
数12式、及び数14式によって示される各係数値b0
〜b3 とよく一致することがわかる。
ように分解することができる。
れる項αs においてsをdに置き換えて更に数15式の
分解演算を行う、という操作を繰り返すことにより、例
えばα6 は、次式のように分解することができる。
式の右辺のように分解された括弧の入れ子構造の最も内
側から順に、「現在ベクトル値にαのベクトル表現値を
乗算しそのベクトル乗算結果を自乗する演算」又は「現
在ベクトル値をそのまま自乗する演算」を、ガロア体G
F(2n )内で、概略{log(d)/log(2)}
回繰り返し実行するだけで算出することができる。
「現在ベクトル値にαのベクトル表現値を乗算しそのベ
クトル乗算結果を自乗する演算」又は「現在ベクトル値
をそのまま自乗する演算」をハードウエアで実現するこ
とができれば、αd のベクトル表現値、すなわち前述し
た数5式の係数b0 〜bn-1 は、シフトレジスタの段数
nが大きければ大きいほど、従来必要であったシフト動
作回数d回よりも大幅に少ない繰り返し回数で算出する
ことが可能となる。
たときに、図12のTAPINFO1205である前述
した数5式の係数b0 〜bn-1 を算出するための上記繰
返し演算を特定するアルゴリズムの原理図である。ステップ1 :まず、位相シフト量dの2進表現値が入力
される。例えば、位相シフト量d=6としたとき、それ
に対する4ビットの2進表現値は、図2(a) に示される
ように、(0(MSB) ,1,1,0(LSB) )となる。ステップ2 :nビットのベクトル値(0(MSB) ,0,
0,1(LSB) )(10進値の1)を、初期入力ベクトル
値とする。ステップ3 :対象ビットが、ステップ1で入力された位
相シフト量dの2進表現値のMSB(最上位ビット)と
される。ステップ4 :対象ビットが“1”なら、入力ベクトル値
に、ガロア体GF(2n )内で、原始元αのベクトル値
が乗算され、その乗算結果がステップ4の出力ベクトル
値とされる(操作I)。例えば、原始多項式f(x) =x
4 +x+1に対応するガロア体GF(24 )の原始元α
のベクトル値は、図1に示されるように(0(MSB) ,
0,1,0(LSB) )、すなわち10進値で2である。従
って、この場合には、入力ベクトル値に対して、1ビッ
ト左シフト演算が実行される。
がそのままステップ2の出力ベクトル値とされる。ステップ5 :ステップ4の出力ベクトル値がガロア体G
F(2n )内で自乗され、その演算結果がステップ5の
出力ベクトル値とされる(操作II)。具体的には、ス
テップ4の出力ベクトル値のi番目の要素ai (0≦i
≦n−1)がセットされている場合には、ai がクリア
され要素a2iに、mod 2で1が加算され、その加算
結果がステップ5の出力ベクトル値とされる。但し、2
iがn以上の場合には、ガロア体GF(2n )内の原始
多項式f(x) によって定まるα2iと等価な1本以上の要
素aj に対して、mod 2で1が加算され、その加算
結果がステップ5の出力ベクトル値とされる。ステップ6 :ステップ1で入力された位相シフト量dの
2進表現値において、対象ビットの位置が1ビットLS
B側にシフトされ、ステップ5の出力ベクトル値が新た
な入力ベクトル値とされて、上記ステップ4とステップ
5が再度実行される。
処理が終了したら、そのステップ5で得られた出力ベク
トル値の各要素が、図12のTAPINFO1205と
される。以上のステップ1〜ステップ6のアルゴリズム
をハードウエアで実現することにより、任意の位相シフ
ト量dに対する図12のTAPINFO1205を高速
に演算することが可能となる。
る図2(a) に示される4ビットの位相シフト量(0(MS
B) ,1,1,0(LSB) )に対して、上記ステップ1〜
ステップ6が実行される手順を示した図である。
に対する数学的な演算結果を示した図である。図2(c)
の最終的な演算結果α6 =α3 +α2 は、数13式に示
される従来の演算結果と良く一致している。 <本発明の実施の形態の全体構成>図3は、4段のシフ
トレジスタ(SR)1203を含み任意の位相を有する
M系列を発生することのできる図12に示される回路を
前提とし、図12のTAPINFO1205を生成す
る、本発明の実施の形態の回路の構成図である。
グチャートである。今、原始多項式をf(x) =x4 +x
+1とすれば、位相シフト量(SFTVAL)301、
ラッチ出力(LATOUT)306、自乗演算部出力
(MULOUT)308、及び2倍演算部出力(DBL
OUT)310等の信号は、4ビット幅のベクトル信号
となる。
スタ(SREG)302に予め設定されている。この動
作は、前述した<本発明の実施の形態の原理>で示され
る演算アルゴリズムのステップ1に対応する。図4の例
では、例えば、位相シフト量d=6であって、SREG
302には、その4ビットの2進表現値(0(MSB) ,
1,1,0(LSB) )が設定される。
ットのベクトル値(0(MSB) ,0,0,1(LSB) )が、
予め初期入力ベクトル値(LATINI)304として
設定されている。この動作は、前述した<本発明の実施
の形態の原理>で示される演算アルゴリズムのステップ
2に対応する。この結果、LATOUT306は、初期
ベクトル値(0(MSB) ,0,0,1(LSB) )(10進表
現の1)を示し、従って、自乗演算部(MUL)307
から出力されるMULOUT308も同じベクトル値と
なる。
REG302からスイッチ(SW)303に、SFTV
AL301の2進表現値(0(MSB) ,1,1,0(LSB)
)の第4ビット値(MSB値)“0”が、選択制御信
号(SEL)311として出力される。この動作は、前
述した<本発明の実施の形態の原理>で示される演算ア
ルゴリズムのステップ3に対応する。
である場合には、MULOUT308を選択する。そし
て、図4に示されるように、タイミングT1において、
SW303が選択しているMULOUT308のベクト
ル値(0(MSB) ,0,0,1(LSB) )が、LAT305
にラッチされる。この動作は、前述した<本発明の実施
の形態の原理>で示される演算アルゴリズムのステップ
4における対象ビットが“0”である場合の処理に対応
する。
ル値(0(MSB) ,0,0,1(LSB))(10進表現の
1)を示し、従って、MUL307から出力されるMU
LOUT308も同じベクトル値となる。この動作は、
前述した<本発明の実施の形態の原理>で示される演算
アルゴリズムのステップ5に対応する。
T2で、SREG302の内容がシフトされ、SREG
302からSW303に、SFTVAL301の2進表
現値(0(MSB) ,1,1,0(LSB) )の第3ビット値
“1”が、SEL311として出力される。この動作
は、前述した<本発明の実施の形態の原理>で示される
演算アルゴリズムのステップ6に対応する。
である場合には、DBLOUT310を選択する。ここ
で、2倍演算部(DBL)309は、MULOUT30
8のベクトル値(0(MSB) ,0,0,1(LSB) )に対し
て1ビット左シフト演算を実行することによって、DB
LOUT310として、ベクトル値(0(MSB) ,0,
1,0(LSB) )を出力する。そして、図4に示されるよ
うに、タイミングT3において、SW303が選択して
いるDBLOUT310の上記ベクトル値が、LAT3
05にラッチされる。この動作は、前述の<本発明の実
施の形態の原理>で示される演算アルゴリズムのステッ
プ4における対象ビットが“1”である場合の処理に対
応する。
ル値(0(MSB) ,0,1,0(LSB))を示し、従って、
MUL307から出力されるMULOUT308は、ベ
クトル値(0(MSB) ,1,0,0(LSB) )を示す。この
動作は、前述した<本発明の実施の形態の原理>で示さ
れる演算アルゴリズムのステップ5に対応する。
T4で、SREG302の内容がシフトされ、SREG
302からSW303に、SFTVAL301の2進表
現値(0(MSB) ,1,1,0(LSB) )の第2ビット値
“1”が、SEL311として出力される。この動作
は、前述した<本発明の実施の形態の原理>で示される
演算アルゴリズムのステップ6に対応する。
である場合には、DBLOUT310を選択する。ここ
で、2倍演算部(DBL)309は、MULOUT30
8のベクトル値(0(MSB) ,1,0,0(LSB) )に対し
て1ビット左シフト演算を実行することによって、DB
LOUT310として、ベクトル値(1(MSB) ,0,
0,0(LSB) )を出力する。そして、図4に示されるよ
うに、タイミングT5において、SW303が選択して
いるDBLOUT310の上記ベクトル値が、LAT3
05にラッチされる。この動作は、前述の<本発明の実
施の形態の原理>で示される演算アルゴリズムのステッ
プ4における対象ビットが“1”である場合の処理に対
応する。
ル値(1(MSB) ,0,0,0(LSB))を示し、従って、
MUL307から出力されるMULOUT308は、ベ
クトル値(1(MSB) ,1,0,0(LSB) )を示す。この
動作は、前述した<本発明の実施の形態の原理>で示さ
れる演算アルゴリズムのステップ5に対応する。
T4で、SREG302の内容がシフトされ、SREG
302からSW303に、SFTVAL301の2進表
現値(0(MSB) ,1,1,0(LSB) )の第1ビット値
(LSB)“0”が、SEL311として出力される。
この動作は、前述した<本発明の実施の形態の原理>で
示される演算アルゴリズムのステップ6に対応する。
である場合には、MULOUT308のベクトル値(1
(MSB) ,1,0,0(LSB) )を選択する。そして、図4
に示されるように、タイミングT7において、SW30
3が選択しているMULOUT308の上記ベクトル値
が、LAT305にラッチされる。この動作は、前述し
た<本発明の実施の形態の原理>で示される演算アルゴ
リズムのステップ4における対象ビットが“0”である
場合の処理に対応する。
ル値(1(MSB) ,1,0,0(LSB))を示す。そして、
8タイミングめのタイミングT7の終了に同期して、L
ATOUT306のベクトル値(1(MSB) ,1,0,0
(LSB) )が、位相シフト量d=6に対応する図12のT
APINFO1205として得られる。
算結果α6 =α3 +α2 、又は数13式に示される従来
の演算結果と良く一致している。 <本発明の実施の形態におけるMUL307の第1の回
路構成>図5は、図3のMUL307の第1の回路構成
図である。
のLATOUT306)と出力信号線b0 〜b3 (図3
のMULOUT308)との間で、次のような接続を実
現する。すなわち、 (1)まず一般に入力信号線ai (0≦i≦n−1)に
つき、i≦[n/2](但し、[x]はxを超えない整
数)である場合は、入力信号線ai は出力信号線b2iに
接続される。具体的には、入力信号線ao は排他的論理
和回路(EXOR)501を介して出力信号線bo に接
続され、入力信号線a1 はEXOR501を介して出力
信号線b2 に接続される。
≦n−1)につき、i>[n/2]である場合には、入
力信号線ai は、ガロア体GF(2n )内の原始多項式
f(x) =x4 +x+1により定まるα2iと等価な1本以
上の出力信号線bj (但し、0≦j≦n−1)に接続さ
れる。具体的には、入力信号線a2 は、出力信号線b1
とEXOR501を介して出力信号線b0とに接続さ
れ、入力信号線a3 は、出力信号線b3 とEXOR50
1を介して出力信号線b2 とに接続される。
複数の入力信号線が接続される場合には、複数の入力信
号線はEXOR501を介して出力信号線に接続され
る。以上の構成により、図3のガロア体GF(2n )内
の自乗演算を実行するMUL307は、1クロックで動
作するハードウエアとして実現できる。 <本発明の実施の形態におけるMUL307の第2の回
路構成>図6は、図3のMUL307の第2の回路構成
図である。
6ではn=4)の各信号値を保持する入力レジスタ60
1と、ガロア体GF(2n )内の原始元αに対応する各
演算値α0 ,α2 ,・・・,α2nを示す係数値を記憶す
るタップテーブル602と、nビットの各信号値b0 〜
bn-1 を保持するラッチ603と、ラッチ603の各出
力値とタップテーブル602の各出力値との排他的論理
和をそれぞれ演算し、その演算結果をラッチ601の入
力側にフィードバックするn個の排他的論理和回路(E
XOR)604とを有する。
容が全て0にリセットされる。次に、入力レジスタ60
1に設定された入力信号線a0 〜an-1 (図3のLAT
OUT306)のうち、入力信号線a0 の信号値から順
に入力信号線an-1 の信号値まで、下記動作が繰り返し
実行される。
値に対応するタップテーブル602内の係数値群が読み
出され、それぞれの係数値がn個のEXOR604のそ
れぞれに入力される。各EXOR604には、ラッチ6
03の各出力も入力している。
各入力にフィードバックされる。 (3)次の入力信号線ai+1 が選択され、上記(1)及
び(2)の動作が再度実行される。
及び(2)の動作が終了したら、各EXOR604の出
力が出力信号b0 〜b3 (図3のMULOUT308)
として出力される。
(2n )内の自乗演算を実行するMUL307は、最大
nクロックで動作するハードウエアとして実現できる。 <本発明の実施の形態におけるDBL309の第1の回
路構成>図7は、図3のDBL309の第1の回路構成
図である。
のMULOUT308)と出力信号線b0 〜b3 (図3
のDBLOUT310)との間で、次のような接続を実
現する。すなわち、 (1)まず一般に入力信号線ai (0≦i≦n−1)に
つき、i<n−1の場合は、入力信号線ai は出力信号
線bi+1 に接続される。具体的には、入力信号線ao ,
a1 ,a2 はそれぞれ、出力信号線b1 ,b2 ,b3に
接続される。
≦n−1)につき、i=n−1の場合は、入力信号線a
i は、ガロア体GF(2n )内の原始多項式f(x)=x
4 +x+1によって定まるαn と等価な1本以上の出力
信号線bj(但し、0≦j≦n−1)に接続される。具
体的には、入力信号線a3は、出力信号線b0 とEXO
R701を介して出力信号線b1 とに接続される。
複数の入力信号線が接続される場合には、複数の入力信
号線はEXOR701を介して出力信号線に接続され
る。以上の構成により、図3のガロア体GF(2n )内
の2倍演算を実行するDBL309は、1クロックで動
作するハードウエアとして実現できる。<本発明の実施
の形態におけるDBL309の第2の回路構成>図8
は、図3のDBL309の第2の回路構成図である。
フトレジスタ(SR)801に加えて、ガロア体GF
(2n )内の原始多項式f(x) =x4 +x+1によって
定まるαn と等価な1個以上の係数の位置に対応するS
R801の1個以上の所定段の出力とSR801の最終
段の出力とに対してそれぞれ排他的論理和を演算し、各
演算結果をSR801の上記各所定段の次段への各入力
信号として出力する1個以上の排他的論理和回路(EX
OR)802とを有する。図8の例では、SR801の
第1段めao と第2段めa1 との間にEXOR802が
挿入される。
(図3のMULOUT308)が入力され、1段分のシ
フト動作が実行された後に、SR801の各段の内容が
出力信号(図3のDBLOUT310)として出力され
る。
(2n )内の2倍演算を実行するDBL309は、1ク
ロックで動作するハードウエアとして実現できる。
始元αのベクトル表現値を乗算しそのベクトル乗算結果
を自乗する演算」又は「現在ベクトル値をそのまま自乗
する演算」を、ガロア体GF(2n )内で、概略{lo
g(d)/log(2)}回繰り返し実行するだけで算
出することが可能となる。
記2種類の演算は、コンパクトな規模のハードウエアで
実現することが可能である。この結果、M系列の周期が
長いほど、その位相シフト係数算出を、従来よりも大幅
に少ない繰り返し回数で算出することが可能となる。
ロア体GF(24 )の原始元αのベクトル表現と、その
ベキ乗のベクトル表現を示す図である。
ャートである。
る。
る。
る。
る。
ある。
る。
構成図である。
図(その1)である。
図(その2)である。
タップ情報TAPINFOの生成回路の従来技術の構成
図である。
EXOR 601 入力レジスタ 602 タップテーブル 603 ラッチ 801、1203、1501 SR 901 CDMA送信機 902 CDMA受信機 903 送信信号源 904 拡散符号生成部 905 拡散変調部 906 伝送路 907 逆拡散符号生成部 908 逆拡散復調部 909 受信信号処理部 1201 PNG 1202 ATAP 1204 TAP 1205 TAPINFO 1206 AND
Claims (6)
- 【請求項1】 n次の原始多項式f(x) により生成され
るM系列の出力aiに対し位相がdビットだけシフトし
たM系列xd ai を、前記出力ai に対しそれぞれ位相
が0〜n−1ビットだけシフトした各M系列x0 ai 〜
xn-1 ai の線形結合、 b0 x0 ai +b1 x1 ai +b2 x2 ai +・・・+
bn-1 xn-1 ai によって得るための各位相シフト係数b0 〜bn-1 を算
出するための方法であって、 前記位相シフト量dの2進値を入力する第1の過程と、 10進値の1に対応するnビットのベクトル値を初期入
力ベクトル値として設定する第2の過程と、 対象ビットを、前記第1の過程において入力された位相
シフト量dの2進値の最上位ビットとして設定する第3
の過程と、 対象ビットが“1”である場合に、入力ベクトル値に、
ガロア体GF(2n )内で、原始元αのベクトル値を乗
算し、その乗算結果を出力ベクトル値とし、対象ビット
が“0”である場合に、入力ベクトル値をそのまま出力
ベクトル値とする第4の過程と、 該第4の過程において得られる出力ベクトル値に対して
ガロア体GF(2n )内で自乗演算を実行する第5の過
程と、 前記第1の過程において入力された位相シフト量dの2
進値において、対象ビットの位置を1ビット最下位ビッ
ト側にシフトし、前記第5の過程における自乗演算結果
を新たな入力ベクトル値として、前記第4及び第5の過
程を実行させる第6の過程と、 前記第1の過程において入力された位相シフト量dの2
進値を構成する全てのビットについて前記第4及び第5
の過程の実行が終了した時点で、それまでに得られた演
算結果の各要素を前記位相シフト係数b0 〜bn-1 とし
て出力する第7の過程と、 を含むことを特徴とするM系列の位相シフト係数算出方
法。 - 【請求項2】 n次の原始多項式f(x) により生成され
るM系列の出力aiに対し位相がdビットだけシフトし
たM系列xd ai を、前記出力ai に対しそれぞれ位相
が0〜n−1ビットだけシフトした各M系列x0 ai 〜
xn-1 ai の線形結合、 b0 x0 ai +b1 x1 ai +b2 x2 ai +・・・+
bn-1 xn-1 ai によって得るための各位相シフト係数b0 〜bn-1 を算
出するための装置であって、 前記位相シフト量dに対応するnビットの2進値が設定
され、クロックに同期したシフト動作を実行すると共
に、最上位ビット側出力をスイッチ制御信号として出力
するn段のシフトレジスタ回路と、 10進値の1に対応するnビットのベクトル値が初期入
力ベクトル値として設定され、それ以降前記クロックに
同期して、nビットの入力を順次保持するラッチ回路
と、 該ラッチ回路のnビットの出力に対してガロア体GF
(2n )内で自乗演算を実行する自乗演算回路と、 該自乗演算回路のnビットの出力に対してガロア体GF
(2n )内で2倍演算を実行する2倍演算回路と、 前記自乗演算回路のnビットの出力又は前記2倍演算回
路のnビットの出力の何れかを、前記スイッチ制御信号
に従って選択して前記ラッチ回路に出力するスイッチ回
路と、 を含み、 n回の前記シフト動作及びラッチ動作の後に、前記ラッ
チ回路のnビットの出力が前記各位相シフト係数b0 〜
bn-1 として出力される、 ことを特徴とするM系列の位相シフト係数算出装置。 - 【請求項3】 請求項2に記載の装置であって、 前記自乗演算回路は、nビットの入力信号線a0 〜a
n-1 とnビットの出力信号線b0 〜bn-1 との間で、i
がn/2を超えない最大整数以下である場合に、前記入
力信号線ai が前記出力信号線b2iに接続され、iがn
/2を超えない最大整数よりも大きい場合に、前記入力
信号線ai が、ガロア体GF(2n )内の原始元αが有
する原始多項式f(x) により定まる値α2iと等価な1本
以上の出力信号線bj (但し、0≦j≦n−1)に接続
され、1つの出力信号線に対し複数の入力信号線が接続
される場合には複数の入力信号線は排他的論理和回路を
介して該出力信号線に接続されるように構成される、 ことを特徴とするM系列の位相シフト係数算出装置。 - 【請求項4】 請求項2に記載の装置であって、 前記自乗演算回路は、 nビットの入力信号線の各信号値を保持する入力レジス
タ回路と、 ガロア体GF(2n )内の原始元αが有する原始多項式
f(x) により定まる各演算値α0 ,α2 ,・・・,α2n
を示す係数値を記憶するタップテーブル記憶回路と、 nビットの各信号値を保持するラッチ回路と、 該ラッチ回路の各出力値と前記タップテーブル記憶回路
の各出力値との排他的論理和をそれぞれ演算して、該各
演算結果を前記ラッチ回路の入力側にフィードバックす
るn個の排他的論理和回路と、 を含み、 動作開始時に前記ラッチ回路の内容が全て0にリセット
された後、 現在処理中の入力信号線の信号値に対応する前記タップ
テーブル記憶回路内の係数値群を読み出し、それぞれの
係数値を前記n個の排他的論理和回路に入力させ、前記
ラッチ回路に対してラッチ動作を行わせる動作を、最下
位ビットの入力信号線の信号値から最上位ビットの入力
信号線の信号値まで順に、前記入力レジスタ回路に設定
された入力信号線の各信号値に対して順次繰り返し実行
する、 ことを特徴とするM系列の位相シフト係数算出装置。 - 【請求項5】 請求項2に記載の装置であって、 前記2倍演算回路は、nビットの入力信号線a0 〜a
n-1 とnビットの出力信号線b0 〜bn-1 との間で、i
<n−1である場合に、前記入力信号線ai が前記出力
信号線bi+1 に接続され、i=n−1である場合に、前
記入力信号線aiが、ガロア体GF(2n )内の原始元
αが有する原始多項式f(x) によって定まる値αn と等
価な1本以上の出力信号線bj (0≦j≦n−1)に接
続され、1つの出力信号線に対し複数の入力信号線が接
続される場合には複数の入力信号線は排他的論理和回路
を介して該出力信号線に接続されるように構成される、 ことを特徴とするM系列の位相シフト係数算出装置。 - 【請求項6】 請求項2に記載の装置であって、 前記2倍演算回路は、 n段のシフトレジスタ回路と、ガロア体GF(2n )内
の原始元αが有する原始多項式f(x) により定まる値α
n と等価な1個以上の係数の位置に対応する前記シフト
レジスタ回路の1個以上の所定段の出力と該シフトレジ
スタ回路の最終段の出力とに対してそれぞれ排他的論理
和を演算し、各演算結果を前記各所定段の次段への各入
力信号として出力する1個以上の排他的論理和回路とを
含み、 動作開始時に、前記シフトレジスタ回路の各段にnビッ
トの入力信号が入力され、1段分のシフト動作が実行さ
れた後に、前記シフトレジスタ回路の各段の内容がnビ
ットの出力信号として出力される、 ことを特徴とするM系列の位相シフト係数算出装置。
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EP19980117649 EP0949764B1 (en) | 1998-03-18 | 1998-09-17 | Method for calculating phase shift coefficients of an M sequence |
DE1998620026 DE69820026T2 (de) | 1998-03-18 | 1998-09-17 | Verfahren zur Berechnung von Phasenverschiebungs-Koeffizienten einer M-Folge |
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000332728A (ja) * | 1999-05-10 | 2000-11-30 | Nokia Mobile Phones Ltd | 符号生成器の線形フィードバック・シフトレジスタを更新する方法と符号生成器 |
JP2001160759A (ja) * | 1999-09-14 | 2001-06-12 | Quantum Corp | 複数シンボルのランダマイザシーケンスを作成するためのシステムおよび方法 |
KR100403374B1 (ko) * | 2000-09-27 | 2003-10-30 | 광주과학기술원 | 입력연산자 정규화를 이용한 테이블참조 기반 고속통신용위상계산기 |
JP2009124499A (ja) * | 2007-11-15 | 2009-06-04 | Anritsu Corp | ランダムエラー発生装置、m系列発生回路及びその設計方法 |
JP2013016173A (ja) * | 2011-06-30 | 2013-01-24 | Samsung Electronics Co Ltd | データ処理装置及びその動作方法 |
KR20140034677A (ko) * | 2012-09-12 | 2014-03-20 | 삼성전자주식회사 | 갈로아체 연산 회로 및 메모리 장치 |
KR20140039980A (ko) * | 2012-09-24 | 2014-04-02 | 삼성전자주식회사 | 오류 위치 탐색 회로, 그리고 그것을 포함하는 오류 검출 정정 회로 및 메모리 장치 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3314181B2 (ja) * | 2000-04-07 | 2002-08-12 | 独立行政法人通信総合研究所 | 擬似乱数列の出力装置、送信装置、受信装置、通信システム、フィルタ装置、擬似乱数列の出力方法、送信方法、受信方法、フィルタ方法、ならびに、情報記録媒体 |
JP2001345738A (ja) * | 2000-06-06 | 2001-12-14 | Sony Corp | 同期検出装置 |
CN100530157C (zh) * | 2003-04-08 | 2009-08-19 | 阿纳洛格装置公司 | 伽罗瓦域线性变换器格栅*** |
KR100871221B1 (ko) * | 2005-11-11 | 2008-12-01 | 삼성전자주식회사 | 선형 궤환 시프트 레지스터를 이용하는 통신 시스템에서부호 생성 방법 및 장치 |
EP2283417B1 (en) * | 2008-05-12 | 2014-01-29 | QUALCOMM Incorporated | Implementation of arbitrary galois field arithmetic on a programmable processor |
TWI406138B (zh) * | 2010-04-01 | 2013-08-21 | Ind Tech Res Inst | 循序運算的伽羅瓦乘法架構與方法 |
RU2491571C2 (ru) * | 2011-08-19 | 2013-08-27 | Российская Федерация в лице Министерства промышленности и торговли РФ | Способ и устройство фазовой синхронизации |
DE102016113126A1 (de) * | 2016-07-15 | 2018-01-18 | Tdk-Micronas Gmbh | Verfahren zur Berechnung der Phasenverschiebung oder Amplitude eines Drei-Phasen-Systems |
US10235170B2 (en) * | 2016-09-30 | 2019-03-19 | International Business Machines Corporation | Decimal load immediate instruction |
US10673662B2 (en) * | 2018-05-11 | 2020-06-02 | Keysight Technologies, Inc. | Methods and circuits for generating parallel pseudorandom binary sequences |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57194621A (en) * | 1981-05-26 | 1982-11-30 | Nec Corp | Random number generator |
US4785410A (en) * | 1985-06-05 | 1988-11-15 | Clarion Co., Ltd. | Maximum length shift register sequences generator |
US4776012A (en) * | 1987-04-17 | 1988-10-04 | Unisys Corporation | Method of jumping composite PN codes |
US5210770A (en) * | 1991-09-27 | 1993-05-11 | Lockheed Missiles & Space Company, Inc. | Multiple-signal spread-spectrum transceiver |
US5228054A (en) * | 1992-04-03 | 1993-07-13 | Qualcomm Incorporated | Power-of-two length pseudo-noise sequence generator with fast offset adjustment |
US6404828B2 (en) * | 1997-03-12 | 2002-06-11 | Interdigital Technology Corporation | Multichannel decoder |
US6009135A (en) * | 1997-10-10 | 1999-12-28 | Interdigtal Technology Corporation | Method and apparatus for generating a stream cipher |
US6038577A (en) * | 1998-01-09 | 2000-03-14 | Dspc Israel Ltd. | Efficient way to produce a delayed version of a maximum length sequence using a division circuit |
-
1998
- 1998-03-18 JP JP6822698A patent/JP3556461B2/ja not_active Expired - Fee Related
- 1998-09-16 US US09/154,496 patent/US6636549B1/en not_active Expired - Fee Related
- 1998-09-17 DE DE1998620026 patent/DE69820026T2/de not_active Expired - Lifetime
- 1998-09-17 EP EP19980117649 patent/EP0949764B1/en not_active Expired - Lifetime
- 1998-11-26 CN CN98122809A patent/CN1120592C/zh not_active Expired - Fee Related
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000332728A (ja) * | 1999-05-10 | 2000-11-30 | Nokia Mobile Phones Ltd | 符号生成器の線形フィードバック・シフトレジスタを更新する方法と符号生成器 |
JP4510219B2 (ja) * | 1999-05-10 | 2010-07-21 | ノキア コーポレイション | 符号生成器の線形フィードバック・シフトレジスタを更新する方法と符号生成器 |
JP2001160759A (ja) * | 1999-09-14 | 2001-06-12 | Quantum Corp | 複数シンボルのランダマイザシーケンスを作成するためのシステムおよび方法 |
KR100403374B1 (ko) * | 2000-09-27 | 2003-10-30 | 광주과학기술원 | 입력연산자 정규화를 이용한 테이블참조 기반 고속통신용위상계산기 |
JP2009124499A (ja) * | 2007-11-15 | 2009-06-04 | Anritsu Corp | ランダムエラー発生装置、m系列発生回路及びその設計方法 |
JP2013016173A (ja) * | 2011-06-30 | 2013-01-24 | Samsung Electronics Co Ltd | データ処理装置及びその動作方法 |
KR20140034677A (ko) * | 2012-09-12 | 2014-03-20 | 삼성전자주식회사 | 갈로아체 연산 회로 및 메모리 장치 |
KR20140039980A (ko) * | 2012-09-24 | 2014-04-02 | 삼성전자주식회사 | 오류 위치 탐색 회로, 그리고 그것을 포함하는 오류 검출 정정 회로 및 메모리 장치 |
Also Published As
Publication number | Publication date |
---|---|
EP0949764B1 (en) | 2003-11-26 |
DE69820026D1 (de) | 2004-01-08 |
CN1120592C (zh) | 2003-09-03 |
DE69820026T2 (de) | 2004-08-26 |
JP3556461B2 (ja) | 2004-08-18 |
CN1230058A (zh) | 1999-09-29 |
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