KR100327856B1 - M계열을 임의로 쉬프트하는 회로 및 방법 - Google Patents

M계열을 임의로 쉬프트하는 회로 및 방법 Download PDF

Info

Publication number
KR100327856B1
KR100327856B1 KR1019980016052A KR19980016052A KR100327856B1 KR 100327856 B1 KR100327856 B1 KR 100327856B1 KR 1019980016052 A KR1019980016052 A KR 1019980016052A KR 19980016052 A KR19980016052 A KR 19980016052A KR 100327856 B1 KR100327856 B1 KR 100327856B1
Authority
KR
South Korea
Prior art keywords
bit
power
circuit
series
bits
Prior art date
Application number
KR1019980016052A
Other languages
English (en)
Other versions
KR19980086767A (ko
Inventor
마사키 이치하라
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR19980086767A publication Critical patent/KR19980086767A/ko
Application granted granted Critical
Publication of KR100327856B1 publication Critical patent/KR100327856B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J13/00—Code division multiplex systems
    • H04J13/0074—Code shifting or hopping
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/58—Random or pseudo-random number generators
    • G06F7/582—Pseudo-random number generators
    • G06F7/584—Pseudo-random number generators using finite field arithmetic, e.g. using a linear feedback shift register
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/69—Spread spectrum techniques
    • H04B1/707—Spread spectrum techniques using direct sequence modulation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J13/00—Code division multiplex systems
    • H04J13/0007—Code type
    • H04J13/0022—PN, e.g. Kronecker
    • H04J13/0025—M-sequences
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J13/00—Code division multiplex systems
    • H04J13/10—Code generation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • Mathematical Analysis (AREA)
  • General Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Logic Circuits (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Shift Register Type Memory (AREA)
  • Error Detection And Correction (AREA)

Abstract

임의 비트수로 M 계열 코드(M-sequence code)를 쉬프트하는 회로를 작은 회로 규모로 실현한다. D 형 플립플롭(1-6)은 M 계열을 생성하는 쉬프트 레지스터를 형성하고, 쉬프트 레지스터는 각 단에서 출력(d0~d5)을 가지며, 25비트 쉬프트 삽입회로(10)가 각각의 입력으로서 출력(d0~d5)을 수신하고 출력(O0~O5)을 출력하는 방식으로 접속되고, 24비트 쉬프트 삽입 회로(11)가 각각의 입력으로서 출력(O0-O5)을 수신하는 방식으로 접속된다. 동일한 방식으로, 23비트 쉬프트 삽입 회로(12), 22비트 쉬프트 삽입 회로(13), 21비트 쉬프트 삽입 회로(14), 및 20비트 쉬프트 삽입 회로(15)가 서로 순차적으로 접속된다. 각 비트 쉬프트 삽입 회로(10-15)는, 제어 신호(b5-b0)가 "1"인 경우에는 소정 비트를 쉬프트하고, "0"인 경우에는 비트를 쉬프트하지 않고, 입력을 그대로 출력하게 된다. 따라서, 임의 비트 쉬프트가 얻어질 수 있다.

Description

M 계열을 임의로 쉬프트하는 회로 및 방법
본 발명은 주파수 확산(frequency spread) 통신(화산 스펙트럼 통신) 등에서 확산 코드로 이용되는 M 계열 코드(M-sequence code; 최대 길이 코드)를 생성하는 회로에 관한 것으로, 특히 상기 M 계열 코드를 임의 비트로 쉬프트(shift)하는 회로에 관한 것이다.
M 계열은 PN(Pseudorandom Noise)의 한 종류이며, 예컨대 도 9에 도시한 바와 같이, D 형 플립플롭(1-6)을 포함하고, 배타적 OR 회로(7)를 이용한 피드백 회로를 갖춘 쉬프트 레지스터에 의해 쉽게 생성될 수 있다. 따라서, M 계열 코드는 확산 스펙트럼 통신에서 확산 코드로 종종 사용되고 있다.
화산 스펙트럼 통신에 있어서, 수신측에서 화산 코드와 동기 및 일치하는 역확산 코드를 생성하는 것이 필요하기 때문에, 화산에 이용되는 M 계열을 임의로 쉬프트하여 동기를 취할 필요가 있다.
종래에는, M 계열을 임의로 쉬프트하는 한가지 방법으로서, JP-A-8-181679 호(1996)에서 제안한 종래 회로가 공지되어 있다. 종래 기술은 도 10에 도시되어 있다.
도 10에서, M 계열 또는 PN-계열은 롬 룩-업 테이블(54; ROM look-up table)내에 저장되어 있다. 롬(54)에 부가된 어드레스는 N 비트 바이너리(binary) 카운터(53)가 시스템 클록 신호(56)를 카운트한 값과, 외부 지정에 근거한 레지스터(51)에 유지된 옵셋(offset) 신호(55)를 가산기(52)에서 부가한 값을 포함한다. 카운터(53)에 의해 클록 신호(56)를 하나씩 카운트함으로써 어드레스가 하나씩 증가하기 때문에, 롬(54)은 저장된 PN 계열(57)을 순차적으로 출력한다.
또한, 옵셋 신호(55)가 레지스터(51)에 기록되어 어드레스가 그 만큼 증가하고, 쉬프트 출력 신호가 출력되어, PN 계열을 임의로 쉬프트하는 것이 가능해진다.
그러나, 상기한 종래의 예에서는 롬에서 M 계열 또는 PN-계열 모두를 저장할 필요가 있으며, M 계열의 단수가 적으면 문제가 없다.
그러나, 예컨대 도 11에서와 같이 42단을 갖춘 M 계열의 경우에 있어서는 주기가 242-1 비트로, 악 4000 Gbit에 해당한다. 이와 같은 큰 데이터를 유지하기 위한 롬은 존재하지 않기 때문에, 현재로서는 비현실적이다.
도 11은 미국의 IS95 방식의 CDMA(Code Division Multiple Access)에서 이용되고 있는 확산 코드의 한 종류로서 롱 코드(long-code)를 생성하는 회로를 도시한 회로도이다. 이 회로는 42단의 M 계열을 사용하며, 레지스터(601∼642), 가산기(643-648), AND 게이트 회로(649∼690), 모듈 가산기(691)로 구성되어, AND 게이트회로(649∼690)에 입력된 마스크 코드(692)의 값에 대응하여 비트가 랜덤하게 쉬프트된 롱 코드(693)를 얻는다.
마스크 코드(692)는 암호 키로서 이용되며, 송신측 및 수신측에서 서로 동일할 필요가 있다.
따라서, 본래는 마스크 코드를 이용하여 M 계열을 임의의 비트수로 쉬프트하는 목적은 없다. 따라서, M 계열을 쉬프트하기 위해 그 쉬프트 량에 대응하는 마스크 코드를 미리 구하여 저장할 필요가 있다. 따라서, 임의 비트수로 M 계열을 즉시 쉬프트하기가 어렵다.
본 발명의 목적은 상기 과제를 해결하기 위한 것이다.
또한, 본 발명의 목적은 M 계열을 임으로 쉬프트하기 위한 기술과, 소규모 회로로 임의의 비트수가 쉬프트되는 M 계열을 생성할 수 있는 회로를 제공하기 위한 것이다.
도 1은 본 발명의 실시예에 따라서, M 계열을 임의 비트로 쉬프트시킬 수 있는 회로를 도시한 블록도.
도 2는 25비트 쉬프트 삽입 회로(10), 24비트 쉬프트 삽입 회로(11), 23비트 쉬프트 삽입 회로(12), 22비트 쉬프트 삽입 회로(13), 21비트 쉬프트 삽입 회로(14), 및 20비트 쉬프트 삽입 회로(15)를 도시한 블록도.
도 3은 20비트 쉬프트 회로를 도시한 블록도.
도 4는 21비트 쉬프트 회로를 도시한 블록도.
도 5는 22비트 쉬프트 회로를 도시한 블록도.
도 6은 23비트 쉬프트 회로를 도시한 블록도,
도 7은 24비트 쉬프트 회로를 도시한 블록도.
도 8은 25비트 쉬프트 회로를 도시한 블록도.
도 9는 6 단 PN 발생 회로의 예를 도시한 블록도.
도 10은 제 1 종래 예를 도시한 블록도.
도 11은 제 2 종래 예를 도시한 블록도.
* 도면의 주요 부분에 대한 부호의 간단한 설명
1∼6: D 플립플롭 7, 31∼42: 배타적 OR 회로
22: 데이터 셀렉터 51: 레지스터
52: 가산기 53: N 비트 바이너리 카운터
54: 롬 록-업 테이블 55: 옵셋 신호
56: 시스템 클록 신호 57: 쉬프트 출력 신호
본 발명은 M 계열을 생성하는 N단의 쉬프트 레지스터를 구비하고 M 계열을 임의로 쉬프트하는 회로를 제공하기 위한 것으로, 복수개의 2의 누승 비트 쉬프트 삽입 회로가 쉬프트 레지스터 각 단의 출력 N 비트와 최종 출력 N 비트간에 일렬로접속된다.
또한, 각 2의 누승 비트 쉬프트 삽입 회로는, N 비트 입력 신호를 2의 누승비트로 쉬프트하기 위한 2의 누승 비트 쉬프트 회로와, 2의 누승 비트 쉬프트 회로에서 출력된 N 비트 신호와 N 비트 입력 신호를 외부 제어 신호에 대응하여 절환한후에 N 비트 출력 신호로 출력하는 데이터 셀렉터를 구비한다.
또한, 2의 누승 비트 쉬프트 삽입 회로는 0에서 N-1까지의 N개의 정수인 2의 누승 지수(exponent of the power of two)를 가진다.
또한, M 계열을 임의로 쉬프트하는 회로는 2의 누승 지수로서 0에서 N-1까지의 특정 정수를 가진 2의 누승 비트 쉬프트 삽입 회로만을 필수적으로 가지고 있다.
(실시예)
다음에, 본 발명에 따른 실시예를 설명한다.
도 1을 이용해서 M 계열의 비트 쉬프트의 첫 번째 원리를 설명한다. 도 1 에 도시한 레지스터도 6 단으로 이루어져 있으며, 그 원리는 6 단 이상을 가진 것과 동일한 것이다.
도 1에 도시한 레지스터(D 형 플릴플롭(1∼6)으로 구성된)에서 각 단은 동 도면에 도시한 바와 같은 값(d0∼d5)을 가진 것으로 생각한다. 1 비트 이후의 값은 다음 수학식(1)에 따라 제시된 값(d0∼d5)으로 얻어질 수 있다.
[수학식 1]
여기서, 매트릭스 연산의 곱은 논리곱이고, 매트릭스 연산의 합은 논리합이며, 벡터의 첨자 "n"은 현재를 표시하고, 벡터의 첨자 "n+k"는 k 비트로 쉬프트한 후의 상태를 표시한다.
상기한 매트릭스 및 벡터를 간략화하여 다음과 같은 수학식으로 표현할 수 있다.
[수학식 2]
상기한 수식으로 상기 상태가 표현될 수 있으면, k 비트로 쉬프트된 후의 값은 다음 수학식으로 표현될 수 있다.
[수학식 3]
"k"는 다음 수학식 같은 2의 누승으로 표현될 수 있다.
[수학식 4]
따라서, 다음과 같은 결론을 얻어낼 수 있다.
[수학식 5]
따라서, k 비트로 쉬프트되는 매트릭스(A)에 기초해서, 매트릭스(A)의 2의 누승 매트릭스를 미리 구하고, 구한 매트릭스가 k 값의 2진수 표시(bi)에 대응하여 원래의 벡터에 각각 작용되어, k 비트로 쉬프트된 레지스터 값을 도출할 수 있게된다.
상기한 바와 같이, 본 발명은 매트릭스(A)의 2의 누승곱을 구하고, 그것에 대응하는 쉬프트 회로를 제공하며, 상기 쉬프트 회로는 상기 k의 2진수 표시(bi)가 "1"인 경우애는 작용하고, "0"인 경우에는 d0-d5에 대한 작용을 우회하여, k 비트로 쉬프트된 출력이 얻어진다. 이것은 본 발명의 기초가 된다.
다음은 6 단을 가진 M 계열에서 매트릭스(A)의 2의 누승곱을 계산하는 예를 나타낸다.
단의 수가 다수인 경우에도 그 계산 방법이 6단의 계산법과 동일하다.
즉, A의 20누승(2의 0 누승) 매트릭스는 6 단(6 비트)의 M 계열을 1 비트 쉬프트시키는 매트릭스이다. 또한, A의 21누승(2의 1 누승) 매트릭스는 6 단(6 비트)의 M 계열을 2 비트 쉬프트시키는 매트릭스이다. 또한, A의 22누승(2의 2 누승) 매트릭스는 6 단(6 비트)의 M 계열을 4 비트 쉬프트시키는 매트릭스이다. 또한, A의 23누승(2의 3 누승) 매트릭스는 6 단(6 비트)의 M 계열을 8 비트 쉬프트시키는 매트릭스이다. 또한, A의 24누승(2의 4 누승) 매트릭스는 6단(6 비트)의 M계열을 16 비트로 쉬프트시키는 매트릭스이다. 또한, A의 25누승(2의 5 누승) 매트릭스는 6 단(6 비트)의 M 계열을 32 비트로 쉬프트시키는 매트릭스이다.
따라서, 이들 매트릭스(또는 행렬식)의 조합에 의해 M 계열을 임으로 쉬프트시킬 수 있다. 예컨대, 6 단(6 비트)의 M 계열을 5 비트 쉬프트시키는 것을 가정해 본다.
M 계열을 5 비트 쉬프트시키는 경우, 1 비트를 쉬프트시킨 후 4 비트를 쉬프트시키는 것으로 충분하다. 따라서, A의 20누승 매트릭스 및 A의 22누승 매트릭스가 M 계열에 대해 순차적으로 곱해지면, 5 비트가 쉬프트된 M 계열을 얻을 수 있다.
다음에, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 쉬프트 회로를 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 M 계열을 임의로 쉬프트하는 회로의 구성을 도시한 블록도이다.
본 실시예의 회로는 M 계열을 생성하는 쉬프트 레지스터를 구성하는 다수의 D형 플립플롭(1-6), 배타적 OR 게이트(7), D 형 플립플롭(6, 5, 4, 3, 2, 1) 각각으로부터 출력된 다수의 출력(d0, d1, d2, d3, d4)을 입력하는 25(2의 5 누승) 비트 쉬프트 삽입 회로(10), 25비트 쉬프트 삽입 회로(10)의 출력을 입력하는 24(2의 4 누승) 비트 쉬프트 삽입 회로(11), 24비트 쉬프트 삽입 회로(11)의 출력을 입력하는 23(2의 3 누승) 비트 쉬프트 삽입 회로(12), 23비트 쉬프트 삽입 회로(12)의 출력을 입력하는 22(2의 2 누승) 비트 쉬프트 삽입 회로(13), 22비트 쉬프트 삽입 회로(13)의 출력을 입력하는 21(2의 1 누승) 비트 쉬프트 삽입 회로(14), 및 21비트 쉬프트 삽입 회로(14)의 출력을 입력하는 20(2의 0 누승) 비트 쉬프트 삽입회로(15)로 구성된다. 각 비트 쉬프트 삽입 회로(10∼15)는 제어 신호(b5-b0)가 "1"일 때, 소정의 비트 쉬프트를 수행하고, 그 신호가 "0"일 때, 비트 쉬프트를 수행하지 않고 입력을 그대로 출력한다. 따라서, 다음과 같은 비트의 쉬프트를 얻을 수 있다.
[수학식 6]
여기서, 제어 신호를 기술한다.
제어 신호는 제어 회로(100)로부터 출력된다. 제어 회로(100)가 k 비트 쉬프트 명령을 수신하면, k는 6 자리수의 이진 표현으로 재기록된다. 예컨대, k가 5이면 이진 표현은 000101이고, k가 32이면 이진 표현은 100000이다. 첫 번째 자리의 수는 제어 신호(b0)에 의해 출력되고, 두 번째 자리의 수는 제어 신호(b1)에 의해 출력되며, 세 번째 자리의 수는 제어 신호(b2)에 의해 출력되고, 네 번째 자리의 수는 제어 신호(b3)에 의해 출력되며, 다섯 번째 자리의 수는 제어 신호(b4)에 의해 출력되고, 여섯 번째 자리의 수는 제어 신호(b5)에 의해 출력된다.
예컨대, 5 비트 쉬프트의 경우, 5의 이진 표현인 000101이 출력된다. 따라서, 제어 신호(b0)는 "1"이고, 제어 신호(b1)는 "0"이며, 제어 신호(b2)는 "1"이고, 제어 신호(b3)는 "0"이며, 제어 신호(b4)는 "0"이고, 제어 신호(b5)는 "0"이다.
비트 쉬프트 삽입 회로(10-15)는 각 제어 신호가 입력되면 상기한 동작을 수행한다.
이 경우에, 제어 신호(b5)는 25비트 쉬프트 삽입 회로(10)로 입력되고, 제어신호(b4)는 24비트 쉬프트 삽입 회로(11)로 입력되며, 제어 신호(b3)는 23비트 쉬프트 삽입 회로(12)로 입력되고, 제어 신호(b2=1)는 22비트 쉬프트 삽입 회로(13)로 입력되며, 제어 신호(b1=0)는 21비트 쉬프트 삽입 회로(14)로 입력되고, 제어신호(b0=1)는 20비트 쉬프트 삽입 회로(15)로 입력된다.
25비트 쉬프트 삽입 회로(10)는 제어 신호에 의해 비트를 쉬프트하지 않고 입력을 그대로 출력한다. 24비트 쉬프트 삽입 회로(11)는 제어 선호에 의해 25비트 쉬프트 삽인 회로(10)의 출력을 비트 쉬프트하지 않고, 입력을 그대로 출력한다. 23비트 쉬프트 삽입 회로(12)는 제어 신호에 의해 24비트 쉬프트 삽입 회로(11)의 출력을 비트 쉬프트하지 않고, 입력을 그대로 출력한다. 22비트 쉬프트 삽입 회로(13)는 제어 신호에 의해 23비트 쉬프트 삽입 회로(12)의 출력을 4 비트 쉬프트한후에 출력한다. 21비트 쉬프트 삽입 회로(14)는 제어 신호에 의해 22비트쉬프트 삽입 회로(13)의 출력을 비트 쉬프트하지 않고, 입력을 그대로 출력한다. 20비트 쉬프트 삽입 회로(15)는 제어 신호에 의해 21비트 쉬프트 삽입 회로(11)의 출력을 1 비트 쉬프트한 후에 출력한다.
따라서, 20비트 쉬프트 삽입 회로(15)에서 출력된 비트 스트링은 쉬프트 레지스터에서 출력된 M 계열이 5 비트 쉬프트된 것이다.
도 2는 도 1에 도시한 각 25-20비트 쉬프트 삽입 회로(10~15)를 도시한 블록도이다.
2n비트 쉬프트 삽입 회로(10~15; n=5, 4, … 0) 각각은 입력 단자(I0, I1, I2, I3, I4, I5, CNT), 입력 단자(I0~I5)의 복수 입력(A0~A5)에 대해서 소정 비트 쉬프트를 수행하여 복수의 출력(B0∼B5)을 출력하는 2n비트 쉬프트 삽입 회로(21)와, 입력단자(CNT)의 제어 신호(b)가 "1"일 때 출력(B0∼B5)을 출력하고, 제어 신호(b)가 "0"일 때 입력 단자(I0-I5)의 입력(A0∼A5)을 출력 단자(O0~05)에서 출력하는 데이터 셀렉터(23)를 구비하고 있다.
도 3, 도 4, 도 5, 도 6, 도 7 및 도 8은 각각 20비트 쉬프트 회로, 21비트 쉬프트 회로, 22비트 쉬프트 회로, 23비트 쉬프트 회로, 24비트 쉬프트 회로, 25비트 쉬프트 회로를 도시한 것이다.
20비트 쉬프트 회로는 입력 단자(I0)의 입력(A0)과, 입력 단자(I3)의 입력(A3)을 배타적 OR 연산하는 배타적 OR 회로(31)를 갖추고 있다. 20비트 쉬프트 회로는 입력 단자(I1, I2, I3, I4, I5)의 입력(A1, A2, A3, A4, A5)을 출력 단자(O0, O1, O2, O3, O4)로 출력하고, 배타적 OR 회로(31)의 출력을 출력 단자(O5)로 출력한다.
21비트 쉬프트 회로는 입력 단자(I0)의 입력(A0)과 입력 단자(I3)의 입력(A3)을 배타적 OR 연산하는 배타적 OR 회로(32)와, 입력 단자(I1)의 입력(A1)과 입력 단자(I4)의 입력(A4)을 배타적 OR 연산하는 배타적 OR 회로(33)를 갖추고 있다. 21비트 쉬프트 회로는 입지 단자(I2, I3, I4, I5)의 입력(A2, A3, A4, A5)을 출력 단자(O0, O1, O2, O3)로 각각 출력하고, 배타적 OR 회로(32, 33)의 출력을 출력 단자(O4, O5)로 출력한다.
22비트 쉬프트 회로는 입력 단자(I0)의 입력(A0)과 입력 단자(I3) 입력(A3)을 배타적 OR 연산하는 배타적 OR 회로(34), 입력 단자(I1)의 입력(A1)과 입력 단자(I4)의 입력(A4)을 배타적 OR 연산하는 배타적 OR 회로(35), 및 입력 단자(I2)의 입력(A2)과입력 단자(I5) 입력(A5)을 배타적 OR 연산하는 배타적 OR 회로(36)를 갖추고 있다. 22비트 쉬프트 회로는 입력 단자(I4, I5, I0)의 입력(A4, A5, A0)을 출력 단자(O0, O1, O5)로 각각 출력하고, 배타적 OR 회로(34, 35, 36)의 출력을 출력 단자(O2, O3, O4)로 각각 출력한다.
23비트 쉬프트 회로는 입력 단자(I2)의 입력(A2)과 입력 단자(I5) 입력(A5)을 배타적 OR 연산하는 배타적 OR회로(37)를 갖추고 있다. 23비트 쉬프트 회로는 배타적 OR 회로(37)의 출력을 출력 단자(O5)로 출력하고, 입력 단자(I0, I1, I2, I3, 14)의 입력(A0, A1, A2, A3, A4)을 출력 단자(O0, O1, O2, O3, O4, O5)로 각각 출력한다.
24비트 쉬프트 회로는 입력 단자(I1)의 입력(A1)과 입력 단자(I4) 입력(A4)을 배타적 OR 연산하는 배타적 OR 회로(38)와, 입력 단자(I2)의 입력(A2)과 입력 단자(I5)의 입력(A5)을 배타적 OR 연산하는 배타적 OR 회로(39)를 갖추고 있다. 24비트 쉬프트 회로는 배타적 OR 회로(38, 39)의 출력을 출력 단자(O0, O1)로 각각 출력하고, 입력 단자(I0, I1, I2, I3)의 입력(A0, A1, A2, A3)을 출력 단자(O2, O3, O4, O5)로 각각 출력한다.
25비트 쉬프트 회로는 입력 단자(I0)의 입력(A0)과 입력 단자(I3)의 입력(A3)을 배타적 OR 연산하는 배타적 OR 회로(40), 입력 단자(I1)의 입력(A1)과 입력 단자(I4)의 입력(A4)을 배타적 OR 연산하는 배타적 OR 회로(41), 및 입력 단자(I2)의 입력(A2)과 입력 단자(I5)의 입력(A5)을 배타적 OR 연산하는 배타적 OR 회로(42)를 갖추고 있다. 25비트 쉬프트 회로는 배타적 OR 회로(40, 41, 42)의 출력을 출력 단자(O1, O2, O3)로 각각 출력하고, 입력 단자(I5)의 입력(A5), 입력 단자(I0)의 입력(A0), 및 입력 단자(I1)의 입력(A1)을 출력 단자(O0, O4, O5)로 각각 출력한다.
상기 구성은 앞서 기술한 매트릭스(A)의 각 누승 값으로 쉽게 구성할 수 있다.
이상에서, 6 단의 M 계열의 경우에 대해서 기술하였지만, 본 발명은 6 단 이상의 단을 가진 M 계열에도 쉽게 적용될 수 있다.
이상에서 설명한 바와 같이, 본 발명은 M 계열을 임의의 비트로 쉬프트하는 회로를 작은 회로 규모로 실현할 수 있는 것으로, 장치의 소형화, 저소비 전력화 및 저비용화가 가능해진다.

Claims (10)

  1. M 계열(M-sequence)을 임의로 쉬프트하는 회로에 있어서,
    상기 M 계열을 발생하는 N 단의 쉬프트 레지스터: 및
    상기 쉬프트 레지스터 각 단의 N 비트 출력과 최종 N 비트 출력 사이에 직렬로 접속된 복수의 2의 누승 비트 쉬프트 삽입 회로(two to several power bit shift inserting circuit)- 여기서 2의 누승 비트 쉬프트 삽입 회로 각각은,
    N 비트의 입력 신호를 2의 누승 비트로 쉬프트하여 N 비트의 출력 신호를 출력하는 2의 누승 비트 쉬프트 회로; 및
    상기 N 비트의 입력 신호와 상기 N 비트의 출력 신호를 외부로부터 공급되는 제어 신호에 따라서 절환(change over)하여 N 비트의 출력 신호로서 출력하는 데이터 셀렉터를 포함함-를 구비한, M 계열을 임의로 쉬프트하는 회로.
  2. 제1항에 있어서, 상기 2의 누승 비트 쉬프트 삽입 회로는 N(0 에서 N-1)개의 정수를 2의 누승 지수로 갖는, M 계열을 임의로 쉬프트하는 회로.
  3. 제1항에 있어서, 상기 2의 누승 비트 쉬프트 삽입 회로는 상기 N(0 에서 N-1)개의 누승 지수 중 반드시 하나만을 지수로 갖는, M 계열을 임의로 쉬프트하는 회로.
  4. M 계열을 임의로 쉬프트하는 회로에 있어서,
    N 단을 가지며, N 비트의 M 계열을 발생하는 쉬프트 레지스터;
    N 비트의 상기 M 계열을 k 비트로 쉬프트하는 경우에, 상기 k를 2진 표현으로 변환한 2진수를 제어 신호로서 출력하는 제어 수단; 및
    상기 쉬프트 레지스터 각 단의 N 비트 출력과 최종 N 비트 출력 사이에 직렬로 접속된 N개의 2의 누승 비트 쉬프트 삽입 회로를 구비하며,
    상기 2의 누승 비트 쉬프트 삽입 회로 각각은 2의 누승 지수로서 0 내지 N-1중 하나의 정수를 가지며,
    상기 2의 누승 비트 쉬프트 삽입 회로 각각은, 상기 2진수로 표현되는 상기제어 신호의 각 자리수에 대응하는 입력 신호를 입력받고, 상기 입력 신호가 1 이면 N 비트의 상기 입력 신호를 2의 누승 지수의 비트로 쉬프트하고, 상기 입력 신호가 0 이면 N 비트의 상기 입력 신호를 그대로 출력하는, M 계열을 임의로 쉬프트하는 회로.
  5. 제4항에 있어서, 상기 2의 누승 비트 쉬프트 삽입 회로는,
    N 비트의 상기 입력 신호를 2의 누승 비트로 쉬프트하는 2의 누승 비트 쉬프트 회로; 및
    N 비트의 상기 입력 신호와 상기 2의 누승 비트 쉬프트 회로로부터 출력되는 N 비트의 출력 신호를 외부로부터 공급되는 제어 신호에 따라서 절환하여 N 비트의 출력 신호로서 출력하는 데이터 셀렉터를 구비하는, M 계열을 임의로 쉬프트하는회로.
  6. 제5항에 있어서, 상기 2의 누승 비트 쉬프트 삽입 회로는 간섭(interposition)을 회피하기 위하여, 0 내지 N-1의 특정 정수 중 하나를 2의 누승지수로서 갖는, M 계열을 임의로 쉬프트하는 회로.
  7. M 계열을 임의로 쉬프트하는 회로에 있어서,
    상기 M 계열을 발생하는 N단 쉬프트 레지스터;
    N 비트의 입력을 2의 누승 비트로 쉬프트하기 위해, 0에서 N-1까지의 정수 중 하나를 2의 누승 지수로 갖는 N개의 2의 누승 비트 쉬프트 삽입 회로-여기서 2의 누승 비트 쉬프트 삽입 회로 각각은,
    N 비트의 입력 신호를 2의 누승 비트로 쉬프트시키는 2의 누승 비트 쉬프트회로; 및
    N 비트의 상기 입력 신호와 상기 2의 누승 비트 쉬프트 회로로부터 출력되는 N 비트의 출력 신호를 외부로부터 공급되는 제어 신호에 따라서 절환하여 N 비트의 출력 신호로서 출력하는 데이터 셀렉터를 포함하고,
    상기 쉬프트 레지스터 각 단의 N 비트 출력과 최종 N 비트 출력 사이에 서로직렬로 접속되어, 상기 쉬프트 레지스터 각 단의 N 비트 출력으로부터 쉬프트된 상기 최종 N 비트 출력을 출력함-를 구비하며,
    상기 쉬프트 레지스터로부터 출력된 N 비트의 상기 M 계열을 k 비트로 쉬프트하는 경우에, k 비트로 쉬프트하는 조합이 상기 N개의 2의 누승 비트 쉬프트 삽입 회로로부터 선택되고, 상기 쉬프트 레지스터로부터 출력된 N 비트가 선택된 2의 누승 비트 쉬프트 삽입 회로에 입력되고, k 비트가 쉬프트된 비트열이 출력되는, M 계열을 임의로 쉬프트하는 회로.
  8. 제 7 항에 있어서, 상기 2의 누승 비트 쉬프트 삽입 회로는 간섭을 회피하기위하여, 0 내지 N-1의 특정 정수 중 하나를 누승 지수로서 갖는, M 계열을 임의로 쉬프트하는 회로.
  9. N 비트의 M 계열을 k 비트로 쉬프트하는 방법에 있어서,
    N 비트의 M 계열을 발생하는 단계;
    N 비트의 상기 M 계열을 2의 0 누승 비트, 2의 1 누승 비트, …, 및 2의 (N-1)누승 비트로 쉬프트하는 쉬프트 수단에 의해, N 비트의 상기 M 계열을 k 비트로 쉬프트시키는 조합을 선택하는 단계; 및
    N 비트의 M 계열을 상기 선택된 쉬프트 수단에 입력하고, N 비트의 상기 M 계열을 순차적으로 쉬프트시킴으로써, k 비트로 쉬프트되는 M 계열을 구하는 단계를 포함하는, M 계열을 k 비트로 쉬프트 방법.
  10. N 비트의 M 계열을 k 비트로 쉬프트하는 방법에 있어서,
    N 비트의 상기 M 계열을 1 비트로 쉬프트하는 매트릭스(A)를 제공하는 단계;
    상기 매트릭스(A)의 20누승, 21누승, …, 및 2(N-1)누승을 제공하는 단계;
    N 비트의 상기 M 계열을 k 비트로 쉬프트하는 매트릭스들의 조합을 상기 매트릭스들로부터 선택하는 단계; 및
    상기 선택된 매트릭스와 상기 M 계열을 승산하여, k 비트로 쉬프트된 상기 M계열을 구하는 단계를 포함하는, M 계열을 k 비트로 쉬프트하는 방법.
KR1019980016052A 1997-05-06 1998-05-06 M계열을 임의로 쉬프트하는 회로 및 방법 KR100327856B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP11578497A JP2917962B2 (ja) 1997-05-06 1997-05-06 Ｍ系列を任意にシフトする回路
JP97-115784 1997-05-06

Publications (2)

Publication Number Publication Date
KR19980086767A KR19980086767A (ko) 1998-12-05
KR100327856B1 true KR100327856B1 (ko) 2002-06-29

Family

ID=14670988

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980016052A KR100327856B1 (ko) 1997-05-06 1998-05-06 M계열을 임의로 쉬프트하는 회로 및 방법

Country Status (6)

Country Link
US (1) US6275558B1 (ko)
EP (1) EP0878932B1 (ko)
JP (1) JP2917962B2 (ko)
KR (1) KR100327856B1 (ko)
AU (1) AU745212B2 (ko)
DE (1) DE69832755T2 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3499460B2 (ja) 1999-02-25 2004-02-23 松下電器産業株式会社 拡散符号発生回路および拡散符号発生方法
DE19910344C2 (de) * 1999-03-09 2003-10-16 Siemens Ag Codegenerator
US6643280B1 (en) * 1999-10-27 2003-11-04 Lucent Technologies Inc. Method and apparatus for generation of CDMA long codes
KR100424538B1 (ko) * 2001-05-29 2004-03-27 엘지전자 주식회사 이동통신시스템에서의 스크램블링 코드 생성 장치 및 방법
DE102004022647B4 (de) * 2004-05-07 2015-07-09 Rohde & Schwarz Gmbh & Co. Kg Verfahren und Vorrichtung zur Ermittlung der Anzahl von abgelaufenen Taktzyklen eines binären Zufallsgenerators
CN102694568B (zh) * 2012-05-29 2014-06-11 华北电力大学（保定） 多进制伪随机序列扩频通信方法
JP6686390B2 (ja) * 2015-11-30 2020-04-22 セイコーエプソン株式会社 計時装置、電子機器、及び、移動体

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8701618A (ko) 1987-07-09 1989-02-01
JPH0781028B2 (ja) 1987-07-23 1995-08-30 日本スチレンペ−パ−株式会社 無架橋直鎖状低密度ポリエチレン予備発泡粒子の製造方法
MY113275A (en) * 1993-08-10 2002-01-31 Sony Corp Method and apparatus for generating diffusion code.
KR970002951B1 (ko) * 1994-04-13 1997-03-13 양승택 2^n길이 의사 난수 계열 발생 장치
JPH08181679A (ja) 1994-12-26 1996-07-12 Nec Corp 疑似乱数雑音発生装置
EP0949570A4 (en) 1997-07-30 2007-01-17 Matsushita Electric Ind Co Ltd DIGITAL FILTER ADAPTED
US6061417A (en) 1998-12-03 2000-05-09 Xilinx, Inc. Programmable shift register

Also Published As

Publication number Publication date
AU6383898A (en) 1998-11-12
DE69832755D1 (de) 2006-01-19
JP2917962B2 (ja) 1999-07-12
EP0878932A3 (en) 2003-08-27
AU745212B2 (en) 2002-03-14
US6275558B1 (en) 2001-08-14
EP0878932B1 (en) 2005-12-14
KR19980086767A (ko) 1998-12-05
JPH10308720A (ja) 1998-11-17
EP0878932A2 (en) 1998-11-18
DE69832755T2 (de) 2006-06-29

Similar Documents

Publication Publication Date Title
KR100342556B1 (ko) 부호분할다중접속 이동통신시스템의 전송율 정보 부호화및 복호화장치 및 방법
JP3556461B2 (ja) Ｍ系列の位相シフト係数算出方式
JP2000200177A (ja) デ―タの最大長シ―ケンスを発生する方法と装置
US5974433A (en) High speed M-sequence generator and decoder circuit
KR100327856B1 (ko) M계열을 임의로 쉬프트하는 회로 및 방법
US6173009B1 (en) State calculation circuit for discrete linear state space model
US7200629B2 (en) Apparatus and method for Fast Hadamard Transforms
US7071855B1 (en) Gray code conversion method and apparatus embodying the same
KR20010072782A (ko) 의사 직교 벡터의 송신 및 생성을 위한 방법 및 장치
KR101459044B1 (ko) 무선 통신 시스템에서 이단 방식을 이용하여 효율적으로ｏｖｓｆ 코드를 생성하는 장치 및 방법
US6138134A (en) Computational method and apparatus for finite field multiplication
KR100250468B1 (ko) 상관특성이 우수한 난수 발생 방법
US6910056B1 (en) Method and apparatus for implementing a multi-step pseudo random sequence generator
JPS63110837A (ja) スペクトラム拡散信号送信機
KR100399199B1 (ko) 가변 복잡도를 갖는 선택적 확산 코드 발생 장치 및 방법
KR100307705B1 (ko) 계층화된 직교부호 발생장치 및 그 방법
KR101085039B1 (ko) 저전력의 ｏｖｓｆ 코드 생성기
JP3914626B2 (ja) Ｐｎ符号発生回路
JP3533956B2 (ja) 擬似乱数発生装置
JPS6356566B2 (ko)
KR100771598B1 (ko) 왈쉬 코드 생성 방법 및 왈쉬 코드 생성기
KR100346110B1 (ko) 이동통신시스템의 준직교부호의 마스크 생성장치
KR100254516B1 (ko) 마스크를 이용한 골드 부호 발생기
KR100261863B1 (ko) 최장길이 시퀀스 발생기의 상태 예측 방법
KR0157157B1 (ko) 해쉬 코드 생성 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060223

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee