JPH11251463A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 消去ゲート電極を備えたフローティングゲー
ト型半導体記憶装置において、書き込み速度の低下を少
なくし、読み出し電流のばらつきを小さくする。 【解決手段】 ソース領域およびドレイン領域となりう
る埋め込み高融点金属シリサイド層１５，１６にはさま
れたチャネル領域上に、ゲート絶縁膜４、フローティン
グゲート電極５、酸化シリコン膜６およびコントロール
ゲート電極７が順次形成され、フローティングゲート電
極５の表面の一部のみにトンネリング絶縁膜１１が形成
される。さらにトンネリング絶縁膜１１を覆うように消
去ゲート電極１０が形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、消去ゲート電極を
備えたフローティングゲート型の半導体記憶装置および
その製造方法に関するものである。

【０００２】

【従来の技術】従来、電気的に書き込み可能な不揮発性
メモリとして、フローティングゲート構造のＥＰＲＯＭ
（Electrically Programable Read Only Memory ）がよ
く知られている。このＥＰＲＯＭは、半導体基板上に形
成されたソース領域とドレイン領域にはさまれたチャネ
ル領域上に第１の絶縁膜を介してフローティングゲート
電極が形成され、さらにフローティングゲート電極上に
第２の絶縁膜を介してコントロールゲート電極が形成さ
れた構造を有している。

【０００３】このＥＰＲＯＭの書き込み動作は、ドレイ
ン領域とコントロールゲート電極とに高電圧を印加し、
半導体基板のドレイン近傍のチャネル領域でホットエレ
クトロンを発生させ、このホットエレクトロンをフロー
ティングゲート電極へ加速注入することにより行われ
る。また、読み出し動作は、ソース領域とドレイン領域
間および、コントロールゲート電極に動作電圧を印加
し、ソース領域とドレイン領域との間に流れる電流のレ
ベルを検出することにより行う。

【０００４】従来、上記のようなＥＰＲＯＭの消去は、
紫外線を照射することにより行っていたが、近年、上記
第１の絶縁膜を薄膜化することにより、この薄い絶縁膜
を介してフローティングゲート電極からソース領域、ま
たはドレイン領域、またはチャネル領域にトンネリング
現象を利用して、電子を放出させることにより消去が行
われる。

【０００５】さらに近年、独立した消去用のゲート電極
を用いて消去を行うメモリセル構造が提案されている
（例えば、特開平２−２９２８７０号公報）。この消去
ゲート電極を用いたメモリセル構造では、消去ゲート電
極とフローティングゲート電極の間にトンネリング媒体
となりうるトンネリング絶縁膜を形成し、消去ゲート電
極に消去電圧を印加して、電子をフローティングゲート
電極から消去ゲート電極へトンネリングさせることによ
り、消去を行う。通常、こうした消去ゲート電極を用い
る場合、全メモリセルまたは、あるブロック単位のメモ
リセル群が同時に消去されるので、一般にこうした半導
体記憶装置はフラッシュメモリと呼ばれている。

【０００６】図１１および図１２は従来の消去ゲートを
備えたフローティングゲート型の半導体記憶装置の平面
図および断面図である。図１２（ａ）は図１１のＡ−
Ａ’線断面図、図１２（ｂ）は図１１のＢ−Ｂ’線断面
図である。図１１および図１２において、１はＰ型シリ
コン半導体基板、２および３はソース領域およびドレイ
ン領域となるＮ型拡散層、４はゲート絶縁膜、５はフロ
ーティングゲート電極、６は層間絶縁膜、７はコントロ
ールゲート電極、８および９は素子分離に用いる酸化シ
リコン膜、１０は消去ゲート電極、１１はトンネリング
絶縁膜、１２および１３は消去ゲート電極１０とフロー
ティングゲート電極６とを電気的に絶縁する酸化シリコ
ン膜である。また、１４はソース領域およびドレイン領
域となるＮ型拡散層２，３へのコンタクト孔である。

【０００７】図１２に示すような消去ゲートを備えた従
来のフローティングゲート型の半導体記憶装置におい
て、ソース領域およびドレイン領域となるＮ型拡散層
２，３は、通常リンまたは砒素等の不純物拡散により形
成された埋め込み拡散層で構成されている。また、上記
のような不純物拡散による埋め込み拡散層は、通常リン
イオンまたは砒素イオン等の不純物イオン注入法により
形成されていた。

【０００８】

【発明が解決しようとする課題】しかしながら、消去ゲ
ート電極を備えた従来のフローティングゲート型の半導
体記憶装置において、上記のように不純物拡散により形
成したＮ型拡散層２，３は、図１１に示すように、通常
細長い埋め込み拡散層として形成するため、拡散層への
コンタクト孔１４から離れたところに位置するメモリセ
ルにおいては、拡散抵抗の増加により書き込み速度が低
下したり、読み出し時にセル電流のばらつきが大きくな
るといった問題を有していた。

【０００９】本発明は、上記の従来の問題を解決するも
ので、消去ゲート電極を備えたフローティングゲート型
の半導体記憶装置において、書き込み速度の低下が少な
く、かつ読み出し電流のばらつきの小さい半導体記憶装
置およびその製造方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】この目的を達成するため
に、本発明の半導体記憶装置は、ソース領域およびドレ
イン領域を、少なくとも高融点金属シリサイド層で構成
することを特徴とする。具体的には、請求項１記載の発
明の半導体記憶装置は、一導電型の半導体基板内にソー
ス領域およびドレイン領域を備え、半導体基板上の所定
の領域に第１の絶縁膜を備え、第１の絶縁膜上にフロー
ティングゲート電極を備え、フローティングゲート電極
上に第２の絶縁膜を介してコントロールゲート電極を備
え、フローティングゲート電極とトンネリング媒体とな
りうるトンネリング絶縁膜を介して接するとともに、コ
ントロールゲート電極と第３の絶縁膜を介して接する消
去ゲート電極とを備えた半導体記憶装置であって、ソー
ス領域およびドレイン領域が、少なくとも高融点金属シ
リサイド層で構成されていることを特徴とする。

【００１１】この構成によると、ソース領域およびドレ
イン領域が埋め込みの高融点金属シリサイド層で形成さ
れるため、従来の埋め込みの不純物拡散層の構成に比
べ、低抵抗化が図ることができる。したがって、コンタ
クトの位置から離れたメモリセルでの書き込み速度の低
下を少なくでき、また読み出し時のセル電流のばらつき
も小さくできる。

【００１２】また、請求項２記載の発明の半導体記憶装
置は、一導電型の半導体基板内にソース拡散層およびド
レイン拡散層を備え、半導体基板上の所定の領域に第１
の絶縁膜を備え、第１の絶縁膜上にフローティングゲー
ト電極を備え、フローティングゲート電極上に第２の絶
縁膜を介してコントロールゲート電極を備え、フローテ
ィングゲート電極とトンネリング媒体となりうるトンネ
リング絶縁膜を介して接するとともに、コントロールゲ
ート電極と第３の絶縁膜を介して接する消去ゲート電極
を備えた半導体記憶装置であって、ソース拡散層および
ドレイン拡散層上に高融点金属シリサイド層が形成され
ていること特徴とする。

【００１３】この構成によると、ソース領域およびドレ
イン領域が埋め込みの不純物拡散層および高融点金属シ
リサイド層の積層構造で形成されるため、従来の埋め込
みの不純物拡散層のみの構成に比べ、低抵抗化が図るこ
とができる。したがって、コンタクトの位置から離れた
メモリセルでの書き込み速度の低下を少なくでき、また
読み出し時のセル電流のばらつきも小さくできる。

【００１４】さらに、請求項３記載の発明の半導体記憶
装置の製造方法は、一導電型の半導体基板内にソース領
域およびドレイン領域となりうる高融点金属シリサイド
層を形成する工程と、半導体基板上の所定の領域に第１
の絶縁膜を形成する工程と、第１の絶縁膜上にフローテ
ィングゲート電極を形成する工程と、フローティングゲ
ート電極上に第２の絶縁膜を介してコントロールゲート
電極を形成する工程と、フローティングゲート電極表面
の一部にトンネリング媒体となりうるトンネリング絶縁
膜を形成する工程と、コントロールゲート電極の側壁面
に第３の絶縁膜を形成をする工程と、トンネリング絶縁
膜と第３の絶縁膜上に消去ゲート電極を形成する工程と
を含むことを特徴とする。

【００１５】この方法によると、ソース領域およびドレ
イン領域が埋め込みの高融点金属シリサイド層で形成さ
れるため、従来の埋め込みの不純物拡散層の構成に比
べ、低抵抗化が図ることができる。したがって、コンタ
クトの位置から離れたメモリセルでの書き込み速度の低
下を少なくでき、また読み出し時のセル電流のばらつき
も小さくできる。

【００１６】加えて、請求項４記載の発明の半導体記憶
装置の製造方法は、一導電型の半導体基板内に半導体基
板と反対導電型のソース拡散層およびドレイン拡散層を
形成する工程と、ソース拡散層の表面上およびドレイン
拡散層の表面上に高融点金属シリサイド層を形成する工
程と、半導体基板上の所定の領域に第１の絶縁膜を形成
する工程と、第１の絶縁膜上にフローティングゲート電
極を形成する工程と、フローティングゲート電極上に第
２の絶縁膜を介してコントロールゲート電極を形成する
工程と、フローティングゲート電極表面の一部にトンネ
リング媒体となるトンネリング絶縁膜を形成する工程
と、コントロールゲート電極の側壁面に第３の絶縁膜を
形成をする工程と、トンネリング絶縁膜および第３の絶
縁膜の上に消去ゲート電極を形成する工程を含むことを
特徴とする。

【００１７】この方法によると、ソース領域およびドレ
イン領域が埋め込みの不純物拡散層および高融点金属シ
リサイド層の積層構造で形成されるため、従来の埋め込
みの不純物拡散層のみの構成に比べ、低抵抗化が図るこ
とができる。したがって、コンタクトの位置から離れた
メモリセルでの書き込み速度の低下を少なくでき、また
読み出し時のセル電流のばらつきも小さくできる。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。 （第１の実施の形態）図１および図２は、本発明の第１
の実施の形態である消去ゲート電極を備えたフローティ
ングゲート型の半導体記憶装置の平面図および断面図で
ある。図２（ａ）は図１のＡ−Ａ’線断面図、図２
（ｂ）は図１のＢ−Ｂ’線断面図である。

【００１９】この半導体記憶装置は、図２に示すよう
に、一導電型半導体基板であるＰ型シリコン半導体基板
１内に、ソース領域およびドレイン領域となりうる細長
い埋め込みの高融点金属シリサイド層１５，１６が形成
されている。この実施の形態では、高融点金属シリサイ
ド層１５，１６を構成する高融点金属シリサイド膜とし
て、チタンシリサイド膜を用いた。ついで、Ｐ型シリコ
ン半導体基板１の表面上に、酸化シリコン膜８，９より
なる素子分離絶縁膜が形成されている。また、高融点金
属シリサイド層１５，１６にはさまれたチャネル領域の
上の一部に約３０ｎｍの酸化シリコン膜よりなるゲート
絶縁膜４およびポリシリコン膜よりなるフローティング
ゲート電極５が形成されている。フローティングゲート
電極５上およびフローティングゲート電極５領域以外の
Ｐ型シリコン半導体基板１上に約３０ｎｍの酸化シリコ
ン膜よりなる層間絶縁膜６が形成され、その上に約４０
０ｎｍのポリシリコン膜よりなるコントロールゲート電
極７が形成されている。また、フローティングゲート電
極５の表面の一部のみに約３５ｎｍの酸化シリコン膜よ
りなるトンネリング絶縁膜１１が形成されている。さら
に、約４００ｎｍのポリシリコン膜よりなる消去ゲート
電極１０が、トンネリング絶縁膜１１、酸化シリコン膜
１２（約２００ｎｍ）および酸化シリコン膜１３（約３
００ｎｍ）を覆うように形成されている。

【００２０】なお、図２（ｂ）と図１２（ｂ）とを比較
すると、図１２（ｂ）ではフローティングゲート電極５
の両側縁がサイドウォールより外側に突出しているのに
対し、図２（ｂ）ではサイドウォールの内側に後退して
おり、それに伴ってトンネリング絶縁膜の形状も異なっ
ているが、このことは特に本発明におけるシリサイド化
に関係するものではない。

【００２１】上記のような実施の形態によれば、ソース
領域およびドレイン領域が埋め込みの高融点金属シリサ
イド層１５，１６で形成されるため、従来のイオン注入
拡散法による不純物拡散層に比べ、シート抵抗を約１／
１０以下にすることが可能となり、コンタクト孔１４か
ら離れたところに位置するメモリセルにおいても、書き
込み速度の低下や、読み出し時のセル電流のばらつきが
ほとんどなくなる。

【００２２】上記実施の形態では、高融点金属シリサイ
ド膜として、チタンシリサイド膜を用いた例を示した
が、モリブデンシリサイド、コバルトシリサイド膜等、
どのような高融点金属シリサイド膜を用いてもよいこと
とは言うまでもない。さらに、上記実施の形態では 高
融点金属シリサイド層１５，１６にはさまれたチャネル
領域上の一部にゲート絶縁膜４およびフローティングゲ
ート電極５を形成したスプリットゲート構造の例を示し
たが、高融点金属シリサイド層１５，１６にはさまれた
チャネル全面上にゲート絶縁膜およびフローティングゲ
ート電極を形成したスタックゲート構造でもよいことは
言うまでもない。

【００２３】（第２の実施の形態）上記第１の実施の形
態では、ソース領域およびドレイン領域に高融点金属シ
リサイド層１５，１６のみを用いた例を示したが、第２
の実施の形態として、図３に示すように、不純物拡散層
（この実施の形態では、Ｎ型拡散層２，３）の表面上に
高融点金属シリサイド層（この実施の形態では、チタン
シリサイド層１５，１６）を形成してもよいことは言う
までもない。

【００２４】（第３の実施の形態）図４から図１０まで
の各図は本発明の第３の実施の形態である消去ゲート電
極を備えたフローティングゲート型の半導体記憶装置の
製造方法を示した工程順断面図である。図４（ａ）は図
１のＡ−Ａ’線断面図、図４（ｂ）は図１のＢ−Ｂ’線
断面図である。図５（ａ），（ｂ）から図１０（ａ），
（ｂ）までの各図も同様である。

【００２５】まず、図４（ａ），（ｂ）に示すように、
Ｐ型シリコン半導体基板１上に、公知の減圧気相成長法
により酸化シリコン膜１８を５００ｎｍの厚さで形成し
た後、公知のフォトエッチング技術により、ソース領域
およびドレイン領域となる酸化シリコン膜１８の所定領
域を開孔する。その後、全面に公知のスパッタ法により
チタン（Ｔｉ）とシリコン（Ｓｉ）との混合膜を約１０
０ｎｍ堆積し、その後Ａｒ雰囲気中で、９００℃、２０
分の熱処理を施し、チタンシリサイド膜１７を形成す
る。

【００２６】ついで、図５（ａ），（ｂ）に示すよう
に、ウェット酸化により酸化処理を施し、ソース領域お
よびドレイン領域となるチタンシリサイド層からなる高
融点金属シリサイド層１５，１６を形成する。この実施
の形態では、９００℃、６０分のウェット酸化を施し
た。この酸化処理により、高融点金属シリサイド層１
５，１６の表面上には酸化シリコン膜１９が形成され
る。

【００２７】この場合、ＴｉとＳｉの混合膜をＡｒ雰囲
気でアニールすると、シリサイド膜１７（ＴｉＳｉとＴ
ｉＳｉ₂ の混晶）が形成され、このシリサイド膜１７を
ウェット酸化すると、シリサイド膜１７の表面から酸化
され、酸化シリコン膜１９が形成されると同時に、シリ
コン半導体基板１からシリコンが供給され、ソース／ド
レイン領域部に高融点金属シリサイド層１５，１６（Ｔ
ｉＳｉ₂ ）が形成される。このときに、シリコン基板１
側からシリコンが供給されてシリサイド層１５，１６が
形成されるため、シリコン基板１に対して埋め込み状態
に変化する。

【００２８】つぎに、図６（ａ），（ｂ）に示すよう
に、Ｐ型シリコン半導体基板１上の酸化シリコン膜１
８，１９を全面除去した後、ＴＥＯＳ（Tetraethyloxys
ilane ）を用いた減圧気相成長法により素子分離絶縁膜
となる酸化シリコン膜８を全面に約５００ｎｍの厚さで
形成する。その後、公知のフォトエッチング技術によ
り、酸化シリコン膜８の所定の部分を開孔する。その
後、約２００ｎｍの酸化シリコン膜９をＴＥＯＳを用い
た減圧気相成長法により成長させ、続いて公知の異方性
ドライエッチング技術を用いて、開孔部の側壁面に酸化
シリコン膜９よりなるサイドウォール絶縁膜を形成す
る。このサイドウォール絶縁膜により酸化シリコン膜８
よりなる素子分離絶縁膜の段差の緩和を図っている。

【００２９】つぎに、図７（ａ），（ｂ）に示すよう
に、９００℃の熱酸化法によりＰ型シリコン半導体基板
１上の表面を酸化することにより酸化シリコン膜４Ａを
形成し、その上に減圧気相成長法により全面にポリシリ
コン膜５Ａを３５０ｎｍの厚さで形成する。ついで、公
知のフォトエッチング技術により、ポリシリコン膜５Ａ
および酸化シリコン膜４Ａの所定の部分を選択的にエッ
チング除去する。

【００３０】ついで、全面にＴＥＯＳを用いた減圧気相
成長法により酸化シリコン膜からなる約３０ｎｍの層間
絶縁膜６を形成し、９００℃の熱処理を施し、緻密化を
行う。ついで、公知の減圧気相成長法により、約４００
ｎｍのポリシリコン膜７Ａ、さらにＴＥＯＳを用いた減
圧気相成長法により、約３００ｎｍの酸化シリコン膜１
３を順次形成する。

【００３１】つぎに、図８（ａ），（ｂ）に示すよう
に、公知のフォトエッチング技術により、コントロール
ゲート電極となり得る部分を残すように、酸化シリコン
膜１３をエッチングし、この酸化シリコン膜１３をマス
クにポリシリコン膜７Ａをエッチングし、ポリシリコン
膜７Ａよりなるコントロールゲート電極７を形成する。
ついで、全面にＴＥＯＳを用いた減圧気相成長法により
約２５０ｎｍの酸化シリコン膜を成長させ、続いて公知
の異方性ドライエッチング技術を用いて、コントロール
ゲート電極７およびコントロールゲート電極７上の酸化
シリコン膜１３の側壁面に酸化シリコン膜１２よりなる
サイドウォール絶縁膜を形成する。

【００３２】つぎに、図９（ａ），（ｂ）に示すよう
に、酸化シリコン膜１２よりなるサイドウォール絶縁膜
をマスクにポリシリコン膜５Ａをエッチングし、ポリシ
リコン膜５Ａからなるフローティングゲート電極５を形
成する。この際、図９（ｂ）に示すように、フローティ
ングゲート電極５の側壁面のみが露出される。ついで、
図１０（ａ），（ｂ）に示すように、フローティングゲ
ート電極５の側壁面の露出部を、９００℃の水蒸気雰囲
気中で熱酸化を行い、約３０ｎｍのポリシリコン酸化膜
よりなるトンネリング絶縁膜１１を形成する。つぎに、
全面に約４００ｎｍのポリシリコン膜を公知の減圧気相
成長法により形成し、公知のフォトエッチング技術によ
り選択的にエッチングを行い、トンネリング絶縁膜１１
を覆うように、ポリシリコン膜よりなる消去ゲート電極
１０を形成する。

【００３３】なお、この後に続く金属配線工程、保護膜
形成工程およびボンディングパッド形成工程については
省略している。上記実施の形態では、高融点金属シリサ
イド膜として、チタンシリサイド膜を形成する製造方法
の例を示したが、シリサイド膜の形成にモリブデンシリ
サイド、コバルトシリサイド膜等、どのような高融点金
属シリサイド膜を形成する工程を用いてもよいことは言
うまでもない。

【００３４】また、上記実施の形態では、ソース領域お
よびドレイン領域を高融点金属シリサイド層のみで形成
する製造方法の例を示したが、別の実施の形態として、
Ｎ型拡散層を形成した後、この拡散層表面上に高融点金
属シリサイド層を形成する方法でもよいことは言うまで
もない。さらに、上記実施の形態では 高融点金属シリ
サイド層１５，１６にはさまれたチャネル領域上の一部
にゲート絶縁膜４およびフローティングゲート電極５を
形成したスプリットゲート構造の製造方法の例を示した
が、高融点金属シリサイド層１５，１６にはさまれたチ
ャネル全面上にゲート絶縁膜およびフローティングゲー
ト電極を形成したスタックゲート構造でもよいことは言
うまでもない。

【００３５】

【発明の効果】本発明の請求項１記載の半導体記憶装置
または請求項３記載の半導体記憶装置の製造方法によれ
ば、ソース領域およびドレイン領域が埋め込みの高融点
金属シリサイド層で形成されるため、従来の埋め込みの
不純物拡散層の構成に比べ、低抵抗化が図ることがで
き、コンタクトの位置から離れたメモリセルでの書き込
み速度の低下が少なくなり、読み出し時のセル電流のば
らつきも小さくでき、消去ゲート電極を備えたフローテ
ィングゲート構造の半導体記憶装置の高性能化に大きく
寄与する。

【００３６】本発明の請求項２記載の半導体記憶装置ま
たは請求項４記載の半導体記憶装置の製造方法によれ
ば、ソース領域およびドレイン領域が埋め込みの拡散層
および高融点金属シリサイド層の積層構造で形成される
ため、従来の埋め込みの不純物拡散層のみの構成に比
べ、低抵抗化が図ることができ、コンタクトの位置から
離れたメモリセルでの書き込み速度の低下が少なくな
り、読み出し時のセル電流のばらつきも小さくでき、消
去ゲート電極を備えたフローティングゲート構造の半導
体記憶装置の高性能化に大きく寄与する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における半導体記憶
装置の構造を示す平面図である。

【図２】（ａ）は図１のＡ−Ａ’線断面図、（ｂ）は図
１のＢ−Ｂ’線断面図である。

【図３】本発明の第２の実施の形態における半導体記憶
装置の構造を示す断面図である。

【図４】本発明の第３の実施の形態における半導体記憶
装置の製造方法を説明するための製造工程断面図であ
る。

【図５】本発明の第３の実施の形態における半導体記憶
装置の製造方法を説明するための製造工程断面図であ
る。

【図６】本発明の第３の実施の形態における半導体記憶
装置の製造方法を説明するための製造工程断面図であ
る。

【図７】本発明の第３の実施の形態における半導体記憶
装置の製造方法を説明するための製造工程断面図であ
る。

【図８】本発明の第３の実施の形態における半導体記憶
装置の製造方法を説明するための製造工程断面図であ
る。

【図９】本発明の第３の実施の形態における半導体記憶
装置の製造方法を説明するための製造工程断面図であ
る。

【図１０】本発明の第３の実施の形態における半導体記
憶装置の製造方法を説明するための製造工程断面図であ
る。

【図１１】消去ゲート電極を備えた従来例のフローティ
ングゲート構造の半導体記憶装置の構造を示す平面図で
ある。

【図１２】（ａ）は図１１のＡ−Ａ’線断面図、（ｂ）
は図１１のＢ−Ｂ’線断面図である。

【符号の説明】

１ Ｐ型シリコン半導体基板（半導体基板） ２ Ｎ型拡散層（ソース領域） ３ Ｎ型拡散層（ドレイン領域） ４ ゲート絶縁膜（第１の絶縁膜） ４Ａ 酸化シリコン膜 ５ フローティングゲート電極 ５Ａ ポリシリコン膜 ６ 層間絶縁膜（第２の絶縁膜） ７ コントロールゲート電極 ７Ａ ポリシリコン膜 ８ 酸化シリコン膜（素子分離絶縁膜） ９ 酸化シリコン膜（素子分離絶縁膜） １０ 消去ゲート電極 １１ トンネリング絶縁膜 １２ 酸化シリコン膜 １３ 酸化シリコン膜 １４ コンタクト孔 １５ 高融点金属シリサイド層（ソース領域） １６ 高融点金属シリサイド層（ドレイン領域） １７ チタンシリサイド層 １８ 酸化シリコン膜 １９ 酸化シリコン膜

Claims (4)

【特許請求の範囲】
1. 【請求項１】 一導電型の半導体基板内にソース領域お
   よびドレイン領域を備え、前記半導体基板上の所定の領
   域に第１の絶縁膜を備え、前記第１の絶縁膜上にフロー
   ティングゲート電極を備え、前記フローティングゲート
   電極上に第２の絶縁膜を介してコントロールゲート電極
   を備え、前記フローティングゲート電極とトンネリング
   絶縁膜を介して接するとともに、前記コントロールゲー
   ト電極と第３の絶縁膜を介して接する消去ゲート電極を
   備えた半導体記憶装置であって、前記ソース領域および
   前記ドレイン領域が、少なくとも高融点金属シリサイド
   層で構成されていることを特徴とする半導体記憶装置。
2. 【請求項２】 一導電型の半導体基板内にソース拡散層
   およびドレイン拡散層を備え、前記半導体基板上の所定
   の領域に第１の絶縁膜を備え、前記第１の絶縁膜上にフ
   ローティングゲート電極を備え、前記フローティングゲ
   ート電極上に第２の絶縁膜を介してコントロールゲート
   電極を備え、前記フローティングゲート電極とトンネリ
   ング絶縁膜を介して接するとともに、前記コントロール
   ゲート電極と第３の絶縁膜を介して接する消去ゲート電
   極を備えた半導体記憶装置であって、前記ソース拡散層
   および前記ドレイン拡散層上に高融点金属シリサイド層
   が形成されていること特徴とする半導体記憶装置。
3. 【請求項３】 一導電型の半導体基板内にソース領域お
   よびドレイン領域となりうる高融点金属シリサイド層を
   形成する工程と、前記半導体基板上の所定の領域に第１
   の絶縁膜を形成する工程と、前記第１の絶縁膜上にフロ
   ーティングゲート電極を形成する工程と、前記フローテ
   ィングゲート電極上に第２の絶縁膜を介してコントロー
   ルゲート電極を形成する工程と、前記フローティングゲ
   ート電極表面の一部にトンネリング絶縁膜を形成する工
   程と、前記コントロールゲート電極の側壁面に第３の絶
   縁膜を形成をする工程と、前記トンネリング絶縁膜およ
   び前記第３の絶縁膜の上に消去ゲート電極を形成する工
   程とを含むことを特徴とする半導体記憶装置の製造方
   法。
4. 【請求項４】 一導電型の半導体基板内に前記半導体基
   板と反対導電型のソース拡散層およびドレイン拡散層を
   形成する工程と、前記ソース拡散層の表面上および前記
   ドレイン拡散層の表面上に高融点金属シリサイド層を形
   成する工程と、前記半導体基板上の所定の領域に第１の
   絶縁膜を形成する工程と、前記第１の絶縁膜上にフロー
   ティングゲート電極を形成する工程と、前記フローティ
   ングゲート電極上に第２の絶縁膜を介してコントロール
   ゲート電極を形成する工程と、前記フローティングゲー
   ト電極表面の一部にトンネリング絶縁膜を形成する工程
   と、前記コントロールゲート電極の側壁面に第３の絶縁
   膜を形成をする工程と、前記トンネリング絶縁膜および
   前記第３の絶縁膜の上に消去ゲート電極を形成する工程
   とを含むことを特徴とする半導体記憶装置の製造方法。