JPH11251382A

JPH11251382A - 半導体集積回路装置

Info

Publication number: JPH11251382A
Application number: JP10062181A
Authority: JP
Inventors: Hideki Fujino; 英樹藤野
Original assignee: Hitachi Ltd; Akita Electronics Co Ltd
Current assignee: Hitachi Ltd; Akita Electronics Systems Co Ltd
Priority date: 1998-02-26
Filing date: 1998-02-26
Publication date: 1999-09-17

Abstract

(57)【要約】【課題】それぞれ異なる環境で行われ、ウエハ状態で
かつチップ単位で行われる複数のプローブ検査工程を有
するスタティック型ＲＡＭ等の信頼性を高め、その試験
工数を削減する。【解決手段】例えば比較的低温の環境で行われる第１
のプローブ検査工程と、比較的高温の環境で行われる第
２のプローブ検査工程とを有するスタティック型ＲＡＭ
等の半導体集積回路装置に、対応するチップが第１のプ
ローブ検査工程で不良品と判定されたとき選択的に切断
状態とされるヒューズを含むヒューズ回路ＦＢと、この
ヒューズ回路ＦＢの所定の出力端子に結合された試験パ
ッドＰＣＫとを設けるとともに、第２のプローブ検査工
程の冒頭で、上記試験パッドＰＣＫを介してヒューズの
切断状態を確認し、ヒューズが切断状態とされ検査対象
とされるチップが第１のプローブ検査工程で不良品と判
定されたものである場合はただちに不良品処理を施し、
このチップに関する以後の機能試験を中止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に関し、例えばそれぞれ異なる環境で行われともにウ
エハ状態でかつチップ単位で行われる複数のプローブ検
査工程を有するスタティック型ＲＡＭ（ランダムアクセ
スメモリ）等ならびにその信頼性の向上及び試験工数の
削減に利用して特に有効な技術に関する。

【０００２】

【従来の技術】スタティック型メモリセルが格子状に配
置されてなるメモリアレイをその基本構成要素とするス
タティック型ＲＡＭがある。スタティック型ＲＡＭは、
例えば単結晶シリコンからなるウエハ面上にいわゆるチ
ップとして多数個同時に形成され、スタティック型ＲＡ
Ｍとしての基本的な機能を確認するための検査は、プロ
ーブテスタ等を使ってウエハ状態でかつチップ単位で行
われる。

【０００３】一方、スタティック型ＲＡＭ等の半導体集
積回路装置には、その製品仕様として許容使用温度が規
定され、その値は例えば摂氏０度ないし＋７０度の範囲
とされる。このため、スタティック型ＲＡＭ等のプロー
ブ検査は、複数の工程、すなわち例えば摂氏−５度ない
し０度のような低温環境で行われる第１のプローブ検査
工程と、例えば摂氏＋７５度ないし８０度のような高温
環境で行われる第２のプローブ検査工程とに分けて行わ
れ、これらのプローブ検査工程に合格したチップのみが
良品として後処理工程に移される。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、上記のような複数のプローブ検査工程
を有するスタティック型ＲＡＭの開発に従事し、次の問
題点に気付いた。すなわち、量産段階となったスタティ
ック型ＲＡＭでは、上記第１及び第２のプローブ検査工
程が、生産ロットとなる複数のウエハを単位としてまと
めて行われ、例えば第１のプローブ検査工程による機能
確認を終えたウエハは、所定のウエハカセットに収納さ
れて第２のプローブ検査工程に移される。スタティック
型ＲＡＭ等の従来の製造工程において、第１のプローブ
検査工程で異常が検出され不良品と判定されたチップに
関する履歴は、例えば試験装置によりフロッピディスク
等にロット単位で記録され、このフロッピディスクがウ
エハカセットとともに第２のプローブ検査工程に移され
る。つまり、従来のプローブ検査工程では、不良品と判
定されたチップ自体にそれが不良品であることを表示す
る手段が用意されておらず、フロッピディスクに記録さ
れた検査履歴の処理も、ウエハカセットに収納されたウ
エハの順序が入れ換わらないことを前提としている。

【０００５】ところが、第１のプローブ検査工程から第
２のプローブ検査工程に移される過程で、何らかの理由
によりウエハカセット内のウエハの収納順序が入れ換わ
った場合、現状では、第１のプローブ検査工程で不良品
と判定されたチップを識別するすべがないため、これら
のウエハ面上に形成された不良品チップが、第２のプロ
ーブ検査工程で不良品と判定されない限り製品として出
荷されてしまい、これによってスタティック型ＲＡＭ等
の信頼性が低下するものである。

【０００６】この発明の目的は、それぞれ異なる環境で
行われウエハ状態でかつチップ単位で行われる複数のプ
ローブ検査工程を有するスタティック型ＲＡＭ等の信頼
性を高め、その試験工数を削減することにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、例えば比較的低温の環境で行
われる第１のプローブ検査工程と、比較的高温の環境で
行われる第２のプローブ検査工程とを有するスタティッ
ク型ＲＡＭ等の半導体集積回路装置に、例えば対応する
チップが第１のプローブ検査工程で不良品と判定された
とき選択的に切断状態とされるヒューズを含むヒューズ
回路と、このヒューズ回路の出力端子に結合された試験
パッドとを設けるとともに、第２のプローブ検査工程の
冒頭で、上記試験パッドを介してヒューズの切断状態を
確認し、ヒューズが切断状態とされ検査対象とされるチ
ップが第１のプローブ検査工程で不良品と判定されたも
のである場合はただちに不良品処理を施し、このチップ
に関する以後の機能試験を中止する。

【０００９】上記した手段によれば、第１のプローブ検
査工程から第２のプローブ検査工程に移される過程で、
何らかの理由によりウエハカセット内のウエハの収納順
序が入れ換わった場合でも、第１のプローブ検査工程で
不良品と判定されたチップを第２のプローブ検査工程で
的確に識別し、このチップが製品として出荷されるのを
防止することができるとともに、第２のプローブ検査工
程で不良品チップに関する無駄な機能試験が行われるの
を防止できる。この結果、スタティック型ＲＡＭ等の信
頼性を高め、その試験工数を削減することができる。

【００１０】

【発明の実施の形態】図１には、この発明が適用された
スタティック型ＲＡＭ（半導体集積回路装置）の一実施
例のブロック図が示され、図２には、その一実施例の基
板配置図が示されている。また、図３には、図１のスタ
ティック型ＲＡＭに含まれるヒューズブロックＦＢの一
実施例のブロック図が示され、図４には、図３のヒュー
ズブロックＦＢに含まれるヒューズ回路ＦＣ６の一実施
例の回路図が示されている。以下、図１を中心に、まず
この実施例のスタティック型ＲＡＭ及びそのヒューズブ
ロックの構成，動作，基板配置ならびにその特徴につい
て説明する。図２ないし図４については、図１に関する
説明の過程で引用する。

【００１１】なお、図１の各ブロックを構成する回路素
子は、公知のＣＭＯＳ（相補型ＭＯＳ）集積回路の製造
技術により単結晶シリコンのような１個のチップ（半導
体基板）面上に形成される。また、このチップは、１枚
のウエハ面上に多数同時に形成され、所定のプローブ検
査工程を経た後、切断分離されてパッケージに組み込ま
れる。一方、図２では、図の位置関係をもってチップ面
での上下左右を表し、図４では、ヒューズ回路ＦＣ６の
説明をもってすべてのヒューズ回路ＦＣ１〜ＦＣ３，Ｆ
Ｃ４０〜ＦＣ４ｉ，ＦＣ５０〜ＦＣ５ｊならびにＦＣ６
を説明する。さらに、図４において、図示されるＭＯＳ
ＦＥＴ（金属酸化物半導体型電界効果トランジスタ。こ
の明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効
果トランジスタの総称とする）はすべてＮチャンネルＭ
ＯＳＦＥＴである。

【００１２】図１において、この実施例のスタティック
型ＲＡＭは、チップ面の大半を占めて配置されるメモリ
アレイＭＡＲＹをその基本構成要素とする。メモリアレ
イＭＡＲＹは、図の水平方向に平行して配置される所定
数本のワード線ならびに１本の冗長ワード線と、垂直方
向に平行して配置される所定数組の相補データ線ならび
にｋ＋１組の冗長データ線とを含む。これらのワード線
及びデータ線の交点には、ＣＭＯＳラッチ回路を中心と
する多数のスタティック型メモリセルが格子状に配置さ
れる。なお、メモリアレイＭＡＲＹは、図２に示される
ように、実際には４個のメモリアレイＭＡＲＹ０〜ＭＡ
ＲＹ３に分割され、チップＣＨＩＰ面上の左上部，右上
部，左下部ならびに右下部に分散配置される。

【００１３】メモリアレイＭＡＲＹを構成するワード線
及び冗長ワード線は、その左方においてＸアドレスデコ
ーダＸＤに結合され、択一的に選択状態とされる。Ｘア
ドレスデコーダＸＤには、ＸアドレスバッファＸＢから
ｉ＋１ビットの内部Ｘアドレス信号Ｘ０〜Ｘｉが供給さ
れるとともに、Ｘ系冗長回路ＲＸから冗長ワード線選択
信号ＲＸＳが供給される。ＸアドレスバッファＸＢに
は、試験装置を含む外部のアクセス装置からアドレス入
力端子ＡＸ０〜ＡＸｉを介してＸアドレス信号ＡＸ０〜
ＡＸｉが供給される。また、Ｘ系冗長回路ＲＸには、Ｘ
アドレスバッファＸＢから内部Ｘアドレス信号Ｘ０〜Ｘ
ｉが供給されるとともに、救済アドレスメモリとなるヒ
ューズブロックＦＢからｉ＋１ビットの冗長Ｘアドレス
信号ＲＡＸ０〜ＲＡＸｉならびにＸ系冗長イネーブル信
号ＸＲＥが供給される。

【００１４】ここで、ヒューズブロックＦＢは、図２に
示されるように、間接周辺回路Ｈ１の一部としてチップ
ＣＨＩＰの縦の中央部に配置され、図３に示されるよう
に、それぞれ１個のヒューズＦＳＧ，ＦＸＲＥ，ＦＹＲ
Ｅ，ＦＲＸ０〜ＦＲＸｉ，ＦＲＹ０〜ＦＲＹｊならびに
ＦＣＫを含むヒューズ回路ＦＣ１〜ＦＣ３，ＦＣ４０〜
ＦＣ４ｉ，ＦＣ５０〜ＦＣ５ｊならびにＦＣ６を備え
る。また、これらのヒューズ回路は、図４のヒューズ回
路ＦＣ６に代表して示されるように、例えばヒューズＦ
ＣＫの下部端子と回路の接地電位との間に直列形態に設
けられる２個のＮチャンネルＭＯＳＦＥＴＮ１及びＮ２
をそれぞれ含む。

【００１５】特に制限されないが、ヒューズ回路ＦＣ６
を構成するＭＯＳＦＥＴＮ１のゲートは回路の電源電圧
に結合され、ＭＯＳＦＥＴＮ２のゲートには、図示され
ない前段回路から所定の内部制御信号ＦＵＳが供給され
る。また、ヒューズＦＣＫの下部端子は、さらにインバ
ータＶ１の入力端子に結合されるとともに、Ｎチャンネ
ルＭＯＳＦＥＴＮ３を介して回路の接地電位に結合され
る。このＭＯＳＦＥＴＮ３のゲートは、インバータＶ１
の出力端子に結合される。また、インバータＶ１の出力
端子は、さらに２個のインバータＶ２及びＶ３を介して
ヒューズ回路ＦＣ６の出力端子に結合された後、試験パ
ッドＰＣＫに結合される。

【００１６】これにより、ヒューズ回路ＦＣ６の出力端
子つまり試験パッドＰＣＫにおける電位は、ヒューズＦ
ＣＫが非切断状態にあるとき、回路の接地電位のような
ロウレベルとされ、ヒューズＦＣＫが切断状態にあると
きには、内部制御信号ＦＵＳのハイレベルを受けて回路
の電源電圧のようなハイレベルとされる。

【００１７】この実施例において、スタティック型ＲＡ
Ｍの形成基体となるチップは、前記のように、１枚のウ
エハ面上に多数同時に形成され、所定のプローブ検査工
程を経た後、切断分離されてパッケージに組み込まれ
る。また、ウエハ状態で行われるスタティック型ＲＡＭ
の上記プローブ検査工程は、比較的低温の環境で行われ
る第１のプローブ検査工程と、比較的高温の環境で行わ
れる第２のプローブ検査工程とからなり、ヒューズ回路
ＦＣ６に設けられるヒューズＦＣＫは、対応するチップ
が第１のプローブ検査工程で不良品と判定されたとき、
例えば高精度のレーザビーム等を使って選択的に切断状
態とされる。

【００１８】この結果、ヒューズ回路ＦＣ６及びそのヒ
ューズＦＣＫは、対応するチップが第１のプローブ検査
工程で不良品判定された履歴を第２のプローブ検査工程
に電気的に伝達する検査結果伝達手段として作用し、第
２のプローブ検査工程では、試験パッドＰＣＫにおける
電位がハイレベルであるかどうか確認するだけで、対応
するチップが第１のプローブ検査工程で不良品判定され
たものであるかどうかを容易にかつ的確に識別できるも
のとなる。なお、スタティック型ＲＡＭのプローブ検査
工程の具体的内容については、後で詳細に説明する。

【００１９】ところで、図３の他のヒューズ回路ＦＣ１
に設けられるヒューズＦＳＧは、メモリアレイＭＡＲＹ
を構成するワード線又は相補データ線のいずれかに異常
が検出され、冗長ワード線又は冗長データ線による欠陥
救済が行われるとき、選択的に切断状態とされ、これを
受けて試験パッドＰＳＧにおける出力信号つまりいわゆ
るシグネィチュア信号が選択的にハイレベルとされる。
また、ヒューズ回路ＦＣ２及びＦＣ３に設けられるヒュ
ーズＦＸＲＥ及びＦＹＲＥは、それぞれ対応する冗長ワ
ード線又は冗長データ線による欠陥救済が行われるとき
選択的に切断状態とされ、これを受けて対応するＸ系冗
長イネーブル信号ＸＲＥ又はＹ系冗長イネーブル信号Ｙ
ＲＥがそれぞれ選択的にハイレベルとされる。

【００２０】同様に、救済アドレスメモリたるヒューズ
回路ＦＣ４０〜ＦＣ４ｉに設けられるヒューズＦＲＸ０
〜ＦＲＸｉは、メモリアレイＭＡＲＹの冗長ワード線に
より救済される欠陥ワード線のいわゆる不良アドレスの
対応するビットが論理“１”とされるときそれぞれ選択
的に切断状態とされ、これを受けて対応する冗長Ｘアド
レス信号ＲＡＸ０〜ＲＡＸｉがそれぞれ選択的にハイレ
ベルとされる。また、同じく救済アドレスメモリたるヒ
ューズ回路ＦＣ５０〜ＦＣ５ｊに設けられるヒューズＦ
ＲＹ０〜ＦＲＹｊは、メモリアレイＭＡＲＹの冗長デー
タ線により救済される相補データ線の不良アドレスの対
応するビットが論理“１”とされるときそれぞれ選択的
に切断状態とされ、これを受けて対応する冗長Ｙアドレ
ス信号ＲＡＹ０〜ＲＡＹｊがそれぞれ選択的にハイレベ
ルとされる。

【００２１】なお、ヒューズＦＳＧ，ＦＸＲＥ，ＦＹＲ
Ｅ，ＦＲＸ０〜ＦＲＸｉならびにＦＲＹ０〜ＦＲＹｊを
含むヒューズ回路ＦＣ１〜ＦＣ３，ＦＣ４０〜ＦＣ４ｉ
ならびにＦＣ５０〜ＦＣ５ｊは、本発明が適用されない
従来のスタティック型ＲＡＭにも設けられている。上記
のように、本発明の実現に必要なヒューズＦＣＫを含む
ヒューズ回路ＦＣ６が、ヒューズブロックＦＢの一部と
してしかも従来のヒューズ回路と同様な形態で配置され
ることで、そのレイアウト所要面積を縮約し、スタティ
ック型ＲＡＭのチップサイズの増大を抑えることができ
る。

【００２２】ＸアドレスバッファＸＢは、外部のアクセ
ス装置からアドレス入力端子ＡＸ０〜ＡＸｉを介して供
給されるＸアドレス信号ＡＸ０〜ＡＸｉを取り込み、保
持するとともに、これらのＸアドレス信号をもとに内部
Ｘアドレス信号Ｘ０〜Ｘｉを形成し、Ｘアドレスデコー
ダＸＤ及びＸ系冗長回路ＲＸに供給する。また、Ｘ系冗
長回路ＲＸは、Ｘ系冗長イネーブル信号ＸＲＥのハイレ
ベルを受けて選択的に動作状態とされ、アクセスに際し
て外部のアクセス装置からＸアドレスバッファＸＢを介
して供給される内部Ｘアドレス信号Ｘ０〜Ｘｉと救済ア
ドレスメモリつまりヒューズブロックＦＢから供給され
る冗長Ｘアドレス信号ＲＡＸ０〜ＲＡＸｉとをビットご
とに比較照合し、両アドレスが全ビット一致したとき選
択的にその出力信号つまり冗長ワード線選択信号ＲＸＳ
をハイレベルとする。

【００２３】ＸアドレスデコーダＸＤは、Ｘ系冗長回路
ＲＸの出力信号たる冗長ワード線選択信号ＲＸＳがロウ
レベルとされるとき、ＸアドレスバッファＸＢから供給
される内部Ｘアドレス信号Ｘ０〜Ｘｉをデコードして、
メモリアレイＭＡＲＹの対応するワード線を択一的にハ
イレベルの選択状態とする。また、冗長ワード線選択信
号ＲＸＳがハイレベルとされるときには、内部Ｘアドレ
ス信号Ｘ０〜Ｘｉによるワード線の選択動作を中止し、
冗長ワード線を選択状態とする。

【００２４】なお、直接周辺回路たるＸアドレスデコー
ダＸＤは、図２に示されるように、実際にはメモリアレ
イＭＡＲＹ０〜ＭＡＲＹ３に対応して４個のＸアドレス
デコーダＸＤ０〜ＸＤ３に分割され、チップＣＨＩＰ面
上の対応するメモリアレイＭＡＲＹ０〜ＭＡＲＹ３の左
方又は右方の内側にそれぞれ配置される。また、Ｘアド
レスバッファＸＢ及びＸ系冗長回路ＲＸは、間接周辺回
路Ｈ１〜Ｈ３としてチップＣＨＩＰ面上の縦又は横の中
心線に沿って配置される。

【００２５】次に、メモリアレイＭＡＲＹを構成する相
補データ線及び冗長データ線は、その下方においてＹス
イッチＹＳに結合され、このＹスイッチＹＳを介してｋ
＋１組ずつ選択的にライトアンプＷＡ又はセンスアンプ
ＳＡに接続される。ＹスイッチＹＳには、Ｙアドレスデ
コーダＹＤから図示されないデータ線選択信号が供給さ
れる。また、ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｊ＋１ビットの内部Ｙアドレス信号Ｙ
０〜Ｙｊが供給されるとともに、Ｙ系冗長回路ＲＹから
冗長データ線選択信号ＲＹＳが供給される。Ｙ系冗長回
路ＲＹには、ＹアドレスバッファＹＢから上記内部Ｙア
ドレス信号Ｙ０〜Ｙｊが供給されるとともに、救済アド
レスメモリとなる前記ヒューズブロックＦＢからｊ＋１
ビットの冗長Ｙアドレス信号ＲＡＹ０〜ＲＡＹｊならび
にＹ系冗長イネーブル信号ＹＲＥが供給される。Ｙアド
レスバッファＹＢには、アドレス入力端子ＡＹ０〜ＡＹ
ｊを介してＹアドレス信号ＡＹ０〜ＡＹｊが供給され
る。

【００２６】ＹアドレスバッファＹＢは、外部のアクセ
ス装置からアドレス入力端子ＡＹ０〜ＡＹｊを介して供
給されるＹアドレス信号ＡＹ０〜ＡＹｊを取り込み、保
持するとともに、これらのＹアドレス信号をもとに内部
Ｙアドレス信号Ｙ０〜Ｙｊを形成し、Ｙアドレスデコー
ダＹＤに供給する。また、Ｙ系冗長回路ＲＹは、Ｙ系冗
長イネーブル信号ＹＲＥのハイレベルを受けて選択的に
動作状態とされ、アクセスに際して外部のアクセス装置
からＹアドレスバッファＹＢを介して供給される内部Ｙ
アドレス信号Ｙ０〜Ｙｊと救済アドレスメモリたるヒュ
ーズブロックＦＢから供給される冗長Ｙアドレス信号Ｒ
ＡＹ０〜ＲＡＹｊとをビットごとに比較照合し、両アド
レスが全ビット一致したとき選択的にその出力信号つま
り冗長データ線選択信号ＲＹＳをハイレベルとする。

【００２７】ＹアドレスデコーダＹＤは、Ｙ系冗長回路
ＲＹの出力信号たる冗長データ線選択信号ＲＹＳがロウ
レベルとされるとき、ＹアドレスバッファＹＢから供給
される内部Ｙアドレス信号Ｙ０〜Ｙｊをデコードし、デ
ータ線選択信号の対応するビットを択一的にハイレベル
とする。また、冗長データ線選択信号ＲＹＳがハイレベ
ルとされるときは、内部Ｙアドレス信号Ｙ０〜Ｙｊのデ
コード動作を中止し、データ線選択信号の冗長データ線
に対応するビットをハイレベルとする。

【００２８】Ｙスイッチ回路ＹＳは、メモリアレイＭＡ
ＲＹの各相補データ線及び冗長データ線に対応して設け
られるスイッチＭＯＳＦＥＴを含む。これらのスイッチ
ＭＯＳＦＥＴは、データ線選択信号の対応するビットの
ハイレベルを受けてｋ＋１対ずつ選択的にオン状態とな
り、メモリアレイＭＡＲＹの対応するｋ＋１組の相補デ
ータ線又は冗長データ線とライトアンプＷＡ又はセンス
アンプＳＡの対応する単位回路の出力端子又は入力端子
との間を選択的に接続状態とする。

【００２９】なお、直接周辺回路たるＹアドレスデコー
ダＹＤ及びＹスイッチ回路ＹＳは、図２に示されるよう
に、実際にはメモリアレイＭＡＲＹ０〜ＭＡＲＹ３に対
応して４個のＹアドレスデコーダＹＤ０〜ＹＤ３ならび
にＹスイッチ回路ＹＳ０〜ＹＳ３にそれぞれ分割され、
チップＣＨＩＰ面上の対応するメモリアレイＭＡＲＹ０
〜ＭＡＲＹ３の下方又は上方の内側にそれぞれ配置され
る。また、ＹアドレスバッファＹＢ及びＹ系冗長回路Ｒ
Ｙは、間接周辺回路Ｈ１〜Ｈ３としてチップＣＨＩＰ面
上の縦又は横の中心線に沿って配置される。

【００３０】ライトアンプＷＡ及びセンスアンプＳＡ
は、ｋ＋１個の単位回路をそれぞれ含む。ライトアンプ
ＷＡの各単位回路の入力端子は、書き込みデータバスＷ
Ｄ０〜ＷＤｋを介してデータ入力バッファＩＢの対応す
る単位回路の出力端子にそれぞれ結合され、センスアン
プＳＡの各単位回路の出力端子は、読み出しデータバス
ＲＤ０〜ＲＤｋを介してデータ出力バッファＯＢの対応
する単位回路の入力端子にそれぞれ結合される。データ
入力バッファＩＢの各単位回路の入力端子ならびにデー
タ出力バッファＯＢの各単位回路の出力端子は、対応す
るデータ入出力端子ＩＯ０〜ＩＯｋにそれぞれ共通結合
される。ライトアンプＷＡの各単位回路には、タイミン
グ発生回路ＴＧから書き込み制御信号ＷＣが共通に供給
され、センスアンプＳＡ及びデータ出力バッファＯＢの
各単位回路には、それぞれセンスアンプ駆動信号ＳＣ及
び出力制御信号ＯＣが共通に供給される。

【００３１】データ入力バッファＩＢの各単位回路は、
スタティック型ＲＡＭが書き込みモードとされるとき、
データ入出力端子ＩＯ０〜ＩＯｋを介して入力されるｋ
＋１ビットの書き込みデータを取り込み、保持するとと
もに、書き込みデータバスＷＤ０〜ＷＤｋを介してライ
トアンプＷＡの対応する単位回路に伝達する。このと
き、ライトアンプＷＡの各単位回路は、書き込み制御信
号ＷＣのハイレベルを受けて選択的にかつ一斉に動作状
態とされ、データ入力バッファＩＢの対応する単位回路
から書き込みデータバスＷＤ０〜ＷＤｋを介して伝達さ
れる書き込みデータを相補書き込み信号に変換した後、
Ｙスイッチ回路ＹＳを介してメモリアレイＭＡＲＹの選
択されたｋ＋１個のメモリセルに書き込む。

【００３２】一方、センスアンプＳＡの各単位回路は、
スタティック型ＲＡＭが読み出しモードとされるとき、
センスアンプ制御信号ＳＣに従って選択的にかつ一斉に
動作状態とされ、メモリアレイＭＡＲＹの選択されたｋ
＋１個のメモリセルからＹスイッチＹＳを介して出力さ
れる読み出し信号をさらに増幅した後、読み出しデータ
バスＲＤ０〜ＲＤｋを介してデータ出力バッファＯＢの
対応する単位回路に伝達する。このとき、データ出力バ
ッファＯＢの各単位回路は、出力制御信号ＯＣのハイレ
ベルを受けて選択的にかつ一斉に動作状態とされ、セン
スアンプＳＡの対応する単位回路から伝達されるｋ＋１
ビットの読み出しデータをデータ入出力端子ＩＯ０〜Ｉ
Ｏｋを介して外部のアクセス装置に出力する。

【００３３】タイミング発生回路ＴＧは、外部のアクセ
ス装置から起動制御信号として供給されるクロック信号
ＣＫ，チップイネーブル信号ＣＥならびにリードライト
信号ＲＷをもとに上記各種制御信号を選択的に形成し、
各部に供給する。

【００３４】なお、ライトアンプＷＡ及びセンスアンプ
ＳＡは、図２に示されるように、実際にはメモリアレイ
ＭＡＲＹ０〜ＭＡＲＹ３に対応して４個のライトアンプ
ＷＡ０〜ＷＡ３ならびにセンスアンプＳＡ０〜ＳＡ３に
それぞれ分割され、チップＣＨＩＰ面上の対応するメモ
リアレイＭＡＲＹ０〜ＭＡＲＹ３の下方又は上方の内側
にそれぞれ配置される。また、データ入力バッファＩ
Ｂ，データ出力バッファＯＢならびにタイミング発生回
路ＴＧは、間接周辺回路Ｈ１〜Ｈ３としてチップＣＨＩ
Ｐ面上の縦又は横の中心線に沿って配置される。

【００３５】図５には、図１のスタティック型ＲＡＭの
第１のプローブ検査工程Ｐ１の一実施例の処理フロー図
が示され、図６には、その第２のプローブ検査工程Ｐ２
の一実施例の処理フロー図が示されている。両図をもと
に、この実施例のスタティック型ＲＡＭの各プローブ検
査工程の具体的処理フローとその特徴について説明す
る。なお、図５及び図６には、第１のプローブ検査工程
Ｐ１及び第２のプローブ検査工程Ｐ２の本発明に関わる
部分のみが示され、各プローブ検査工程の前後に必要な
準備処理や本発明に関係しない部分については割愛し
た。

【００３６】前述のように、スタティック型ＲＡＭの形
成基体となるチップは、１枚のウエハ面上に多数同時に
形成され、これから説明するプローブ検査工程を経た
後、切断分離されてパッケージに組み込まれる。また、
ウエハ状態で行われるスタティック型ＲＡＭのプローブ
検査工程は、摂氏−５度ないし０度のような低温環境で
実施されるプローブ検査工程Ｐ１（第１のプローブ検査
工程）と、摂氏７５度ないし８０度のような高温環境で
実施されるプローブ検査工程Ｐ２（第２のプローブ検査
工程）とを含む。さらに、この実施例のスタティック型
ＲＡＭでは、ヒューズブロックＦＢとしてヒューズＦＣ
Ｋを含むヒューズ回路ＦＣ６が、またヒューズ回路ＦＣ
６の出力端子側にはプローブ検査用の試験パッドＰＣＫ
がそれぞれ設けられ、ヒューズ回路ＦＣ６のヒューズＦ
ＣＫは、対応するチップがプローブ検査工程Ｐ１で不良
品と判定されたとき選択的に切断状態とされる。

【００３７】言うまでもなく、プローブ検査工程Ｐ１及
びＰ２は、所定のプローブテスタを用いてウエハ状態で
行われるとともに、各プローブ検査工程では、ウエハカ
セットに収納された所定数のウエハが順次検査対象とし
て選択され、すべてのウエハに関するプローブ検査が終
了した時点でプローブ検査工程Ｐ１からプローブ検査工
程Ｐ２への移行が行われる。また、これらの検査工程で
使用されるプローブテスタは、検査対象となるウエハを
真空吸引により装着固定しＸ軸及びＹ軸方向への位置制
御によりチップ選択が可能なステージと、ウエハ上の各
チップ内に形成された外部端子用のパッドや試験パッド
等に上方から電気的に接触可能な複数の電極を有するプ
ローブカードとを備え、さらにウエハカセットに収納さ
れたウエハを順次取り出してステージに装着するための
ロボット装置を備える。これにより、ウエハカセットに
収納された所定数のウエハは、順次１枚ずつ選択されて
プローブテスタのステージに装着され、これらのウエハ
面上に形成された多数のチップは、順次１個ずつ選択さ
れてプローブテスタに接続される。

【００３８】図５において、低温環境で行われるプロー
ブ検査工程Ｐ１は、ステップＳ１１のウエハ選択動作に
よって開始され、まずウエハカセットの先頭位置に収納
された最初のウエハが検査対象として選択されてプロー
ブテスタのステージに装着される。また、次のステップ
Ｓ１２では、装着されたウエハの先頭位置に形成された
１個のチップが検査対象として選択され、プローブカー
ドを介して外部の試験装置に電気的に接続される。この
選択チップは、ステップＳ１３１において最初の試験項
目１１に関する機能試験を受けた後、次のステップＳ１
４１においてその試験結果の判定を受ける。このとき、
試験結果が正常であれば、次の図示されないステップＳ
１３２の試験項目１２に関する機能試験が行われ、続い
て図示されないステップＳ１４２による結果判定が行わ
れる。また、ステップＳ１４１において試験結果が正常
でない場合、ステップＳ１５で検査対象チップのヒュー
ズ回路ＦＣ６に設けられたヒューズＦＣＫが高精度のレ
ーザビーム等によって切断され、ヒューズ回路ＦＣ６の
出力信号がハイレベルとされる。

【００３９】なお、ヒューズＦＣＫの切断を受けてハイ
レベルとなったヒューズ回路ＦＣ６の出力信号は、プロ
ーブ検査工程Ｐ１の後続する試験項目には影響を与え
ず、後のプローブ検査工程Ｐ２において各チップの良否
判定に供される。

【００４０】上記ステップＳ１４１による結果判定が正
常とされ、続くステップＳ１４２による結果判定も正常
とされたチップは、さらにステップＳ１３３〜ステップ
Ｓ１３ｍの試験項目に関する機能試験を順次受けた後、
各機能試験の次のステップＳ１４３〜ステップＳ１４ｍ
で試験結果の判定を受ける。そして、いずれかの結果判
定で異常が検出されたチップは、ステップＳ１５でヒュ
ーズＦＣＫの切断を受けた後、ステップＳ１６に移行さ
れ、すべてのステップＳ１４２〜Ｓ１４ｍによる結果判
定で正常とされたチップもステップＳ１６に移行され
る。

【００４１】検査対象とされるチップのｍ個の試験項目
１１〜１ｍに関する機能試験がすべて正常に終了し、あ
るいはいずれかの試験項目で異常が検出されそのヒュー
ズＦＣＫが切断されると、試験装置は、異常が検出され
たチップの以後の試験項目に関する機能試験を即座に中
止するとともに、ステップＳ１６により機能試験を終え
たチップがウエハ面上の最終位置に配置された最終チッ
プであるかどうかを判定する。そして、該チップが最終
チップでない場合、ステップＳ１２に戻って試験項目１
１〜１ｍに関する機能試験を繰り返し、最終チップであ
る場合には、検査対象とされるウエハの全チップに関す
る検査処理が終了したものとしてステップＳ１７に移行
する。ステップＳ１７では、機能試験を終えたウエハが
ウエハカセットの最終位置に収納された最終ウエハであ
るかどうかを判定する。そして、最終ウエハでない場
合、ステップＳ１１に戻って上記検査処理を繰り返し、
最終ウエハである場合には、プローブ検査工程Ｐ１を終
了する。

【００４２】次に、プローブ検査工程Ｐ１を経た所定数
のウエハが収納されるウエハカセットは、プローブ検査
工程Ｐ２が実施される高温環境の試験室に移される。こ
のプローブ検査工程Ｐ２は、図６に示されるように、ス
テップＳ２１のウエハ選択動作によって開始され、プロ
ーブ検査工程Ｐ１と同様に、まずウエハカセットの先頭
位置に収納された最初のウエハが検査対象として選択さ
れ、プローブテスタのステージに装着される。また、次
のステップＳ２２では、装着されたウエハの先頭位置に
形成された１個のチップが検査対象として選択され、プ
ローブテスタのプローブカードを介して外部の試験装置
に電気的に接続される。

【００４３】選択チップは、まずステップＳ２３におい
てその試験パッドＰＣＫにおける電位が測定され、プロ
ーブ検査工程Ｐ１で何らかの異常が検出された不良品チ
ップでないかどうかの判定が行われる。そして、試験パ
ッドＰＣＫにおける電位がロウレベルとされ選択チップ
が不良品でない場合、そのままステップＳ２４１に移行
し、試験パッドＰＣＫにおける電位がハイレベルとされ
選択チップが不良品としての履歴を持つ場合には、ステ
ップＳ２６に移行して選択チップに対する不良品識別処
理を施した後、ステップＳ２７に移行する。なお、プロ
ーブ検査工程Ｐ２のステップＳ２６における不良品識別
処理は、特に制限されないが、例えば不良品チップの表
面にインクを塗布することによって行われ、これらのイ
ンクが塗布されたチップは、切断分離後に不良品として
除去される。

【００４４】一方、ステップＳ２３で正常品と判定され
たチップは、ステップＳ２４１においてプローブ検査工
程Ｐ２の最初の試験項目２１に関する機能試験を受けた
後、次のステップＳ２５１においてその試験結果の判定
を受ける。このとき、試験結果が正常であれば、次の図
示されないステップＳ２４２の試験項目２２に関する機
能試験が行われ、続いて図示されないステップＳ２５２
による結果判定が行われる。また、ステップＳ２５１に
おいて試験結果が正常でない場合、選択チップはステッ
プＳ２６に移行され、上記不良品識別処理を受ける。

【００４５】上記ステップＳ２５１による結果判定が正
常とされ、続くステップＳ２５２による結果判定も正常
とされたチップは、さらにステップＳ２４３〜ステップ
Ｓ２４ｎの試験項目に関する機能試験を順次受けた後、
各機能試験の次のステップＳ２５３〜ステップＳ２５ｍ
で試験結果の判定を受ける。そして、いずれかの結果判
定で異常が検出されたチップは、ステップＳ２６による
不良品識別処理を受けた後、ステップＳ２７に移行さ
れ、すべてのステップＳ２５２〜Ｓ２５ｍによる結果判
定で正常とされたチップもステップＳ２７に移行され
る。

【００４６】検査対象とされるチップのｎ個の試験項目
２１〜２ｎに関する機能試験がすべて正常に終了し、あ
るいはいずれかの試験項目で異常が検出されて不良品識
別処理が行われると、試験装置は、ステップＳ２７によ
り機能試験を終えたチップがウエハ面上の最終位置に配
置された最終チップであるかどうかを判定する。そし
て、機能試験を終えたチップが最終チップでない場合、
ステップＳ２２に戻って試験項目２１〜２ｎに関する機
能試験を繰り返し、最終チップである場合には、検査対
象とされるウエハの全チップに関する検査処理が終了し
たものとしてステップＳ２８に移行する。このステップ
Ｓ２８では、機能試験を終えたウエハがウエハカセット
の最終位置に収納された最終ウエハであるかどうかを判
定する。そして、最終ウエハでない場合は、ステップＳ
２１に戻って上記検査処理を繰り返し、最終ウエハであ
る場合にはプローブ検査工程Ｐ２を終了する。

【００４７】以上のように、本実施例のスタティック型
ＲＡＭの形成基体となるチップは、１枚のウエハ面上に
多数同時に形成されるとともに、所定のプローブ検査工
程を経た後、切断分離されてパッケージに組み込まれ
る。また、スタティック型ＲＡＭのプローブ検査工程
は、摂氏−５度ないし０°のような低温環境で実施され
るプローブ検査工程Ｐ１と、摂氏７５度ないし８０度の
ような高温環境で実施されるプローブ検査工程Ｐ２とか
らなり、スタティック型ＲＡＭは、対応するチップがプ
ローブ検査工程Ｐ１で不良品判定されたとき選択的に切
断状態とされるヒューズＦＣＫを含むヒューズ回路ＦＣ
６と、その出力端子に結合された試験パッドＰＣＫとを
備える。試験パッドＰＣＫにおける電位は、スタティッ
ク型ＲＡＭのプローブ検査工程Ｐ２の冒頭つまりステッ
プＳ２３で確認され、これをもとに選択チップが不良品
としての履歴を持つものでないか識別される。

【００４８】これらのことから、プローブ検査工程Ｐ１
からプローブ検査工程Ｐ２に移される過程で、何らかの
理由によりウエハカセット内のウエハの収納順序が入れ
換わった場合でも、プローブ検査工程Ｐ１で不良品判定
されたチップをプローブ検査工程Ｐ２で的確に識別し、
このチップが製品として出荷されるのを防止することが
できるとともに、プローブ検査工程Ｐ２で不良品チップ
に関する以後の機能試験を即座に中止することができ
る。この結果、スタティック型ＲＡＭの信頼性を高め、
その試験工数を削減することができるものとなる。

【００４９】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）例えば比較的低温の環境で行われる第１のプロー
ブ検査工程と、比較的高温の環境で行われる第２のプロ
ーブ検査工程とを有するスタティック型ＲＡＭ等の半導
体集積回路装置に、例えば対応するチップが第１のプロ
ーブ検査工程で不良品判定されたとき選択的に切断状態
とされるヒューズを含むヒューズ回路と、このヒューズ
回路の出力端子に結合された試験パッドとを設けるとと
もに、第２のプローブ検査工程の冒頭で、上記試験パッ
ドを介してヒューズの切断状態を確認し、ヒューズが切
断状態とされ検査対象とされるチップが第１のプローブ
検査工程で不良品判定されたものである場合はただちに
不良品処理を施し、このチップに関する以後の機能試験
を中止することで、第１のプローブ検査工程から第２の
プローブ検査工程に移される過程で、何らかの理由によ
りウエハカセット内のウエハの収納順序が入れ換わった
場合でも、第１のプローブ検査工程で不良品と判定され
たチップを第２のプローブ検査工程で的確に識別し、こ
のチップが製品として出荷されるのを防止できるという
効果が得られる。

【００５０】（２）上記（１）項により、それぞれ異な
る環境で行われウエハ状態でかつチップ単位で行われる
複数のプローブ検査工程を有するスタティック型ＲＡＭ
等の信頼性を高めることができるという効果が得られ
る。（３）上記（１）項により、第２のプローブ検査工程で
不良品チップに関する無駄な機能試験が継続して行われ
るのを防止し、スタティック型ＲＡＭ等の試験工数を削
減することができるという効果が得られる。（４）上記（１）項ないし（３）項において、不良品判
定に供されるヒューズ及びヒューズ回路を、ヒューズブ
ロックとして欠陥救済用の救済アドレスメモリとなるヒ
ューズ及びヒューズ回路とともに集中配置することで、
上記機能の追加に必要な回路のレイアウト所要面積を小
さくし、スタティック型ＲＡＭ等のチップサイズの増大
を抑えることができるという効果が得られる。

【００５１】以上、本発明者によりなされた発明を実施
例に基づき具体的に説明したが、この発明は、上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることは言うまでもない。例え
ば、図１において、メモリアレイＭＡＲＹは、任意数の
冗長ワード線及び冗長データ線を含むことができるし、
その周辺部を含めて複数のメモリマットに分割すること
もできる。また、スタティック型ＲＡＭは、上記のよう
な欠陥救済のための冗長素子及び冗長回路を含むことを
必須条件とはしないし、欠陥救済の方法も任意に選択で
きる。スタティック型ＲＡＭは、任意のブロック構成を
採りうるし、その起動制御信号及びアドレス信号の名称
及び組み合わせならびにその有効レベル等も、種々の実
施形態を採りうる。図２において、スタティック型ＲＡ
Ｍが形成されるチップＣＨＩＰの形状は、この実施例に
よる制約を受けないし、チップＣＨＩＰ面上における各
部の具体的な形状及び配置位置も、本実施例の限りでは
ない。

【００５２】図３において、ヒューズブロックＦＢに設
けられるヒューズ回路の数，種別ならびにその順序等
は、任意に設定できる。また、検査結果伝達手段となる
ヒューズＦＣＫ及びヒューズ回路ＦＣ６は、救済アドレ
スメモリとなる他のヒューズ及びヒューズ回路を含め
て、例えばＰＲＯＭ（プログラム可能なリードオンリメ
モリ）に置き換えることができる。図４において、ヒュ
ーズ回路ＦＣ６に代表されるヒューズ回路の具体的構成
は、この実施例による制約を受けない。

【００５３】図５及び図６において、プローブ検査工程
Ｐ１及びＰ２が実施される試験室の環境温度は、任意に
設定することができるし、プローブ検査工程Ｐ１及びＰ
２の具体的な処理フローも、種々の実施形態をとりう
る。図６において、プローブ検査工程Ｐ２のステップＳ
２６で行われる不良品識別処理は、インク塗布に限定さ
れない。各プローブ検査工程において、機能試験の結果
を具体的に記録するためのフロッピディスクを併用でき
るものであることは言うまでもない。スタティック型Ｒ
ＡＭは、任意数のプローブ検査工程を有することができ
るし、各プローブ検査工程の分類要因も、環境温度のみ
に限定されない。

【００５４】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるスタ
ティック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭ等の各種メモリ集積回路装置やこのようなメモ
リ集積回路装置を含む論理集積回路装置等にも適用でき
る。この発明は、少なくともそれぞれ異なる環境で行わ
れともにウエハ状態でかつチップ単位で行われる複数の
プローブ検査工程を有する半導体集積回路装置ならびに
これを含む装置又はシステムに広く適用できる。

【００５５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、例えば比較的低温の環境で
行われる第１のプローブ検査工程と、比較的高温の環境
で行われる第２のプローブ検査工程とを有するスタティ
ック型ＲＡＭ等の半導体集積回路装置に、例えば対応す
るチップが第１のプローブ検査工程で不良品と判定され
たとき選択的に切断状態とされるヒューズを含むヒュー
ズ回路と、このヒューズ回路の出力端子に結合された試
験パッドとを設けるとともに、第２のプローブ検査工程
の冒頭で、上記試験パッドを介してヒューズの切断状態
を確認し、ヒューズが切断状態とされ検査対象とされる
チップが第１のプローブ検査工程で不良品と判定された
ものである場合はただちに不良品処理を施し、このチッ
プに関する以後の機能試験を中止することで、第１のプ
ローブ検査工程から第２のプローブ検査工程に移される
過程で、何らかの理由によりウエハカセット内のウエハ
の収納順序が入れ換わった場合でも、第１のプローブ検
査工程で不良品と判定されたチップを第２のプローブ検
査工程で的確に識別し、このチップが製品として出荷さ
れるのを防止することができるとともに、第２のプロー
ブ検査工程で不良品チップに関する無駄な機能試験が行
われるのを防止できる。この結果、複数の検査工程を有
するスタティック型ＲＡＭ等の信頼性を高め、その試験
工数を削減することができる。

【図面の簡単な説明】

【図１】この発明が適用されたスタティック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のスタティック型ＲＡＭの一実施例を示す
基板配置図である。

【図３】図１のスタティック型ＲＡＭに含まれるヒュー
ズブロックの一実施例を示すブロック図である。

【図４】図３のヒューズブロックに含まれるヒューズ回
路の一実施例を示す回路図である。

【図５】図１のスタティック型ＲＡＭの第１のプローブ
検査工程Ｐ１の一実施例を示す処理フロー図である。

【図６】図１のスタティック型ＲＡＭの第２のプローブ
検査工程Ｐ２の一実施例を示す処理フロー図である。

【符号の説明】

ＭＡＲＹ……メモリアレイ、ＸＤ……Ｘアドレスデコー
ダ、ＲＸ……Ｘ系冗長回路、ＸＢ……Ｘアドレスバッフ
ァ、ＦＢ……ヒューズブロック、ＰＳＧ，ＰＣＫ……試
験パッド、ＹＳ……Ｙスイッチ回路、ＹＤ……Ｙアドレ
スデコーダ、ＲＹ……Ｙ系冗長回路、ＹＢ……Ｙアドレ
スバッファ、ＷＡ……ライトアンプ、ＳＡ……センスア
ンプ、ＩＢ……データ入力バッファ、ＯＢ……データ出
力バッファ、ＴＧ……タイミング発生回路。ＣＫ……ク
ロック信号又はその入力端子、ＣＥ……チップイネーブ
ル信号又はその入力端子、ＲＷ……リードライト信号又
はその入力端子、ＡＸ０〜ＡＸｉ……Ｘアドレス信号又
はその入力端子、ＡＹ０〜ＡＹｊ……Ｙアドレス信号又
はその入力端子、ＩＯ０〜ＩＯｋ……入出力データ又は
その入出力端子、Ｘ０〜Ｘｉ……内部Ｘアドレス信号、
ＲＡＸ０〜ＲＡＸｉ……冗長Ｘアドレス信号、ＸＲＥ…
…Ｘ系冗長イネーブル信号、ＲＸＳ……冗長ワード線選
択信号、Ｙ０〜Ｙｊ……内部Ｙアドレス信号、ＲＡＹ０
〜ＲＡＹｊ……冗長Ｙアドレス信号、ＹＲＥ……Ｙ系冗
長イネーブル信号、ＲＹＳ……冗長データ線選択信号、
ＷＤ０〜ＷＤｋ……書き込みデータバス、ＲＤ０〜ＲＤ
ｋ……読み出しデータバス、ＷＣ……書き込み制御信
号、ＳＣ……センスアンプ制御信号、ＯＣ……出力制御
信号。ＣＨＩＰ……チップ（半導体基板）、Ｈ１〜Ｈ３
……間接周辺回路、ＭＡＲＹ０〜ＭＡＲＹ３……メモリ
アレイ、ＸＤ０〜ＸＤ３……Ｘアドレスデコーダ、ＹＳ
０〜ＹＳ３……Ｙスイッチ回路、ＹＤ０〜ＹＤ３……Ｙ
アドレスデコーダ、ＷＡ０〜ＷＡ３……ライトアンプ、
ＳＡ０〜ＳＡ３……センスアンプ。ＦＣ１〜ＦＣ３，Ｆ
Ｃ４０〜ＦＣ４ｉ，ＦＣ５０〜ＦＣ５ｊ，ＦＣ６……ヒ
ューズ回路、ＦＳＧ，ＦＸＲＥ，ＦＹＲＥ，ＦＲＸ０〜
ＦＲＸｉ，ＦＲＹ０〜ＦＲＹｊ，ＦＣＫ……ヒューズ。
Ｎ１〜Ｎ３……ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ３
……インバータ。Ｐ１〜Ｐ２……プローブ検査工程、Ｓ
１１〜Ｓ１２，Ｓ１３１〜Ｓ１３ｍ，Ｓ１４１〜Ｓ１４
ｍ，Ｓ１５〜Ｓ１７，Ｓ２１〜Ｓ２３，Ｓ２４１〜Ｓ２
４ｎ，Ｓ２５１〜Ｓ２５ｎ，Ｓ２６〜Ｓ２８……検査処
理ステップ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 21/02 Ｇ１１Ｃ 11/34 ３４１Ｃ３７１Ｄ

Claims

【特許請求の範囲】

【請求項１】それぞれ異なる環境で行われ、ともにウ
エハ状態でかつチップ単位で行われる複数の検査工程を
有し、上記検査工程のそれぞれにおいて、検査対象とされるチ
ップに何らかの異常が検出され不良品と判定された履歴
をその後の検査工程に電気的に伝達するための検査結果
伝達手段を備えることを特徴とする半導体集積回路装
置。
【請求項２】請求項１において、上記検査結果伝達手段は、検査対象とされるチップが上記不良品と判定されたとき
選択的に切断されるヒューズを含むヒューズ回路と、上記ヒューズ回路の出力端子に結合される試験パッドと
を含むものであることを特徴とする半導体集積回路装
置。
【請求項３】請求項１又は請求項２において、上記検査工程は、プローブテスタにより行われるプロー
ブ検査工程であって、該プローブ検査工程は、比較的低い温度条件で行われる第１のプローブ検査工程
と、比較的高い温度条件で行われる第２のプローブ検査工程
とを含むものであることを特徴とする半導体集積回路装
置。
【請求項４】請求項１，請求項２又は請求項３におい
て、上記半導体集積回路装置は、スタティック型ＲＡＭを含
むメモリ集積回路装置であることを特徴とする半導体集
積回路装置。
【請求項５】請求項１，請求項２，請求項３又は請求
項４において、上記メモリ集積回路装置は、所定数の冗長素子を含むメモリアレイと、上記冗長素子に割り当てられた不良アドレスの対応する
ビットの論理値に応じて選択的に切断状態とされるヒュ
ーズを含み、該不良アドレスを保持する救済アドレスメ
モリと、アクセスに際して供給されるアドレスと上記救済アドレ
スメモリにより保持される不良アドレスとをビットごと
に比較照合して、両アドレスが全ビット一致したとき対
応する上記冗長素子を選択的に選択状態とする冗長回路
とを具備するものであって、上記検査結果伝達手段及び救済アドレスメモリに含まれ
るヒューズは、ヒューズブロックとしてチップの所定位
置に集中配置されるものであることを特徴とする半導体
集積回路装置。