JP4322827B2 - 半導体チップ - Google Patents
半導体チップ Download PDFInfo
- Publication number
- JP4322827B2 JP4322827B2 JP2005032948A JP2005032948A JP4322827B2 JP 4322827 B2 JP4322827 B2 JP 4322827B2 JP 2005032948 A JP2005032948 A JP 2005032948A JP 2005032948 A JP2005032948 A JP 2005032948A JP 4322827 B2 JP4322827 B2 JP 4322827B2
- Authority
- JP
- Japan
- Prior art keywords
- inspection
- circuit
- input
- data
- internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31723—Hardware for routing the test signal within the device under test to the circuits to be tested, e.g. multiplexer for multiple core testing, accessing internal nodes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Description
本発明は、内部回路を検査するためのパッドを備える半導体チップに関する。
半導体の製造工程において、半導体ウェハ上に回路を構成するために、回路素子として内部回路を具備する半導体チップを半導体ウェハ上に複数形成する。内部回路は、メモリ回路、ヒューズ回路、ＣＰＵを含んでいる。半導体チップは、その内部回路の電気的特性を調べるために、プローブカードと測定器とを含むテスト装置により検査（測定）される。
検査の結果、良品の半導体チップは出荷される。不良品の半導体チップのうち、メモリ回路の不良メモリセルを救済できる半導体チップにおいては、ヒューズ回路を用いて不良メモリセルから冗長メモリセルに置き換えるリダンダンシ処理を行なうことで、その半導体チップを良品化する。不良品の半導体チップのうち、救済できない半導体チップにおいては、後工程のコスト削減のためにその時点で削除される。
半導体チップは、複数のパッドを具備する。半導体チップの検査を行う場合、半導体チップ上に設けられたパッドをプローブカードによりプローブする。この場合、プローブされるパッドは、半導体チップの全てのパッドである必要はなく、むしろ必要最低限のパッド数が、望ましい。そこで、プローブされるパッドをプロービングパッドＰ０とし、プローブされないパッドを非プロービングパッドＰ１とした場合、プロービングパッドＰ０に対する内部回路の動作チェックは、プロービングパッドＰ０をプローブすることにより行なわれ、非プロービングパッドＰ１に対する内部回路の動作チェックは、テストモードを用いてプロービングパッドＰ０をプローブすることにより行なわれる。これについて図１を用いて説明する。
図１は、上記の半導体チップである半導体チップ１０１の構成を示している。半導体チップ１０１は、更に、内部データバス１６０と、検査用Ｉ／Ｏ回路（入出力回路）１４０と、非検査用入出力回路１４１と、セレクタ回路１５０、１５１と、テスト回路１９０とを具備している。また、半導体チップ１０１の上記の内部回路である内部回路１８０は、上記のメモリ回路（図示しない）、上記のヒューズ回路（図示しない）、上記のＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）（図示しない）を含んでいる。
内部回路は、内部データバス１６０に接続されている。内部データバス１６０は、検査用内部バスと非検査用内部バスとを含んでいる。検査用内部バスは、内部入力バスＮ０と内部出力バスＮ０’とを含み、非検査用内部バスは、内部入力バスＮ１と内部出力バスＮ１’とを含んでいる。
検査用入出力回路１４０は、入力回路１１０と、入力保護抵抗１２０と、出力回路１３０とを備えている。入力回路１１０は、入力保護抵抗１２０とセレクタ回路１５０とに接続されている。入力保護抵抗１２０は、プロービングパッドＰ０に接続されている。出力回路１３０は、セレクタ回路１５０と入力保護抵抗１２０とプロービングパッドＰ０とに接続されている。
非検査用入出力回路１４１は、入力回路１１１と、入力保護抵抗１２１と、出力回路１３１とを備えている。入力回路１１１は、入力保護抵抗１２１とセレクタ回路１５１とに接続されている。入力保護抵抗１２１は、非プロービングパッドＰ１に接続されている。出力回路１３１は、セレクタ回路１５１と入力保護抵抗１２１と非プロービングパッドＰ１とに接続されている。
検査用入出力回路１４０は、入力回路１１０と、入力保護抵抗１２０と、出力回路１３０とを備えている。入力回路１１０は、入力保護抵抗１２０とセレクタ回路１５０とに接続されている。入力保護抵抗１２０は、プロービングパッドＰ０に接続されている。出力回路１３０は、セレクタ回路１５０と入力保護抵抗１２０とプロービングパッドＰ０とに接続されている。
非検査用入出力回路１４１は、入力回路１１１と、入力保護抵抗１２１と、出力回路１３１とを備えている。入力回路１１１は、入力保護抵抗１２１とセレクタ回路１５１とに接続されている。入力保護抵抗１２１は、非プロービングパッドＰ１に接続されている。出力回路１３１は、セレクタ回路１５１と入力保護抵抗１２１と非プロービングパッドＰ１とに接続されている。
上記のテスト装置であるテスト装置１０２は、上述のように、図示しないプローブカード、測定器を含んでいる。上記のプロービングパッドＰ０は、プローブカードによりプローブされる。例えば、テスト装置１０２は、内部回路１８０のメモリ回路に対してライト動作、リード動作のチェックを行なう。
また、テスト回路１９０は、テスト装置１０２がプロービングパッドＰ０に対する内部回路の動作チェックを行なうとき、ローレベルを表すテストモード信号Ｔ１００をセレクタ回路１５０、１５１に供給する。この場合、セレクタ回路１５０は、入力回路１１０と内部入力バスＮ０とを接続し、出力回路１３０と内部出力バスＮ０’とを接続する。テスト回路１９０は、テスト装置１０２が非プロービングパッドＰ１に対する内部回路の動作チェックを行なうとき、ハイレベルを表すテストモード信号Ｔ１００をセレクタ回路１５０、１５１に供給する。この場合、セレクタ回路１５１は、入力回路１１０と内部入力バスＮ１とをセレクタ回路１５０を介して接続し、出力回路１３０と内部出力バスＮ１’とをセレクタ回路１５０を介して接続する。
また、テスト回路１９０は、テスト装置１０２がプロービングパッドＰ０に対する内部回路の動作チェックを行なうとき、ローレベルを表すテストモード信号Ｔ１００をセレクタ回路１５０、１５１に供給する。この場合、セレクタ回路１５０は、入力回路１１０と内部入力バスＮ０とを接続し、出力回路１３０と内部出力バスＮ０’とを接続する。テスト回路１９０は、テスト装置１０２が非プロービングパッドＰ１に対する内部回路の動作チェックを行なうとき、ハイレベルを表すテストモード信号Ｔ１００をセレクタ回路１５０、１５１に供給する。この場合、セレクタ回路１５１は、入力回路１１０と内部入力バスＮ１とをセレクタ回路１５０を介して接続し、出力回路１３０と内部出力バスＮ１’とをセレクタ回路１５０を介して接続する。
テスト装置１０２は、内部回路の動作をチェックするために、クロック信号のようなプローブ信号を出力する。このとき、テスト装置１０２は、（Ａ）プロービングパッドＰ０に対する内部回路の動作をチェックし、（Ｂ）非プロービングパッドＰ１に対する内部回路の動作をチェックする。これについて、図１を用いて説明する。
（Ａ）の場合における動作チェックについて説明する。
テスト装置１０２は、プロービングパッドＰ０に対する内部回路の動作をチェックするときに、第１プローブ信号をプロービングパッドＰ０に供給する。例えば、第１プローブ信号は、最初の期間でハイレベルを表し、次の期間でローレベルを表す。ハイレベルを表す第１プローブ信号は、ライト命令と、検査用データとして書込データとを含み、ローレベルを表す第１プローブ信号は、リード命令を含んでいる。
また、テスト回路１９０は、ローレベルを表すテストモード信号Ｔ１００をセレクタ回路１５０、１５１に供給する。テストモード信号Ｔ１００がローレベルを表しているため、セレクタ回路１５０は、入力回路１１０と内部入力バスＮ０とを接続し、出力回路１３０と内部出力バスＮ０’とを接続する。
また、テスト回路１９０は、ローレベルを表すテストモード信号Ｔ１００をセレクタ回路１５０、１５１に供給する。テストモード信号Ｔ１００がローレベルを表しているため、セレクタ回路１５０は、入力回路１１０と内部入力バスＮ０とを接続し、出力回路１３０と内部出力バスＮ０’とを接続する。
まず、テスト装置１０２は、アドレスを含むライト命令をプロービングパッドＰ０に供給する。検査用入出力回路１４０の入力回路１１０は、プロービングパッドＰ０に供給されたライト命令を、入力保護抵抗１２０を介して入力し、そのライト命令を、セレクタ回路１５０、内部入力バスＮ０、内部データバス１６０を介して内部回路１８０のメモリ回路に出力する。
次に、テスト装置１０２は、書込データをプロービングパッドＰ０に供給する。検査用入出力回路１４０の入力回路１１０は、プロービングパッドＰ０に供給された書込データを、入力保護抵抗１２０を介して入力し、その書込データを、セレクタ回路１５０、内部入力バスＮ０、内部データバス１６０を介して内部回路１８０のメモリ回路に出力する。その書込データは、内部回路１８０のメモリ回路の複数のメモリセルのうち、ライト命令に含まれるアドレスに対応するメモリセルに書き込まれる。
次に、テスト装置１０２は、上記アドレスを含むリード命令をプロービングパッドＰ０に供給する。検査用入出力回路１４０の入力回路１１０は、プロービングパッドＰ０に供給されたリード命令を、入力保護抵抗１２０を介して入力し、そのリード命令を、セレクタ回路１５０、内部入力バスＮ０、内部データバス１６０を介して内部回路１８０のメモリ回路に出力する。このとき、書込データに対する第１データとして読出データが、内部回路１８０のメモリ回路の複数のメモリセルのうち、リード命令に含まれるアドレスに対応するメモリセルから読み出される。その読出データは、内部回路１８０から内部データバス１６０、内部出力バスＮ０’、セレクタ回路１５０を介して検査用入出力回路１４０に供給される。検査用入出力回路１４０の出力回路１３０は、その読出データを、プロービングパッドＰ０を介してテスト装置１０２に出力する。
これにより、テスト装置１０２は、第１プローブ信号における検査結果として、書込データと読出データとを比較して、一致している場合、良品を表す検査結果を生成し、一致していない場合、不良品を表す検査結果を生成する。このように、従来の半導体チップによれば、テスト装置１０２がプロービングパッドＰ０に対する内部回路の動作をチェックすることができる。
（Ｂ）の場合における動作チェックについて説明する。
テスト装置１０２は、非プロービングパッドＰ１に対する内部回路の動作をチェックするときに、第２プローブ信号をプロービングパッドＰ０に供給する。例えば、第２プローブ信号は、最初の期間でハイレベルを表し、次の期間でローレベルを表す。ハイレベルを表す第２プローブ信号は、ライト命令と、検査用データとして書込データとを含み、ローレベルを表す第２プローブ信号は、リード命令を含んでいる。
また、テスト回路１９０は、ハイレベルを表すテストモード信号Ｔ０をセレクタ回路１５０、１５１に供給する。テストモード信号Ｔ０がハイレベルを表しているため、セレクタ回路１５１は、入力回路１１０と内部入力バスＮ１とをセレクタ回路１５０を介して接続し、出力回路１３０と内部出力バスＮ１’とをセレクタ回路１５０を介して接続する。
また、テスト回路１９０は、ハイレベルを表すテストモード信号Ｔ０をセレクタ回路１５０、１５１に供給する。テストモード信号Ｔ０がハイレベルを表しているため、セレクタ回路１５１は、入力回路１１０と内部入力バスＮ１とをセレクタ回路１５０を介して接続し、出力回路１３０と内部出力バスＮ１’とをセレクタ回路１５０を介して接続する。
まず、テスト装置１０２は、アドレスを含むライト命令をプロービングパッドＰ０に供給する。検査用入出力回路１４０の入力回路１１０は、プロービングパッドＰ０に供給されたライト命令を、入力保護抵抗１２０を介して入力し、そのライト命令を、セレクタ回路１５０、１５１、内部入力バスＮ１、内部データバス１６０を介して内部回路１８０のメモリ回路に出力する。
次に、テスト装置１０２は、書込データをプロービングパッドＰ０に供給する。検査用入出力回路１４０の入力回路１１０は、プロービングパッドＰ０に供給された書込データを、入力保護抵抗１２０を介して入力し、その書込データを、セレクタ回路１５０、１５１、内部入力バスＮ１、内部データバス１６０を介して内部回路１８０のメモリ回路に出力する。その書込データは、内部回路１８０のメモリ回路の複数のメモリセルのうち、ライト命令に含まれるアドレスに対応するメモリセルに書き込まれる。
次に、テスト装置１０２は、上記アドレスを含むリード命令をプロービングパッドＰ０に供給する。検査用入出力回路１４０の入力回路１１０は、プロービングパッドＰ０に供給されたリード命令を、入力保護抵抗１２０を介して入力し、そのリード命令を、セレクタ回路１５０、１５１、内部入力バスＮ１、内部データバス１６０を介して内部回路１８０のメモリ回路に出力する。このとき、書込データに対する第２データとして読出データが、内部回路１８０のメモリ回路の複数のメモリセルのうち、リード命令に含まれるアドレスに対応するメモリセルから読み出される。その読出データは、内部回路１８０のメモリ回路から内部データバス１６０、内部出力バスＮ１’、セレクタ回路１５１、１５０を介して検査用入出力回路１４０に供給される。検査用入出力回路１４０の出力回路１３０は、その読出データを、プロービングパッドＰ０を介してテスト装置１０２に出力する。
これにより、テスト装置１０２は、第２プローブ信号における検査結果として、書込データと読出データとを比較して、一致している場合、良品を表す検査結果を生成し、一致していない場合、不良品を表す検査結果を生成する。このように、従来の半導体チップによれば、テスト装置１０２が非プロービングパッドＰ１に対する内部回路の動作をチェックすることができる。
しかしながら、従来の半導体チップでは、検査用入出力回路１４０の不具合を検査することができても、非検査用入出力回路１４１の不具合を検査することができない。テスト装置１０２がプロービングパッドＰ０に対する内部回路の動作をチェックしたときに、書込データと読出データとが一致している場合、検査用入出力回路１４０が正常であることを表している。このため、検査用入出力回路１４０の不具合を検査することができる。一方、テスト装置１０２が非プロービングパッドＰ１に対する内部回路の動作をチェックしたときに、書込データと読出データとが一致していても、非検査用入出力回路１４１が正常であるか否かを表しているわけではない。このため、非検査用入出力回路１４１の不具合を検査することができない。
半導体チップのテストに関連する技術を紹介する。
特開２０００−１２４２７８号公報には、チップサイズに影響しないスクライブ線を利用して集積率を向上させ、少ないピン数で効率でよくウェハ試験を行いウェハの試験時間を短縮する半導体装置が記載されている。この半導体装置は、半導体ウェハに形成された複数の半導体チップを一括して試験するものである。半導体チップの切断領域は、隣接する半導体チップのテスト用ピンを接触させてプロービングするためのウェハ試験用パッドと、ウェハ試験用パッドに接続された半導体チップの良否の判定を行う制御手段と、制御手段を制御するための制御信号を入力する制御用パッドとを備えている。制御手段は、制御用パッドに入力された制御信号に基づいて、ウェハ私権用パッドに隣接して接続された各々の半導体チップについて、期待値の照合試験を行い、期待値の一致、不一致に基づいて、半導体チップの良品の判定を行う。
特開２００４−８５５２６号公報には、システムインパッケージ用であり、通常動作モード時およびテスト動作モード時において最適な駆動力で、出力パッドを駆動することのできる出力バッファ回路を実現する半導体装置が記載されている。この半導体装置は、出力パッドに結合された第１及び第２の出力バッファを備えている。第１の出力バッファは、通常動作モード時に能動化されかつテスト動作モード時においては出力ハイインピーダンス状態に設定され、能動化時、内部信号に従って第１の駆動力で出力パッドを駆動する。第２の出力バッファは、テスト動作モード時に能動化されかつ通常動作モード時においては出力ハイインピーダンス状態に設定され、能動化時、内部信号に従って第１の駆動力よりも大きな第２の駆動力で出力パッドを駆動する。
特開２００１−２１０６８５号公報には、高価なテスタを用いることなく短時間に半導体チップのテストを行なうことができるテストシステムが記載されている。テストシステムは、半導体ウェハに形成された半導体チップの電気的試験を行うものであり、プローブカードと、テスト回路と、制御装置とよりなる。プローブカードは、半導体チップにおける電極パッドの配置にあわせて導電性のニードルを配設し、テスト回路と接続する。テスト回路は、プローブカードに搭載され、プログラムに基づいて半導体チップのテストを行う。制御装置は、テスト回路におけるプログラムの書き換え、ならびにテスト回路から出力されたテスト結果を格納する。
本発明の課題は、複数のパッドの各々に対する内部回路の動作をチェックすることができ、各パッドに接続された入出力回路の不具合を検査することができる半導体チップを提供することにある。
以下に、［発明を実施するための最良の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明の半導体チップ（１）は、テスト装置（２）によりテストされる。本発明の半導体チップ（１）と、テスト装置（２）とは、テストシステムを構成する。
前記半導体チップ（１）は、検査用内部バス（Ｎ０、Ｎ０’）と非検査用内部バス（Ｎ１、Ｎ１’）とを含む内部データバス（６０）と、前記内部データバス（６０）に接続された内部回路（８０）と、前記テスト装置（２）によりプローブされるプロービングパッド（Ｐ０）と、前記プロービングパッド（Ｐ０）と前記検査用内部バス（Ｎ０、Ｎ０’）とに接続された検査用入出力回路（４０）と、前記テスト装置（２）によりプローブされない非プロービングパッド（Ｐ１）と、前記非プロービングパッド（Ｐ１）と前記非検査用内部バス（Ｎ１、Ｎ１’）とに接続された非検査用入出力回路（４１）と、前記検査用入出力回路（４０）と前記非検査用入出力回路（４１）との間に設けられたトランスファー回路（５０）と、テスト回路（９０）とを具備している。
前記テスト装置（２）が検査用データを前記プロービングパッド（Ｐ０）に供給した場合、前記検査用入出力回路（４０）は、前記プロービングパッド（Ｐ０）に供給された前記検査用データを前記内部回路（８０）に前記検査用内部バス（Ｎ０）を介して出力する。前記検査用データに対する検査用応答データが前記検査用内部バス（Ｎ０’）を介して前記内部回路（８０）から出力されたとき、前記検査用入出力回路（４０）は、前記検査用応答データを前記テスト装置（２）に前記プロービングパッド（Ｐ０）を介して出力する。
前記テスト装置（２）が非検査用データを前記プロービングパッド（Ｐ０）に供給し、前記テスト回路（９０）がテストモード信号（Ｔ０）を前記トランスファー回路（５０）に供給した場合、前記トランスファー回路（５０）は、前記テストモード信号（Ｔ０）に応じて、前記検査用入出力回路（４０）と前記非検査用入出力回路（４１）とを接続する。前記非検査用入出力回路（４１）は、前記プロービングパッド（Ｐ０）に供給された前記非検査用データを前記内部回路（８０）に前記非検査用内部バス（Ｎ１）を介して出力する。前記非検査用データに対する非検査用応答データが前記非検査用内部バス（Ｎ１’）を介して前記内部回路（８０）から出力されたとき、前記非検査用入出力回路（４１）は、前記非検査用応答データを前記テスト装置（２）に前記プロービングパッド（Ｐ０）を介して出力する。
前記半導体チップ（１）は、検査用内部バス（Ｎ０、Ｎ０’）と非検査用内部バス（Ｎ１、Ｎ１’）とを含む内部データバス（６０）と、前記内部データバス（６０）に接続された内部回路（８０）と、前記テスト装置（２）によりプローブされるプロービングパッド（Ｐ０）と、前記プロービングパッド（Ｐ０）と前記検査用内部バス（Ｎ０、Ｎ０’）とに接続された検査用入出力回路（４０）と、前記テスト装置（２）によりプローブされない非プロービングパッド（Ｐ１）と、前記非プロービングパッド（Ｐ１）と前記非検査用内部バス（Ｎ１、Ｎ１’）とに接続された非検査用入出力回路（４１）と、前記検査用入出力回路（４０）と前記非検査用入出力回路（４１）との間に設けられたトランスファー回路（５０）と、テスト回路（９０）とを具備している。
前記テスト装置（２）が検査用データを前記プロービングパッド（Ｐ０）に供給した場合、前記検査用入出力回路（４０）は、前記プロービングパッド（Ｐ０）に供給された前記検査用データを前記内部回路（８０）に前記検査用内部バス（Ｎ０）を介して出力する。前記検査用データに対する検査用応答データが前記検査用内部バス（Ｎ０’）を介して前記内部回路（８０）から出力されたとき、前記検査用入出力回路（４０）は、前記検査用応答データを前記テスト装置（２）に前記プロービングパッド（Ｐ０）を介して出力する。
前記テスト装置（２）が非検査用データを前記プロービングパッド（Ｐ０）に供給し、前記テスト回路（９０）がテストモード信号（Ｔ０）を前記トランスファー回路（５０）に供給した場合、前記トランスファー回路（５０）は、前記テストモード信号（Ｔ０）に応じて、前記検査用入出力回路（４０）と前記非検査用入出力回路（４１）とを接続する。前記非検査用入出力回路（４１）は、前記プロービングパッド（Ｐ０）に供給された前記非検査用データを前記内部回路（８０）に前記非検査用内部バス（Ｎ１）を介して出力する。前記非検査用データに対する非検査用応答データが前記非検査用内部バス（Ｎ１’）を介して前記内部回路（８０）から出力されたとき、前記非検査用入出力回路（４１）は、前記非検査用応答データを前記テスト装置（２）に前記プロービングパッド（Ｐ０）を介して出力する。
本発明の半導体チップ（１）によれば、上記の構成により、テスト装置（２）は、検査用データと検査用応答データとに基づいてプロービングパッド（Ｐ０）に対する内部回路（８０）の動作をチェックする。検査用入出力回路（４０）は、テスト装置（２）からプロービングパッド（Ｐ０）に供給された検査用データを、検査用内部バス（Ｎ０）を介して内部回路（８０）に出力し、内部回路（８０）から検査用内部バス（Ｎ０’）を介して供給された検査用応答データを、プロービングパッド（Ｐ０）を介してテスト装置（２）に出力している。例えば、検査用データと検査用応答データとが一致している場合、検査用入出力回路（４０）は、正常であることを表している。このように、本発明の半導体チップ（１）によれば、テスト装置（２）がプロービングパッド（Ｐ０）に対する内部回路（８０）の動作をチェックすることができ、検査用入出力回路（４０）の不具合を検査することができる。
本発明の半導体チップ（１）によれば、上記の構成により、テスト装置（２）は、非検査用データと非検査用応答データとに基づいて非プロービングパッド（Ｐ１）に対する内部回路（８０）の動作をチェックする。非検査用入出力回路（４１）は、テスト装置（２）からプロービングパッド（Ｐ０）に供給された非検査用データを内部回路（８０）に非検査用内部バス（Ｎ１）を介して出力し、内部回路（８０）から非検査用内部バス（Ｎ１’）を介して供給された非検査用応答データを、トランスファー回路（５０）、検査用入出力回路（４０）、プロービングパッド（Ｐ０）を介してテスト装置（２）に出力している。例えば、検査用データと検査用応答データとが一致している場合、非検査用入出力回路（４１）は、正常であることを表している。このように、本発明の半導体チップ（１）によれば、テスト装置（２）が非プロービングパッド（Ｐ１）に対する内部回路の動作をチェックすることができ、非検査用入出力回路（４１）の不具合を検査することができる。
したがって、本発明の半導体チップ（１）によれば、テスト装置（２）が複数のパッドの各々に対する内部回路の動作をチェックすることができ、各パッドに接続された入出力回路の不具合を検査することができる。
本発明の半導体チップ（１）によれば、上記の構成により、テスト装置（２）は、非検査用データと非検査用応答データとに基づいて非プロービングパッド（Ｐ１）に対する内部回路（８０）の動作をチェックする。非検査用入出力回路（４１）は、テスト装置（２）からプロービングパッド（Ｐ０）に供給された非検査用データを内部回路（８０）に非検査用内部バス（Ｎ１）を介して出力し、内部回路（８０）から非検査用内部バス（Ｎ１’）を介して供給された非検査用応答データを、トランスファー回路（５０）、検査用入出力回路（４０）、プロービングパッド（Ｐ０）を介してテスト装置（２）に出力している。例えば、検査用データと検査用応答データとが一致している場合、非検査用入出力回路（４１）は、正常であることを表している。このように、本発明の半導体チップ（１）によれば、テスト装置（２）が非プロービングパッド（Ｐ１）に対する内部回路の動作をチェックすることができ、非検査用入出力回路（４１）の不具合を検査することができる。
したがって、本発明の半導体チップ（１）によれば、テスト装置（２）が複数のパッドの各々に対する内部回路の動作をチェックすることができ、各パッドに接続された入出力回路の不具合を検査することができる。
本発明の半導体チップ（１）において、前記非検査用内部バスは、第１番目から第Ｍ番目（Ｍは１以上の整数）までの非検査用内部バス（Ｎ１、Ｎ１’）（Ｎ２、Ｎ２’）を含んでいる。前記非プロービングパッドは、第１番目から第Ｍ番目までの非検査用入出力回路（Ｐ１）（Ｐ２）を含んでいる。前記非検査用入出力回路は、第１番目から第Ｍ番目までの非検査用入出力回路（４１）（４２）を含んでいる。前記非検査用データは、第１番目から第Ｍ番目までの非検査用データを含んでいる。前記テストモード信号は、第１番目から第Ｍ番目までのテストモード信号（Ｔ０、Ｔ１）（Ｔ０、Ｔ２）を含んでいる。
前記テスト装置（２）が第１〜第Ｍ非検査用データをこの順で前記プロービングパッド（Ｐ０）に供給し、前記テスト回路（９０）が第１〜第Ｍテストモード信号（Ｔ０）をこの順で前記トランスファー回路（５０）に供給した場合、前記トランスファー回路（５０）は、前記第１〜第Ｍテストモード信号（Ｔ０、Ｔ１）（Ｔ０、Ｔ２）に応じて、それぞれ、前記検査用入出力回路（４０）と前記第１〜第Ｍ非検査用入出力回路（４１）（４２）とを接続する。前記第１〜第Ｍ非検査用入出力回路（４１）（４２）は、それぞれ、前記プロービングパッド（Ｐ０）に供給された前記第１〜第Ｍ非検査用データを前記内部回路（８０）に前記第１〜第Ｍ非検査用内部バス（Ｎ１）（Ｎ２）を介して出力する。前記第１〜第Ｍ非検査用データに対する第１〜第Ｍ非検査用応答データが前記第１〜第Ｍ非検査用内部バス（Ｎ１’）（Ｎ２’）を介して前記内部回路（８０）から出力されたとき、前記第１〜第Ｍ非検査用入出力回路（４１）（４２）は、それぞれ、前記第１〜第Ｍ非検査用応答データを前記テスト装置（２）に前記プロービングパッド（Ｐ０）を介して出力する。
前記テスト装置（２）が第１〜第Ｍ非検査用データをこの順で前記プロービングパッド（Ｐ０）に供給し、前記テスト回路（９０）が第１〜第Ｍテストモード信号（Ｔ０）をこの順で前記トランスファー回路（５０）に供給した場合、前記トランスファー回路（５０）は、前記第１〜第Ｍテストモード信号（Ｔ０、Ｔ１）（Ｔ０、Ｔ２）に応じて、それぞれ、前記検査用入出力回路（４０）と前記第１〜第Ｍ非検査用入出力回路（４１）（４２）とを接続する。前記第１〜第Ｍ非検査用入出力回路（４１）（４２）は、それぞれ、前記プロービングパッド（Ｐ０）に供給された前記第１〜第Ｍ非検査用データを前記内部回路（８０）に前記第１〜第Ｍ非検査用内部バス（Ｎ１）（Ｎ２）を介して出力する。前記第１〜第Ｍ非検査用データに対する第１〜第Ｍ非検査用応答データが前記第１〜第Ｍ非検査用内部バス（Ｎ１’）（Ｎ２’）を介して前記内部回路（８０）から出力されたとき、前記第１〜第Ｍ非検査用入出力回路（４１）（４２）は、それぞれ、前記第１〜第Ｍ非検査用応答データを前記テスト装置（２）に前記プロービングパッド（Ｐ０）を介して出力する。
本発明の半導体チップ（１）によれば、１つのプロービングパッド（Ｐ０）で検査用データとＭ個の非検査用データとの（Ｍ＋１）系統をコントロールすることも可能である。このため、本発明の半導体チップ（１）によれば、テスト装置（２）がパッドをプロービングする回数を削減することができる。
前記半導体チップ（１）は、更に、前記検査用入出力回路（４０）と前記検査用内部バス（Ｎ０）との間に設けられた検査用ラッチ回路（７０）と、前記非検査用入出力回路（４１）と前記非検査用内部バス（Ｎ１）との間に設けられた非検査用ラッチ回路（７１）とを具備している。
前記テスト装置（２）が前記検査用データを前記プロービングパッド（Ｐ０）に供給し、前記テスト回路（９０）が前記テストモード信号（Ｔ０）を前記検査用ラッチ回路（７０）に供給した場合、前記検査用入出力回路（４０）は、前記プロービングパッド（Ｐ０）に供給された前記検査用データを入力して前記検査用ラッチ回路（７０）に出力する。前記検査用ラッチ回路（７０）は、前記検査用入出力回路（４０）からの前記検査用データをラッチし、クロック信号（ＣＬＫ）に応じて、前記検査用データを前記内部回路（８０）に前記検査用内部バス（Ｎ０）を介して出力する。前記検査用入出力回路（４０）は、前記検査用データに対する検査用応答データが前記検査用内部バス（Ｎ０’）を介して前記内部回路（８０）から出力されたとき、前記検査用応答データを前記テスト装置（２）に前記プロービングパッド（Ｐ０）を介して出力する。
前記テスト装置（２）が前記非検査用データを前記プロービングパッド（Ｐ０）に供給し、前記テスト回路（９０）が前記テストモード信号（Ｔ０）を前記トランスファー回路（５０）と前記非検査用ラッチ回路（７１）とに供給した場合、前記トランスファー回路（５０）は、前記テストモード信号（Ｔ０）に応じて、前記検査用入出力回路（４０）と前記非検査用入出力回路（４１）とを接続する。前記非検査用入出力回路（４１）は、前記プロービングパッド（Ｐ０）に供給された前記非検査用データを入力して前記非検査用ラッチ回路（７１）に出力する。前記非検査用ラッチ回路（７１）は、前記非検査用入出力回路（４１）からの前記非検査用データをラッチし、前記クロック信号（ＣＬＫ）に応じて、前記非検査用データを前記内部回路（８０）に前記非検査用内部バス（Ｎ１）を介して出力する。前記非検査用入出力回路（４１）は、前記非検査用データに対する非検査用応答データが前記非検査用内部バス（Ｎ１’）を介して前記内部回路（８０）から出力されたとき、前記非検査用応答データを前記テスト装置（２）に前記プロービングパッド（Ｐ０）を介して出力する。
前記テスト装置（２）が前記検査用データを前記プロービングパッド（Ｐ０）に供給し、前記テスト回路（９０）が前記テストモード信号（Ｔ０）を前記検査用ラッチ回路（７０）に供給した場合、前記検査用入出力回路（４０）は、前記プロービングパッド（Ｐ０）に供給された前記検査用データを入力して前記検査用ラッチ回路（７０）に出力する。前記検査用ラッチ回路（７０）は、前記検査用入出力回路（４０）からの前記検査用データをラッチし、クロック信号（ＣＬＫ）に応じて、前記検査用データを前記内部回路（８０）に前記検査用内部バス（Ｎ０）を介して出力する。前記検査用入出力回路（４０）は、前記検査用データに対する検査用応答データが前記検査用内部バス（Ｎ０’）を介して前記内部回路（８０）から出力されたとき、前記検査用応答データを前記テスト装置（２）に前記プロービングパッド（Ｐ０）を介して出力する。
前記テスト装置（２）が前記非検査用データを前記プロービングパッド（Ｐ０）に供給し、前記テスト回路（９０）が前記テストモード信号（Ｔ０）を前記トランスファー回路（５０）と前記非検査用ラッチ回路（７１）とに供給した場合、前記トランスファー回路（５０）は、前記テストモード信号（Ｔ０）に応じて、前記検査用入出力回路（４０）と前記非検査用入出力回路（４１）とを接続する。前記非検査用入出力回路（４１）は、前記プロービングパッド（Ｐ０）に供給された前記非検査用データを入力して前記非検査用ラッチ回路（７１）に出力する。前記非検査用ラッチ回路（７１）は、前記非検査用入出力回路（４１）からの前記非検査用データをラッチし、前記クロック信号（ＣＬＫ）に応じて、前記非検査用データを前記内部回路（８０）に前記非検査用内部バス（Ｎ１）を介して出力する。前記非検査用入出力回路（４１）は、前記非検査用データに対する非検査用応答データが前記非検査用内部バス（Ｎ１’）を介して前記内部回路（８０）から出力されたとき、前記非検査用応答データを前記テスト装置（２）に前記プロービングパッド（Ｐ０）を介して出力する。
本発明の半導体チップ（１）によれば、１つのプロービングパッド（Ｐ０）で検査用データと非検査用データとをシリアルに取り込むことができる。このため、本発明の半導体チップ（１）によれば、テスト装置（２）が半導体チップをテストするテスト時間を削減することができる。
以上により、本発明の半導体チップは、複数のパッドの各々に対する内部回路の動作をチェックすることができ、各パッドに接続された入出力回路の不具合を検査することができる。
以下に添付図面を参照して、本発明の半導体チップについて詳細に説明する。
（第１実施形態）
図２に示されるように、本発明の第１実施形態による半導体チップは、半導体ウェハ上に複数形成される。第１実施形態による半導体チップは、四角形状であり、複数のパッドを具備する。複数のパッドは、第１パッド群と、第２パッド群と、第３パッド群と、第４パッド群とを含んでいる。第１パッド群は、半導体チップ上の辺Ｘ１に設けられている。第２パッド群は、半導体チップ上の辺Ｘ１に対向する辺Ｘ２に設けられている。第３パッド群は、辺Ｘ１及び辺Ｘ２に直交する辺Ｙ１に設けられている。第４パッド群は、辺Ｙ１に対向する辺Ｙ２に設けられている。
図２に示されるように、本発明の第１実施形態による半導体チップは、半導体ウェハ上に複数形成される。第１実施形態による半導体チップは、四角形状であり、複数のパッドを具備する。複数のパッドは、第１パッド群と、第２パッド群と、第３パッド群と、第４パッド群とを含んでいる。第１パッド群は、半導体チップ上の辺Ｘ１に設けられている。第２パッド群は、半導体チップ上の辺Ｘ１に対向する辺Ｘ２に設けられている。第３パッド群は、辺Ｘ１及び辺Ｘ２に直交する辺Ｙ１に設けられている。第４パッド群は、辺Ｙ１に対向する辺Ｙ２に設けられている。
半導体チップの検査を行う場合、半導体チップ上に設けられたパッドをプローブカードによりプローブする。この場合、プローブされるパッドは、半導体チップの全てのパッドである必要はなく、むしろ必要最低限のパッド数が、望ましい。また、同時に多数の半導体チップを検査するために、半導体チップの４辺の全てのパッドにプローブすることは治工具の性質上難しく、半導体チップの４辺のうちの２辺に存在するパッドのみプローブする。そこで、プローブされるパッドをプロービングパッドＰ０とし、プローブされないパッドを非プロービングパッドＰ１とした場合、プロービングパッドＰ０は、第１パッド群と第２パッド群とのうちの１つのパッドを表し、非プロービングパッドＰ１は、第３パッド群と第４パッド群とのうちの１つのパッドを表す。この場合、プロービングパッドＰ０に対する内部回路の動作チェックは、プロービングパッドＰ０をプローブすることにより行なわれ、非プロービングパッドＰ１に対する内部回路の動作チェックは、テストモードを用いてプロービングパッドＰ０をプローブすることにより行なわれる。これについて図３を用いて説明する。
図３は、本発明の第１実施形態による半導体チップである半導体チップ１の構成を示している。半導体チップ１は、更に、内部データバス６０と、検査用Ｉ／Ｏ回路（入出力回路）４０と、非検査用入出力回路４１と、トランスファー回路５０と、テスト回路９０とを具備している。半導体チップ１の上記の内部回路である内部回路８０は、上記のメモリ回路（図示しない）、上記のヒューズ回路（図示しない）、上記のＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）（図示しない）を含んでいる。
半導体チップ１は、テスト装置２によりテストされる。この半導体チップ１とテスト装置２とによりテストシステムを構成する。
半導体チップ１は、テスト装置２によりテストされる。この半導体チップ１とテスト装置２とによりテストシステムを構成する。
内部回路は、内部データバス６０に接続されている。内部データバス６０は、検査用内部バスと非検査用内部バスとを含んでいる。検査用内部バスは、内部入力バスＮ０と内部出力バスＮ０’とを含み、非検査用内部バスは、内部入力バスＮ１と内部出力バスＮ１’とを含んでいる。
検査用入出力回路４０は、入力回路１０と、入力保護抵抗２０と、出力回路３０とを備えている。入力回路１０は、入力保護抵抗２０と内部入力バスＮ０とに接続されている。入力保護抵抗２０は、プロービングパッドＰ０に接続されている。出力回路３０は、内部出力バスＮ０’と入力保護抵抗２０とプロービングパッドＰ０とに接続されている。
非検査用入出力回路４１は、入力回路１１と、入力保護抵抗２１と、出力回路３１とを備えている。入力回路１１は、入力保護抵抗２１と内部入力バスＮ１とに接続されている。入力保護抵抗２１は、非プロービングパッドＰ１に接続されている。出力回路３１は、内部出力バスＮ１’と入力保護抵抗２１と非プロービングパッドＰ１とに接続されている。
検査用入出力回路４０は、入力回路１０と、入力保護抵抗２０と、出力回路３０とを備えている。入力回路１０は、入力保護抵抗２０と内部入力バスＮ０とに接続されている。入力保護抵抗２０は、プロービングパッドＰ０に接続されている。出力回路３０は、内部出力バスＮ０’と入力保護抵抗２０とプロービングパッドＰ０とに接続されている。
非検査用入出力回路４１は、入力回路１１と、入力保護抵抗２１と、出力回路３１とを備えている。入力回路１１は、入力保護抵抗２１と内部入力バスＮ１とに接続されている。入力保護抵抗２１は、非プロービングパッドＰ１に接続されている。出力回路３１は、内部出力バスＮ１’と入力保護抵抗２１と非プロービングパッドＰ１とに接続されている。
トランスファー回路５０は、検査用入出力回路４０と非検査用入出力回路４１との間に設けられている。このトランスファー回路５０は、ＭＯＳトランジスタであるトランジスタＴｒ０、Ｔｒ１と、キャパシタＣ、Ｃ０、Ｃ１とを備えている。トランジスタＴｒ０、Ｔｒ１の第１端子であるゲートには、アクティブ又はインアクティブを表すテストモード信号Ｔ０がテスト回路９０から供給される。トランジスタＴｒ０の第２端子は、入力回路１０と入力保護抵抗２０とに接続され、トランジスタＴｒ０の第３端子は、トランジスタＴｒ１の第２端子に接続されている。トランジスタＴｒ１の第３端子は、入力回路１１と入力保護抵抗２１とに接続されている。キャパシタＣ０は、その正極がトランジスタＴｒ０の第２端子に接続され、その負極が接地されている。キャパシタＣは、その正極がトランジスタＴｒ０の第３端子とトランジスタＴｒ１の第２端子とに接続され、その負極が接地されている。キャパシタＣ１は、その正極がトランジスタＴｒ１の第３端子に接続され、その負極が接地されている。
上記のテスト装置であるテスト装置２は、図示しないプローブカード、測定器を含んでいる。上記のプロービングパッドＰ０は、プローブカードによりプローブされる。例えば、テスト装置２は、内部回路８０のメモリ回路に対してライト動作、リード動作のチェックを行なう。
上記のトランジスタＴｒ０、Ｔｒ１がＮチャネル型ＭＯＳトランジスタである場合、テスト回路９０は、テスト装置２がプロービングパッドＰ０に対する内部回路の動作チェックを行なうとき、ローレベルを表すテストモード信号Ｔ０をトランジスタＴｒ０、Ｔｒ１のゲートに供給する。この場合、トランジスタＴｒ０、Ｔｒ１がオフし、トランスファー回路５０は、検査用入出力回路４０と非検査用入出力回路４１とを接続しない。
テスト回路９０は、テスト装置２が非プロービングパッドＰ１に対する内部回路の動作チェックを行なうとき、ハイレベルを表すテストモード信号Ｔ０をトランジスタＴｒ０、Ｔｒ１のゲートに供給する。この場合、トランジスタＴｒ０、Ｔｒ１がオンし、トランスファー回路５０は、検査用入出力回路４０と非検査用入出力回路４１とを接続する。
テスト回路９０は、テスト装置２が非プロービングパッドＰ１に対する内部回路の動作チェックを行なうとき、ハイレベルを表すテストモード信号Ｔ０をトランジスタＴｒ０、Ｔｒ１のゲートに供給する。この場合、トランジスタＴｒ０、Ｔｒ１がオンし、トランスファー回路５０は、検査用入出力回路４０と非検査用入出力回路４１とを接続する。
また、テスト装置２は、入出力をコントロールするための制御信号を検査用入出力回路４０、４１に出力する。内部回路８０のメモリ回路がＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である場合、制御信号としては、ＤＲＡＭの一般的な入出力をコントロールするＤＱＭ０、ＤＱＭ１が例示される。テスト装置２は、例えば、制御信号ＤＱＭ０を検査用入出力回路４０に出力しているとき、制御信号ＤＱＭ１を非検査用入出力回路４１に出力する。ＤＱＭに限らず、個別に入出力をコントロールできる制御信号であればどのようなものでもよい。
テスト装置２は、内部回路の動作をチェックするために、クロック信号のようなプローブ信号を出力する。このとき、テスト装置２は、（Ａ）プロービングパッドＰ０に対する内部回路の動作をチェックし、（Ｂ）非プロービングパッドＰ１に対する内部回路の動作をチェックする。これについて、図３、図４を用いて説明する。図４は、テスト装置２からプロービングパッドＰ０にデータが供給されるときのタイミングチャートである。
（Ａ）の場合における動作チェックについて説明する。
テスト装置２は、プロービングパッドＰ０に対する内部回路の動作をチェックするときに、タイミングａ−ｃ間、ｃ−ｅ間…に制御信号ＤＱＭ０に応じた検査用プローブ信号をプロービングパッドＰ０に供給する。タイミングａ−ｃ間において、検査用プローブ信号は、最初の期間であるタイミングａ−ｂ間でハイレベルを表し、次の期間であるタイミングｂ−ｃ間でローレベルを表している。ハイレベルを表す検査用プローブ信号は、ライト命令と、検査用データＤＱとして書込データとを含み、ローレベルを表す検査用プローブ信号は、リード命令を含んでいる。
また、テスト回路９０は、外部又はテスト装置２からの指示により、タイミングａ−ｃ間に、ローレベルを表すテストモード信号Ｔ０をトランジスタＴｒ０、Ｔｒ１のゲートに供給する。テストモード信号Ｔ０がローレベルを表しているため、トランジスタＴｒ０、Ｔｒ１はオンしない。
また、テスト回路９０は、外部又はテスト装置２からの指示により、タイミングａ−ｃ間に、ローレベルを表すテストモード信号Ｔ０をトランジスタＴｒ０、Ｔｒ１のゲートに供給する。テストモード信号Ｔ０がローレベルを表しているため、トランジスタＴｒ０、Ｔｒ１はオンしない。
まず、タイミングａ−ｂ間において、テスト装置２は、アドレスを含むライト命令をプロービングパッドＰ０に供給する。検査用入出力回路４０の入力回路１０は、制御信号ＤＱＭ０に応じて、プロービングパッドＰ０に供給されたライト命令を、入力保護抵抗２０を介して入力し、そのライト命令を、内部入力バスＮ０、内部データバス６０を介して内部回路８０のメモリ回路に出力する。
次に、タイミングａ−ｂ間において、テスト装置２は、検査用データＤＱである書込データをプロービングパッドＰ０に供給する。検査用入出力回路４０の入力回路１０は、制御信号ＤＱＭ０に応じて、プロービングパッドＰ０に供給された書込データを、入力保護抵抗２０を介して入力し、その書込データを、内部入力バスＮ０、内部データバス６０を介して内部回路８０のメモリ回路に出力する。その書込データは、内部回路８０のメモリ回路の複数のメモリセルのうち、ライト命令に含まれるアドレスに対応するメモリセルに書き込まれる。
次に、タイミングｂ−ｃ間において、テスト装置２は、上記アドレスを含むリード命令をプロービングパッドＰ０に供給する。検査用入出力回路４０の入力回路１０は、制御信号ＤＱＭ０に応じて、プロービングパッドＰ０に供給されたリード命令を、入力保護抵抗２０を介して入力し、そのリード命令を、内部入力バスＮ０、内部データバス６０を介して内部回路８０のメモリ回路に出力する。このとき、検査用データＤＱに対する検査用応答データとして、書込データに対する読出データが、内部回路８０のメモリ回路の複数のメモリセルのうち、リード命令に含まれるアドレスに対応するメモリセルから読み出される。その読出データは、内部回路８０のメモリ回路から内部データバス６０、内部出力バスＮ０’を介して検査用入出力回路４０に供給される。検査用入出力回路４０の出力回路３０は、制御信号ＤＱＭ０に応じて、その読出データを、プロービングパッドＰ０を介してテスト装置２に出力する。
これにより、テスト装置２は、タイミングａ−ｃ間において、検査用プローブ信号における検査結果として、検査用データＤＱである書込データと、検査用応答データである読出データとを比較する。一致している場合、良品を表す検査結果を生成し、一致していない場合、不良品を表す検査結果を生成する。また、検査用入出力回路４０は、テスト装置２からプロービングパッドＰ０に供給された書込データを、内部入力バスＮ０、内部データバス６０を介して内部回路８０のメモリ回路に出力し、内部回路８０のメモリ回路から内部データバス６０、内部出力バスＮ０’を介して供給された読出データを、プロービングパッドＰ０を介してテスト装置２に出力している。このため、書込データと読出データとが一致している場合、検査用入出力回路４０は、正常であることを表している。このように、本発明の第１実施形態による半導体チップによれば、テスト装置２がプロービングパッドＰ０に対する内部回路の動作をチェックすることができ、検査用入出力回路４０の不具合を検査することができる。
（Ｂ）の場合における動作チェックについて説明する。
テスト装置２は、非プロービングパッドＰ１に対する内部回路の動作をチェックするときに、タイミングｃ−ｅ間に制御信号ＤＱＭ１に応じた非検査用プローブ信号をプロービングパッドＰ０に供給する。タイミングｃ−ｅ間において、非検査用プローブ信号は、最初の期間であるタイミングｃ−ｄ間でハイレベルを表し、次の期間であるタイミングｄ−ｅ間でローレベルを表している。ハイレベルを表す非検査用プローブ信号は、ライト命令と、非プロービングパッドＰ１に対する検査用データＤＱ（非検査用データＤＱと称する）として書込データとを含み、ローレベルを表す非検査用プローブ信号は、リード命令を含んでいる。
また、テスト回路９０は、外部又はテスト装置２からの指示により、タイミングｃ−ｅ間に、ハイレベルを表すテストモード信号Ｔ０をトランジスタＴｒ０、Ｔｒ１のゲートに供給する。テストモード信号Ｔ０がハイレベルを表しているため、トランジスタＴｒ０、Ｔｒ１はオンする。
また、テスト回路９０は、外部又はテスト装置２からの指示により、タイミングｃ−ｅ間に、ハイレベルを表すテストモード信号Ｔ０をトランジスタＴｒ０、Ｔｒ１のゲートに供給する。テストモード信号Ｔ０がハイレベルを表しているため、トランジスタＴｒ０、Ｔｒ１はオンする。
まず、タイミングｃ−ｄ間において、テスト装置２は、アドレスを含むライト命令をプロービングパッドＰ０に供給する。非検査用入出力回路４１の入力回路１１は、制御信号ＤＱＭ１に応じて、プロービングパッドＰ０に供給されたライト命令を、検査用入出力回路４０の入力保護抵抗２０と、トランスファー回路５０とを介して入力し、そのライト命令を内部回路８０のメモリ回路に内部入力バスＮ１、内部データバス６０を介して出力する。
次に、タイミングｃ−ｄ間において、テスト装置２は、非検査用データＤＱである書込データをプロービングパッドＰ０に供給する。非検査用入出力回路４１の入力回路１１は、制御信号ＤＱＭ１に応じて、プロービングパッドＰ０に供給された書込データを、検査用入出力回路４０の入力保護抵抗２０と、トランスファー回路５０とを介して入力し、その書込データを内部回路８０のメモリ回路に内部入力バスＮ１、内部データバス６０を介して出力する。その書込データは、内部回路８０のメモリ回路の複数のメモリセルのうち、ライト命令に含まれるアドレスに対応するメモリセルに書き込まれる。
次に、タイミングｄ−ｅ間において、テスト装置２は、上記アドレスを含むリード命令をプロービングパッドＰ０に供給する。非検査用入出力回路４１の入力回路１１は、制御信号ＤＱＭ１に応じて、プロービングパッドＰ０に供給されたリード命令を、検査用入出力回路４０の入力保護抵抗２０と、トランスファー回路５０とを介して入力し、そのリード命令を内部回路８０のメモリ回路に内部入力バスＮ１、内部データバス６０を介して出力する。このとき、非検査用データＤＱに対する非検査用応答データとして、書込データに対する読出データが、内部回路８０のメモリ回路の複数のメモリセルのうち、リード命令に含まれるアドレスに対応するメモリセルから読み出される。その読出データは、内部回路８０のメモリ回路から内部データバス６０、内部出力バスＮ１’を介して非検査用入出力回路４１に供給される。非検査用入出力回路４１の出力回路３１は、制御信号ＤＱＭ１に応じて、その読出データを、入力保護抵抗２１と、トランスファー回路５０と、検査用入出力回路４０の入力保護抵抗２０と、プロービングパッドＰ０とを介してテスト装置２に出力する。
これにより、テスト装置２は、タイミングｃ−ｅ間において、非検査用プローブ信号における検査結果として、非検査用データＤＱである書込データと、非検査用応答データである読出データとを比較する。一致している場合、良品を表す検査結果を生成し、一致していない場合、不良品を表す検査結果を生成する。また、非検査用入出力回路４１は、テスト装置２からプロービングパッドＰ０に供給された書込データを内部回路８０のメモリ回路に内部入力バスＮ１、内部データバス６０を介して出力し、内部回路８０のメモリ回路から内部データバス６０、内部出力バスＮ１’を介して供給された読出データを、トランスファー回路５０、検査用入出力回路４０、プロービングパッドＰ０を介してテスト装置２に出力している。このため、書込データと読出データとが一致している場合、非検査用入出力回路４１は、正常であることを表している。このように、本発明の第１実施形態による半導体チップによれば、テスト装置２が非プロービングパッドＰ１に対する内部回路の動作をチェックすることができ、非検査用入出力回路４１の不具合を検査することができる。
以上の説明により、本発明の第１実施形態による半導体チップによれば、テスト装置２がプロービングパッドＰ０に対する内部回路の動作をチェックしたときに、書込データと読出データとが一致している場合、検査用入出力回路４０が正常であることを表している。このため、テスト装置２がプロービングパッドＰ０に対する内部回路の動作をチェックすることができ、プロービングパッドＰ０に接続された検査用入出力回路４０の不具合を検査することができる。
また、本発明の第１実施形態による半導体チップによれば、テスト装置２が非プロービングパッドＰ１に対する内部回路の動作をチェックしたときに、書込データと読出データとが一致している場合、非検査用入出力回路４１が正常であることを表している。このため、テスト装置２が非プロービングパッドＰ１に対する内部回路の動作をチェックすることができ、非プロービングパッドＰ１に接続された非検査用入出力回路４１の不具合を検査することができる。
したがって、本発明の第１実施形態による半導体チップによれば、テスト装置２が複数のパッドの各々に対する内部回路の動作をチェックすることができ、各パッドに接続された入出力回路の不具合を検査することができる。
また、本発明の第１実施形態による半導体チップによれば、テスト装置２が非プロービングパッドＰ１に対する内部回路の動作をチェックしたときに、書込データと読出データとが一致している場合、非検査用入出力回路４１が正常であることを表している。このため、テスト装置２が非プロービングパッドＰ１に対する内部回路の動作をチェックすることができ、非プロービングパッドＰ１に接続された非検査用入出力回路４１の不具合を検査することができる。
したがって、本発明の第１実施形態による半導体チップによれば、テスト装置２が複数のパッドの各々に対する内部回路の動作をチェックすることができ、各パッドに接続された入出力回路の不具合を検査することができる。
（第２実施形態）
第１実施形態では、検査用データＤＱと非検査用データＤＱとの２系統で説明したが、第２実施形態では、非検査用データＤＱがＭ個（Ｍは１以上の整数）存在し、１つのプロービングパッドＰ０で検査用データＤＱとＭ個の非検査用データＤＱとの（Ｍ＋１）系統をコントロールすることも可能である。第２実施形態では、Ｍが２である場合、即ち、３系統の場合について説明し、第１実施形態と重複する説明を省略する。
第１実施形態では、検査用データＤＱと非検査用データＤＱとの２系統で説明したが、第２実施形態では、非検査用データＤＱがＭ個（Ｍは１以上の整数）存在し、１つのプロービングパッドＰ０で検査用データＤＱとＭ個の非検査用データＤＱとの（Ｍ＋１）系統をコントロールすることも可能である。第２実施形態では、Ｍが２である場合、即ち、３系統の場合について説明し、第１実施形態と重複する説明を省略する。
図５は、本発明の第２実施形態による半導体チップである半導体チップ１の構成を示している。
上記の非プロービングパッドは、第１非プロービングパッドである非プロービングパッドＰ１と、第２非プロービングパッドである非プロービングパッドＰ２とを含んでいる。
上記の非検査用内部バスは、第１非検査用内部バスと、第２非検査用内部バスとを含んでいる。第１非検査用内部バスは、内部入力バスＮ１と内部出力バスＮ１’とを含み、第２非検査用内部バスは、内部入力バスＮ２と内部出力バスＮ２’とを含んでいる。
上記の非検査用内部バスは、第１非検査用内部バスと、第２非検査用内部バスとを含んでいる。第１非検査用内部バスは、内部入力バスＮ１と内部出力バスＮ１’とを含み、第２非検査用内部バスは、内部入力バスＮ２と内部出力バスＮ２’とを含んでいる。
上記の非検査用入出力回路は、第１非検査用入出力回路である非検査用入出力回路４１と、第２非検査用入出力回路である非検査用入出力回路４２とを含んでいる。
この場合、非検査用入出力回路４２は、入力回路１２と、入力保護抵抗２２と、出力回路３２とを備えている。入力回路１２は、入力保護抵抗２２と内部入力バスＮ２とに接続されている。入力保護抵抗２２は、非プロービングパッドＰ２に接続されている。出力回路３２は、内部出力バスＮ２’と入力保護抵抗２２と非プロービングパッドＰ２とに接続されている。
この場合、非検査用入出力回路４２は、入力回路１２と、入力保護抵抗２２と、出力回路３２とを備えている。入力回路１２は、入力保護抵抗２２と内部入力バスＮ２とに接続されている。入力保護抵抗２２は、非プロービングパッドＰ２に接続されている。出力回路３２は、内部出力バスＮ２’と入力保護抵抗２２と非プロービングパッドＰ２とに接続されている。
トランスファー回路５０は、検査用入出力回路４０と非検査用入出力回路４１、４２との間に設けられている。このトランスファー回路５０は、更に、ＭＯＳトランジスタであるトランジスタＴｒ２と、キャパシタＣ２とを備えている。トランジスタＴｒ０、Ｔｒ１、Ｔｒ２の第１端子であるゲートには、それぞれ、アクティブ又はインアクティブを表すテストモード信号Ｔ０、Ｔ１、Ｔ２がテスト回路９０から供給される。トランジスタＴｒ２の第２端子は、例えばトランジスタＴｒ０の第３端子に接続され、トランジスタＴｒ２の第３端子は、入力回路１２と入力保護抵抗２２とに接続されている。キャパシタＣ２は、その正極がトランジスタＴｒ２の第３端子に接続され、その負極が接地されている。
上記の非検査用プローブ信号は、第１非検査用プローブ信号と、第２非検査用プローブ信号とを含んでいる。第１、第２非検査用プローブ信号については後述する。
上記のトランジスタＴｒ０、Ｔｒ１、Ｔｒ２がＮチャネル型ＭＯＳトランジスタである場合、テスト回路９０は、テスト装置２がプロービングパッドＰ０に対する内部回路の動作チェックを行なうとき、ローレベルを表すテストモード信号Ｔ０、Ｔ１、Ｔ２をそれぞれトランジスタＴｒ０、Ｔｒ１、Ｔｒ２のゲートに供給する。この場合、トランジスタＴｒ０、Ｔｒ１、Ｔｒ２がオフし、トランスファー回路５０は、検査用入出力回路４０と非検査用入出力回路４１、４２とを接続しない。
テスト回路９０は、テスト装置２が非プロービングパッドＰ１に対する内部回路の動作チェックを行なうとき、第１テストモード信号として、ハイレベルを表すテストモード信号Ｔ０、Ｔ１をそれぞれトランジスタＴｒ０、Ｔｒ１のゲートに供給する。この場合、トランジスタＴｒ０、Ｔｒ１がオンし、トランスファー回路５０は、検査用入出力回路４０と非検査用入出力回路４１とを接続する。
テスト回路９０は、テスト装置２が非プロービングパッドＰ２に対する内部回路の動作チェックを行なうとき、第２テストモード信号として、ハイレベルを表すテストモード信号Ｔ０、Ｔ２をそれぞれトランジスタＴｒ０、Ｔｒ２のゲートに供給する。この場合、トランジスタＴｒ０、Ｔｒ２がオンし、トランスファー回路５０は、検査用入出力回路４０と非検査用入出力回路４２とを接続する。
テスト回路９０は、テスト装置２が非プロービングパッドＰ１に対する内部回路の動作チェックを行なうとき、第１テストモード信号として、ハイレベルを表すテストモード信号Ｔ０、Ｔ１をそれぞれトランジスタＴｒ０、Ｔｒ１のゲートに供給する。この場合、トランジスタＴｒ０、Ｔｒ１がオンし、トランスファー回路５０は、検査用入出力回路４０と非検査用入出力回路４１とを接続する。
テスト回路９０は、テスト装置２が非プロービングパッドＰ２に対する内部回路の動作チェックを行なうとき、第２テストモード信号として、ハイレベルを表すテストモード信号Ｔ０、Ｔ２をそれぞれトランジスタＴｒ０、Ｔｒ２のゲートに供給する。この場合、トランジスタＴｒ０、Ｔｒ２がオンし、トランスファー回路５０は、検査用入出力回路４０と非検査用入出力回路４２とを接続する。
また、テスト装置２は、上記の制御信号を検査用入出力回路４０、４１、４２に出力する。テスト装置２は、例えば、制御信号ＤＱＭ０を検査用入出力回路４０に出力しているとき、制御信号ＤＱＭ１を非検査用入出力回路４１、４２に出力する。
テスト装置２は、内部回路の動作をチェックするために、クロック信号のようなプローブ信号を出力する。このとき、テスト装置２は、（Ａ）プロービングパッドＰ０に対する内部回路の動作をチェックし、（Ｂ）非プロービングパッドＰ１に対する内部回路の動作をチェックし、（Ｃ）非プロービングパッドＰ２に対する内部回路の動作をチェックする。これについて、図５、図６を用いて説明する。図６は、テスト装置２からプロービングパッドＰ０にデータが供給されるときのタイミングチャートである。
ここで、（Ａ）の場合における動作チェックについては、第１実施形態と同じであるため、説明を省略する。
ここで、（Ａ）の場合における動作チェックについては、第１実施形態と同じであるため、説明を省略する。
（Ｂ）の場合における動作チェックについて説明する。
テスト装置２は、非プロービングパッドＰ１に対する内部回路の動作をチェックするときに、タイミングｃ−ｅ間に制御信号ＤＱＭ１に応じた第１非検査用プローブ信号をプロービングパッドＰ０に供給する。タイミングｃ−ｅ間において、第１非検査用プローブ信号は、最初の期間であるタイミングｃ−ｄ間でハイレベルを表し、次の期間であるタイミングｄ−ｅ間でローレベルを表している。ハイレベルを表す第１非検査用プローブ信号は、ライト命令と、非プロービングパッドＰ１に対する第１検査用データＤＱ（第１非検査用データＤＱと称する）として書込データとを含み、ローレベルを表す第１非検査用プローブ信号は、リード命令を含んでいる。
また、テスト回路９０は、外部又はテスト装置２からの指示により、タイミングｃ−ｅ間に、第１テストモード信号として、ハイレベルを表すテストモード信号Ｔ０、Ｔ１をそれぞれトランジスタＴｒ０、Ｔｒ１のゲートに供給する。第１テストモード信号Ｔ０、Ｔ１がハイレベルを表しているため、トランジスタＴｒ０、Ｔｒ１はオンする。
また、テスト回路９０は、外部又はテスト装置２からの指示により、タイミングｃ−ｅ間に、第１テストモード信号として、ハイレベルを表すテストモード信号Ｔ０、Ｔ１をそれぞれトランジスタＴｒ０、Ｔｒ１のゲートに供給する。第１テストモード信号Ｔ０、Ｔ１がハイレベルを表しているため、トランジスタＴｒ０、Ｔｒ１はオンする。
まず、タイミングｃ−ｄ間において、テスト装置２は、アドレスを含むライト命令をプロービングパッドＰ０に供給する。非検査用入出力回路４１の入力回路１１は、制御信号ＤＱＭ１に応じて、プロービングパッドＰ０に供給されたライト命令を、検査用入出力回路４０の入力保護抵抗２０と、トランスファー回路５０とを介して入力し、そのライト命令を内部回路８０のメモリ回路に内部入力バスＮ１、内部データバス６０を介して出力する。
次に、タイミングｃ−ｄ間において、テスト装置２は、第１非検査用データＤＱである書込データをプロービングパッドＰ０に供給する。非検査用入出力回路４１の入力回路１１は、制御信号ＤＱＭ１に応じて、プロービングパッドＰ０に供給された書込データを、検査用入出力回路４０の入力保護抵抗２０と、トランスファー回路５０とを介して入力し、その書込データを内部回路８０のメモリ回路に内部入力バスＮ１、内部データバス６０を介して出力する。その書込データは、内部回路８０のメモリ回路の複数のメモリセルのうち、ライト命令に含まれるアドレスに対応するメモリセルに書き込まれる。
次に、タイミングｄ−ｅ間において、テスト装置２は、上記アドレスを含むリード命令をプロービングパッドＰ０に供給する。非検査用入出力回路４１の入力回路１１は、制御信号ＤＱＭ１に応じて、プロービングパッドＰ０に供給されたリード命令を、検査用入出力回路４０の入力保護抵抗２０と、トランスファー回路５０とを介して入力し、そのリード命令を内部回路８０のメモリ回路に内部入力バスＮ１、内部データバス６０を介して出力する。このとき、第１非検査用データＤＱに対する第１非検査用応答データとして、書込データに対する読出データが、内部回路８０のメモリ回路の複数のメモリセルのうち、リード命令に含まれるアドレスに対応するメモリセルから読み出される。その読出データは、内部回路８０のメモリ回路から内部データバス６０、内部出力バスＮ１’を介して非検査用入出力回路４１に供給される。非検査用入出力回路４１の出力回路３１は、制御信号ＤＱＭ１に応じて、その読出データを、入力保護抵抗２１と、トランスファー回路５０と、検査用入出力回路４０の入力保護抵抗２０と、プロービングパッドＰ０とを介してテスト装置２に出力する。
これにより、テスト装置２は、タイミングｃ−ｅ間において、第１非検査用プローブ信号における検査結果として、第１非検査用データＤＱである書込データと、第１非検査用応答データである読出データとを比較する。一致している場合、良品を表す検査結果を生成し、一致していない場合、不良品を表す検査結果を生成する。また、非検査用入出力回路４１は、テスト装置２からプロービングパッドＰ０に供給された書込データを内部回路８０のメモリ回路に内部入力バスＮ１、内部データバス６０を介して出力し、内部回路８０のメモリ回路から内部データバス６０、内部出力バスＮ１’を介して供給された読出データを、トランスファー回路５０、検査用入出力回路４０、プロービングパッドＰ０を介してテスト装置２に出力している。このため、書込データと読出データとが一致している場合、非検査用入出力回路４１は、正常であることを表している。このように、本発明の第２実施形態による半導体チップによれば、テスト装置２が非プロービングパッドＰ１に対する内部回路の動作をチェックすることができ、非検査用入出力回路４１の不具合を検査することができる。
（Ｃ）の場合における動作チェックについて説明する。
テスト装置２は、非プロービングパッドＰ２に対する内部回路の動作をチェックするときに、タイミングｅ−ｇ間に制御信号ＤＱＭ１に応じた第２非検査用プローブ信号をプロービングパッドＰ０に供給する。タイミングｅ−ｇ間において、第２非検査用プローブ信号は、最初の期間であるタイミングｅ−ｆ間でハイレベルを表し、次の期間であるタイミングｆ−ｇ間でローレベルを表している。ハイレベルを表す第２非検査用プローブ信号は、ライト命令と、非プロービングパッドＰ２に対する第２検査用データＤＱ（第２非検査用データＤＱと称する）として書込データとを含み、ローレベルを表す第２非検査用プローブ信号は、リード命令を含んでいる。
また、テスト回路９０は、外部又はテスト装置２からの指示により、タイミングｅ−ｇ間に、第２テストモード信号として、ハイレベルを表すテストモード信号Ｔ０、Ｔ２をそれぞれトランジスタＴｒ０、Ｔｒ２のゲートに供給する。第２テストモード信号Ｔ０、Ｔ２がハイレベルを表しているため、トランジスタＴｒ０、Ｔｒ２はオンする。
また、テスト回路９０は、外部又はテスト装置２からの指示により、タイミングｅ−ｇ間に、第２テストモード信号として、ハイレベルを表すテストモード信号Ｔ０、Ｔ２をそれぞれトランジスタＴｒ０、Ｔｒ２のゲートに供給する。第２テストモード信号Ｔ０、Ｔ２がハイレベルを表しているため、トランジスタＴｒ０、Ｔｒ２はオンする。
まず、タイミングｅ−ｆ間において、テスト装置２は、アドレスを含むライト命令をプロービングパッドＰ０に供給する。非検査用入出力回路４２の入力回路１２は、制御信号ＤＱＭ１に応じて、プロービングパッドＰ０に供給されたライト命令を、検査用入出力回路４０の入力保護抵抗２０と、トランスファー回路５０とを介して入力し、そのライト命令を内部回路８０のメモリ回路に内部入力バスＮ２、内部データバス６０を介して出力する。
次に、タイミングｅ−ｆ間において、テスト装置２は、第２非検査用データＤＱである書込データをプロービングパッドＰ０に供給する。非検査用入出力回路４２の入力回路１２は、制御信号ＤＱＭ１に応じて、プロービングパッドＰ０に供給された書込データを、検査用入出力回路４０の入力保護抵抗２０と、トランスファー回路５０とを介して入力し、その書込データを内部回路８０のメモリ回路に内部入力バスＮ２、内部データバス６０を介して出力する。その書込データは、内部回路８０のメモリ回路の複数のメモリセルのうち、ライト命令に含まれるアドレスに対応するメモリセルに書き込まれる。
次に、タイミングｆ−ｇ間において、テスト装置２は、上記アドレスを含むリード命令をプロービングパッドＰ０に供給する。非検査用入出力回路４２の入力回路１２は、制御信号ＤＱＭ１に応じて、プロービングパッドＰ０に供給されたリード命令を、検査用入出力回路４０の入力保護抵抗２０と、トランスファー回路５０とを介して入力し、そのリード命令を内部回路８０のメモリ回路に内部入力バスＮ２、内部データバス６０を介して出力する。このとき、第２非検査用データＤＱに対する第２非検査用応答データとして、書込データに対する読出データが、内部回路８０のメモリ回路の複数のメモリセルのうち、リード命令に含まれるアドレスに対応するメモリセルから読み出される。その読出データは、内部回路８０のメモリ回路から内部データバス６０、内部出力バスＮ２’を介して非検査用入出力回路４２に供給される。非検査用入出力回路４２の出力回路３２は、制御信号ＤＱＭ１に応じて、その読出データを、入力保護抵抗２２と、トランスファー回路５０と、検査用入出力回路４０の入力保護抵抗２０と、プロービングパッドＰ０とを介してテスト装置２に出力する。
これにより、テスト装置２は、タイミングｅ−ｇ間において、第２非検査用プローブ信号における検査結果として、第２非検査用データＤＱである書込データと、第２非検査用応答データである読出データとを比較する。一致している場合、良品を表す検査結果を生成し、一致していない場合、不良品を表す検査結果を生成する。また、非検査用入出力回路４２は、テスト装置２からプロービングパッドＰ０に供給された書込データを内部回路８０のメモリ回路に内部入力バスＮ２、内部データバス６０を介して出力し、内部回路８０のメモリ回路から内部データバス６０、内部出力バスＮ２’を介して供給された読出データを、トランスファー回路５０、検査用入出力回路４０、プロービングパッドＰ０を介してテスト装置２に出力している。このため、書込データと読出データとが一致している場合、非検査用入出力回路４２は、正常であることを表している。このように、本発明の第２実施形態による半導体チップによれば、テスト装置２が非プロービングパッドＰ２に対する内部回路の動作をチェックすることができ、非検査用入出力回路４２の不具合を検査することができる。
以上の説明により、本発明の第２実施形態による半導体チップによれば、第１実施形態の効果に加えて、１つのプロービングパッドＰ０で検査用データＤＱとＭ個の非検査用データＤＱとの（Ｍ＋１）系統をコントロールすることも可能である。このため、本発明の第２実施形態による半導体チップによれば、第１実施形態に比べて、テスト装置２がパッドをプロービングする回数を削減することができる。
（第３実施形態）
第１実施形態では、例えば（Ｂ）の場合における動作チェックのタイミングｃ−ｅ間において、検査用入出力回路４０は、１つのプロービングパッドＰ０を介して、検査用データＤＱと非検査用データＤＱとを当時に取り込んでいるが、シリアルに取り込むことができる。第３実施形態では、Ｍが１である場合、即ち、２系統の場合について説明し、第１実施形態、第２実施形態と重複する説明を省略する。
第１実施形態では、例えば（Ｂ）の場合における動作チェックのタイミングｃ−ｅ間において、検査用入出力回路４０は、１つのプロービングパッドＰ０を介して、検査用データＤＱと非検査用データＤＱとを当時に取り込んでいるが、シリアルに取り込むことができる。第３実施形態では、Ｍが１である場合、即ち、２系統の場合について説明し、第１実施形態、第２実施形態と重複する説明を省略する。
図７は、本発明の第３実施形態による半導体チップである半導体チップ１の構成を示している。半導体チップ１は、更に、検査用ラッチ回路７０と、非検査用ラッチ回路７１と、インバータＩＮＶとを具備している。
検査用ラッチ回路７０は、検査用入出力回路４０と検査用内部バスとの間に設けられ、検査用入出力回路４０の入力回路１０と内部入力バスＮ０とに接続されている。
非検査用ラッチ回路７１は、非検査用入出力回路４１と非検査用内部バスとの間に設けられ、非検査用入出力回路４１の入力回路１１と内部入力バスＮ１とに接続されている。
検査用ラッチ回路７０は、検査用入出力回路４０と検査用内部バスとの間に設けられ、検査用入出力回路４０の入力回路１０と内部入力バスＮ０とに接続されている。
非検査用ラッチ回路７１は、非検査用入出力回路４１と非検査用内部バスとの間に設けられ、非検査用入出力回路４１の入力回路１１と内部入力バスＮ１とに接続されている。
テスト装置２は、クロック信号を周期的に検査用ラッチ回路７０、非検査用ラッチ回路７１に出力する。
トランジスタＴｒ０、Ｔｒ１がＮチャネル型ＭＯＳトランジスタである場合、テスト回路９０は、テスト装置２がプロービングパッドＰ０に対する内部回路の動作チェックを行なうとき、ローレベルを表すテストモード信号Ｔ０を、トランジスタＴｒ０、Ｔｒ１のゲートと、非検査用ラッチ回路７１とに供給する。同時に、ローレベルを表すテストモード信号Ｔ０を、インバータＩＮＶを介して検査用ラッチ回路７０に供給する。
テスト回路９０は、テスト装置２が非プロービングパッドＰ１に対する内部回路の動作チェックを行なうとき、ハイレベルを表すテストモード信号Ｔ０を、トランジスタＴｒ０、Ｔｒ１のゲートと、非検査用ラッチ回路７１とに供給する。同時に、ハイレベルを表すテストモード信号Ｔ０を、インバータＩＮＶを介して検査用ラッチ回路７０に供給する。
テスト回路９０は、テスト装置２が非プロービングパッドＰ１に対する内部回路の動作チェックを行なうとき、ハイレベルを表すテストモード信号Ｔ０を、トランジスタＴｒ０、Ｔｒ１のゲートと、非検査用ラッチ回路７１とに供給する。同時に、ハイレベルを表すテストモード信号Ｔ０を、インバータＩＮＶを介して検査用ラッチ回路７０に供給する。
ここで、（Ｂ）の場合における動作チェックについて図７、図８を用いて説明する。図８は、検査用入出力回路４０からプロービングパッドＰ０にデータが供給されるときのタイミングチャートである。
テスト装置２は、プロービングパッドＰ０に対する内部回路の動作をチェックするときに、タイミングｃ−ｄ間に制御信号ＤＱＭ０に応じた検査用プローブ信号をプロービングパッドＰ０に供給する。検査用プローブ信号は、上述のように、ライト命令と、検査用データＤＱとして書込データと、リード命令とを含んでいる。
また、テスト回路９０は、外部又はテスト装置２からの指示により、タイミングｃ−ｄ間に、ローレベルを表すテストモード信号Ｔ０をトランジスタＴｒ０、Ｔｒ１のゲートに供給する。テストモード信号Ｔ０がローレベルを表しているため、トランジスタＴｒ０、Ｔｒ１はオンしない。
また、テスト回路９０は、外部又はテスト装置２からの指示により、タイミングｃ−ｄ間に、ローレベルを表すテストモード信号Ｔ０をトランジスタＴｒ０、Ｔｒ１のゲートに供給する。テストモード信号Ｔ０がローレベルを表しているため、トランジスタＴｒ０、Ｔｒ１はオンしない。
タイミングｃ−ｄ間において、テスト装置２は、検査用データＤＱである書込データをプロービングパッドＰ０に供給する。検査用入出力回路４０の入力回路１０は、制御信号ＤＱＭ０に応じて、プロービングパッドＰ０に供給された書込データを、入力保護抵抗２０を介して入力し、その書込データを検査用ラッチ回路７０に出力する。検査用ラッチ回路７０は、入力回路１０からの書込データをラッチし、クロック信号ＣＬＫに応じて、その書込データを、内部入力バスＮ０、内部データバス６０を介して内部回路８０のメモリ回路に出力する。検査用データＤＱに対する検査用応答データとして、書込データに対する読出データが、内部回路８０のメモリ回路から読み出されたとき、内部データバス６０、内部出力バスＮ０’を介して検査用入出力回路４０に供給される。検査用入出力回路４０の出力回路３０は、制御信号ＤＱＭ０に応じて、その読出データを、プロービングパッドＰ０を介してテスト装置２に出力する。
テスト装置２は、非プロービングパッドＰ１に対する内部回路の動作をチェックするときに、タイミングｄ−ｅ間に制御信号ＤＱＭ１に応じた非検査用プローブ信号をプロービングパッドＰ０に供給する。非検査用プローブ信号は、上述のように、ライト命令と、非プロービングパッドＰ１に対する検査用データＤＱ（非検査用データＤＱと称する）である書込データと、リード命令とを含んでいる。
また、テスト回路９０は、外部又はテスト装置２からの指示により、タイミングｄ−ｅ間に、ハイレベルを表すテストモード信号Ｔ０をトランジスタＴｒ０、Ｔｒ１のゲートに供給する。テストモード信号Ｔ０がハイレベルを表しているため、トランジスタＴｒ０、Ｔｒ１はオンする。
また、テスト回路９０は、外部又はテスト装置２からの指示により、タイミングｄ−ｅ間に、ハイレベルを表すテストモード信号Ｔ０をトランジスタＴｒ０、Ｔｒ１のゲートに供給する。テストモード信号Ｔ０がハイレベルを表しているため、トランジスタＴｒ０、Ｔｒ１はオンする。
タイミングｄ−ｅ間において、テスト装置２は、非検査用データＤＱである書込データをプロービングパッドＰ０に供給する。非検査用入出力回路４１の入力回路１１は、制御信号ＤＱＭ１に応じて、プロービングパッドＰ０に供給された書込データを、検査用入出力回路４０の入力保護抵抗２０と、トランスファー回路５０とを介して入力し、その書込データを非検査用ラッチ回路７１に出力する。非検査用ラッチ回路７１は、入力回路１１からの書込データをラッチし、クロック信号ＣＬＫに応じて、その書込データを、内部入力バスＮ１、内部データバス６０を介して内部回路８０のメモリ回路に出力する。非検査用データＤＱに対する非検査用応答データとして、書込データに対する読出データが、内部回路８０のメモリ回路から読み出されたとき、内部データバス６０、内部出力バスＮ１’を介して非検査用入出力回路４１に供給される。非検査用入出力回路４１の出力回路３１は、制御信号ＤＱＭ１に応じて、その読出データを、入力保護抵抗２１と、トランスファー回路５０と、検査用入出力回路４０の入力保護抵抗２０と、プロービングパッドＰ０とを介してテスト装置２に出力する。
これにより、テスト装置２は、タイミングｃ−ｄ間において、検査用プローブ信号における検査結果として、検査用データＤＱである書込データと、検査用応答データである読出データとを比較する。一致している場合、良品を表す検査結果を生成し、一致していない場合、不良品を表す検査結果を生成する。テスト装置２は、タイミングｄ−ｅ間において、非検査用プローブ信号における検査結果として、非検査用データＤＱである書込データと、非検査用応答データである読出データとを比較する。一致している場合、良品を表す検査結果を生成し、一致していない場合、不良品を表す検査結果を生成する。このように、本発明の第３実施形態による半導体チップによれば、１つのプロービングパッドＰ０で検査用データＤＱと非検査用データＤＱとをシリアルに取り込むことができる。
以上の説明により、本発明の第３実施形態による半導体チップによれば、第１実施形態、第２実施形態の効果に加えて、１つのプロービングパッドＰ０で検査用データＤＱと非検査用データＤＱとをシリアルに取り込むことができる。このため、本発明の第３実施形態による半導体チップによれば、第１実施形態、第２実施形態に比べて、テスト装置２が半導体チップをテストするテスト時間を削減することができる。
１ 半導体チップ
２ テスト装置
１０、１１、１２ 入力回路
２０、２１、２２ 入力保護抵抗
３０、３１、３２ 出力回路
４０ 検査用Ｉ／Ｏ回路（入出力回路）
４１、４２ 非検査用Ｉ／Ｏ回路（入出力回路）
５０ トランスファー回路
６０ 内部データバス
７０ 検査用ラッチ回路
７１ 非検査用ラッチ回路
８０ 内部回路
９０ テスト回路
Ｃ、Ｃ０、Ｃ１、Ｃ２ キャパシタ
ＩＮＶ インバータ
Ｎ０ 内部入力バス
Ｎ０’ 内部出力バス
Ｎ１、Ｎ２ 内部入力バス
Ｎ１’、Ｎ２’ 内部出力バス
Ｐ０ プロービングパッド
Ｐ１、Ｐ２ 非プロービングパッド
Ｔ０、Ｔ１、Ｔ２ テストモード信号
Ｔｒ０、Ｔｒ１、Ｔｒ２ トランジスタ
２ テスト装置
１０、１１、１２ 入力回路
２０、２１、２２ 入力保護抵抗
３０、３１、３２ 出力回路
４０ 検査用Ｉ／Ｏ回路（入出力回路）
４１、４２ 非検査用Ｉ／Ｏ回路（入出力回路）
５０ トランスファー回路
６０ 内部データバス
７０ 検査用ラッチ回路
７１ 非検査用ラッチ回路
８０ 内部回路
９０ テスト回路
Ｃ、Ｃ０、Ｃ１、Ｃ２ キャパシタ
ＩＮＶ インバータ
Ｎ０ 内部入力バス
Ｎ０’ 内部出力バス
Ｎ１、Ｎ２ 内部入力バス
Ｎ１’、Ｎ２’ 内部出力バス
Ｐ０ プロービングパッド
Ｐ１、Ｐ２ 非プロービングパッド
Ｔ０、Ｔ１、Ｔ２ テストモード信号
Ｔｒ０、Ｔｒ１、Ｔｒ２ トランジスタ
Claims (4)
- 検査用内部バスと非検査用内部バスとを含む内部データバスと、
前記内部データバスに接続された内部回路と、
プローブされるプロービングパッドと、
前記プロービングパッドと前記検査用内部バスとに接続された検査用入出力回路と、
プローブされない非プロービングパッドと、
前記非プロービングパッドと前記非検査用内部バスとに接続された非検査用入出力回路と、
前記検査用入出力回路と前記非検査用入出力回路との間に設けられたトランスファー回路とを具備し、
検査用データが前記プロービングパッドに供給された場合、
前記検査用入出力回路は、
前記プロービングパッドに供給された前記検査用データを前記内部回路に前記検査用内部バスを介して出力し、
前記検査用データに対する検査用応答データが前記検査用内部バスを介して前記内部回路から出力されたとき、前記検査用応答データを前記プロービングパッドに供給し、
非検査用データが前記プロービングパッドに供給され、テストモード信号が前記トランスファー回路に供給された場合、
前記トランスファー回路は、前記テストモード信号に応じて、前記検査用入出力回路と前記非検査用入出力回路とを接続し、
前記非検査用入出力回路は、
前記プロービングパッドに供給された前記非検査用データを前記内部回路に前記非検査用内部バスを介して出力し、
前記非検査用データに対する非検査用応答データが前記非検査用内部バスを介して前記内部回路から出力されたとき、前記非検査用応答データを前記プロービングパッドに供給し、
前記検査用入出力回路と前記検査用内部バスとの間に設けられた検査用ラッチ回路と、
前記非検査用入出力回路と前記非検査用内部バスとの間に設けられた非検査用ラッチ回路とを更に具備し、
前記検査用データが前記プロービングパッドに供給され、前記テストモード信号が前記検査用ラッチ回路に供給された場合、
前記検査用入出力回路は、前記プロービングパッドに供給された前記検査用データを入力して前記検査用ラッチ回路に出力し、
前記検査用ラッチ回路は、前記検査用入出力回路からの前記検査用データをラッチし、クロック信号に応じて、前記検査用データを前記内部回路に前記検査用内部バスを介して出力し、
前記検査用入出力回路は、前記検査用データに対する検査用応答データが前記検査用内部バスを介して前記内部回路から出力されたとき、前記検査用応答データを前記プロービングパッドに供給し、
前記非検査用データが前記プロービングパッドに供給され、前記テストモード信号が前記トランスファー回路と前記非検査用ラッチ回路とに供給された場合、
前記トランスファー回路は、前記テストモード信号に応じて、前記検査用入出力回路と前記非検査用入出力回路とを接続し、
前記非検査用入出力回路は、前記プロービングパッドに供給された前記非検査用データを入力して前記非検査用ラッチ回路に出力し、
前記非検査用ラッチ回路は、前記非検査用入出力回路からの前記非検査用データをラッチし、前記クロック信号に応じて、前記非検査用データを前記内部回路に前記非検査用内部バスを介して出力し、
前記非検査用入出力回路は、前記非検査用データに対する非検査用応答データが前記非検査用内部バスを介して前記内部回路から出力されたとき、前記非検査用応答データを前記プロービングパッドに供給する、
半導体チップ。 - 前記非検査用内部バスは、第１番目から第Ｍ番目（Ｍは１以上の整数）までの非検査用内部バスを含み、
前記非プロービングパッドは、第１番目から第Ｍ番目までの非検査用入出力回路を含み、
前記非検査用入出力回路は、第１番目から第Ｍ番目までの非検査用入出力回路を含み、
前記非検査用データは、第１番目から第Ｍ番目までの非検査用データを含み、
前記テストモード信号は、第１番目から第Ｍ番目までのテストモード信号を含み、
第１〜第Ｍ非検査用データがこの順で前記プロービングパッドに供給され、第１〜第Ｍテストモード信号がこの順で前記トランスファー回路に供給された場合、
前記トランスファー回路は、前記第１〜第Ｍテストモード信号に応じて、それぞれ、前記検査用入出力回路と前記第１〜第Ｍ非検査用入出力回路とを接続し、
前記第１〜第Ｍ非検査用入出力回路は、それぞれ、
前記プロービングパッドに供給された前記第１〜第Ｍ非検査用データを前記内部回路に前記第１〜第Ｍ非検査用内部バスを介して出力し、
前記第１〜第Ｍ非検査用データに対する第１〜第Ｍ非検査用応答データが前記第１〜第Ｍ非検査用内部バスを介して前記内部回路から出力されたとき、前記第１〜第Ｍ非検査用応答データを前記プロービングパッドに供給する、
請求項１に記載の半導体チップ。 - テスト装置と、
前記テスト装置によりテストされる半導体チップと
を具備し、
前記半導体チップは、
検査用内部バスと非検査用内部バスとを含む内部データバスと、
前記内部データバスに接続された内部回路と、
前記テスト装置によりプローブされるプロービングパッドと、
前記プロービングパッドと前記検査用内部バスとに接続された検査用入出力回路と、
前記テスト装置によりプローブされない非プロービングパッドと、
前記非プロービングパッドと前記非検査用内部バスとに接続された非検査用入出力回路と、
前記検査用入出力回路と前記非検査用入出力回路との間に設けられたトランスファー回路と、
テスト回路と、を具備し、
前記テスト装置が検査用データを前記プロービングパッドに供給した場合、
前記検査用入出力回路は、
前記プロービングパッドに供給された前記検査用データを前記内部回路に前記検査用内部バスを介して出力し、
前記検査用データに対する検査用応答データが前記検査用内部バスを介して前記内部回路から出力されたとき、前記検査用応答データを前記テスト装置に前記プロービングパッドを介して出力し、
前記テスト装置が非検査用データを前記プロービングパッドに供給し、前記テスト回路がテストモード信号を前記トランスファー回路に供給した場合、
前記トランスファー回路は、前記テストモード信号に応じて、前記検査用入出力回路と前記非検査用入出力回路とを接続し、
前記非検査用入出力回路は、
前記プロービングパッドに供給された前記非検査用データを前記内部回路に前記非検査用内部バスを介して出力し、
前記非検査用データに対する非検査用応答データが前記非検査用内部バスを介して前記内部回路から出力されたとき、前記非検査用応答データを前記テスト装置に前記プロービングパッドを介して出力し、
更に、
前記検査用入出力回路と前記検査用内部バスとの間に設けられた検査用ラッチ回路と、
前記非検査用入出力回路と前記非検査用内部バスとの間に設けられた非検査用ラッチ回路と
を具備し、
前記テスト装置が前記検査用データを前記プロービングパッドに供給し、前記テスト回路が前記テストモード信号を前記検査用ラッチ回路に供給した場合、
前記検査用入出力回路は、前記プロービングパッドに供給された前記検査用データを入力して前記検査用ラッチ回路に出力し、
前記検査用ラッチ回路は、前記検査用入出力回路からの前記検査用データをラッチし、クロック信号に応じて、前記検査用データを前記内部回路に前記検査用内部バスを介して出力し、
前記検査用入出力回路は、前記検査用データに対する検査用応答データが前記検査用内部バスを介して前記内部回路から出力されたとき、前記検査用応答データを前記テスト装置に前記プロービングパッドを介して出力し、
前記テスト装置が前記非検査用データを前記プロービングパッドに供給し、前記テスト回路が前記テストモード信号を前記トランスファー回路と前記非検査用ラッチ回路とに供給した場合、
前記トランスファー回路は、前記テストモード信号に応じて、前記検査用入出力回路と前記非検査用入出力回路とを接続し、
前記非検査用入出力回路は、前記プロービングパッドに供給された前記非検査用データを入力して前記非検査用ラッチ回路に出力し、
前記非検査用ラッチ回路は、前記非検査用入出力回路からの前記非検査用データをラッチし、前記クロック信号に応じて、前記非検査用データを前記内部回路に前記非検査用内部バスを介して出力し、
前記非検査用入出力回路は、前記非検査用データに対する非検査用応答データが前記非検査用内部バスを介して前記内部回路から出力されたとき、前記非検査用応答データを前記テスト装置に前記プロービングパッドを介して出力する、
テストシステム。 - 前記非検査用内部バスは、第１番目から第Ｍ番目（Ｍは１以上の整数）までの非検査用内部バスを含み、
前記非プロービングパッドは、第１番目から第Ｍ番目までの非検査用入出力回路を含み、
前記非検査用入出力回路は、第１番目から第Ｍ番目までの非検査用入出力回路を含み、
前記非検査用データは、第１番目から第Ｍ番目までの非検査用データを含み、
前記テストモード信号は、第１番目から第Ｍ番目までのテストモード信号を含み、
前記テスト装置が第１〜第Ｍ非検査用データをこの順で前記プロービングパッドに供給し、
前記テスト回路が第１〜第Ｍテストモード信号をこの順で前記トランスファー回路に供給した場合、
前記トランスファー回路は、前記第１〜第Ｍテストモード信号に応じて、それぞれ、前記検査用入出力回路と前記第１〜第Ｍ非検査用入出力回路とを接続し、
前記第１〜第Ｍ非検査用入出力回路は、それぞれ、
前記プロービングパッドに供給された前記第１〜第Ｍ非検査用データを前記内部回路に前記第１〜第Ｍ非検査用内部バスを介して出力し、
前記第１〜第Ｍ非検査用データに対する第１〜第Ｍ非検査用応答データが前記第１〜第Ｍ非検査用内部バスを介して前記内部回路から出力されたとき、前記第１〜第Ｍ非検査用応答データを前記テスト装置に前記プロービングパッドを介して出力する、
請求項３に記載のテストシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005032948A JP4322827B2 (ja) | 2005-02-09 | 2005-02-09 | 半導体チップ |
| US11/349,979 US7202692B2 (en) | 2005-02-09 | 2006-02-09 | Semiconductor chip and method of testing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005032948A JP4322827B2 (ja) | 2005-02-09 | 2005-02-09 | 半導体チップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006222200A JP2006222200A (ja) | 2006-08-24 |
| JP4322827B2 true JP4322827B2 (ja) | 2009-09-02 |
Family
ID=36779319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005032948A Expired - Fee Related JP4322827B2 (ja) | 2005-02-09 | 2005-02-09 | 半導体チップ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7202692B2 (ja) |
| JP (1) | JP4322827B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2257037A3 (en) * | 2003-07-29 | 2011-06-15 | Ricoh Company, Ltd. | Image forming apparatus as client of a distributed file system, image processing method, image processing program and recording medium |
| JP4592080B2 (ja) * | 2005-02-21 | 2010-12-01 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP2006245063A (ja) * | 2005-02-28 | 2006-09-14 | Nec Electronics Corp | 半導体チップおよび半導体チップを搭載する半導体装置 |
| KR100859833B1 (ko) * | 2006-07-20 | 2008-09-23 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR20120083610A (ko) * | 2011-01-18 | 2012-07-26 | 삼성전자주식회사 | 반도체 모듈 및 이를 포함하는 시스템 |
| KR20160034698A (ko) * | 2014-09-22 | 2016-03-30 | 에스케이하이닉스 주식회사 | 반도체장치 및 이를 포함하는 반도체시스템 |
| US11038345B2 (en) * | 2019-03-25 | 2021-06-15 | Nxp B.V. | Over-voltage tolerant analog test bus |
| US11630153B2 (en) * | 2021-04-26 | 2023-04-18 | Winbond Electronics Corp. | Chip testing apparatus and system with sharing test interface |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5731945A (en) * | 1995-02-22 | 1998-03-24 | International Business Machines Corporation | Multichip semiconductor structures with consolidated circuitry and programmable ESD protection for input/output nodes |
| US5835552A (en) * | 1995-11-13 | 1998-11-10 | Matsushita Electric Industrial Co.,Ltd. | Time counting circuit and counter circuit |
| US6011681A (en) * | 1998-08-26 | 2000-01-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Whole-chip ESD protection for CMOS ICs using bi-directional SCRs |
| JP2000124278A (ja) | 1998-10-12 | 2000-04-28 | Nec Ic Microcomput Syst Ltd | 半導体装置及び半導体装置の試験方法 |
| US6586266B1 (en) * | 1999-03-01 | 2003-07-01 | Megic Corporation | High performance sub-system design and assembly |
| JP2001210685A (ja) | 1999-11-19 | 2001-08-03 | Hitachi Ltd | テストシステムおよび半導体集積回路装置の製造方法 |
| US6329863B1 (en) * | 2000-01-04 | 2001-12-11 | Samsung Electronics Co., Ltd. | Input circuit having a fuse therein and semiconductor device having the same |
| JP3687742B2 (ja) * | 2001-07-13 | 2005-08-24 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 機能拡張基板、通信用拡張基板、通信用拡張基板用の絶縁フィルム、コンピュータシステム、機能拡張基板の取り外し方法および電子回路用基板 |
| JP2004085526A (ja) | 2001-12-05 | 2004-03-18 | Renesas Technology Corp | 半導体装置 |
| US6885212B2 (en) * | 2002-06-25 | 2005-04-26 | Fujitsu Limited | Semiconductor device and test method for the same |
| JP2005209239A (ja) * | 2004-01-20 | 2005-08-04 | Nec Electronics Corp | 半導体集積回路装置 |
-
2005
- 2005-02-09 JP JP2005032948A patent/JP4322827B2/ja not_active Expired - Fee Related
-
2006
- 2006-02-09 US US11/349,979 patent/US7202692B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2006222200A (ja) | 2006-08-24 |
| US20060176070A1 (en) | 2006-08-10 |
| US7202692B2 (en) | 2007-04-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4322827B2 (ja) | 半導体チップ | |
| KR100559022B1 (ko) | 테스트 및 리페어를 위한 방법 및 회로 | |
| US7707468B2 (en) | System and method for electronic testing of multiple memory devices | |
| KR100328809B1 (ko) | 웨이퍼 레벨 테스트 기능을 갖는 반도체 메모리 장치 | |
| JP4481588B2 (ja) | 半導体集積回路装置 | |
| US8868991B2 (en) | Memory devices, testing systems and methods | |
| KR20020038877A (ko) | 마스터-슬레이브방식을 이용한 반도체칩 검사장치 | |
| JP2001210095A (ja) | メモリモジュール | |
| JP2008299925A (ja) | 半導体メモリ | |
| US20090228747A1 (en) | Test system for conducting Parallel bit test | |
| KR20190061957A (ko) | 반도체 장치 및 이를 포함하는 시스템 | |
| US20080013389A1 (en) | Random access memory including test circuit | |
| JP3031883B2 (ja) | 併合データ出力モードおよび標準動作モードとして動作する集積回路素子を一緒に検査することができる検査基板 | |
| US9618575B2 (en) | Semiconductor device having plural data input/output terminals configured for write test and read test operations | |
| JP3931189B2 (ja) | マルチチップパッケージの検査方法 | |
| KR100929867B1 (ko) | 모니터 번인 시스템 | |
| JP2003151299A (ja) | 半導体装置およびその検査方法ならびに電子機器 | |
| US7085974B2 (en) | Semiconductor device, method of testing the same and electronic instrument | |
| TWI763570B (zh) | 記憶體裝置及其具有修復資訊維持機制的記憶體測試電路與方法 | |
| KR20070104165A (ko) | 반도체 메모리 장치 | |
| CN115705907A (zh) | 存储器装置及其具有修复信号维持机制的存储器测试电路与方法 | |
| JP2001194426A (ja) | テスタ検査用デバイス，半導体集積回路装置およびテスタを検査する方法 | |
| Wu | MBIST Repair Mechanishm and Implementation | |
| JP2008090989A (ja) | 半導体記憶装置 | |
| JP2012014771A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090129 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090205 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090403 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090514 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090603 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130612 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |