JP4322827B2 - 半導体チップ - Google Patents
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Description
検査用入出力回路140は、入力回路110と、入力保護抵抗120と、出力回路130とを備えている。入力回路110は、入力保護抵抗120とセレクタ回路150とに接続されている。入力保護抵抗120は、プロービングパッドP0に接続されている。出力回路130は、セレクタ回路150と入力保護抵抗120とプロービングパッドP0とに接続されている。
非検査用入出力回路141は、入力回路111と、入力保護抵抗121と、出力回路131とを備えている。入力回路111は、入力保護抵抗121とセレクタ回路151とに接続されている。入力保護抵抗121は、非プロービングパッドP1に接続されている。出力回路131は、セレクタ回路151と入力保護抵抗121と非プロービングパッドP1とに接続されている。
また、テスト回路190は、テスト装置102がプロービングパッドP0に対する内部回路の動作チェックを行なうとき、ローレベルを表すテストモード信号T100をセレクタ回路150、151に供給する。この場合、セレクタ回路150は、入力回路110と内部入力バスN0とを接続し、出力回路130と内部出力バスN0’とを接続する。テスト回路190は、テスト装置102が非プロービングパッドP1に対する内部回路の動作チェックを行なうとき、ハイレベルを表すテストモード信号T100をセレクタ回路150、151に供給する。この場合、セレクタ回路151は、入力回路110と内部入力バスN1とをセレクタ回路150を介して接続し、出力回路130と内部出力バスN1’とをセレクタ回路150を介して接続する。
また、テスト回路190は、ローレベルを表すテストモード信号T100をセレクタ回路150、151に供給する。テストモード信号T100がローレベルを表しているため、セレクタ回路150は、入力回路110と内部入力バスN0とを接続し、出力回路130と内部出力バスN0’とを接続する。
また、テスト回路190は、ハイレベルを表すテストモード信号T0をセレクタ回路150、151に供給する。テストモード信号T0がハイレベルを表しているため、セレクタ回路151は、入力回路110と内部入力バスN1とをセレクタ回路150を介して接続し、出力回路130と内部出力バスN1’とをセレクタ回路150を介して接続する。
前記半導体チップ(1)は、検査用内部バス(N0、N0’)と非検査用内部バス(N1、N1’)とを含む内部データバス(60)と、前記内部データバス(60)に接続された内部回路(80)と、前記テスト装置(2)によりプローブされるプロービングパッド(P0)と、前記プロービングパッド(P0)と前記検査用内部バス(N0、N0’)とに接続された検査用入出力回路(40)と、前記テスト装置(2)によりプローブされない非プロービングパッド(P1)と、前記非プロービングパッド(P1)と前記非検査用内部バス(N1、N1’)とに接続された非検査用入出力回路(41)と、前記検査用入出力回路(40)と前記非検査用入出力回路(41)との間に設けられたトランスファー回路(50)と、テスト回路(90)とを具備している。
前記テスト装置(2)が検査用データを前記プロービングパッド(P0)に供給した場合、前記検査用入出力回路(40)は、前記プロービングパッド(P0)に供給された前記検査用データを前記内部回路(80)に前記検査用内部バス(N0)を介して出力する。前記検査用データに対する検査用応答データが前記検査用内部バス(N0’)を介して前記内部回路(80)から出力されたとき、前記検査用入出力回路(40)は、前記検査用応答データを前記テスト装置(2)に前記プロービングパッド(P0)を介して出力する。
前記テスト装置(2)が非検査用データを前記プロービングパッド(P0)に供給し、前記テスト回路(90)がテストモード信号(T0)を前記トランスファー回路(50)に供給した場合、前記トランスファー回路(50)は、前記テストモード信号(T0)に応じて、前記検査用入出力回路(40)と前記非検査用入出力回路(41)とを接続する。前記非検査用入出力回路(41)は、前記プロービングパッド(P0)に供給された前記非検査用データを前記内部回路(80)に前記非検査用内部バス(N1)を介して出力する。前記非検査用データに対する非検査用応答データが前記非検査用内部バス(N1’)を介して前記内部回路(80)から出力されたとき、前記非検査用入出力回路(41)は、前記非検査用応答データを前記テスト装置(2)に前記プロービングパッド(P0)を介して出力する。
本発明の半導体チップ(1)によれば、上記の構成により、テスト装置(2)は、非検査用データと非検査用応答データとに基づいて非プロービングパッド(P1)に対する内部回路(80)の動作をチェックする。非検査用入出力回路(41)は、テスト装置(2)からプロービングパッド(P0)に供給された非検査用データを内部回路(80)に非検査用内部バス(N1)を介して出力し、内部回路(80)から非検査用内部バス(N1’)を介して供給された非検査用応答データを、トランスファー回路(50)、検査用入出力回路(40)、プロービングパッド(P0)を介してテスト装置(2)に出力している。例えば、検査用データと検査用応答データとが一致している場合、非検査用入出力回路(41)は、正常であることを表している。このように、本発明の半導体チップ(1)によれば、テスト装置(2)が非プロービングパッド(P1)に対する内部回路の動作をチェックすることができ、非検査用入出力回路(41)の不具合を検査することができる。
したがって、本発明の半導体チップ(1)によれば、テスト装置(2)が複数のパッドの各々に対する内部回路の動作をチェックすることができ、各パッドに接続された入出力回路の不具合を検査することができる。
前記テスト装置(2)が第1〜第M非検査用データをこの順で前記プロービングパッド(P0)に供給し、前記テスト回路(90)が第1〜第Mテストモード信号(T0)をこの順で前記トランスファー回路(50)に供給した場合、前記トランスファー回路(50)は、前記第1〜第Mテストモード信号(T0、T1)(T0、T2)に応じて、それぞれ、前記検査用入出力回路(40)と前記第1〜第M非検査用入出力回路(41)(42)とを接続する。前記第1〜第M非検査用入出力回路(41)(42)は、それぞれ、前記プロービングパッド(P0)に供給された前記第1〜第M非検査用データを前記内部回路(80)に前記第1〜第M非検査用内部バス(N1)(N2)を介して出力する。前記第1〜第M非検査用データに対する第1〜第M非検査用応答データが前記第1〜第M非検査用内部バス(N1’)(N2’)を介して前記内部回路(80)から出力されたとき、前記第1〜第M非検査用入出力回路(41)(42)は、それぞれ、前記第1〜第M非検査用応答データを前記テスト装置(2)に前記プロービングパッド(P0)を介して出力する。
前記テスト装置(2)が前記検査用データを前記プロービングパッド(P0)に供給し、前記テスト回路(90)が前記テストモード信号(T0)を前記検査用ラッチ回路(70)に供給した場合、前記検査用入出力回路(40)は、前記プロービングパッド(P0)に供給された前記検査用データを入力して前記検査用ラッチ回路(70)に出力する。前記検査用ラッチ回路(70)は、前記検査用入出力回路(40)からの前記検査用データをラッチし、クロック信号(CLK)に応じて、前記検査用データを前記内部回路(80)に前記検査用内部バス(N0)を介して出力する。前記検査用入出力回路(40)は、前記検査用データに対する検査用応答データが前記検査用内部バス(N0’)を介して前記内部回路(80)から出力されたとき、前記検査用応答データを前記テスト装置(2)に前記プロービングパッド(P0)を介して出力する。
前記テスト装置(2)が前記非検査用データを前記プロービングパッド(P0)に供給し、前記テスト回路(90)が前記テストモード信号(T0)を前記トランスファー回路(50)と前記非検査用ラッチ回路(71)とに供給した場合、前記トランスファー回路(50)は、前記テストモード信号(T0)に応じて、前記検査用入出力回路(40)と前記非検査用入出力回路(41)とを接続する。前記非検査用入出力回路(41)は、前記プロービングパッド(P0)に供給された前記非検査用データを入力して前記非検査用ラッチ回路(71)に出力する。前記非検査用ラッチ回路(71)は、前記非検査用入出力回路(41)からの前記非検査用データをラッチし、前記クロック信号(CLK)に応じて、前記非検査用データを前記内部回路(80)に前記非検査用内部バス(N1)を介して出力する。前記非検査用入出力回路(41)は、前記非検査用データに対する非検査用応答データが前記非検査用内部バス(N1’)を介して前記内部回路(80)から出力されたとき、前記非検査用応答データを前記テスト装置(2)に前記プロービングパッド(P0)を介して出力する。
図2に示されるように、本発明の第1実施形態による半導体チップは、半導体ウェハ上に複数形成される。第1実施形態による半導体チップは、四角形状であり、複数のパッドを具備する。複数のパッドは、第1パッド群と、第2パッド群と、第3パッド群と、第4パッド群とを含んでいる。第1パッド群は、半導体チップ上の辺X1に設けられている。第2パッド群は、半導体チップ上の辺X1に対向する辺X2に設けられている。第3パッド群は、辺X1及び辺X2に直交する辺Y1に設けられている。第4パッド群は、辺Y1に対向する辺Y2に設けられている。
半導体チップ1は、テスト装置2によりテストされる。この半導体チップ1とテスト装置2とによりテストシステムを構成する。
検査用入出力回路40は、入力回路10と、入力保護抵抗20と、出力回路30とを備えている。入力回路10は、入力保護抵抗20と内部入力バスN0とに接続されている。入力保護抵抗20は、プロービングパッドP0に接続されている。出力回路30は、内部出力バスN0’と入力保護抵抗20とプロービングパッドP0とに接続されている。
非検査用入出力回路41は、入力回路11と、入力保護抵抗21と、出力回路31とを備えている。入力回路11は、入力保護抵抗21と内部入力バスN1とに接続されている。入力保護抵抗21は、非プロービングパッドP1に接続されている。出力回路31は、内部出力バスN1’と入力保護抵抗21と非プロービングパッドP1とに接続されている。
テスト回路90は、テスト装置2が非プロービングパッドP1に対する内部回路の動作チェックを行なうとき、ハイレベルを表すテストモード信号T0をトランジスタTr0、Tr1のゲートに供給する。この場合、トランジスタTr0、Tr1がオンし、トランスファー回路50は、検査用入出力回路40と非検査用入出力回路41とを接続する。
また、テスト回路90は、外部又はテスト装置2からの指示により、タイミングa−c間に、ローレベルを表すテストモード信号T0をトランジスタTr0、Tr1のゲートに供給する。テストモード信号T0がローレベルを表しているため、トランジスタTr0、Tr1はオンしない。
また、テスト回路90は、外部又はテスト装置2からの指示により、タイミングc−e間に、ハイレベルを表すテストモード信号T0をトランジスタTr0、Tr1のゲートに供給する。テストモード信号T0がハイレベルを表しているため、トランジスタTr0、Tr1はオンする。
また、本発明の第1実施形態による半導体チップによれば、テスト装置2が非プロービングパッドP1に対する内部回路の動作をチェックしたときに、書込データと読出データとが一致している場合、非検査用入出力回路41が正常であることを表している。このため、テスト装置2が非プロービングパッドP1に対する内部回路の動作をチェックすることができ、非プロービングパッドP1に接続された非検査用入出力回路41の不具合を検査することができる。
したがって、本発明の第1実施形態による半導体チップによれば、テスト装置2が複数のパッドの各々に対する内部回路の動作をチェックすることができ、各パッドに接続された入出力回路の不具合を検査することができる。
第1実施形態では、検査用データDQと非検査用データDQとの2系統で説明したが、第2実施形態では、非検査用データDQがM個(Mは1以上の整数)存在し、1つのプロービングパッドP0で検査用データDQとM個の非検査用データDQとの(M+1)系統をコントロールすることも可能である。第2実施形態では、Mが2である場合、即ち、3系統の場合について説明し、第1実施形態と重複する説明を省略する。
上記の非検査用内部バスは、第1非検査用内部バスと、第2非検査用内部バスとを含んでいる。第1非検査用内部バスは、内部入力バスN1と内部出力バスN1’とを含み、第2非検査用内部バスは、内部入力バスN2と内部出力バスN2’とを含んでいる。
この場合、非検査用入出力回路42は、入力回路12と、入力保護抵抗22と、出力回路32とを備えている。入力回路12は、入力保護抵抗22と内部入力バスN2とに接続されている。入力保護抵抗22は、非プロービングパッドP2に接続されている。出力回路32は、内部出力バスN2’と入力保護抵抗22と非プロービングパッドP2とに接続されている。
テスト回路90は、テスト装置2が非プロービングパッドP1に対する内部回路の動作チェックを行なうとき、第1テストモード信号として、ハイレベルを表すテストモード信号T0、T1をそれぞれトランジスタTr0、Tr1のゲートに供給する。この場合、トランジスタTr0、Tr1がオンし、トランスファー回路50は、検査用入出力回路40と非検査用入出力回路41とを接続する。
テスト回路90は、テスト装置2が非プロービングパッドP2に対する内部回路の動作チェックを行なうとき、第2テストモード信号として、ハイレベルを表すテストモード信号T0、T2をそれぞれトランジスタTr0、Tr2のゲートに供給する。この場合、トランジスタTr0、Tr2がオンし、トランスファー回路50は、検査用入出力回路40と非検査用入出力回路42とを接続する。
ここで、(A)の場合における動作チェックについては、第1実施形態と同じであるため、説明を省略する。
また、テスト回路90は、外部又はテスト装置2からの指示により、タイミングc−e間に、第1テストモード信号として、ハイレベルを表すテストモード信号T0、T1をそれぞれトランジスタTr0、Tr1のゲートに供給する。第1テストモード信号T0、T1がハイレベルを表しているため、トランジスタTr0、Tr1はオンする。
また、テスト回路90は、外部又はテスト装置2からの指示により、タイミングe−g間に、第2テストモード信号として、ハイレベルを表すテストモード信号T0、T2をそれぞれトランジスタTr0、Tr2のゲートに供給する。第2テストモード信号T0、T2がハイレベルを表しているため、トランジスタTr0、Tr2はオンする。
第1実施形態では、例えば(B)の場合における動作チェックのタイミングc−e間において、検査用入出力回路40は、1つのプロービングパッドP0を介して、検査用データDQと非検査用データDQとを当時に取り込んでいるが、シリアルに取り込むことができる。第3実施形態では、Mが1である場合、即ち、2系統の場合について説明し、第1実施形態、第2実施形態と重複する説明を省略する。
検査用ラッチ回路70は、検査用入出力回路40と検査用内部バスとの間に設けられ、検査用入出力回路40の入力回路10と内部入力バスN0とに接続されている。
非検査用ラッチ回路71は、非検査用入出力回路41と非検査用内部バスとの間に設けられ、非検査用入出力回路41の入力回路11と内部入力バスN1とに接続されている。
テスト回路90は、テスト装置2が非プロービングパッドP1に対する内部回路の動作チェックを行なうとき、ハイレベルを表すテストモード信号T0を、トランジスタTr0、Tr1のゲートと、非検査用ラッチ回路71とに供給する。同時に、ハイレベルを表すテストモード信号T0を、インバータINVを介して検査用ラッチ回路70に供給する。
また、テスト回路90は、外部又はテスト装置2からの指示により、タイミングc−d間に、ローレベルを表すテストモード信号T0をトランジスタTr0、Tr1のゲートに供給する。テストモード信号T0がローレベルを表しているため、トランジスタTr0、Tr1はオンしない。
また、テスト回路90は、外部又はテスト装置2からの指示により、タイミングd−e間に、ハイレベルを表すテストモード信号T0をトランジスタTr0、Tr1のゲートに供給する。テストモード信号T0がハイレベルを表しているため、トランジスタTr0、Tr1はオンする。
2 テスト装置
10、11、12 入力回路
20、21、22 入力保護抵抗
30、31、32 出力回路
40 検査用I/O回路(入出力回路)
41、42 非検査用I/O回路(入出力回路)
50 トランスファー回路
60 内部データバス
70 検査用ラッチ回路
71 非検査用ラッチ回路
80 内部回路
90 テスト回路
C、C0、C1、C2 キャパシタ
INV インバータ
N0 内部入力バス
N0’ 内部出力バス
N1、N2 内部入力バス
N1’、N2’ 内部出力バス
P0 プロービングパッド
P1、P2 非プロービングパッド
T0、T1、T2 テストモード信号
Tr0、Tr1、Tr2 トランジスタ
Claims (4)
- 検査用内部バスと非検査用内部バスとを含む内部データバスと、
前記内部データバスに接続された内部回路と、
プローブされるプロービングパッドと、
前記プロービングパッドと前記検査用内部バスとに接続された検査用入出力回路と、
プローブされない非プロービングパッドと、
前記非プロービングパッドと前記非検査用内部バスとに接続された非検査用入出力回路と、
前記検査用入出力回路と前記非検査用入出力回路との間に設けられたトランスファー回路とを具備し、
検査用データが前記プロービングパッドに供給された場合、
前記検査用入出力回路は、
前記プロービングパッドに供給された前記検査用データを前記内部回路に前記検査用内部バスを介して出力し、
前記検査用データに対する検査用応答データが前記検査用内部バスを介して前記内部回路から出力されたとき、前記検査用応答データを前記プロービングパッドに供給し、
非検査用データが前記プロービングパッドに供給され、テストモード信号が前記トランスファー回路に供給された場合、
前記トランスファー回路は、前記テストモード信号に応じて、前記検査用入出力回路と前記非検査用入出力回路とを接続し、
前記非検査用入出力回路は、
前記プロービングパッドに供給された前記非検査用データを前記内部回路に前記非検査用内部バスを介して出力し、
前記非検査用データに対する非検査用応答データが前記非検査用内部バスを介して前記内部回路から出力されたとき、前記非検査用応答データを前記プロービングパッドに供給し、
前記検査用入出力回路と前記検査用内部バスとの間に設けられた検査用ラッチ回路と、
前記非検査用入出力回路と前記非検査用内部バスとの間に設けられた非検査用ラッチ回路とを更に具備し、
前記検査用データが前記プロービングパッドに供給され、前記テストモード信号が前記検査用ラッチ回路に供給された場合、
前記検査用入出力回路は、前記プロービングパッドに供給された前記検査用データを入力して前記検査用ラッチ回路に出力し、
前記検査用ラッチ回路は、前記検査用入出力回路からの前記検査用データをラッチし、クロック信号に応じて、前記検査用データを前記内部回路に前記検査用内部バスを介して出力し、
前記検査用入出力回路は、前記検査用データに対する検査用応答データが前記検査用内部バスを介して前記内部回路から出力されたとき、前記検査用応答データを前記プロービングパッドに供給し、
前記非検査用データが前記プロービングパッドに供給され、前記テストモード信号が前記トランスファー回路と前記非検査用ラッチ回路とに供給された場合、
前記トランスファー回路は、前記テストモード信号に応じて、前記検査用入出力回路と前記非検査用入出力回路とを接続し、
前記非検査用入出力回路は、前記プロービングパッドに供給された前記非検査用データを入力して前記非検査用ラッチ回路に出力し、
前記非検査用ラッチ回路は、前記非検査用入出力回路からの前記非検査用データをラッチし、前記クロック信号に応じて、前記非検査用データを前記内部回路に前記非検査用内部バスを介して出力し、
前記非検査用入出力回路は、前記非検査用データに対する非検査用応答データが前記非検査用内部バスを介して前記内部回路から出力されたとき、前記非検査用応答データを前記プロービングパッドに供給する、
半導体チップ。 - 前記非検査用内部バスは、第1番目から第M番目(Mは1以上の整数)までの非検査用内部バスを含み、
前記非プロービングパッドは、第1番目から第M番目までの非検査用入出力回路を含み、
前記非検査用入出力回路は、第1番目から第M番目までの非検査用入出力回路を含み、
前記非検査用データは、第1番目から第M番目までの非検査用データを含み、
前記テストモード信号は、第1番目から第M番目までのテストモード信号を含み、
第1〜第M非検査用データがこの順で前記プロービングパッドに供給され、第1〜第Mテストモード信号がこの順で前記トランスファー回路に供給された場合、
前記トランスファー回路は、前記第1〜第Mテストモード信号に応じて、それぞれ、前記検査用入出力回路と前記第1〜第M非検査用入出力回路とを接続し、
前記第1〜第M非検査用入出力回路は、それぞれ、
前記プロービングパッドに供給された前記第1〜第M非検査用データを前記内部回路に前記第1〜第M非検査用内部バスを介して出力し、
前記第1〜第M非検査用データに対する第1〜第M非検査用応答データが前記第1〜第M非検査用内部バスを介して前記内部回路から出力されたとき、前記第1〜第M非検査用応答データを前記プロービングパッドに供給する、
請求項1に記載の半導体チップ。 - テスト装置と、
前記テスト装置によりテストされる半導体チップと
を具備し、
前記半導体チップは、
検査用内部バスと非検査用内部バスとを含む内部データバスと、
前記内部データバスに接続された内部回路と、
前記テスト装置によりプローブされるプロービングパッドと、
前記プロービングパッドと前記検査用内部バスとに接続された検査用入出力回路と、
前記テスト装置によりプローブされない非プロービングパッドと、
前記非プロービングパッドと前記非検査用内部バスとに接続された非検査用入出力回路と、
前記検査用入出力回路と前記非検査用入出力回路との間に設けられたトランスファー回路と、
テスト回路と、を具備し、
前記テスト装置が検査用データを前記プロービングパッドに供給した場合、
前記検査用入出力回路は、
前記プロービングパッドに供給された前記検査用データを前記内部回路に前記検査用内部バスを介して出力し、
前記検査用データに対する検査用応答データが前記検査用内部バスを介して前記内部回路から出力されたとき、前記検査用応答データを前記テスト装置に前記プロービングパッドを介して出力し、
前記テスト装置が非検査用データを前記プロービングパッドに供給し、前記テスト回路がテストモード信号を前記トランスファー回路に供給した場合、
前記トランスファー回路は、前記テストモード信号に応じて、前記検査用入出力回路と前記非検査用入出力回路とを接続し、
前記非検査用入出力回路は、
前記プロービングパッドに供給された前記非検査用データを前記内部回路に前記非検査用内部バスを介して出力し、
前記非検査用データに対する非検査用応答データが前記非検査用内部バスを介して前記内部回路から出力されたとき、前記非検査用応答データを前記テスト装置に前記プロービングパッドを介して出力し、
更に、
前記検査用入出力回路と前記検査用内部バスとの間に設けられた検査用ラッチ回路と、
前記非検査用入出力回路と前記非検査用内部バスとの間に設けられた非検査用ラッチ回路と
を具備し、
前記テスト装置が前記検査用データを前記プロービングパッドに供給し、前記テスト回路が前記テストモード信号を前記検査用ラッチ回路に供給した場合、
前記検査用入出力回路は、前記プロービングパッドに供給された前記検査用データを入力して前記検査用ラッチ回路に出力し、
前記検査用ラッチ回路は、前記検査用入出力回路からの前記検査用データをラッチし、クロック信号に応じて、前記検査用データを前記内部回路に前記検査用内部バスを介して出力し、
前記検査用入出力回路は、前記検査用データに対する検査用応答データが前記検査用内部バスを介して前記内部回路から出力されたとき、前記検査用応答データを前記テスト装置に前記プロービングパッドを介して出力し、
前記テスト装置が前記非検査用データを前記プロービングパッドに供給し、前記テスト回路が前記テストモード信号を前記トランスファー回路と前記非検査用ラッチ回路とに供給した場合、
前記トランスファー回路は、前記テストモード信号に応じて、前記検査用入出力回路と前記非検査用入出力回路とを接続し、
前記非検査用入出力回路は、前記プロービングパッドに供給された前記非検査用データを入力して前記非検査用ラッチ回路に出力し、
前記非検査用ラッチ回路は、前記非検査用入出力回路からの前記非検査用データをラッチし、前記クロック信号に応じて、前記非検査用データを前記内部回路に前記非検査用内部バスを介して出力し、
前記非検査用入出力回路は、前記非検査用データに対する非検査用応答データが前記非検査用内部バスを介して前記内部回路から出力されたとき、前記非検査用応答データを前記テスト装置に前記プロービングパッドを介して出力する、
テストシステム。 - 前記非検査用内部バスは、第1番目から第M番目(Mは1以上の整数)までの非検査用内部バスを含み、
前記非プロービングパッドは、第1番目から第M番目までの非検査用入出力回路を含み、
前記非検査用入出力回路は、第1番目から第M番目までの非検査用入出力回路を含み、
前記非検査用データは、第1番目から第M番目までの非検査用データを含み、
前記テストモード信号は、第1番目から第M番目までのテストモード信号を含み、
前記テスト装置が第1〜第M非検査用データをこの順で前記プロービングパッドに供給し、
前記テスト回路が第1〜第Mテストモード信号をこの順で前記トランスファー回路に供給した場合、
前記トランスファー回路は、前記第1〜第Mテストモード信号に応じて、それぞれ、前記検査用入出力回路と前記第1〜第M非検査用入出力回路とを接続し、
前記第1〜第M非検査用入出力回路は、それぞれ、
前記プロービングパッドに供給された前記第1〜第M非検査用データを前記内部回路に前記第1〜第M非検査用内部バスを介して出力し、
前記第1〜第M非検査用データに対する第1〜第M非検査用応答データが前記第1〜第M非検査用内部バスを介して前記内部回路から出力されたとき、前記第1〜第M非検査用応答データを前記テスト装置に前記プロービングパッドを介して出力する、
請求項3に記載のテストシステム。
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