KR101002114B1 - 플래시 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

실시예에 따른 플래시 메모리 소자는 반도체 기판 상에 형성된 ONO막 패턴 및 상기 ONO막 패턴 상에 형성된 제1폴리실리콘 패턴; 상기 ONO막 패턴 및 제1폴리실리콘 패턴을 포함하는 상기 반도체 기판 상에 형성된 산화막; 상기 ONO막과 상기 산화막 사이에 배치된 질화막 패턴; 및 상기 제1폴리실리콘 패턴의 측벽과 접하여 상기 산화막 상에 형성된 제2폴리실리콘 패턴을 포함한다.
실시예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 ONO막 패턴, 제1폴리실리콘 패턴 및 하드마스크 패턴의 적층물을 형성하는 단계; 상기 ONO막 패턴, 제1폴리실리콘 패턴 및 하드마스크 패턴을 포함하는 상기 반도체 기판 상에 제1질화막 패턴 및 산화막을 형성하는 단계; 상기 제1질화막 패턴 및 산화막 상의 상기 제1폴리실리콘 패턴의 한쪽 측벽에 제2폴리실리콘 패턴을 형성하는 단계; 및 상기 제2폴리실리콘 패턴이 형성된 상기 반도체 기판 상의 하드마스크 패턴을 제거하는 단계를 포함하며, 상기 제1질화막 패턴은 상기 ONO막 패턴과 산화막 사이에 배치된 것을 포함한다.
비휘발성 메모리

Description

플래시 메모리 소자 및 그 제조 방법{Flash memory device and Manufacturing method the same}
실시예는 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
플래시 메모리 소자는 전원이 꺼지더라도 저장된 데이터가 손상되지 않는 비휘발성 기억매체이면서도 데이터의 기록, 읽기, 삭제 등의 처리 속도가 비교적 높다는 장점이 있다.
이에 따라, 플래시 메모리 소자는 PC의 Bios용, 셋탑 박스, 프린터 및 네트워크 서버 등의 데이터 저장용으로 널리 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있다.
플래시 메모리 소자에 있어서, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조를 이용한 반도체 소자가 사용되고 있다.
SONOS 메모리소자는 게이트전압에 의해 실리콘 위의 얇은 산화막을 전하가 터널링하여 종래의 다결정 실리콘을 사용한 부유게이트 (Floating Gate) 대신 실리콘 질화막내의 트랩에 주입 또는 트랩으로부터 이완되는 매커니즘을 이용하는 전하트랩형 소자이다.
플래시 메모리 소자는 선택 게이트(select gate)와 메모리 게이트(memory gate)를 포함하고 있으며, 선택 게이트와 메모리 게이트의 사이에 산화막이 배치되어 있어, 선택 게이트와 메모리 게이트를 동시에 컨트롤 할 수 없다.
또한, 콘택(contact)을 형성할 때, 선택 게이트와 메모리 게이트의 사이에 형성된 산화막을 무시하고 제조하게 되면, 콘택 균일도(contact uniformity)에 영향을 미쳐, 플래시 메모리의 신뢰성에 영향을 끼치게 된다.
실시예는 메모리게이트와 셀렉트 게이트의 사이에 존재하는 산화막을 제거하여, 메모리 소자의 신뢰성을 높일 수 있는 플래시 메모리 소자 및 그 제조 방법을 제공한다.
실시예에 따른 플래시 메모리 소자는 반도체 기판 상에 형성된 ONO막 패턴 및 상기 ONO막 패턴 상에 형성된 제1폴리실리콘 패턴; 상기 ONO막 패턴 및 제1폴리실리콘 패턴을 포함하는 상기 반도체 기판 상에 형성된 산화막; 상기 ONO막과 상기 산화막 사이에 배치된 질화막 패턴; 및 상기 제1폴리실리콘 패턴의 측벽과 접하여 상기 산화막 상에 형성된 제2폴리실리콘 패턴을 포함한다.
실시예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 ONO막 패턴, 제1폴리실리콘 패턴 및 하드마스크 패턴의 적층물을 형성하는 단계; 상기 ONO막 패턴, 제1폴리실리콘 패턴 및 하드마스크 패턴을 포함하는 상기 반도체 기판 상에 제1질화막 패턴 및 산화막을 형성하는 단계; 상기 제1질화막 패턴 및 산화막 상의 상기 제1폴리실리콘 패턴의 한쪽 측벽에 제2폴리실리콘 패턴을 형성하는 단계; 및 상기 제2폴리실리콘 패턴이 형성된 상기 반도체 기판 상의 하드마스크 패턴을 제거하는 단계를 포함하며, 상기 제1질화막 패턴은 상기 ONO막 패턴과 산화막 사이에 배치된 것을 포함한다.
실시예에 따른 플래시 메모리 소자 및 그 제조 방법은 메모리 게이트와 선택 게이트 사이에 산화막이 존재하지 않고, 직접 접하도록 형성되어, 플래시 메모리 소자 동작시 선택 게이트와 메모리 게이트가 동시에 컨트롤(control)될 수 있다.
이하, 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1 내지 도 8은 실시예에 따른 플래시 메모리 소자의 공정 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(10) 상에 제1산화막 패턴(21), 제1질화막 패턴(22) 및 제3산화막 패턴(23)으로 이루어진 ONO(Oxide-Nitride-Oxide)막 패턴(20), 제1폴리실리콘 패턴(31) 및 하드마스크 패턴(40)을 형성한다.
ONO막 패턴(20), 제1폴리실리콘 패턴(31)은 반도체 기판(10) 상에 제1산화막, 제1질화막, 제2산화막으로 이루어진 ONO막과 제1폴리실리콘막 및 하드마스크 패턴(40)을 형성한 후, 하드마스크 패턴(40)을 마스크로 제1식각공정을 진행하여 형성된다.
하드마스크 패턴(40)은 산화막으로 형성될 수 있으며, 이에 한정되지 않고, 폴리실리콘과 반응하지 않는 물질이면 모두 사용될 수 있다.
이때, 제1폴리실리콘 패턴(31)은 메모리 게이트(memory gate)가 될 수 있다.
그리고, 도 2에 도시된 바와 같이, ONO막 패턴(20), 제1폴리실리콘 패턴(31) 및 하드마스크 패턴(40)을 포함하는 반도체 기판(10) 상에 제2질화막(45)을 형성한다.
이어서, 도 3에 도시된 바와 같이, 제2질화막(45)에 제2식각공정을 진행하여 ONO막 패턴(20), 제1폴리실리콘 패턴(31) 및 하드마스크 패턴(40)의 측벽에 제2질화막 패턴(50)을 형성한다.
제2식각공정은 이방성 식각공정으로 진행될 수 있다.
그리고, 도 4에 도시된 바와 같이, 반도체 기판(10) 상에 제3산화막(60)을 형성한다.
제3산화막(60)은 열산화(thermal oxidation) 공정으로 형성될 수 있다.
제3산화막(60)을 형성함으로써, 제2질화막 패턴(50)의 일부가 ONO막 패턴(20)과 제3산화막(60) 사이에 배치될 수 있다.
이어서, 도 5에 도시된 바와 같이, 제2질화막 패턴(50)의 노출된 영역을 제거하여, ONO막 패턴(20)과 제3산화막(60) 사이에 형성된 제3질화막 패턴(55)이 형성된다.
제3질화막 패턴(55)은 반도체 기판(10)에 제3식각공정을 진행하여 형성될 수 있으며, 제3식각공정은 인산(phosphoric acid)이용한 습식식각 공정으로 진행될 수 있다.
제3식각공정인 습식식각 공정으로 제2질화막 패턴(50)의 노출된 영역이 제거되어, ONO막 패턴(20)과 제3산화막(60) 사이에 제3질화막 패턴(55)이 형성된다.
이때, 제3질화막 패턴(55)의 높이는 제3산화막(60)의 높이와 동일하게 형성될 수 있다.
그리고, 도 6에 도시된 바와 같이, 제1폴리실리콘 패턴(31)의 양측벽에 제2폴리실리콘 패턴(61)을 형성한다.
제2폴리실리콘 패턴(61)은 반도체 기판(10) 전면에 제2폴리실리콘막을 형성한 후, 제4식각공정을 진행하여 형성될 수 있다.
이때, 제2폴리실리콘 패턴(61)의 측면은 제1폴리실리콘 패턴(31)과 접하고, 제2폴리실리콘 패턴(61)의 하부면은 제2질화막 패턴(55) 및 제3산화막(60)과 접할 수 있다.
제4식각공정은 이방성 식각 공정으로 진행될 수 있으며, 제4식각공정시 제2폴리실리콘 패턴(61)의 높이를 조절할 수 있다.
그러나, 이후 형성될 콘택(contact)등의 공정을 고려하여, 제2폴리실리콘 패턴(61)의 높이는 제1폴리실리콘 패턴(31)의 높이와 동일하게 형성될 수 있으나, 이에 한정되지 않고, 제1폴리실리콘 패턴(31)의 높이보다 높거나 낮게 형성될 수 있다.
제2폴리실리콘 패턴(61)은 선택 게이트(select gate)가 될 수 있다.
이때, ONO막 패턴(20), 제1폴리실리콘 패턴(31) 및 하드마스크 패턴(40)의 측벽에 있던 제2질화막 패턴(50)의 일부를 제거하여 제3질화막 패턴(55)을 형성한 후, 바로 제2폴리실리콘막을 형성하기 때문에, 제1폴리실리콘 패턴(31)과 제2폴리실리콘 패턴(61)의 사이에는 산화막이 형성되지 않는다.
즉, 제1폴리실리콘 패턴(31)과 제2폴리실리콘 패턴(61)이 직접 접하여 형성되므로, 메모리 게이트와 선택 게이트는 직접 접하도록 형성되어, 플래시 메모리 소자 동작시 선택 게이트와 메모리 게이트가 동시에 컨트롤(control)될 수 있다.
이어서, 도 7에 도시된 바와 같이, 제1폴리실리콘 패턴(31)의 양쪽에 형성된 제2폴리실리콘 패턴(61)의 일부를 제거하여, 제1폴리실리콘 패턴(31)의 한쪽에만 제2폴리실리콘 패턴(61)을 남겨둔다.
이때, 반도체 기판(10) 상에 제2폴리실리콘 패턴(61)의 한쪽만 덮도록 포토레지스트 패턴(1)을 형성하고, 제5식각공정을 진행하여, 제1폴리실리콘 패턴(31)의 한쪽에만 제2폴리실리콘 패턴(61)을 남겨둘 수 있다.
그리고, 도 8에 도시된 바와 같이, 포토레지스트 패턴(1)과 하드마스크 패턴(40)을 제거할 수 있다.
그리고, 도면에 도시되지는 않았지만, 이후 소스 및 드레인 영역을 형성하고, 층간절연막 및 콘택을 더 형성할 수 있다.
도 8은 실시예에 따른 플래시 메모리 소자의 단면도이다.
도 8에 도시된 바와 같이, 실시예에 따른 플래시 메모리 소자는 반도체 기판(10) 상에 형성된 ONO막 패턴(20) 및 ONO막 패턴(20) 상에 형성된 제1폴리실리콘 패턴(31); ONO막 패턴(20) 및 제1폴리실리콘 패턴(31)을 포함하는 반도체 기판(10) 상에 형성된 제3산화막(60); ONO막 패턴(20)과 제3산화막(60) 사이에 배치된 제3질화막 패턴(55); 및 제1폴리실리콘 패턴(31)의 측벽과 접하여 제3산화막(60) 상에 형성된 제2폴리실리콘 패턴(61)을 포함한다.
제2폴리실리콘 패턴(61)은 제1폴리실리콘 패턴(31)과 측면이 접하고, 제2폴리실리콘 패턴(61)의 하부는 제3질화막 패턴(55) 및 제3산화막(60)과 접한다.
제3질화막 패턴(55)의 높이는 제3산화막(60)의 높이와 동일하게 형성될 수 있다.
그리고, 제2폴리실리콘 패턴(61)은 제1폴리실리콘 패턴(31)의 한쪽 측면에만 형성될 수 있다.
제1폴리실리콘 패턴(31)은 메모리 게이트이며, 제2폴리실리콘 패턴(61)은 선택 게이트가 될 수 있다.
이상에서 설명한 바와 같이, 실시예에 따른 플래시 메모리 소자 및 그 제조 방법은 메모리 게이트와 선택 게이트 사이에 산화막이 존재하지 않고, 직접 접하도록 형성되어, 플래시 메모리 소자 동작시 선택 게이트와 메모리 게이트가 동시에 컨트롤(control)될 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실 시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 8은 실시예에 따른 플래시 메모리 소자의 공정 단면도이다.

Claims (11)

  1. 반도체 기판 상에 형성된 ONO막 패턴 및 상기 ONO막 패턴 상에 형성된 제1폴리실리콘 패턴;
    상기 ONO막 패턴 및 제1폴리실리콘 패턴을 포함하는 상기 반도체 기판 상에 형성된 산화막;
    상기 ONO막과 상기 산화막 사이에 배치된 질화막 패턴; 및
    상기 제1폴리실리콘 패턴의 측벽과 접하여 상기 산화막 상에 형성된 제2폴리실리콘 패턴을 포함하는 플래시 메모리 소자.
  2. 제 1항에 있어서,
    상기 제2폴리실리콘 패턴은 상기 제1폴리실리콘 패턴과 측면이 접하고,
    상기 제2폴리실리콘 패턴의 하부는 상기 질화막 패턴 및 산화막과 접하는 것을 포함하는 플래시 메모리 소자.
  3. 제 1항에 있어서,
    상기 질화막 패턴의 높이와 상기 산화막의 높이는 동일한 것을 포함하는 플래시 메모리 소자.
  4. 제 1항에 있어서,
    상기 제2폴리실리콘 패턴은 상기 제1폴리실리콘 패턴의 한쪽 측면에만 형성된 것을 포함하는 플래시 메모리 소자.
  5. 반도체 기판 상에 ONO막 패턴, 제1폴리실리콘 패턴 및 하드마스크 패턴의 적층물을 형성하는 단계;
    상기 ONO막 패턴, 제1폴리실리콘 패턴 및 하드마스크 패턴을 포함하는 상기 반도체 기판 상에 제1질화막 패턴 및 산화막을 형성하는 단계;
    상기 제1질화막 패턴 및 산화막 상의 상기 제1폴리실리콘 패턴의 한쪽 측벽에 제2폴리실리콘 패턴을 형성하는 단계; 및
    상기 제2폴리실리콘 패턴이 형성된 상기 반도체 기판 상의 하드마스크 패턴을 제거하는 단계를 포함하며,
    상기 제1질화막 패턴은 상기 ONO막 패턴과 산화막 사이에 배치된 것을 포함하는 플래시 메모리 소자의 제조 방법.
  6. 제 5항에 있어서,
    반도체 기판 상에 ONO막 패턴, 제1폴리실리콘 패턴 및 하드마스크 패턴의 적층물을 형성하는 단계는,
    반도체 기판 상에 ONO막 및 제1폴리실리콘막을 형성하는 단계;
    상기 ONO막 및 제1폴리실리콘막 상에 하드마스크 패턴을 형성하는 단계; 및
    상기 하드마스크 패턴을 마스크로 식각공정을 진행하여, 상기 반도체 기판 상에 ONO막 패턴 및 제1폴리실리콘막 패턴을 형성하는 것을 포함하는 플래시 메모리 소자의 제조 방법.
  7. 제 5항에 있어서,
    상기 ONO막 패턴, 제1폴리실리콘 패턴 및 하드마스크 패턴을 포함하는 상기 반도체 기판 상에 제1질화막 패턴 및 산화막을 형성하는 단계는,
    상기 ONO막 패턴, 제1폴리실리콘 패턴 및 하드마스크 패턴의 측벽에 제2질화막 패턴을 형성하는 단계;
    상기 제2질화막 패턴을 포함하는 상기 반도체 기판 상에 산화막을 형성하는 단계; 및
    상기 제2질화막 패턴 및 산화막을 포함하는 상기 반도체 기판에 제1식각공정을 진행하여, 노출된 상기 제2질화막 패턴을 제거하여, 상기 ONO막 패턴의 측면에 제1질화막 패턴을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  8. 제 7항에 있어서,
    상기 ONO막 패턴, 제1폴리실리콘 패턴 및 하드마스크 패턴의 측벽에 제2질화막 패턴을 형성하는 단계는,
    상기 ONO막 패턴, 제1폴리실리콘 패턴 및 하드마스크 패턴을 포함하는 상기 반도체 기판 전면에 질화막을 형성하는 단계; 및
    상기 질화막에 제2식각공정을 진행하여, 상기 ONO막 패턴, 제1폴리실리콘 패 턴 및 하드마스크 패턴의 측벽에 제2질화막 패턴을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  9. 제 8항에 있어서,
    상기 제1식각공정은 습식식각공정으로 진행되고,
    상기 제2식각공정은 이방성 식각공정으로 진행되는 것을 포함하는 플래시 메모리 소자의 제조 방법.
  10. 제 5항에 있어서,
    상기 제2폴리실리콘 패턴은 상기 제1폴리실리콘 패턴과 측면이 접하고,
    상기 제2폴리실리콘 패턴의 하부는 상기 제1질화막 패턴 및 산화막과 접하는 것을 포함하는 플래시 메모리 소자의 제조 방법.
  11. 제 5항에 있어서,
    상기 제1질화막 패턴의 높이와 상기 산화막의 높이는 동일한 것을 포함하는 플래시 메모리 소자의 제조 방법.
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