JPH09252059A

JPH09252059A - 半導体装置

Info

Publication number: JPH09252059A
Application number: JP8060621A
Authority: JP
Inventors: Shigeto Sakagami; 栄人坂上; Kiyomi Naruge; 清実成毛
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-03-18
Filing date: 1996-03-18
Publication date: 1997-09-22
Anticipated expiration: 2016-03-18
Also published as: JP3630491B2

Abstract

(57)【要約】【課題】選択トランジスタが不要で微細化を図りつ
つ、信頼性の高い不揮発性半導体記憶装置を提供するこ
と。【解決手段】第一導電型の半導体基板（１）内に形成
された第二導電型の第一、第二の拡散層（２０、２１）
と、これらの拡散層間に存在するチャネル領域上の一部
と第一の拡散層上の一部に第一の絶縁膜を介して形成さ
れたゲート電極とから構成され、このゲート電極と第二
の拡散層の間に存在するチャネル領域上に、少なくとも
２層構造で膜厚が３０ｎｍ以下となる第二の絶縁膜の一
部が電荷蓄積層となることを特徴とする半導体装置を提
供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの書き込
み、消去、読み出し動作を行う不揮発性半導体メモリ装
置に係わる。

【０００２】

【従来の技術】近年、電気的な書き込み・消去可能な不
揮発性メモリ（フラッシュＥＥＰＲＯＭ）のメモリセル
として、ＭＯＮＯＳ（ＭｅｔａｌーＯｘｉｄｅーＮｉｔ
ｒｉｄｅーＯｘｉｄｅーＳｉｌｉｃｏｎ）構造を持つメ
モリセルが提案されている。図１６は、ＭＯＮＯＳ構造
のメモリセルを説明するための図である。図１６におい
て、１は基板またはウェル（Ｐ型不純物領域）、２はド
レイン（濃いＮ型不純物領域）、３はソース（濃いＮ型
不純物領域）、４はシリコン酸化膜、５はＳｉＮ膜、６
はシリコン酸化膜、７はコントロールゲート、９は積層
ゲート加工後に形成した酸化膜を示す。この形のメモリ
セルでは、ゲート絶縁膜のＳｉＮ膜（５）に電荷を注入
し、ＳｉＮ膜（５）中の電荷捕獲中心に電荷をトラップ
させたり、このトラップさせた電荷をＳｉＮ膜（５）中
より引き出したりすることでセルのしきい値を制御し、
メモリ機能を持たせている。ＭＯＮＯＳ型のメモリセル
をもつ不揮発性メモリでは、次の様な、書き込み方法、
消去方法、読みだし方法が提案されている。（ここで
「書き込み」を電荷のＳｉＮ膜の中への注入、消去を電
荷のＳｉＮ膜中からの引き抜きと定義する。）書き込み
方法としては、ドレイン（２）近傍のチャネル領域
（８）でチャネルホットエレクトロン（ＣＨＥ）を発生
させＳｉＮ膜（５）に電子注入させる方式、コントロー
ルゲート（７）とドレイン（２）または、チャネル領域
（８）または、ソース（３）の間に高電界をかけること
によりＳｉＮ膜（５）中に電子をＦＮ（Fowler-Nordhei
m ）注入させる方式等が代表的である。また消去方法と
しては、コントロールゲート（７）とソース（３）また
は、ドレイン（２）または、チャネル領域（８）の間に
高電解をかけることでＳｉＮ膜中の電子を基板側にＦＮ
（Fowler−Nordheim）トンネル電流として放出させる方
法が代表的である。

【０００３】

【発明が解決しようとする課題】ＦＮトンネルにより、
ソースまたはドレインで書き込み・消去を行うＭＯＮＯ
Ｓ型セルでは、ゲート絶縁膜の電荷の注入領域において
高電界を印加する必要がある。この場合、ゲート絶縁膜
下のソースまたはドレイン領域の表面不純物濃度が低い
と、高電界を印加するゲート絶縁膜下領域で空乏化がお
き十分な電界が発生しなくなる。また、電極となるソー
スまたはドレイン領域とゲート電極との間の距離が離れ
ている場合にも十分な電界が発生しなくなる。このよう
に高電界がかからない場合、十分なＦＮトンネルが発生
しないので、書き込み・消去特性が劣化する。従って書
き込み・消去にソースまたはドレインにおいて電荷のＦ
Ｎトンネルを用いる方式では、ソースまたはドレイン拡
散層とゲート電極との間には十分にオーバーラップ領域
を設けてかつ、ゲート電極下のソースまたはドレインの
不純物濃度を、高濃度に保っておく必要がある。ドレイ
ンからＣＨＥで書き込む場合においても、ホットエレク
トロンの注入効率を下げないためにＦＮ書き込み・消去
と同様にゲート電極下のドレイン不純物濃度を下げるこ
とができない。以上の理由によりソースまたは、ドレイ
ンの不純物濃度を下げられないため、浅い接合が形成で
きずセルトランジスタの微細化に対して大きな問題とな
る。また、ＦＮ注入を用いる場合、高電界を印加するた
め絶縁膜中を通過する電荷のエネルギーが高くなり、絶
縁膜の絶縁特性劣化や、絶縁膜中の電荷トラップ発生量
の増大を招く。これは不揮発性メモリの書き換え特性や
データ保持特性の劣化を引き起こす。

【０００４】前記ＭＯＮＯＳセルにおいて、選択トラン
ジスタを形成しないＮＯＲ型セルでは、書き込み・消去
を行う場合、選択したセルと同じビット線、またはワー
ド線を共有する非選択セルに対して、データを破壊する
ディスターブ現象が問題となる。例えば、ドレイン側で
ＣＨＥによりＯＮＯ（Oxide-Nitride-Oxide ）絶縁膜に
電子注入し書き込みを行う場合、同じビット線を共有し
ているセルの書き込みが終了するまで、最初に書かれた
セルのドレインには高電位のストレスがかかり続ける。
このストレス電界はＯＮＯ絶縁膜からドレイン側に電子
が抜ける方向になるため、同じビット線上のセルの書き
込みが終了した時点で、このストレスによる電子の抜け
が大きいと、データが反転して、データ破壊が起こると
いう問題が起きる。

【０００５】チャネル領域でのＦＮトンネルにより書き
込み・消去を行うＭＯＮＯＳ型セルでは、ワード線、ビ
ット線によるマトリクス型のセルアレイを構成する場
合、誤書き込みを防ぐため選択トランジスタが必要とな
る。ＮＯＲ型セルアレイを形成する場合、各セル毎に選
択トランジスタが必要なるため微細化に向かないという
欠点がある。ＮＡＮＤ型では、選択トランジスタの数は
１つのＮＡＮＤ接続に対して２つとなり、ＮＯＲ型接続
の場合と比べ減るが、セルを直列接続させるので書き込
み時の書き込み量や、書込み時の誤書き込みを防ぐため
非書き込みセルに対して与える電位の制御が複雑とな
り、制御回路の増大をまねくといった問題がある。

【０００６】

【課題を解決するための手段】本発明は、メモリセルの
ゲートの側面下部のチャネル領域でゲートと拡散層のオ
フセット領域を作り、この部分にＯＮＯ構造の絶縁膜を
形成する。本発明ではこのＯＮＯ絶縁膜中のＳｉＮ膜に
電荷を注入し、ＳｉＮ膜中の電荷捕獲中心に電荷をトラ
ップさせることで、書き込みを行い、このトラップさせ
た電荷をＳｉＮ膜より引き出したり、またはトラップさ
せた電荷の反対の極を持つ電荷を注入させることで消去
を行う。ＯＮＯ絶縁膜中の電荷の有無や極（正負）によ
りチャネルの抵抗が変調されるため、セルに流れる電流
の変化が起こる。本発明ではこの現象をメモリ機能とし
て利用することを特徴としている。また、本発明におけ
るもう一つの方法はゲート側壁に、例えば不純物をドー
プしたポリシリコン電極を用い、ゲート電極との容量結
合によりこのポリシリコン電極下部の電位を制御するこ
とで、電荷注入の効率と制御性を上げることができる。
本発明におけるセルを用いるとチャネル領域で書き込
み、消去を行うＭＯＮＯＳセルのように選択トランジス
タは必要でなくなる。また本発明のセルでは注入側の電
極となるソースまたは、ドレイン拡散層高濃度の拡散層
を形成する必要がなくなるので浅い拡散層が形成できセ
ルトランジスタの微細化が可能となる。本発明では絶縁
膜への電荷注入方法は、注入電極となるドレインまた
は、ソースでバンド間トンネルによるホットキャリアま
たはアバランシェホットキャリアを用いる。このときゲ
ートの電位を制御することで、絶縁膜に注入される電荷
を電子または正孔に選択できる。ここで発生するホット
キャリアのエネルギーはＦＮ電流で発生するホットキャ
リアに比べて低いエネルギーであり、絶縁膜に対するダ
メージは小さくなるためセルの信頼性を向上させること
ができる。また同一ビット線上の非選択セルに対するデ
ィスターブにおいては、非選択セルのゲート電位を図１
４のＶａのように、電子も正孔も注入されないような条
件の電位に近づけておけばディスターブをほとんどなく
すができる。

【０００７】

【発明の実施の形態】続いて、本発明の最良の実施形態
を図１〜図１５を参照して説明する。図１は本発明の第
一の実施例の不揮発性半導体メモリセルの断面図であ
る。続いて、本発明の第一の実施例の不揮発性半導体メ
モリセルの製造方法を図２〜図６及び図１を参照して説
明する。

【０００８】図２に示すように基板（１）上に周知の技
術により所定の素子分離領域（１０）を形成した後、メ
モリセル領域のシリコン基板上に第一の絶縁膜層として
シリコン酸化膜（１１）を形成し、第一のシリコン酸化
膜上にポリシリコン（１２）をたとえば１００〜２００
ｎｍ堆積し周知の技術により、砒素、リン、などのｎ型
不純物をたとえば、２〜４ｅ２０ｃｍ-3程度の濃度にド
ーピングする。第一の絶縁膜（１１）はシリコン基板の
酸化、またはシリコン酸化膜の堆積により形成する。こ
こでゲート電極の抵抗を低抵抗化させる場合、このポリ
シリコン（１２）上に、ＷＳｉ、ＭｏＳｉなどの高融点
金属シリサイド層を堆積しポリサイド構造とするか、ま
たはＷなどの高融点金属を堆積しポリメタル構造とす
る。

【０００９】続いて、図３に示すように、メモリセルの
ゲートのパターニングを行いゲート電極（１３）を形成
し、酸化またはシリコン酸化膜の堆積を行い、酸化膜
（１４）を形成する。この酸化膜（１４）の膜厚は電荷
注入領域での電界が十分強くなるようにするため、また
電荷蓄積層へのトンネルが十分起こりやすくするため１
０ｎｍ以下の膜厚とする。膜の下限は電荷注入層からの
バックトンネルを抑制するため、２ｎｍ以上あるとよ
い。このとき電荷注入領域のチャネルのしきい値を調節
するため酸化または酸化膜堆積前にイオン注入等の周知
の技術により、所定の不純物を基板中に導入することが
できる。

【００１０】次に、図４に示すようにセルトランジスタ
のオフセット領域側をソース側につくる場合、ソース領
域を、例えばフォトレジスト（１５）などによりマスク
した状態でイオン注入などの周知の技術によりＮ型不純
物を導入し、ドレイン側のＮ型拡散層（１６）を形成す
る。このときのドレイン側へのイオン注入量を、例えば
５ｅ１２〜５ｅ１４ｃｍ-2とし不純物濃度の低いＮ型拡
散層によりＬＤＤ（Lightly Doped Drain ）構造を形成
することができる。

【００１１】次に、図５に示すように、電荷蓄積層とな
るＳｉＮ層（１７）を堆積し、シリコン酸化膜（１８）
をＣＶＤ法などの周知の技術によりＳｉＮ膜（１７）上
に堆積する。

【００１２】図６に示すように、エッチバックなどの方
法により、ゲート側壁（１９）を形成し、イオン注入な
どの周知の技術によりＮ型不純物を導入し、ドレイン
（２０）とソース（２１）のＮ型拡散層を形成する。こ
のゲートの側壁（１９）の幅により電荷注入領域の幅が
規定されることになる。ここで、ＳｉＮ層（１７）の膜
厚は電荷注入領域での電界を強くするため、７ｎｍ以下
の膜厚とする。この電荷蓄積層となるＳｉＮ膜厚の下限
は電荷のトラップ密度により決めることができるが少な
くとも０．５ｎｍ以上あるとよい。また本実施例では、
電荷蓄積層としてＳｉＮを用いたが、例えばタンタル酸
化膜、チタン酸ストロンチウム、ＰＺＴ、のように電荷
トラップの十分多い膜でかつ比誘電率や絶縁耐性が十分
高く、製造過程の熱工程により変質しない膜であればど
のようなものでもよい。またＳｉＮ膜上に堆積した酸化
膜（１８）により、ＳｉＮ膜中に蓄えられた電荷の外方
への拡散防ぐことができるので、セルのデータ保持特性
の改善を図ることができる。ドレイン（２０）とソース
（２１）のＮ型拡散層形成のためのイオン注入量は、例
えば５ｅ１４〜１ｅ１６ｃｍ-2とし比較的濃度の濃いＮ
型拡散層を形成する。ここで、コントロールゲート（１
３）とソース拡散層（２１）端部との間の距離は、電荷
注入動作時、発生したホットキャリアが電荷蓄積層に十
分到達できるような電界が得られるように決める。例え
ば２５ｎｍ以下の距離とする。この距離は、ゲート側壁
の幅やソースのイオン注入後の熱拡散工程により調節す
ることができる。また、ゲート側壁（１９）に使う膜の
誘電率によっても調整することができる。この後、図１
に示すように、通常のＭＯＳ集積回路の製造方法に従
い、層間絶縁膜（２２）を形成し、ソース・ドレイン領
域上の層間絶縁膜の一部を開口した後、コンタクトホー
ル（２３）を形成し、周知の技術によりコンタクトホー
ルへバリア層（２４）形成後、Ｗプラグ（２５）を埋め
込み、Ａ１電極（２６）を形成すると、メモリセルが完
成する。

【００１３】図７に、本実施例のようにソース側に注入
領域を設ける場合の配置方法を図８に本発明の不揮発性
半導体装置の回路ブロック図を示す。図１５には、ドレ
イン側に注入領域を設けてチャネルホットエレクトロン
で書き込み、ドレインアバランシェホットホールで消去
する場合の配置方法を示す。また、本実施例はＰ型基板
上に形成した場合について述べたが、本構造はＮ型半導
体基板に形成したＰーｗｅｌｌ上にメモリセルを形成し
た場合、ＳＯＩ（Silicon on Insulator）基板上のＰ型
領域に形成した場合でも同様である。また本実施例では
ソース側に電荷注入領域を設けることも可能であるが、
本実施例と同様にして、ドレイン側に電荷注入領域を設
けることも可能である。本実施例では、ＯＮＯ絶縁膜を
ゲート側壁部及びゲート側壁下に用いる構造を示したも
のであるが、図１７のようにＯＮＯ絶縁膜をセルトラン
ジスタのゲート絶縁膜として用い、ゲート側壁を形成す
ることも可能である。

【００１４】続いて図１２（ａ），（ｂ）を用いて、本
実施例の動作について説明する。ソース側に電荷の注入
領域を設ける場合の書き込みは、次のようにして行う。
ソースに正の電位を印加しドレインを開放状態で、ソー
ス拡散層端部の基板領域で電界が７ＭＶ／ｃｍ以上にな
るとアバランシェホットキャリアの発生が顕著になる。
このとき図１４に見られるようにゲート電位をある電位
（Ｖａ）より正の方向にもって行くと、電荷注入領域に
注入される電荷はホットエレクトロンリッチとなり、電
荷蓄積層には電子が貯蓄される。（N. Matsukawa et a
l. 1995 IRPS ）この状態では、読み出し動作的にソー
ス側の電荷蓄積層下のチャネルがオフされるので、例え
ばゲートに５Ｖ、ドレインに１Ｖ、ソースに０Ｖをかけ
ても、電流がほとんど流れないため書き込みされたと判
定できる。消去は、アバランシェホットキャリアを使う
方法と、ＦＮトンネルを用いる２つの方法がある。アバ
ランシェホットホールを用いる場合は、書き込み時と同
様に、ゲート電位をある電位より負の方向に持っていく
と、電荷注入領域に注入される電荷はホットホールリッ
チとなり、電荷蓄積層には正孔が蓄積されるようにな
る。この状態では電荷蓄積層下のチャネルがオンされる
ので、読み出し動作時に電流が流れるために消去された
と判定できる。ＦＮトンネルを用いる場合は、アバラン
シェホットホール注入時のゲート電位をさらに負の方向
に持って行き、ゲート・ソース間の電界より強くするこ
とにより、蓄積層内の電子を引き抜くことができる。書
き込み・消去時における非選択セルのゲート電位を図１
４における電子・正孔ともに注入されないような条件
（Ｖａ）にしておけばディスターブ現象は起きない。

【００１５】次にドレイン側に電荷蓄積層を設けた場
合、書き込み・消去をソース側に電荷蓄積層を設けた場
合と同じように行うことができるが、ソースを開放状態
にせず接地状態にすると、セルのチャネルに多くの電流
が流れるためホットエレクトロン、ホットホールの注入
効率を上げることができる。（S. Yamada et al. 1991I
EDM）書き込み時には、ソース・ドレイン間に電流を流
し、ドレイン側でチャネルホットエレクトロン発生さ
せ、電子を注入させる方法もある。

【００１６】次に、本発明の第二の実施例である、不揮
発性半導体メモリセルについて、図９〜図１１を用いて
説明する。ゲートのパターニングから電荷蓄積層となる
ＳｉＮ（１７）の堆積までは第一の実施例の工程までと
同じである。図１０ではＳｉＮ膜（１７）堆積後、シリ
コン酸化膜（２７）を堆積しその上にポリシリコン（２
８）を例えば２０〜２００ｎｍ堆積した後、砒素、リン
などのＮ型不純物をたとえば、２〜４ｅ２０ｃｍ-3の濃
度になるようにする。ドーピングして金属化させる。こ
こで、ＳｉＮ膜（１７）上の酸化膜（２７）の膜厚は、
ＳｉＮ膜中に蓄えられた電荷の外方への拡散、またはポ
リシリコンサイドウォール（２９）からのホール注入を
防ぐため２．５ｎｍ以上の膜厚とする。図１１では、エ
ッチバックなどの方法により、ポリシリコンサイドウォ
ール（２９）を形成し、イオン注入などの周知の技術に
よりＮ型不純物を導入し、ドレイン（２０）とソース
（２１）のＮ型拡散層を形成する。このときのイオン注
入量は、例えば５ｅ１４〜１ｅ１６ｃｍ-2とし比較的濃
度の濃いＮ型拡散層を形成する。この後、図９では、第
一の実施例と同様の工程をへてメモリセルが完成する。

【００１７】次に本実施例の動作について図１３を用い
て説明する。ソース側に電荷の注入領域を設ける場合の
書き込みは、第一の実施例と同様にして行う。ソースに
正の電位を印加しドレインを開放状態とする。ここでゲ
ートに電位と印加した場合、側壁のポリシコン電極は、
ゲートとソースと基板に容量結合しているため、側壁ポ
リシコン電極の電位は、各電極との容量結合比によって
きまる。本実施例のセルをセルアレイとして用いる場
合、例えばゲートの高さを２００ｎｍ、ポリシリコン側
壁の幅を１００ｎｍ、セルトランジスタのゲート幅を
０．４μｍ、ワード線方向のピッチを０．８μｍとする
と、側壁ポリシリコンとゲート間の容量は全容量の約８
０％となり、基板電位が接地状態の場合、側壁ポリシリ
コン電位は、ゲート電位の８０％程度の電位となる。こ
のようにゲート電位によって側壁ポリシリコン電極の電
位を制御することができる。側壁ポリシリコンの電位を
ある電位より正の方向に持っていくようにゲート電位を
印加すると、ソース拡散層端部で発生したホットキャリ
アの中で電荷注入領域に注入される電荷はホットエレク
トロンリッチとなり、電荷蓄積層には電子が蓄積され
る。この場合、読み出し動作時、側壁下のチャネルは側
壁電位の上昇でオンする場合も考えられるが、書き込み
されていない場合に比べて、流れる電流は極めて小さく
なるので書き込みされたと判定できる。消去も書き込み
と同様に、ゲート電位により側壁ポリシリコン電位を制
御することで行うことができる。ドレイン側に電荷蓄積
層を設けた場合も、第一の実施例と同様に書き込み・消
去を行うことができる。

【００１８】本実施例の構造も第１の実施例同様、Ｎ型
半導体基板に形成したＰ−ｗｅｌｌ上にメモリセルを形
成した場合、ＳＯＩ（Silicon on Insulator）基板上の
Ｐ型領域に形成した場合にも適用できる。また電荷注入
領域に関しても、ソース側、ドレイン側どちらにも設け
ることが可能である。また本実施例では、ＯＮＯ絶縁膜
をゲート側壁部及びゲート側壁下に用いる構造を示した
ものであるが、図１７に示したセルトランジスタの構造
で、ゲート側壁（１９）を例えばポリシリコンに砒素、
リン等のＮ型不純物をドーピングして金属化したものと
置き換えた構造とし、ＯＮＯ絶縁膜をセルトランジスタ
のゲート絶縁膜として用いることも可能である。

【００１９】

【発明の効果】本発明では、セルが電荷注入層下のオフ
セット領域とトランジスタの直列結合で成り立っている
ため、チャネル領域で電荷を注入するＭＯＮＯＳセルの
ように選択トランジスタは必要でなくなる。またセルト
ランジスタのソース・ドレインに浅い拡散層を形成する
ことができるのでセルトランジスタのゲート長の微細化
が図れる。絶縁膜への電荷の注入方法として、注入電極
となるドレインまたは、ソースでバンド間トンネルによ
るホットキャリアまたはアバランシェホットキャリアを
発生させており、ＦＮ電流で発生するホットキャリアに
比べて比較的低いエネルギーとなるので、絶縁膜に対す
るダメージは小さくなり、セルの信頼性を向上させるこ
とができる。また同一ビット線上の非選択セルに対する
ディスターブに対しては、非撰択セルのゲート電位を調
整することでほとんどディスターブが起こらない様にす
ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例の半導体記憶装置の断面図
である。

【図２】本発明の第１実施例の半導体記憶装置の製造方
法を示す断面図である。

【図３】本発明の第１実施例の半導体記憶装置の製造方
法を示す断面図である。

【図４】本発明の第１実施例の半導体記憶装置の製造方
法を示す断面図である。

【図５】本発明の第１実施例の半導体記憶装置の製造方
法を示す断面図である。

【図６】本発明の第１実施例の半導体記憶装置の製造方
法を示す断面図である。

【図７】本発明のメモリセルを用いた半導体記憶装置の
メモリセルアレイである。

【図８】本発明の半導体記憶装置の回路構成図である。

【図９】本発明の第２実施例の半導体記憶装置の断面図
である。

【図１０】本発明の第２実施例の半導体記憶装置の製造
方法を示す断面図である。

【図１１】本発明の第２実施例を半導体記憶装置の製造
方法を示す断面図である。

【図１２】本発明の半導体記憶装置の動作方法を示す図
である。

【図１３】本発明の半導体記憶装置の動作方法を示す図
である。

【図１４】本発明のメモリセルの特性を示す図である。

【図１５】本発明のメモリセルを用いた半導体記憶装置
のメモリアルアレイのさらに別の構成図である。

【図１６】従来の半導体記憶装置の断面図である。

【図１７】本発明のメモリセルを用いた半導体記憶装置
のメモリアルアレイのさらに別の構成図である。

【符号の説明】

１…基板またはウェル（Ｐ型不純物領域），２…ドレイン（濃いＮ型不純物領域），３…ソース（濃いＮ型不純物領域），４…シリコン酸化膜，５…ＳｉＮ膜，６…シリコン酸化膜，７…コントロールゲート，９…積層ゲート加工後に形成した酸化膜，１０…素子分離領域，１１…ゲート絶縁膜，１２…ゲート電極となるポリシリコン層，１３…ゲート電極，１４…シリコン酸化膜，１５…フォトレジスト，１６…Ｎ型拡散層，１７…電荷蓄積層となるＳｉＮ層，１８…シリコン酸化膜，１９…ゲート側壁，２０…ドレインＮ型拡散層，２１…ソースＮ型拡散層，２２…層間絶縁膜し，２３…コンタクトホール，２４…バリア層，２５…Ｗプラグ，２６…Ａ１電極，２７…シリコン酸化膜，２８…ポリシリコン層，２９…ポリシリコンサイドウォール，

Claims

【特許請求の範囲】

【請求項１】第一導電型の半導体基板内に形成された第
二導電型の第一、第二の拡散層と、第一、第二の拡散層間に存在するチャネル領域上の一部
と第一の拡散層上の一部に第一の絶縁膜を介して形成さ
れた第一のゲート電極とから構成され、前記第１のゲート電極と第二の拡散層の間に存在するチ
ャネル領域上に、少なくとも膜種の異なる２層以上の構
造で膜厚が３０ｎｍ以下となる第二の絶縁膜を持ち、こ
の第二の絶縁膜の一部が電荷蓄積層となることを特徴と
する半導体装置。
【請求項２】請求項１において、前記第二の絶縁膜が前
記第１のゲート電極の側壁となることを特徴とした半導
体装置。
【請求項３】請求項１において、前記第二の絶縁膜の構
成が、前記半導体基板上より２ｎｍ以上１０ｎｍ以下の
シリコン酸化膜、０．５ｎｍ以上７ｎｍ以下のシリコン
窒化膜の２層構成となることを特徴とした半導体装置。
【請求項４】請求項３において、前記第二の絶縁膜がゲ
ート絶縁膜である前記第一の絶縁膜を兼ねることを特徴
とした半導体装置。
【請求項５】請求項１において、前記第二の絶縁膜上に
シリコン酸化膜が少なくとも１ｎｍ以上存在することを
特徴とした半導体装置。
【請求項６】請求項１において、前記第二の絶縁膜の構
造が、前記半導体基板上よりシリコン酸化膜、タンタル
酸化膜の２層構造となることを特徴とした半導体装置。
【請求項７】請求項１において、前記第二の絶縁膜の構
造が、前記半導体基板上よりシリコン酸化膜、チタン酸
ストロンチウム、またはバリウムチタン酸ストロンチウ
ムの２層構造となることを特徴とした半導体装置。
【請求項８】請求項１において、前記第一の拡散層が不
純物濃度の低い領域を外側に、不純物濃度の高い領域を
内にもつ二重拡散層構造を持つことを特徴とする半導体
装置。
【請求項９】第一導電型の半導体基板内に形成された第
二導電型の第一、第二の拡散層と、第一、第二の拡散層間に存在するチャネル領域上の一部
と第一の拡散層上の一部に第一の絶縁膜を介して形成さ
れた第一のゲート電極とから構成され、前記第一のゲート電極と第二の拡散層の間に存在するチ
ャネル領域上にゲート電極と容量結合したフローティン
グゲートをもち、このフローティングゲートとチャネル
領域との間に少なくとも３層構造であり膜厚が３０ｎｍ
以下となる第二の絶縁膜をもち、この第二の絶縁膜の一
部が電荷蓄積層となることを特徴とする半導体装置。
【請求項１０】請求項９において、ゲート絶縁膜である
第一の絶縁膜が少なくとも３層構造をもち、第二の絶縁
膜を兼ねることを特徴とした半導体装置。
【請求項１１】請求項９において、前記第二の絶縁膜の
構成が、前記半導体基板上より２ｎｍ以上１０ｎｍ以下
のシリコン酸化膜、０．５ｎｍ以上７ｎｍ以下のシリコ
ン窒化膜、２ｎｍ以上１０ｎｍ以下のシリコン酸化膜の
３層構造となることを特徴とした半導体装置。
【請求項１２】請求項９において、前記第二の絶縁膜
が、前記第一のゲート電極とフローティングゲートとの
間の絶縁膜となることを特徴とした半導体装置。
【請求項１３】請求項９において、前記第二の絶縁膜の
構造が、前記半導体基板上よりシリコン酸化膜、タンタ
ル酸化膜、シリコン酸化膜の３層構造となることを特徴
とした半導体装置。
【請求項１４】請求項９において、前記第二の絶縁膜の
構造が、前記半導体基板上よりシリコン酸化膜、チタン
酸ストロンチウムまたはバリウムチタン酸ストロンチウ
ム、シリコン酸化膜の３層構造となることを特徴とした
半導体装置。
【請求項１５】請求項１または９において、前記第一の
拡散層を開放状態とし前記第二の拡散層に電位を与えア
バランシェホットキャリアを発生させ、前記第一のゲー
ト電極にかける電位により第二の絶縁膜の電荷蓄積層に
選択的に電子または正孔を注入することを特徴とする半
導体装置。
【請求項１６】請求項１または９において、前記第二の
拡散層に電位を与え前記第二の拡散層端部の空乏層領域
内でホットキャリアを発生させ、前記ゲート電極にかけ
る電位により第二の絶縁膜の電荷蓄積層に選択的に電子
または正孔を注入することを特徴とする半導体装置。
【請求項１７】請求項１または９において、前記第二の
拡散層に電位を与え前記第二の拡散層端部の空乏層領域
内でホットキャリアを発生させる時に、前記第二の拡散
層に与える電位を共有する非選択セルのゲート電極に与
える電位を、前記第二の拡散層端において電子ならびに
正孔が注入されない条件としたことを特徴とする半導体
装置。