JPH11234118A - 電子レベルシフト回路 - Google Patents
電子レベルシフト回路Info
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- JPH11234118A JPH11234118A JP10311130A JP31113098A JPH11234118A JP H11234118 A JPH11234118 A JP H11234118A JP 10311130 A JP10311130 A JP 10311130A JP 31113098 A JP31113098 A JP 31113098A JP H11234118 A JPH11234118 A JP H11234118A
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- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000012358 sourcing Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
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Abstract
(57)【要約】
【課題】 高電圧出力段（２）を駆動するための電子レ
ベルシフト回路を得る。 【解決手段】 出力段（２）は、第１の基準電圧源（Ｖ
dd）および第２の基準電圧源（Ｖss）間に接続され且つ
ＮＭＯＳ・プルダウン・トランジスタ（Ｉ３６）に直列
接続された少なくとも１つのＰＭＯＳ・プルアップ・ト
ランジスタ（Ｉ３２）を含む相補対のトランジスタ（Ｉ
３６，Ｉ３２）を備える。付加的トランジスタ（Ｉ３
４）は、プルアップ・トランジスタ（Ｉ３２）と並列接
続され、駆動回路（１）はプルアップ・トランジスタ
（Ｉ３２）の制御端子に接続された第１の出力端（Ａ）
と上記付加的トランジスタ（Ｉ３４）の制御端子に接続
された第２の出力端（Ｂ）とを有する。
ベルシフト回路を得る。 【解決手段】 出力段（２）は、第１の基準電圧源（Ｖ
dd）および第２の基準電圧源（Ｖss）間に接続され且つ
ＮＭＯＳ・プルダウン・トランジスタ（Ｉ３６）に直列
接続された少なくとも１つのＰＭＯＳ・プルアップ・ト
ランジスタ（Ｉ３２）を含む相補対のトランジスタ（Ｉ
３６，Ｉ３２）を備える。付加的トランジスタ（Ｉ３
４）は、プルアップ・トランジスタ（Ｉ３２）と並列接
続され、駆動回路（１）はプルアップ・トランジスタ
（Ｉ３２）の制御端子に接続された第１の出力端（Ａ）
と上記付加的トランジスタ（Ｉ３４）の制御端子に接続
された第２の出力端（Ｂ）とを有する。
Description
【０００１】
【発明の属する技術分野】この発明は、高電圧出力段を
駆動するための電子レベルシフト回路に関する。特に、
この発明は、第１および第２の基準電圧源間に接続され
且つＮＭＯＳ・プルダウン・トランジスタに直列接続さ
れた少なくとも１つのＰＭＯＳ・プルアップ・トランジ
スタを含む相補対のトランジスタを備えた高電圧出力段
を駆動するための電子レベルシフト回路に関する。
駆動するための電子レベルシフト回路に関する。特に、
この発明は、第１および第２の基準電圧源間に接続され
且つＮＭＯＳ・プルダウン・トランジスタに直列接続さ
れた少なくとも１つのＰＭＯＳ・プルアップ・トランジ
スタを含む相補対のトランジスタを備えた高電圧出力段
を駆動するための電子レベルシフト回路に関する。
【０００２】
【従来の技術】よく知られているように、一般的な電子
回路の最終出力段は、基本的にどんな負荷でも作動でき
るように駆動部を含んでいる。従って、出力段は、関連
する用途の必要性やタイプに応じて負荷からの電流を排
出即ち取り上げることが可能でなければならない。従
来、出力段のために、無数の構成が提案されている。図
１は、そのような出力段の極一般的な構成の1つを概略
的に示す。
回路の最終出力段は、基本的にどんな負荷でも作動でき
るように駆動部を含んでいる。従って、出力段は、関連
する用途の必要性やタイプに応じて負荷からの電流を排
出即ち取り上げることが可能でなければならない。従
来、出力段のために、無数の構成が提案されている。図
１は、そのような出力段の極一般的な構成の1つを概略
的に示す。
【０００３】図１に示す出力段は、第１の基準電圧源Ｖ
ddおよび第２の基準電圧源Ｖss間に相互に直列接続され
た相補対のＭＯＳトランジスタを備える。ここで、第２
の基準電圧源Ｖssは負の電源かあるいは接地されていて
もよい。相補対のＭＯＳトランジスタは、それらが制御
ロジックに関してもたらす一定の利点を考慮して出力段
に頻繁に用いられるものである。しかしながら、後述す
るように、また、バイポーラトランジスタまたは幾らか
のその他のＭＯＳトランジスタを組み入れた出力段構成
に適用してもよい。
ddおよび第２の基準電圧源Ｖss間に相互に直列接続され
た相補対のＭＯＳトランジスタを備える。ここで、第２
の基準電圧源Ｖssは負の電源かあるいは接地されていて
もよい。相補対のＭＯＳトランジスタは、それらが制御
ロジックに関してもたらす一定の利点を考慮して出力段
に頻繁に用いられるものである。しかしながら、後述す
るように、また、バイポーラトランジスタまたは幾らか
のその他のＭＯＳトランジスタを組み入れた出力段構成
に適用してもよい。
【０００４】相補対の第１のトランジスタＭ７は、ＮＭ
ＯＳまたはＤＭＯＳ型のいずれかのプルダウン・トラン
ジスタであり、その本体端子がソース端子に接続され
る。相補対の第２のトランジスタＭ６は、薄酸化物ＰＭ
ＯＳ型のプルアップ・トランジスタであり、その本体端
子がソース端子に接続される。トランジスタＭ６および
Ｍ７は、それらの各ドレイン端子を介して相互に接続さ
れ、これらのドレイン端子は出力ノードＯＵＴに共通接
続される。図示しない電機負荷が出力ノードＯＵＴとグ
ランド間に接続される。
ＯＳまたはＤＭＯＳ型のいずれかのプルダウン・トラン
ジスタであり、その本体端子がソース端子に接続され
る。相補対の第２のトランジスタＭ６は、薄酸化物ＰＭ
ＯＳ型のプルアップ・トランジスタであり、その本体端
子がソース端子に接続される。トランジスタＭ６および
Ｍ７は、それらの各ドレイン端子を介して相互に接続さ
れ、これらのドレイン端子は出力ノードＯＵＴに共通接
続される。図示しない電機負荷が出力ノードＯＵＴとグ
ランド間に接続される。
【０００５】電機負荷は、動作段階がソーシング（sour
cing）またはシンキング(sinking)の１つに応じてＰＭ
ＯＳトランジスタＭ６またはＮＭＯＳトランジスタＭ７
により交互に駆動される。それぞれの駆動段は、それら
の各出力端がトランジスタＭ６およびＭ７のゲート端子
に接続されている。ＰＭＯＳトランジスタＭ６の駆動段
のみを図１に示す。
cing）またはシンキング(sinking)の１つに応じてＰＭ
ＯＳトランジスタＭ６またはＮＭＯＳトランジスタＭ７
により交互に駆動される。それぞれの駆動段は、それら
の各出力端がトランジスタＭ６およびＭ７のゲート端子
に接続されている。ＰＭＯＳトランジスタＭ６の駆動段
のみを図１に示す。
【０００６】図２は一対のＮＭＯＳトランジスタＭ１５
とＰＭＯＳトランジスタＭ２３を組み入れた出力段の第
２の例を示す。これらのトランジスタはまた出力ノード
ＯＵＴで共通接続され、図１の前の例より大きく複雑な
駆動段がＰＭＯＳトランジスタＭ２３に対して設けられ
る。
とＰＭＯＳトランジスタＭ２３を組み入れた出力段の第
２の例を示す。これらのトランジスタはまた出力ノード
ＯＵＴで共通接続され、図１の前の例より大きく複雑な
駆動段がＰＭＯＳトランジスタＭ２３に対して設けられ
る。
【０００７】図３は、別な例を示すもので、図２に示し
たＰＭＯＳトランジスタの全てが、同じ厚酸化物ＰＭＯ
Ｓパワートランジスタで置き換えられる。多くの用途に
対して、低駆動電圧と高駆動電圧の両条件で動作できる
出力段が所望される。
たＰＭＯＳトランジスタの全てが、同じ厚酸化物ＰＭＯ
Ｓパワートランジスタで置き換えられる。多くの用途に
対して、低駆動電圧と高駆動電圧の両条件で動作できる
出力段が所望される。
【０００８】
【発明が解決しようとする課題】しかしながら、さしあ
たり、回路の占める領域を低減するだけでなく、性能に
関しても十分に要求を満たす解決法がないのが現状であ
る。この発明の基礎となる技術的問題は、低電圧および
高電圧用途で使用でき、且つ回路領域の低減されたそれ
ぞれの機能的および構成的特徴を持つ出力段およびこれ
と関連する電子レベルシフト回路を提供することであ
る。
たり、回路の占める領域を低減するだけでなく、性能に
関しても十分に要求を満たす解決法がないのが現状であ
る。この発明の基礎となる技術的問題は、低電圧および
高電圧用途で使用でき、且つ回路領域の低減されたそれ
ぞれの機能的および構成的特徴を持つ出力段およびこれ
と関連する電子レベルシフト回路を提供することであ
る。
【０００９】
【課題を解決するための手段】この発明の背後にある解
決策は、薄ゲート酸化物ＰＭＯＳトランジスタおよび厚
領域酸化物ＰＭＯＳトランジスタの両方を組み入れ、且
つ両方のトランジスタが同じレベルシフト駆動回路から
駆動される出力段を提供することがその1つである。
決策は、薄ゲート酸化物ＰＭＯＳトランジスタおよび厚
領域酸化物ＰＭＯＳトランジスタの両方を組み入れ、且
つ両方のトランジスタが同じレベルシフト駆動回路から
駆動される出力段を提供することがその1つである。
【００１０】この解決策に基づいて、以前に示し、請求
項１の特徴部分で定義した方法によって技術的な問題は
解消される。この発明の方法の特徴および利点は、添付
の図面に関連して制限ではなく例示を目的として与え
た、以下の実施の形態の説明から明らかになるであろ
う。
項１の特徴部分で定義した方法によって技術的な問題は
解消される。この発明の方法の特徴および利点は、添付
の図面に関連して制限ではなく例示を目的として与え
た、以下の実施の形態の説明から明らかになるであろ
う。
【００１１】
【発明の実施の形態】添付図面、特に図５の実施の形態
において、参照番号１で全体に概略的に示すのは、電子
回路の最終出力段２と共にこの発明に従って使用するた
めのレベルシフト回路（駆動回路）である。最終出力段
２は、例えば最終出力段２の出力ノードＯＵＴとグラン
ド間に接続された電機負荷を駆動するための電力段であ
る。好ましくは、ＭＯＳトランジスタＩ３２、Ｉ３６の
相補対３と第３のＭＯＳトランジスタＩ３４からなる最
終出力段２を図５に詳細に示す。
において、参照番号１で全体に概略的に示すのは、電子
回路の最終出力段２と共にこの発明に従って使用するた
めのレベルシフト回路（駆動回路）である。最終出力段
２は、例えば最終出力段２の出力ノードＯＵＴとグラン
ド間に接続された電機負荷を駆動するための電力段であ
る。好ましくは、ＭＯＳトランジスタＩ３２、Ｉ３６の
相補対３と第３のＭＯＳトランジスタＩ３４からなる最
終出力段２を図５に詳細に示す。
【００１２】相補対３のトランジスタは、第１の基準電
圧源Ｖddおよび第２の基準電圧源Ｖss間に相互に直列接
続され、第２の基準電圧源Ｖssは負の電源かあるいは接
地されていてもよい。相補対３の第１のトランジスタＩ
３６は、ＮＭＯＳ型のプルダウン・トランジスタであ
り、このトランジスタは、そのソース端子が第２の基準
電源Ｖssに接続され、そのゲート端子が信号ＰＤ１を受
けるように配列されている。
圧源Ｖddおよび第２の基準電圧源Ｖss間に相互に直列接
続され、第２の基準電圧源Ｖssは負の電源かあるいは接
地されていてもよい。相補対３の第１のトランジスタＩ
３６は、ＮＭＯＳ型のプルダウン・トランジスタであ
り、このトランジスタは、そのソース端子が第２の基準
電源Ｖssに接続され、そのゲート端子が信号ＰＤ１を受
けるように配列されている。
【００１３】相補対３の第２のトランジスタＩ３２は、
薄酸化物ＰＭＯＳ型のプルアップ・トランジスタであ
る。このトランジスタＩ３２は、第３のトランジスタＩ
３４と並列に接続され、そのソース端子が第１の基準電
源Ｖddに接続され、その本体端子が第３のトランジスタ
I３４の本体端子に接続される。
薄酸化物ＰＭＯＳ型のプルアップ・トランジスタであ
る。このトランジスタＩ３２は、第３のトランジスタＩ
３４と並列に接続され、そのソース端子が第１の基準電
源Ｖddに接続され、その本体端子が第３のトランジスタ
I３４の本体端子に接続される。
【００１４】好適な実施の形態では、これら２つの本体
端子は、半導体の同じ壁に挿入されたトランジスタI３
２およびI３４と同様に、共通のソースおよびドレイン
端子と共に半導体に形成できる。トランジスタI３６お
よびI３２の各ドレイン端子は相互に接続され、更に出
力ノードＯＵＴに接続される。
端子は、半導体の同じ壁に挿入されたトランジスタI３
２およびI３４と同様に、共通のソースおよびドレイン
端子と共に半導体に形成できる。トランジスタI３６お
よびI３２の各ドレイン端子は相互に接続され、更に出
力ノードＯＵＴに接続される。
【００１５】都合のいいことに、第３のトランジスタＩ
３４は厚酸化物ＰＭＯＳパワートランジスタであり、そ
のソース端子およびドレイン端子がそれぞれ第１の基準
電圧源Ｖddと出力ノードＯＵＴに接続される。第２のＰ
ＭＯＳトランジスタＩ３２のゲート端子は、駆動回路１
の第１の出力端Ａに接続され、第３のＰＭＯＳトランジ
スタＩ３４のゲート端子は、駆動回路１の第２の出力端
Ｂに接続される。
３４は厚酸化物ＰＭＯＳパワートランジスタであり、そ
のソース端子およびドレイン端子がそれぞれ第１の基準
電圧源Ｖddと出力ノードＯＵＴに接続される。第２のＰ
ＭＯＳトランジスタＩ３２のゲート端子は、駆動回路１
の第１の出力端Ａに接続され、第３のＰＭＯＳトランジ
スタＩ３４のゲート端子は、駆動回路１の第２の出力端
Ｂに接続される。
【００１６】駆動回路１は、実質的に論理情報を３つの
スイッチ即ちトランジスタＩ３２、Ｉ３４およびＩ３６
に転送する高電圧レベルシフタとして類別できる。図４
は、駆動回路１の内部構成の詳細を示すもので、この駆
動回路１は一対のＤＭＯＳ入力トランジスタＩ４４およ
びＩ５１から成る差動セルレベルシフタを備えたシフト
回路段を有する。入力信号ＰＵ１が、トランジスタＩ４
４に直接印加され、また、インバータＩＮＶで反転され
てトランジスタＩ５１に印加される。
スイッチ即ちトランジスタＩ３２、Ｉ３４およびＩ３６
に転送する高電圧レベルシフタとして類別できる。図４
は、駆動回路１の内部構成の詳細を示すもので、この駆
動回路１は一対のＤＭＯＳ入力トランジスタＩ４４およ
びＩ５１から成る差動セルレベルシフタを備えたシフト
回路段を有する。入力信号ＰＵ１が、トランジスタＩ４
４に直接印加され、また、インバータＩＮＶで反転され
てトランジスタＩ５１に印加される。
【００１７】駆動回路１の差動セルは、その出力側に一
対の厚酸化物ＰＭＯＳトランジスタを有する。第１のト
ランジスタＩ３０は、入力トランジスタＩ４４と直列に
接続されて、それと共に相補対を形成する。トランジス
タＩ３０は、そのドレイン端子がＮＭＯＳトランジスタ
Ｉ４４のドレイン端子に接続されて、駆動回路１の第１
の出力端Ａを形成し、この出力端Ａが出力段２のトラン
ジスタＩ３２のゲート端子に接続される。
対の厚酸化物ＰＭＯＳトランジスタを有する。第１のト
ランジスタＩ３０は、入力トランジスタＩ４４と直列に
接続されて、それと共に相補対を形成する。トランジス
タＩ３０は、そのドレイン端子がＮＭＯＳトランジスタ
Ｉ４４のドレイン端子に接続されて、駆動回路１の第１
の出力端Ａを形成し、この出力端Ａが出力段２のトラン
ジスタＩ３２のゲート端子に接続される。
【００１８】ツエナーダイオードＤ１と抵抗器Ｒ１の並
列回路がこの出力端Ａと第１の基準電圧源Ｖddとの間に
設けられる。ＰＭＯＳトランジスタＩ３０は、そのソー
ス端子が第１の基準電圧源Ｖddに接続され、その本体端
子がソース端子に接続される。
列回路がこの出力端Ａと第１の基準電圧源Ｖddとの間に
設けられる。ＰＭＯＳトランジスタＩ３０は、そのソー
ス端子が第１の基準電圧源Ｖddに接続され、その本体端
子がソース端子に接続される。
【００１９】トランジスタＩ３０のゲート端子は、第２
の出力トランジスタＩ３１のドレイン端子に接続され、
この第２の出力トランジスタＩ３１は、第２のＮＭＯＳ
入力トランジスタＩ５１と共に第２の相補対を形成す
る。トランジスタＩ３１は、厚酸化物ＰＭＯＳトランジ
スタであり、そのドレイン端子がトランジスタＩ５１の
ドレイン端子に接続され、そのソース端子が第１の基準
電圧源Ｖddに接続され、その本体端子がソース端子に接
続される。
の出力トランジスタＩ３１のドレイン端子に接続され、
この第２の出力トランジスタＩ３１は、第２のＮＭＯＳ
入力トランジスタＩ５１と共に第２の相補対を形成す
る。トランジスタＩ３１は、厚酸化物ＰＭＯＳトランジ
スタであり、そのドレイン端子がトランジスタＩ５１の
ドレイン端子に接続され、そのソース端子が第１の基準
電圧源Ｖddに接続され、その本体端子がソース端子に接
続される。
【００２０】駆動回路１の構成は、厚酸化物ＰＭＯＳ型
の付加的なトランジスタＩ２９で完成される。このトラ
ンジスタＩ２９は、そのソース端子が第１の基準電圧源
Ｖddに接続され、その本体端子がソース端子に接続され
る。トランジスタＩ２９のゲート端子Ｇthiは、トラン
ジスタＩ３０0のゲート端子に接続され、同様にトラン
ジスタＩ３１のドレイン端子に接続される。
の付加的なトランジスタＩ２９で完成される。このトラ
ンジスタＩ２９は、そのソース端子が第１の基準電圧源
Ｖddに接続され、その本体端子がソース端子に接続され
る。トランジスタＩ２９のゲート端子Ｇthiは、トラン
ジスタＩ３０0のゲート端子に接続され、同様にトラン
ジスタＩ３１のドレイン端子に接続される。
【００２１】トランジスタI２９のドレイン端子は、Ｎ
ＭＯSトランジスタＩ５のドレイン端子に接続され、出
力段の厚酸化物トランジスタＩ３４の制御端子を駆動す
るための駆動回路１の第２の出力端Ｂを形成する。出力
端Ｂに生じる信号は、後述のＧＡＴＥ-ＴＨで表してい
る。出力ノードＢがトランジスタＩ３１のゲート端子に
も接続される。
ＭＯSトランジスタＩ５のドレイン端子に接続され、出
力段の厚酸化物トランジスタＩ３４の制御端子を駆動す
るための駆動回路１の第２の出力端Ｂを形成する。出力
端Ｂに生じる信号は、後述のＧＡＴＥ-ＴＨで表してい
る。出力ノードＢがトランジスタＩ３１のゲート端子に
も接続される。
【００２２】更に、トランジスタＩ5のソース端子は、
トランジスタ４４のソース端子と共通であり、第２の基
準電圧源Ｖssを受ける。トランジスタＩ５のゲート端子
は、トランジスタI４４と同じ制御信号ＰＵ１を直接受
ける。
トランジスタ４４のソース端子と共通であり、第２の基
準電圧源Ｖssを受ける。トランジスタＩ５のゲート端子
は、トランジスタI４４と同じ制御信号ＰＵ１を直接受
ける。
【００２３】構成は上述の通りであるが、これは可能な
応用例を示すもので、これに限定されるものではない。
この構成がこの発明の動作を拘束するものではない。本
願発明による駆動回路１の動作を次に説明する。
応用例を示すもので、これに限定されるものではない。
この構成がこの発明の動作を拘束するものではない。本
願発明による駆動回路１の動作を次に説明する。
【００２４】都合よく、駆動回路１は、定電圧源または
パルス型の電源のいずれかで動作できる。即ち、駆動回
路１は、接地電位と比較的高い正の電位間で振動する電
圧Ｖddと、接地電位と比較的高い負の電位間で振動する
電圧Ｖssとで動作できる。定電圧源の場合、電圧は一定
に保持されるが、出力段２は負荷に電圧Ｖddまたは電圧
Ｖssを与える。
パルス型の電源のいずれかで動作できる。即ち、駆動回
路１は、接地電位と比較的高い正の電位間で振動する電
圧Ｖddと、接地電位と比較的高い負の電位間で振動する
電圧Ｖssとで動作できる。定電圧源の場合、電圧は一定
に保持されるが、出力段２は負荷に電圧Ｖddまたは電圧
Ｖssを与える。
【００２５】出力段２のＰＭＯＳトランジスタＩ３２お
よび３４は、一旦負荷を駆動するために電圧を出力ノー
ドＯＵＴに印加する。制御信号ＰＵ１がローレベル（論
理値）のとき、トランジスタＩ４４はオフ状態であり、
トランジスタＩ５１はオンする。この状態は、ゲート端
子Ｇthiを出来るだけ電圧Ｖssの値とさせ、それによっ
て、トランジスタＩ３０を閾値電圧の非常に強いオーバ
ドライブでオンさせる。
よび３４は、一旦負荷を駆動するために電圧を出力ノー
ドＯＵＴに印加する。制御信号ＰＵ１がローレベル（論
理値）のとき、トランジスタＩ４４はオフ状態であり、
トランジスタＩ５１はオンする。この状態は、ゲート端
子Ｇthiを出来るだけ電圧Ｖssの値とさせ、それによっ
て、トランジスタＩ３０を閾値電圧の非常に強いオーバ
ドライブでオンさせる。
【００２６】この点で、ＰＭＯＳトランジスタＩ３２の
ゲート端子は、閾値電圧より低い電圧となり、このトラ
ンジスタがオフする。駆動回路１のトランジスタＩ３０
は、トランジスタＩ３２をオフするのに有効な電圧Ｖdd
から降下した電圧を供給するのに適当サイズである。
ゲート端子は、閾値電圧より低い電圧となり、このトラ
ンジスタがオフする。駆動回路１のトランジスタＩ３０
は、トランジスタＩ３２をオフするのに有効な電圧Ｖdd
から降下した電圧を供給するのに適当サイズである。
【００２７】出力段２の第３のトランジスタＩ３４は、
制御信号ＧＡＴＨ-ＴＨを受け、ゲート端子Ｇthiの信号
により駆動されるトランジスタＩ２９の作用により電源
電圧即ち第１の基準電圧源Ｖddの方のハイレベル（論理
値）へ引っ張られる。出力段２がむしろ駆動回路１の部
品としてトランジスタＩ３２のゲート端子と第１の基準
電圧源Ｖddとの間に設けられたような保護素子を含まな
いことにきずくことは興味あることである。ツエナーダ
イオードＺ１および抵抗器Ｒ１によりトランジスタＩ３
２のゲート端子に印加される電圧の最大変動をクランプ
させる。
制御信号ＧＡＴＨ-ＴＨを受け、ゲート端子Ｇthiの信号
により駆動されるトランジスタＩ２９の作用により電源
電圧即ち第１の基準電圧源Ｖddの方のハイレベル（論理
値）へ引っ張られる。出力段２がむしろ駆動回路１の部
品としてトランジスタＩ３２のゲート端子と第１の基準
電圧源Ｖddとの間に設けられたような保護素子を含まな
いことにきずくことは興味あることである。ツエナーダ
イオードＺ１および抵抗器Ｒ１によりトランジスタＩ３
２のゲート端子に印加される電圧の最大変動をクランプ
させる。
【００２８】制御信号ＰＵ１がハイレベルになると、ト
ランジスタＩ４４およびＩ５がオンし、トランジスタＩ
５１がオフする。ゲート端子Ｇthiに、トランジスタＩ
３１により印加されたハイレベルの信号が現れ、このト
ランジスタＩ３１は、そのゲート端子がこのために適当
にサイズを決められていて、トランジスタＩ５の作用に
より急速な電位ＧＡＴＥ_ＴＨの降下を受けるようにな
されている。
ランジスタＩ４４およびＩ５がオンし、トランジスタＩ
５１がオフする。ゲート端子Ｇthiに、トランジスタＩ
３１により印加されたハイレベルの信号が現れ、このト
ランジスタＩ３１は、そのゲート端子がこのために適当
にサイズを決められていて、トランジスタＩ５の作用に
より急速な電位ＧＡＴＥ_ＴＨの降下を受けるようにな
されている。
【００２９】ゲート端子Ｇthiの信号が立ち上がると、
トランジスタＩ３０はオフするようになり、それによっ
て、第１の出力端Ａを実質的にツエナーダイオードＺ１
の存在に依存する電位の値にさせる。信号ＧＡＴＥ_Ｔ
Ｈが値Ｖssに近づくので、また第２の出力端Ｂの電位の
値が変化する。
トランジスタＩ３０はオフするようになり、それによっ
て、第１の出力端Ａを実質的にツエナーダイオードＺ１
の存在に依存する電位の値にさせる。信号ＧＡＴＥ_Ｔ
Ｈが値Ｖssに近づくので、また第２の出力端Ｂの電位の
値が変化する。
【００３０】パワーオフの段階中、出力負荷から電圧を
放電するために、或いは負荷に負の電圧に供給するため
には、駆動回路１のＰＭＯＳトランジスタは、制御信号
ＰＵ１をローレベルにすることで非動作状態とされ、信
号ＰＤ１をハイレベルにすることで出力段２のパワート
ランジスタＩ３６を動作状態とする。駆動回路１はま
た、第２の基準電圧源即ち電源電圧Ｖssのパルスの立ち
上がりの前に、信号ＰＵ１を活性化する事によりパルス
モードで動作する。
放電するために、或いは負荷に負の電圧に供給するため
には、駆動回路１のＰＭＯＳトランジスタは、制御信号
ＰＵ１をローレベルにすることで非動作状態とされ、信
号ＰＤ１をハイレベルにすることで出力段２のパワート
ランジスタＩ３６を動作状態とする。駆動回路１はま
た、第２の基準電圧源即ち電源電圧Ｖssのパルスの立ち
上がりの前に、信号ＰＵ１を活性化する事によりパルス
モードで動作する。
【００３１】この方法では、ＰＭＯＳトランジスタＩ３
２およびＩ３４は共に、それらの閾値電圧以上で立ち上
がる電源電圧Ｖddで活性化される。この第１の動作段階
中、両方のトランジスタの本体端子は、電源電圧Ｖddを
与えられるが、これはこの出願人による欧州特許出願第
97830327.9号に記載されている。
２およびＩ３４は共に、それらの閾値電圧以上で立ち上
がる電源電圧Ｖddで活性化される。この第１の動作段階
中、両方のトランジスタの本体端子は、電源電圧Ｖddを
与えられるが、これはこの出願人による欧州特許出願第
97830327.9号に記載されている。
【００３２】並列のトランジスタＩ３２およびＩ３４の
異なる物理的構成に鑑みて、それらの閾値電圧は、その
酸化物の厚さのため異なり、それらの1つだけが最初に
活性化される。しかし、電源電圧Ｖddの値がその最大値
に達する際に、本体端子の電圧は最大の電源電圧以上に
なるので、可能な電流ループバックは、どのトランジス
タの寄生素子も活性化されることなく、イネーブルされ
る。
異なる物理的構成に鑑みて、それらの閾値電圧は、その
酸化物の厚さのため異なり、それらの1つだけが最初に
活性化される。しかし、電源電圧Ｖddの値がその最大値
に達する際に、本体端子の電圧は最大の電源電圧以上に
なるので、可能な電流ループバックは、どのトランジス
タの寄生素子も活性化されることなく、イネーブルされ
る。
【００３３】この構成は、特に負荷からの幾らかの電流
が回復され、電源に再度戻される点で有益である。負パ
ルスの１／２波の間、信号ＰＤ１はオフ状態のトランジ
スタＩ３２およびＩ３４で活性化される。結果として、
ＮＭＯＳトランジスタＩ３６がオンされ、それによっ
て、出力に負の電圧Ｖssを与える。
が回復され、電源に再度戻される点で有益である。負パ
ルスの１／２波の間、信号ＰＤ１はオフ状態のトランジ
スタＩ３２およびＩ３４で活性化される。結果として、
ＮＭＯＳトランジスタＩ３６がオンされ、それによっ
て、出力に負の電圧Ｖssを与える。
【図１】駆動回路で駆動される従来の最終出力段を示す
回路図である。
回路図である。
【図２】駆動回路で駆動される従来の最終出力段を示す
回路図である。
回路図である。
【図３】駆動回路で駆動される従来の最終出力段を示す
回路図である。
回路図である。
【図４】この発明による駆動回路を示す回路図である。
【図５】この発明による出力段および関連する駆動回路
を示す回路図である。
を示す回路図である。
１ 駆動回路、 ２ 出力段、 ３ 相補対、 Ｉ３
２ ＰＭＯＳ・プルアップ・トランジスタ、 Ｉ３６
ＮＭＯＳ．プルダウン・トランジスタ、 Ｉ３４ 付加
的トランジスタ、 Ｄ１ ツエナーダイオード、 Ｒ１
抵抗器、 I３０，Ｉ３１ ＰＭＯＳトランジスタ、
Ｉ４４，１５１ ＮＭＯＳトランジスタ。
２ ＰＭＯＳ・プルアップ・トランジスタ、 Ｉ３６
ＮＭＯＳ．プルダウン・トランジスタ、 Ｉ３４ 付加
的トランジスタ、 Ｄ１ ツエナーダイオード、 Ｒ１
抵抗器、 I３０，Ｉ３１ ＰＭＯＳトランジスタ、
Ｉ４４，１５１ ＮＭＯＳトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 598122898 Ｖｉａ Ｃ． Ｏｌｉｖｅｔｔｉ， ２, 20041 Ａｇｒａｔｅ Ｂｒｉａｎｚａ, Ｉｔａｌｙ (72)発明者 ファブリツィオ・マルティニョーニ イタリア国、21040 モラッツォーネ、ヴ ィア・マッツィーニ ５ (72)発明者 エンリコ・シャン イタリア国、33084 コルデノンス、ヴィ ア・ヴィアル・ディ・シラヴォンス 41
Claims (8)
- 【請求項１】 第１の基準電圧源（Ｖdd）および第２
の基準電圧源（Ｖss）間に接続され且つＮＭＯＳ・プル
ダウン・トランジスタ（Ｉ３６）に直列接続された少な
くとも１つのＰＭＯＳ・プルアップ・トランジスタ（Ｉ
３２）を含む相補対のトランジスタ（Ｉ３６，Ｉ３２）
を備えた高電圧出力段（２）を駆動するための電子レベ
ルシフト回路において、 上記出力段（２）を駆動するための駆動回路（１）を備
え、 上記出力段（２）は、プルアップ・トランジスタ（Ｉ３
２）と並列接続された付加的トランジスタ（Ｉ３４）を
有し、上記駆動回路（１）はプルアップ・トランジスタ
（Ｉ３２）の制御端子に接続された第１の出力端（Ａ）
と、上記付加的トランジスタ（Ｉ３４）の制御端子に接
続された第２の出力端（Ｂ）とを有することを特徴とす
る電子レベルシフト回路。 - 【請求項２】 上記第１の出力端（Ａ）は、上記第１の
基準電圧源（Ｖdd）と上記第２の基準電圧源（Ｖss）の
間に接続された相補対のトランジスタ（Ｉ３０，Ｉ４
４）の相互接続ノードであり、上記ＰＭＯＳトランジス
タはパワートランジスタであることを特徴とする請求項
１記載の電子レベルシフト回路。 - 【請求項３】 ツエナーダイオード（Ｄ１）と抵抗器
（Ｒ１）の並列回路が、上記第１の出力端（Ａ）と上記
第１の基準電圧源（Ｖdd）との間に設けられることを特
徴とする請求項１記載の電子レベルシフト回路。 - 【請求項４】 上記駆動回路（１）は、入力信号（ＰＵ
１）とその反転入力信号をそれぞれ受ける一対のＭＯＳ
入力トランジスタ（Ｉ４４，Ｉ５１）を備える差動セル
レベルシフト段（レベルシフタ）を含み、上記差動セル
は一組の厚酸化物ＰＭＯＳパワートランジスタを持つ出
力部分を有することを特徴とする請求項１記載の電子レ
ベルシフト回路。 - 【請求項５】 上記出力部分は、第１の入力トランジス
タ（Ｉ４４）と直列接続されてこれと相補対を形成する
第１のＰＭＯＳトランジスタ（Ｉ３０）と、相互接続ノ
ードにおける駆動回路（１）の第１の出力端（Ａ）を備
え、第１の出力端（Ａ）は出力段（２）のプルアップ・
トランジスタ（Ｉ３２）に接続されていることを特徴と
する請求項４記載の電子レベルシフト回路。 - 【請求項６】 上記出力部分は、更に第２の入力トラン
ジスタ（Ｉ５１）と直列接続されてこれと第２の相補対
を形成する第２のパワートランジスタ（Ｉ３１）と、そ
の制御端子が上記第２の相補対のトランジスタ（Ｉ３
１，Ｉ５１）間の相互接続ノードに接続された第３のパ
ワートランジスタ（Ｉ２９）と、出力段（２）の上記付
加的トランジスタ（Ｉ３４）に接続された駆動回路
（１）の上記第２の出力端（Ｂ）を形成する導通端子と
を備えることを特徴とする請求項４記載の電子レベルシ
フト回路。 - 【請求項７】 上記出力部分のパワートランジスタ（Ｉ
３０，Ｉ３１、Ｉ２９）は全て厚酸化物ＰＭＯＳトラン
ジスタであることを特徴とする請求項４記載の電子レベ
ルシフト回路。 - 【請求項８】 上記第２のパワートランジスタ（Ｉ３
１）の制御端子は、上記第２の出力端（Ｂ）に接続され
ることを特徴とする請求項６記載の電子レベルシフト回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP97830561A EP0913927B1 (en) | 1997-10-31 | 1997-10-31 | High voltage level shifter for driving an output stage |
| EP97830561.3 | 1997-10-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11234118A true JPH11234118A (ja) | 1999-08-27 |
Family
ID=8230835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10311130A Pending JPH11234118A (ja) | 1997-10-31 | 1998-10-30 | 電子レベルシフト回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6236244B1 (ja) |
| EP (1) | EP0913927B1 (ja) |
| JP (1) | JPH11234118A (ja) |
| DE (1) | DE69731089D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013042474A (ja) * | 2011-08-12 | 2013-02-28 | Samsung Electro-Mechanics Co Ltd | 出力駆動回路及びトランジスタ出力回路 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6424174B1 (en) * | 2001-10-17 | 2002-07-23 | International Business Machines Corporation | Low leakage logic gates |
| FR2840468B1 (fr) * | 2002-05-28 | 2004-08-27 | St Microelectronics Sa | Dispositif amplificateur inverseur haute tension |
| US6788125B1 (en) * | 2003-05-28 | 2004-09-07 | Sun Microsystems, Inc. | Stable and accurate CMOS level shifter |
| EP1524605B1 (en) * | 2003-10-09 | 2006-08-23 | Texas Instruments Inc. | Low power, up full swing voltage CMOS bus receiver |
| US7233471B2 (en) * | 2004-01-06 | 2007-06-19 | Broadcom Corporation | Circuit output stage protection system |
| IT1392565B1 (it) * | 2008-12-23 | 2012-03-09 | St Microelectronics Des & Appl | Convertitore di livello logico |
| TW201112590A (en) * | 2009-09-22 | 2011-04-01 | Chunghwa Picture Tubes Ltd | Driving circuit for power MOSFET |
| US20130038375A1 (en) * | 2011-08-08 | 2013-02-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Voltage level shifter |
| TWI436561B (zh) * | 2011-08-23 | 2014-05-01 | Amiccom Electronics Corp | 高效能驅動電路 |
| US8581627B2 (en) | 2011-08-31 | 2013-11-12 | Intel Mobile Communications GmbH | High-speed level shifter between low-side logic and high-side logic |
| CN115001250A (zh) * | 2016-04-01 | 2022-09-02 | 侯经权 | 直接驱动功率控制 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62220026A (ja) * | 1986-03-20 | 1987-09-28 | Toshiba Corp | 出力バツフア回路 |
| US5124579A (en) * | 1990-12-31 | 1992-06-23 | Kianoosh Naghshineh | Cmos output buffer circuit with improved ground bounce |
| US5128555A (en) * | 1991-03-18 | 1992-07-07 | Motorola, Inc. | Pulsed CMOS logic circuit having selectable rise and fall times |
| US5440258A (en) * | 1994-02-08 | 1995-08-08 | International Business Machines Corporation | Off-chip driver with voltage regulated predrive |
| FR2735265B1 (fr) * | 1995-06-08 | 1997-08-22 | Pixtech Sa | Commutation d'une anode d'ecran plat de visualisation |
| US5627487A (en) * | 1995-06-28 | 1997-05-06 | Micron Technology, Inc. | Charge conserving driver circuit for capacitive loads |
| US5896044A (en) * | 1997-12-08 | 1999-04-20 | Lucent Technologies, Inc. | Universal logic level shifting circuit and method |
| US6087852A (en) * | 1997-12-19 | 2000-07-11 | Texas Instruments Incorporated | Multiplexing a single output node with multiple output circuits with varying output voltages |
-
1997
- 1997-10-31 DE DE69731089T patent/DE69731089D1/de not_active Expired - Fee Related
- 1997-10-31 EP EP97830561A patent/EP0913927B1/en not_active Expired - Lifetime
-
1998
- 1998-10-30 US US09/183,774 patent/US6236244B1/en not_active Expired - Lifetime
- 1998-10-30 JP JP10311130A patent/JPH11234118A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013042474A (ja) * | 2011-08-12 | 2013-02-28 | Samsung Electro-Mechanics Co Ltd | 出力駆動回路及びトランジスタ出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6236244B1 (en) | 2001-05-22 |
| DE69731089D1 (de) | 2004-11-11 |
| EP0913927A1 (en) | 1999-05-06 |
| EP0913927B1 (en) | 2004-10-06 |
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