JPH11234118A - 電子レベルシフト回路 - Google Patents
電子レベルシフト回路Info
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- JPH11234118A JPH11234118A JP10311130A JP31113098A JPH11234118A JP H11234118 A JPH11234118 A JP H11234118A JP 10311130 A JP10311130 A JP 10311130A JP 31113098 A JP31113098 A JP 31113098A JP H11234118 A JPH11234118 A JP H11234118A
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- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000012358 sourcing Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
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Abstract
(57)【要約】
【課題】 高電圧出力段(2)を駆動するための電子レ
ベルシフト回路を得る。 【解決手段】 出力段(2)は、第1の基準電圧源(V
dd)および第2の基準電圧源(Vss)間に接続され且つ
NMOS・プルダウン・トランジスタ(I36)に直列
接続された少なくとも1つのPMOS・プルアップ・ト
ランジスタ(I32)を含む相補対のトランジスタ(I
36,I32)を備える。付加的トランジスタ(I3
4)は、プルアップ・トランジスタ(I32)と並列接
続され、駆動回路(1)はプルアップ・トランジスタ
(I32)の制御端子に接続された第1の出力端(A)
と上記付加的トランジスタ(I34)の制御端子に接続
された第2の出力端(B)とを有する。
ベルシフト回路を得る。 【解決手段】 出力段(2)は、第1の基準電圧源(V
dd)および第2の基準電圧源(Vss)間に接続され且つ
NMOS・プルダウン・トランジスタ(I36)に直列
接続された少なくとも1つのPMOS・プルアップ・ト
ランジスタ(I32)を含む相補対のトランジスタ(I
36,I32)を備える。付加的トランジスタ(I3
4)は、プルアップ・トランジスタ(I32)と並列接
続され、駆動回路(1)はプルアップ・トランジスタ
(I32)の制御端子に接続された第1の出力端(A)
と上記付加的トランジスタ(I34)の制御端子に接続
された第2の出力端(B)とを有する。
Description
【0001】
【発明の属する技術分野】この発明は、高電圧出力段を
駆動するための電子レベルシフト回路に関する。特に、
この発明は、第1および第2の基準電圧源間に接続され
且つNMOS・プルダウン・トランジスタに直列接続さ
れた少なくとも1つのPMOS・プルアップ・トランジ
スタを含む相補対のトランジスタを備えた高電圧出力段
を駆動するための電子レベルシフト回路に関する。
駆動するための電子レベルシフト回路に関する。特に、
この発明は、第1および第2の基準電圧源間に接続され
且つNMOS・プルダウン・トランジスタに直列接続さ
れた少なくとも1つのPMOS・プルアップ・トランジ
スタを含む相補対のトランジスタを備えた高電圧出力段
を駆動するための電子レベルシフト回路に関する。
【0002】
【従来の技術】よく知られているように、一般的な電子
回路の最終出力段は、基本的にどんな負荷でも作動でき
るように駆動部を含んでいる。従って、出力段は、関連
する用途の必要性やタイプに応じて負荷からの電流を排
出即ち取り上げることが可能でなければならない。従
来、出力段のために、無数の構成が提案されている。図
1は、そのような出力段の極一般的な構成の1つを概略
的に示す。
回路の最終出力段は、基本的にどんな負荷でも作動でき
るように駆動部を含んでいる。従って、出力段は、関連
する用途の必要性やタイプに応じて負荷からの電流を排
出即ち取り上げることが可能でなければならない。従
来、出力段のために、無数の構成が提案されている。図
1は、そのような出力段の極一般的な構成の1つを概略
的に示す。
【0003】図1に示す出力段は、第1の基準電圧源V
ddおよび第2の基準電圧源Vss間に相互に直列接続され
た相補対のMOSトランジスタを備える。ここで、第2
の基準電圧源Vssは負の電源かあるいは接地されていて
もよい。相補対のMOSトランジスタは、それらが制御
ロジックに関してもたらす一定の利点を考慮して出力段
に頻繁に用いられるものである。しかしながら、後述す
るように、また、バイポーラトランジスタまたは幾らか
のその他のMOSトランジスタを組み入れた出力段構成
に適用してもよい。
ddおよび第2の基準電圧源Vss間に相互に直列接続され
た相補対のMOSトランジスタを備える。ここで、第2
の基準電圧源Vssは負の電源かあるいは接地されていて
もよい。相補対のMOSトランジスタは、それらが制御
ロジックに関してもたらす一定の利点を考慮して出力段
に頻繁に用いられるものである。しかしながら、後述す
るように、また、バイポーラトランジスタまたは幾らか
のその他のMOSトランジスタを組み入れた出力段構成
に適用してもよい。
【0004】相補対の第1のトランジスタM7は、NM
OSまたはDMOS型のいずれかのプルダウン・トラン
ジスタであり、その本体端子がソース端子に接続され
る。相補対の第2のトランジスタM6は、薄酸化物PM
OS型のプルアップ・トランジスタであり、その本体端
子がソース端子に接続される。トランジスタM6および
M7は、それらの各ドレイン端子を介して相互に接続さ
れ、これらのドレイン端子は出力ノードOUTに共通接
続される。図示しない電機負荷が出力ノードOUTとグ
ランド間に接続される。
OSまたはDMOS型のいずれかのプルダウン・トラン
ジスタであり、その本体端子がソース端子に接続され
る。相補対の第2のトランジスタM6は、薄酸化物PM
OS型のプルアップ・トランジスタであり、その本体端
子がソース端子に接続される。トランジスタM6および
M7は、それらの各ドレイン端子を介して相互に接続さ
れ、これらのドレイン端子は出力ノードOUTに共通接
続される。図示しない電機負荷が出力ノードOUTとグ
ランド間に接続される。
【0005】電機負荷は、動作段階がソーシング(sour
cing)またはシンキング(sinking)の1つに応じてPM
OSトランジスタM6またはNMOSトランジスタM7
により交互に駆動される。それぞれの駆動段は、それら
の各出力端がトランジスタM6およびM7のゲート端子
に接続されている。PMOSトランジスタM6の駆動段
のみを図1に示す。
cing)またはシンキング(sinking)の1つに応じてPM
OSトランジスタM6またはNMOSトランジスタM7
により交互に駆動される。それぞれの駆動段は、それら
の各出力端がトランジスタM6およびM7のゲート端子
に接続されている。PMOSトランジスタM6の駆動段
のみを図1に示す。
【0006】図2は一対のNMOSトランジスタM15
とPMOSトランジスタM23を組み入れた出力段の第
2の例を示す。これらのトランジスタはまた出力ノード
OUTで共通接続され、図1の前の例より大きく複雑な
駆動段がPMOSトランジスタM23に対して設けられ
る。
とPMOSトランジスタM23を組み入れた出力段の第
2の例を示す。これらのトランジスタはまた出力ノード
OUTで共通接続され、図1の前の例より大きく複雑な
駆動段がPMOSトランジスタM23に対して設けられ
る。
【0007】図3は、別な例を示すもので、図2に示し
たPMOSトランジスタの全てが、同じ厚酸化物PMO
Sパワートランジスタで置き換えられる。多くの用途に
対して、低駆動電圧と高駆動電圧の両条件で動作できる
出力段が所望される。
たPMOSトランジスタの全てが、同じ厚酸化物PMO
Sパワートランジスタで置き換えられる。多くの用途に
対して、低駆動電圧と高駆動電圧の両条件で動作できる
出力段が所望される。
【0008】
【発明が解決しようとする課題】しかしながら、さしあ
たり、回路の占める領域を低減するだけでなく、性能に
関しても十分に要求を満たす解決法がないのが現状であ
る。この発明の基礎となる技術的問題は、低電圧および
高電圧用途で使用でき、且つ回路領域の低減されたそれ
ぞれの機能的および構成的特徴を持つ出力段およびこれ
と関連する電子レベルシフト回路を提供することであ
る。
たり、回路の占める領域を低減するだけでなく、性能に
関しても十分に要求を満たす解決法がないのが現状であ
る。この発明の基礎となる技術的問題は、低電圧および
高電圧用途で使用でき、且つ回路領域の低減されたそれ
ぞれの機能的および構成的特徴を持つ出力段およびこれ
と関連する電子レベルシフト回路を提供することであ
る。
【0009】
【課題を解決するための手段】この発明の背後にある解
決策は、薄ゲート酸化物PMOSトランジスタおよび厚
領域酸化物PMOSトランジスタの両方を組み入れ、且
つ両方のトランジスタが同じレベルシフト駆動回路から
駆動される出力段を提供することがその1つである。
決策は、薄ゲート酸化物PMOSトランジスタおよび厚
領域酸化物PMOSトランジスタの両方を組み入れ、且
つ両方のトランジスタが同じレベルシフト駆動回路から
駆動される出力段を提供することがその1つである。
【0010】この解決策に基づいて、以前に示し、請求
項1の特徴部分で定義した方法によって技術的な問題は
解消される。この発明の方法の特徴および利点は、添付
の図面に関連して制限ではなく例示を目的として与え
た、以下の実施の形態の説明から明らかになるであろ
う。
項1の特徴部分で定義した方法によって技術的な問題は
解消される。この発明の方法の特徴および利点は、添付
の図面に関連して制限ではなく例示を目的として与え
た、以下の実施の形態の説明から明らかになるであろ
う。
【0011】
【発明の実施の形態】添付図面、特に図5の実施の形態
において、参照番号1で全体に概略的に示すのは、電子
回路の最終出力段2と共にこの発明に従って使用するた
めのレベルシフト回路(駆動回路)である。最終出力段
2は、例えば最終出力段2の出力ノードOUTとグラン
ド間に接続された電機負荷を駆動するための電力段であ
る。好ましくは、MOSトランジスタI32、I36の
相補対3と第3のMOSトランジスタI34からなる最
終出力段2を図5に詳細に示す。
において、参照番号1で全体に概略的に示すのは、電子
回路の最終出力段2と共にこの発明に従って使用するた
めのレベルシフト回路(駆動回路)である。最終出力段
2は、例えば最終出力段2の出力ノードOUTとグラン
ド間に接続された電機負荷を駆動するための電力段であ
る。好ましくは、MOSトランジスタI32、I36の
相補対3と第3のMOSトランジスタI34からなる最
終出力段2を図5に詳細に示す。
【0012】相補対3のトランジスタは、第1の基準電
圧源Vddおよび第2の基準電圧源Vss間に相互に直列接
続され、第2の基準電圧源Vssは負の電源かあるいは接
地されていてもよい。相補対3の第1のトランジスタI
36は、NMOS型のプルダウン・トランジスタであ
り、このトランジスタは、そのソース端子が第2の基準
電源Vssに接続され、そのゲート端子が信号PD1を受
けるように配列されている。
圧源Vddおよび第2の基準電圧源Vss間に相互に直列接
続され、第2の基準電圧源Vssは負の電源かあるいは接
地されていてもよい。相補対3の第1のトランジスタI
36は、NMOS型のプルダウン・トランジスタであ
り、このトランジスタは、そのソース端子が第2の基準
電源Vssに接続され、そのゲート端子が信号PD1を受
けるように配列されている。
【0013】相補対3の第2のトランジスタI32は、
薄酸化物PMOS型のプルアップ・トランジスタであ
る。このトランジスタI32は、第3のトランジスタI
34と並列に接続され、そのソース端子が第1の基準電
源Vddに接続され、その本体端子が第3のトランジスタ
I34の本体端子に接続される。
薄酸化物PMOS型のプルアップ・トランジスタであ
る。このトランジスタI32は、第3のトランジスタI
34と並列に接続され、そのソース端子が第1の基準電
源Vddに接続され、その本体端子が第3のトランジスタ
I34の本体端子に接続される。
【0014】好適な実施の形態では、これら2つの本体
端子は、半導体の同じ壁に挿入されたトランジスタI3
2およびI34と同様に、共通のソースおよびドレイン
端子と共に半導体に形成できる。トランジスタI36お
よびI32の各ドレイン端子は相互に接続され、更に出
力ノードOUTに接続される。
端子は、半導体の同じ壁に挿入されたトランジスタI3
2およびI34と同様に、共通のソースおよびドレイン
端子と共に半導体に形成できる。トランジスタI36お
よびI32の各ドレイン端子は相互に接続され、更に出
力ノードOUTに接続される。
【0015】都合のいいことに、第3のトランジスタI
34は厚酸化物PMOSパワートランジスタであり、そ
のソース端子およびドレイン端子がそれぞれ第1の基準
電圧源Vddと出力ノードOUTに接続される。第2のP
MOSトランジスタI32のゲート端子は、駆動回路1
の第1の出力端Aに接続され、第3のPMOSトランジ
スタI34のゲート端子は、駆動回路1の第2の出力端
Bに接続される。
34は厚酸化物PMOSパワートランジスタであり、そ
のソース端子およびドレイン端子がそれぞれ第1の基準
電圧源Vddと出力ノードOUTに接続される。第2のP
MOSトランジスタI32のゲート端子は、駆動回路1
の第1の出力端Aに接続され、第3のPMOSトランジ
スタI34のゲート端子は、駆動回路1の第2の出力端
Bに接続される。
【0016】駆動回路1は、実質的に論理情報を3つの
スイッチ即ちトランジスタI32、I34およびI36
に転送する高電圧レベルシフタとして類別できる。図4
は、駆動回路1の内部構成の詳細を示すもので、この駆
動回路1は一対のDMOS入力トランジスタI44およ
びI51から成る差動セルレベルシフタを備えたシフト
回路段を有する。入力信号PU1が、トランジスタI4
4に直接印加され、また、インバータINVで反転され
てトランジスタI51に印加される。
スイッチ即ちトランジスタI32、I34およびI36
に転送する高電圧レベルシフタとして類別できる。図4
は、駆動回路1の内部構成の詳細を示すもので、この駆
動回路1は一対のDMOS入力トランジスタI44およ
びI51から成る差動セルレベルシフタを備えたシフト
回路段を有する。入力信号PU1が、トランジスタI4
4に直接印加され、また、インバータINVで反転され
てトランジスタI51に印加される。
【0017】駆動回路1の差動セルは、その出力側に一
対の厚酸化物PMOSトランジスタを有する。第1のト
ランジスタI30は、入力トランジスタI44と直列に
接続されて、それと共に相補対を形成する。トランジス
タI30は、そのドレイン端子がNMOSトランジスタ
I44のドレイン端子に接続されて、駆動回路1の第1
の出力端Aを形成し、この出力端Aが出力段2のトラン
ジスタI32のゲート端子に接続される。
対の厚酸化物PMOSトランジスタを有する。第1のト
ランジスタI30は、入力トランジスタI44と直列に
接続されて、それと共に相補対を形成する。トランジス
タI30は、そのドレイン端子がNMOSトランジスタ
I44のドレイン端子に接続されて、駆動回路1の第1
の出力端Aを形成し、この出力端Aが出力段2のトラン
ジスタI32のゲート端子に接続される。
【0018】ツエナーダイオードD1と抵抗器R1の並
列回路がこの出力端Aと第1の基準電圧源Vddとの間に
設けられる。PMOSトランジスタI30は、そのソー
ス端子が第1の基準電圧源Vddに接続され、その本体端
子がソース端子に接続される。
列回路がこの出力端Aと第1の基準電圧源Vddとの間に
設けられる。PMOSトランジスタI30は、そのソー
ス端子が第1の基準電圧源Vddに接続され、その本体端
子がソース端子に接続される。
【0019】トランジスタI30のゲート端子は、第2
の出力トランジスタI31のドレイン端子に接続され、
この第2の出力トランジスタI31は、第2のNMOS
入力トランジスタI51と共に第2の相補対を形成す
る。トランジスタI31は、厚酸化物PMOSトランジ
スタであり、そのドレイン端子がトランジスタI51の
ドレイン端子に接続され、そのソース端子が第1の基準
電圧源Vddに接続され、その本体端子がソース端子に接
続される。
の出力トランジスタI31のドレイン端子に接続され、
この第2の出力トランジスタI31は、第2のNMOS
入力トランジスタI51と共に第2の相補対を形成す
る。トランジスタI31は、厚酸化物PMOSトランジ
スタであり、そのドレイン端子がトランジスタI51の
ドレイン端子に接続され、そのソース端子が第1の基準
電圧源Vddに接続され、その本体端子がソース端子に接
続される。
【0020】駆動回路1の構成は、厚酸化物PMOS型
の付加的なトランジスタI29で完成される。このトラ
ンジスタI29は、そのソース端子が第1の基準電圧源
Vddに接続され、その本体端子がソース端子に接続され
る。トランジスタI29のゲート端子Gthiは、トラン
ジスタI300のゲート端子に接続され、同様にトラン
ジスタI31のドレイン端子に接続される。
の付加的なトランジスタI29で完成される。このトラ
ンジスタI29は、そのソース端子が第1の基準電圧源
Vddに接続され、その本体端子がソース端子に接続され
る。トランジスタI29のゲート端子Gthiは、トラン
ジスタI300のゲート端子に接続され、同様にトラン
ジスタI31のドレイン端子に接続される。
【0021】トランジスタI29のドレイン端子は、N
MOSトランジスタI5のドレイン端子に接続され、出
力段の厚酸化物トランジスタI34の制御端子を駆動す
るための駆動回路1の第2の出力端Bを形成する。出力
端Bに生じる信号は、後述のGATE-THで表してい
る。出力ノードBがトランジスタI31のゲート端子に
も接続される。
MOSトランジスタI5のドレイン端子に接続され、出
力段の厚酸化物トランジスタI34の制御端子を駆動す
るための駆動回路1の第2の出力端Bを形成する。出力
端Bに生じる信号は、後述のGATE-THで表してい
る。出力ノードBがトランジスタI31のゲート端子に
も接続される。
【0022】更に、トランジスタI5のソース端子は、
トランジスタ44のソース端子と共通であり、第2の基
準電圧源Vssを受ける。トランジスタI5のゲート端子
は、トランジスタI44と同じ制御信号PU1を直接受
ける。
トランジスタ44のソース端子と共通であり、第2の基
準電圧源Vssを受ける。トランジスタI5のゲート端子
は、トランジスタI44と同じ制御信号PU1を直接受
ける。
【0023】構成は上述の通りであるが、これは可能な
応用例を示すもので、これに限定されるものではない。
この構成がこの発明の動作を拘束するものではない。本
願発明による駆動回路1の動作を次に説明する。
応用例を示すもので、これに限定されるものではない。
この構成がこの発明の動作を拘束するものではない。本
願発明による駆動回路1の動作を次に説明する。
【0024】都合よく、駆動回路1は、定電圧源または
パルス型の電源のいずれかで動作できる。即ち、駆動回
路1は、接地電位と比較的高い正の電位間で振動する電
圧Vddと、接地電位と比較的高い負の電位間で振動する
電圧Vssとで動作できる。定電圧源の場合、電圧は一定
に保持されるが、出力段2は負荷に電圧Vddまたは電圧
Vssを与える。
パルス型の電源のいずれかで動作できる。即ち、駆動回
路1は、接地電位と比較的高い正の電位間で振動する電
圧Vddと、接地電位と比較的高い負の電位間で振動する
電圧Vssとで動作できる。定電圧源の場合、電圧は一定
に保持されるが、出力段2は負荷に電圧Vddまたは電圧
Vssを与える。
【0025】出力段2のPMOSトランジスタI32お
よび34は、一旦負荷を駆動するために電圧を出力ノー
ドOUTに印加する。制御信号PU1がローレベル(論
理値)のとき、トランジスタI44はオフ状態であり、
トランジスタI51はオンする。この状態は、ゲート端
子Gthiを出来るだけ電圧Vssの値とさせ、それによっ
て、トランジスタI30を閾値電圧の非常に強いオーバ
ドライブでオンさせる。
よび34は、一旦負荷を駆動するために電圧を出力ノー
ドOUTに印加する。制御信号PU1がローレベル(論
理値)のとき、トランジスタI44はオフ状態であり、
トランジスタI51はオンする。この状態は、ゲート端
子Gthiを出来るだけ電圧Vssの値とさせ、それによっ
て、トランジスタI30を閾値電圧の非常に強いオーバ
ドライブでオンさせる。
【0026】この点で、PMOSトランジスタI32の
ゲート端子は、閾値電圧より低い電圧となり、このトラ
ンジスタがオフする。駆動回路1のトランジスタI30
は、トランジスタI32をオフするのに有効な電圧Vdd
から降下した電圧を供給するのに適当サイズである。
ゲート端子は、閾値電圧より低い電圧となり、このトラ
ンジスタがオフする。駆動回路1のトランジスタI30
は、トランジスタI32をオフするのに有効な電圧Vdd
から降下した電圧を供給するのに適当サイズである。
【0027】出力段2の第3のトランジスタI34は、
制御信号GATH-THを受け、ゲート端子Gthiの信号
により駆動されるトランジスタI29の作用により電源
電圧即ち第1の基準電圧源Vddの方のハイレベル(論理
値)へ引っ張られる。出力段2がむしろ駆動回路1の部
品としてトランジスタI32のゲート端子と第1の基準
電圧源Vddとの間に設けられたような保護素子を含まな
いことにきずくことは興味あることである。ツエナーダ
イオードZ1および抵抗器R1によりトランジスタI3
2のゲート端子に印加される電圧の最大変動をクランプ
させる。
制御信号GATH-THを受け、ゲート端子Gthiの信号
により駆動されるトランジスタI29の作用により電源
電圧即ち第1の基準電圧源Vddの方のハイレベル(論理
値)へ引っ張られる。出力段2がむしろ駆動回路1の部
品としてトランジスタI32のゲート端子と第1の基準
電圧源Vddとの間に設けられたような保護素子を含まな
いことにきずくことは興味あることである。ツエナーダ
イオードZ1および抵抗器R1によりトランジスタI3
2のゲート端子に印加される電圧の最大変動をクランプ
させる。
【0028】制御信号PU1がハイレベルになると、ト
ランジスタI44およびI5がオンし、トランジスタI
51がオフする。ゲート端子Gthiに、トランジスタI
31により印加されたハイレベルの信号が現れ、このト
ランジスタI31は、そのゲート端子がこのために適当
にサイズを決められていて、トランジスタI5の作用に
より急速な電位GATE_THの降下を受けるようにな
されている。
ランジスタI44およびI5がオンし、トランジスタI
51がオフする。ゲート端子Gthiに、トランジスタI
31により印加されたハイレベルの信号が現れ、このト
ランジスタI31は、そのゲート端子がこのために適当
にサイズを決められていて、トランジスタI5の作用に
より急速な電位GATE_THの降下を受けるようにな
されている。
【0029】ゲート端子Gthiの信号が立ち上がると、
トランジスタI30はオフするようになり、それによっ
て、第1の出力端Aを実質的にツエナーダイオードZ1
の存在に依存する電位の値にさせる。信号GATE_T
Hが値Vssに近づくので、また第2の出力端Bの電位の
値が変化する。
トランジスタI30はオフするようになり、それによっ
て、第1の出力端Aを実質的にツエナーダイオードZ1
の存在に依存する電位の値にさせる。信号GATE_T
Hが値Vssに近づくので、また第2の出力端Bの電位の
値が変化する。
【0030】パワーオフの段階中、出力負荷から電圧を
放電するために、或いは負荷に負の電圧に供給するため
には、駆動回路1のPMOSトランジスタは、制御信号
PU1をローレベルにすることで非動作状態とされ、信
号PD1をハイレベルにすることで出力段2のパワート
ランジスタI36を動作状態とする。駆動回路1はま
た、第2の基準電圧源即ち電源電圧Vssのパルスの立ち
上がりの前に、信号PU1を活性化する事によりパルス
モードで動作する。
放電するために、或いは負荷に負の電圧に供給するため
には、駆動回路1のPMOSトランジスタは、制御信号
PU1をローレベルにすることで非動作状態とされ、信
号PD1をハイレベルにすることで出力段2のパワート
ランジスタI36を動作状態とする。駆動回路1はま
た、第2の基準電圧源即ち電源電圧Vssのパルスの立ち
上がりの前に、信号PU1を活性化する事によりパルス
モードで動作する。
【0031】この方法では、PMOSトランジスタI3
2およびI34は共に、それらの閾値電圧以上で立ち上
がる電源電圧Vddで活性化される。この第1の動作段階
中、両方のトランジスタの本体端子は、電源電圧Vddを
与えられるが、これはこの出願人による欧州特許出願第
97830327.9号に記載されている。
2およびI34は共に、それらの閾値電圧以上で立ち上
がる電源電圧Vddで活性化される。この第1の動作段階
中、両方のトランジスタの本体端子は、電源電圧Vddを
与えられるが、これはこの出願人による欧州特許出願第
97830327.9号に記載されている。
【0032】並列のトランジスタI32およびI34の
異なる物理的構成に鑑みて、それらの閾値電圧は、その
酸化物の厚さのため異なり、それらの1つだけが最初に
活性化される。しかし、電源電圧Vddの値がその最大値
に達する際に、本体端子の電圧は最大の電源電圧以上に
なるので、可能な電流ループバックは、どのトランジス
タの寄生素子も活性化されることなく、イネーブルされ
る。
異なる物理的構成に鑑みて、それらの閾値電圧は、その
酸化物の厚さのため異なり、それらの1つだけが最初に
活性化される。しかし、電源電圧Vddの値がその最大値
に達する際に、本体端子の電圧は最大の電源電圧以上に
なるので、可能な電流ループバックは、どのトランジス
タの寄生素子も活性化されることなく、イネーブルされ
る。
【0033】この構成は、特に負荷からの幾らかの電流
が回復され、電源に再度戻される点で有益である。負パ
ルスの1/2波の間、信号PD1はオフ状態のトランジ
スタI32およびI34で活性化される。結果として、
NMOSトランジスタI36がオンされ、それによっ
て、出力に負の電圧Vssを与える。
が回復され、電源に再度戻される点で有益である。負パ
ルスの1/2波の間、信号PD1はオフ状態のトランジ
スタI32およびI34で活性化される。結果として、
NMOSトランジスタI36がオンされ、それによっ
て、出力に負の電圧Vssを与える。
【図1】駆動回路で駆動される従来の最終出力段を示す
回路図である。
回路図である。
【図2】駆動回路で駆動される従来の最終出力段を示す
回路図である。
回路図である。
【図3】駆動回路で駆動される従来の最終出力段を示す
回路図である。
回路図である。
【図4】この発明による駆動回路を示す回路図である。
【図5】この発明による出力段および関連する駆動回路
を示す回路図である。
を示す回路図である。
1 駆動回路、 2 出力段、 3 相補対、 I3
2 PMOS・プルアップ・トランジスタ、 I36
NMOS.プルダウン・トランジスタ、 I34 付加
的トランジスタ、 D1 ツエナーダイオード、 R1
抵抗器、 I30,I31 PMOSトランジスタ、
I44,151 NMOSトランジスタ。
2 PMOS・プルアップ・トランジスタ、 I36
NMOS.プルダウン・トランジスタ、 I34 付加
的トランジスタ、 D1 ツエナーダイオード、 R1
抵抗器、 I30,I31 PMOSトランジスタ、
I44,151 NMOSトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 598122898 Via C. Olivetti, 2, 20041 Agrate Brianza, Italy (72)発明者 ファブリツィオ・マルティニョーニ イタリア国、21040 モラッツォーネ、ヴ ィア・マッツィーニ 5 (72)発明者 エンリコ・シャン イタリア国、33084 コルデノンス、ヴィ ア・ヴィアル・ディ・シラヴォンス 41
Claims (8)
- 【請求項1】 第1の基準電圧源(Vdd)および第2
の基準電圧源(Vss)間に接続され且つNMOS・プル
ダウン・トランジスタ(I36)に直列接続された少な
くとも1つのPMOS・プルアップ・トランジスタ(I
32)を含む相補対のトランジスタ(I36,I32)
を備えた高電圧出力段(2)を駆動するための電子レベ
ルシフト回路において、 上記出力段(2)を駆動するための駆動回路(1)を備
え、 上記出力段(2)は、プルアップ・トランジスタ(I3
2)と並列接続された付加的トランジスタ(I34)を
有し、上記駆動回路(1)はプルアップ・トランジスタ
(I32)の制御端子に接続された第1の出力端(A)
と、上記付加的トランジスタ(I34)の制御端子に接
続された第2の出力端(B)とを有することを特徴とす
る電子レベルシフト回路。 - 【請求項2】 上記第1の出力端(A)は、上記第1の
基準電圧源(Vdd)と上記第2の基準電圧源(Vss)の
間に接続された相補対のトランジスタ(I30,I4
4)の相互接続ノードであり、上記PMOSトランジス
タはパワートランジスタであることを特徴とする請求項
1記載の電子レベルシフト回路。 - 【請求項3】 ツエナーダイオード(D1)と抵抗器
(R1)の並列回路が、上記第1の出力端(A)と上記
第1の基準電圧源(Vdd)との間に設けられることを特
徴とする請求項1記載の電子レベルシフト回路。 - 【請求項4】 上記駆動回路(1)は、入力信号(PU
1)とその反転入力信号をそれぞれ受ける一対のMOS
入力トランジスタ(I44,I51)を備える差動セル
レベルシフト段(レベルシフタ)を含み、上記差動セル
は一組の厚酸化物PMOSパワートランジスタを持つ出
力部分を有することを特徴とする請求項1記載の電子レ
ベルシフト回路。 - 【請求項5】 上記出力部分は、第1の入力トランジス
タ(I44)と直列接続されてこれと相補対を形成する
第1のPMOSトランジスタ(I30)と、相互接続ノ
ードにおける駆動回路(1)の第1の出力端(A)を備
え、第1の出力端(A)は出力段(2)のプルアップ・
トランジスタ(I32)に接続されていることを特徴と
する請求項4記載の電子レベルシフト回路。 - 【請求項6】 上記出力部分は、更に第2の入力トラン
ジスタ(I51)と直列接続されてこれと第2の相補対
を形成する第2のパワートランジスタ(I31)と、そ
の制御端子が上記第2の相補対のトランジスタ(I3
1,I51)間の相互接続ノードに接続された第3のパ
ワートランジスタ(I29)と、出力段(2)の上記付
加的トランジスタ(I34)に接続された駆動回路
(1)の上記第2の出力端(B)を形成する導通端子と
を備えることを特徴とする請求項4記載の電子レベルシ
フト回路。 - 【請求項7】 上記出力部分のパワートランジスタ(I
30,I31、I29)は全て厚酸化物PMOSトラン
ジスタであることを特徴とする請求項4記載の電子レベ
ルシフト回路。 - 【請求項8】 上記第2のパワートランジスタ(I3
1)の制御端子は、上記第2の出力端(B)に接続され
ることを特徴とする請求項6記載の電子レベルシフト回
路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP97830561A EP0913927B1 (en) | 1997-10-31 | 1997-10-31 | High voltage level shifter for driving an output stage |
EP97830561.3 | 1997-10-31 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11234118A true JPH11234118A (ja) | 1999-08-27 |
Family
ID=8230835
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10311130A Pending JPH11234118A (ja) | 1997-10-31 | 1998-10-30 | 電子レベルシフト回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6236244B1 (ja) |
EP (1) | EP0913927B1 (ja) |
JP (1) | JPH11234118A (ja) |
DE (1) | DE69731089D1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013042474A (ja) * | 2011-08-12 | 2013-02-28 | Samsung Electro-Mechanics Co Ltd | 出力駆動回路及びトランジスタ出力回路 |
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FR2840468B1 (fr) * | 2002-05-28 | 2004-08-27 | St Microelectronics Sa | Dispositif amplificateur inverseur haute tension |
US6788125B1 (en) * | 2003-05-28 | 2004-09-07 | Sun Microsystems, Inc. | Stable and accurate CMOS level shifter |
EP1524605B1 (en) * | 2003-10-09 | 2006-08-23 | Texas Instruments Inc. | Low power, up full swing voltage CMOS bus receiver |
US7233471B2 (en) * | 2004-01-06 | 2007-06-19 | Broadcom Corporation | Circuit output stage protection system |
IT1392565B1 (it) * | 2008-12-23 | 2012-03-09 | St Microelectronics Des & Appl | Convertitore di livello logico |
TW201112590A (en) * | 2009-09-22 | 2011-04-01 | Chunghwa Picture Tubes Ltd | Driving circuit for power MOSFET |
US20130038375A1 (en) * | 2011-08-08 | 2013-02-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Voltage level shifter |
TWI436561B (zh) * | 2011-08-23 | 2014-05-01 | Amiccom Electronics Corp | 高效能驅動電路 |
US8581627B2 (en) | 2011-08-31 | 2013-11-12 | Intel Mobile Communications GmbH | High-speed level shifter between low-side logic and high-side logic |
CN115001250A (zh) * | 2016-04-01 | 2022-09-02 | 侯经权 | 直接驱动功率控制 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62220026A (ja) * | 1986-03-20 | 1987-09-28 | Toshiba Corp | 出力バツフア回路 |
US5124579A (en) * | 1990-12-31 | 1992-06-23 | Kianoosh Naghshineh | Cmos output buffer circuit with improved ground bounce |
US5128555A (en) * | 1991-03-18 | 1992-07-07 | Motorola, Inc. | Pulsed CMOS logic circuit having selectable rise and fall times |
US5440258A (en) * | 1994-02-08 | 1995-08-08 | International Business Machines Corporation | Off-chip driver with voltage regulated predrive |
FR2735265B1 (fr) * | 1995-06-08 | 1997-08-22 | Pixtech Sa | Commutation d'une anode d'ecran plat de visualisation |
US5627487A (en) * | 1995-06-28 | 1997-05-06 | Micron Technology, Inc. | Charge conserving driver circuit for capacitive loads |
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-
1997
- 1997-10-31 DE DE69731089T patent/DE69731089D1/de not_active Expired - Fee Related
- 1997-10-31 EP EP97830561A patent/EP0913927B1/en not_active Expired - Lifetime
-
1998
- 1998-10-30 US US09/183,774 patent/US6236244B1/en not_active Expired - Lifetime
- 1998-10-30 JP JP10311130A patent/JPH11234118A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013042474A (ja) * | 2011-08-12 | 2013-02-28 | Samsung Electro-Mechanics Co Ltd | 出力駆動回路及びトランジスタ出力回路 |
Also Published As
Publication number | Publication date |
---|---|
US6236244B1 (en) | 2001-05-22 |
DE69731089D1 (de) | 2004-11-11 |
EP0913927A1 (en) | 1999-05-06 |
EP0913927B1 (en) | 2004-10-06 |
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