JPH11233783A - Thin film transistor and its manufacturing method - Google Patents
Thin film transistor and its manufacturing methodInfo
- Publication number
- JPH11233783A JPH11233783A JP3344698A JP3344698A JPH11233783A JP H11233783 A JPH11233783 A JP H11233783A JP 3344698 A JP3344698 A JP 3344698A JP 3344698 A JP3344698 A JP 3344698A JP H11233783 A JPH11233783 A JP H11233783A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- electrode
- film
- plating
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、アクティブマトリ
クス型液晶表示装置などの画素電極を駆動するのに用い
られるスイッチング素子である薄膜トランジスタおよび
その製造方法に関するものであり、特に半導体薄膜との
良好なコンタクトを形成する金属電極に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor which is a switching element used for driving a pixel electrode of an active matrix type liquid crystal display device and the like, and a method of manufacturing the same. And a metal electrode forming the same.
【０００２】[0002]
【従来の技術】近年、ＩＣやＬＳＩなどに代表される半
導体素子や、これらの半導体素子を組み込んだ電子機器
あるいは家庭電化製品などが開発され、市場で大量に販
売されている。現在ではテレビ受像機は勿論のこと、Ｖ
ＴＲやパーソナルコンピュータなども広く一般に普及し
ており、さほど珍しいものではなくなっている。中で
も、薄型で軽量、かつ低消費電力であるという利点を有
するディスプレイとして液晶表示装置が注目を集めてい
る。特に各画素毎に薄膜トランジスタ（以下、ＴＦＴと
称する。）などのスイッチング素子を設け、これにより
各画素を制御するようにしたアクティブマトリクス型液
晶表示装置が解像度に優れ、鮮明な画像が得られるなど
の理由から注目されている。2. Description of the Related Art In recent years, semiconductor devices typified by ICs and LSIs, and electronic devices or home appliances incorporating these semiconductor devices have been developed and sold in large quantities in the market. Currently, not only TV receivers, V
TRs, personal computers, and the like are also widely spread and are no longer rare. Among them, a liquid crystal display device has attracted attention as a display having advantages of being thin, lightweight, and low power consumption. In particular, an active matrix liquid crystal display device in which a switching element such as a thin film transistor (hereinafter referred to as a TFT) is provided for each pixel so as to control each pixel can provide an excellent resolution and a clear image. It has been noticed for reasons.
【０００３】以下、半導体素子や半導体素子を組み込ん
だ電子機器の代表例として、ＴＦＴあるいはアクティブ
マトリクス型液晶表示装置について簡単に説明する。Hereinafter, a TFT or an active matrix type liquid crystal display device will be briefly described as a typical example of a semiconductor element or an electronic device incorporating the semiconductor element.
【０００４】従来のアクティブ素子としては、非晶質シ
リコン薄膜を用いたＴＦＴが知られており、このＴＦＴ
を搭載したアクティブマトリクス型液晶表示装置が数多
く商品化されている。現在、この非晶質シリコン薄膜を
用いたＴＦＴに代わるアクティブ素子として、画素電極
を駆動させるための画素用ＴＦＴと、その画素用ＴＦＴ
を駆動させるための駆動回路とを一つの基板上に一体形
成することができる可能性が有る多結晶シリコン薄膜を
用いたＴＦＴを形成する技術に大きな期待が寄せられて
いる。[0004] As a conventional active element, a TFT using an amorphous silicon thin film is known.
Many active matrix type liquid crystal display devices equipped with are commercially available. At present, as an active element replacing the TFT using the amorphous silicon thin film, a pixel TFT for driving a pixel electrode and a TFT for the pixel are used.
There is a great expectation for a technique for forming a TFT using a polycrystalline silicon thin film, which has a possibility that a driving circuit for driving the TFT can be integrally formed on one substrate.
【０００５】多結晶シリコン薄膜は、従来のＴＦＴに用
いられている非晶質シリコン薄膜に比べて高移動度を有
しており、高性能なＴＦＴを形成することが可能となっ
ている。画素駆動用ＴＦＴを駆動させるための駆動回路
を一つの安価なガラス基板上に一体形成することが実現
されると、従来に比べて製造コストが大幅に低減される
ことになる。A polycrystalline silicon thin film has higher mobility than an amorphous silicon thin film used for a conventional TFT, and it is possible to form a high-performance TFT. If the driving circuit for driving the pixel driving TFT is integrally formed on one inexpensive glass substrate, the manufacturing cost will be significantly reduced as compared with the related art.
【０００６】このような多結晶シリコンＴＦＴの活性層
となる多結晶シリコン薄膜をガラス基板上に作成する技
術としては、ガラス基板上に非晶質シリコン薄膜を堆積
した後に６００℃程度の温度で数時間〜数十時間熱処理
して結晶化させる固相成長法や、エキシマレーザーなど
のパルスレーザー光を照射し、その部分の非晶質シリコ
ン薄膜を瞬時に熔融させて再結晶化させるレーザー結晶
化法などの方法が提案されている。As a technique for forming a polycrystalline silicon thin film to be an active layer of such a polycrystalline silicon TFT on a glass substrate, there is a technique of depositing an amorphous silicon thin film on a glass substrate and then heating the polycrystalline silicon thin film at a temperature of about 600 ° C. A solid phase growth method that heats and crystallizes for a period of time to several tens of hours, or a laser crystallization method that irradiates a pulsed laser beam such as an excimer laser and immediately melts and recrystallizes the amorphous silicon thin film in that area. Such methods have been proposed.
【０００７】このアクティブマトリクス型液晶表示装置
には、画素電極にＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘ
ｉｄｅ）などの透明導電性薄膜を用いた透過型液晶表示
装置と、画素電極に金属などの反射電極を用いた反射型
液晶表示装置とがある。本来、液晶表示装置は自発光型
のディスプレイではないため、透過型液晶表示装置の場
合には、液晶表示装置の背後に照明装置、所謂バックラ
イトを配置して、そこから入射される光によって表示を
行っている。また、反射型液晶表示装置の場合には、外
部からの入射光を反射電極によって反射させることによ
って表示を行っている。In this active matrix type liquid crystal display device, an ITO (Indium Tin Ox) is applied to a pixel electrode.
There are a transmission type liquid crystal display device using a transparent conductive thin film such as (ide) and a reflection type liquid crystal display device using a reflection electrode such as a metal for a pixel electrode. Originally, a liquid crystal display device is not a self-luminous display, so in the case of a transmissive liquid crystal display device, an illumination device, a so-called backlight, is arranged behind the liquid crystal display device, and display is performed by light incident from there. It is carried out. In the case of a reflective liquid crystal display device, display is performed by reflecting external incident light by a reflective electrode.
【０００８】このような反射型液晶表示装置は、電子機
器として用いた場合には、バックライトを使用しないた
め、全体としての消費電力を極めて小さくすることがで
きるという利点を有しているものの、使用環境あるいは
使用条件、即ち、周囲の明るさなどによって表示の明る
さやコントラストが左右されてしまうという問題点を有
している。[0008] Such a reflection type liquid crystal display device has an advantage that when it is used as an electronic device, the power consumption as a whole can be extremely reduced because no backlight is used. There is a problem that the brightness and contrast of the display are influenced by the use environment or use conditions, that is, the surrounding brightness.
【０００９】一方、透過型液晶表示装置は、電子機器と
して用いた場合には、上述のようにバックライトを用い
て表示を行うため、全体としての消費電力は大きくなる
という問題点を有しているものの、周囲の明るさなどに
さほど影響されることなく、明るくて高いコントラスト
を有する表示を行うことができるという利点を有してい
る。On the other hand, the transmission type liquid crystal display device has a problem that when it is used as an electronic device, since the display is performed using the backlight as described above, the power consumption as a whole increases. However, there is an advantage that a display having a high brightness and a high contrast can be performed without being greatly affected by ambient brightness or the like.
【００１０】ところで、上述のようなＩＴＯなどの透明
導電性薄膜あるいは金属などからなる画素電極は、ＴＦ
Ｔのドレイン電極に接続され、隣接するゲート配線やソ
ース配線と短絡しないように、これらと一定の間隔を有
するように形成されている。近年では画素電極の有効面
積を拡大するために、図１８に示すようなＴＦＴ上を含
む基板５０上全面に、ポリイミド樹脂やアクリル樹脂か
らなる層間絶縁膜５１を形成し、該層間絶縁膜５１に開
口したコンタクトホール５４を介してＴＦＴのドレイン
電極５２と層間絶縁膜５１上に形成された画素電極５５
とを接続する保護膜上画素電極構造（以下、ピクセル・
オン・パッシ構造と呼ぶ。）が提案されている。A pixel electrode made of a transparent conductive thin film such as ITO or a metal as described above is formed of TF.
It is connected to the drain electrode of T, and is formed so as to have a certain distance therefrom so as not to short-circuit with the adjacent gate wiring or source wiring. In recent years, in order to increase the effective area of the pixel electrode, an interlayer insulating film 51 made of a polyimide resin or an acrylic resin is formed on the entire surface of the substrate 50 including the TFT as shown in FIG. The drain electrode 52 of the TFT and the pixel electrode 55 formed on the interlayer insulating film 51 through the opened contact hole 54
The pixel electrode structure on the protective film that connects to
It is called an on-passive structure. ) Has been proposed.
【００１１】この構造によると、画素電極５５はポリイ
ミド樹脂やアクリル樹脂あるいは無機絶縁膜からなる層
間絶縁膜５１によって、ゲート配線やソース配線と絶縁
されることになるため、画素電極５５の端部をゲート配
線やソース配線の上方に重ねて配置することが可能とな
り、このことにより、画素電極５５の有効面積、即ち開
口率を拡大することができるようになっている。さら
に、ポリイミド樹脂やアクリル樹脂からなる層間絶縁膜
５１は、ＴＦＴやゲート配線、ソース配線に起因する段
差を容易に平坦化することができるため、液晶層５６の
配向の乱れを極めて少なくするという効果も有してい
る。According to this structure, the pixel electrode 55 is insulated from the gate wiring and the source wiring by the interlayer insulating film 51 made of a polyimide resin, an acrylic resin, or an inorganic insulating film. It is possible to dispose the pixel electrode 55 over the gate line and the source line, thereby increasing the effective area of the pixel electrode 55, that is, the aperture ratio. Further, the interlayer insulating film 51 made of a polyimide resin or an acrylic resin can easily flatten a step caused by the TFT, the gate wiring, and the source wiring, so that the disorder of the orientation of the liquid crystal layer 56 can be extremely reduced. Also have.
【００１２】しかしながら、上述したような方法では、
ＴＦＴやゲート配線、ソース配線に起因する段差を平坦
にするために、ポリイミド樹脂やアクリル樹脂からなる
層間絶縁膜５１を１μｍ以上、例えば２μｍ〜４μｍの
厚みに堆積させる必要がある。そのため、画素電極５５
とＴＦＴのドレイン電極５２とを接続するために開口す
るコンタクトホール５４による段差が大きなものとな
り、画素電極５５とＴＦＴのドレイン電極５２との接続
が良好に行われない場合もしばしば発生してしまう。However, in the method described above,
In order to flatten a step caused by the TFT, the gate wiring, and the source wiring, it is necessary to deposit an interlayer insulating film 51 made of a polyimide resin or an acrylic resin to a thickness of 1 μm or more, for example, 2 μm to 4 μm. Therefore, the pixel electrode 55
The step formed by the contact hole 54 opened to connect the pixel electrode 55 and the drain electrode 52 of the TFT becomes large, and the connection between the pixel electrode 55 and the drain electrode 52 of the TFT is often not performed well.
【００１３】また、樹脂による層間絶縁膜５１を堆積す
ることによって、ＴＦＴやゲート配線、ソース配線に起
因する段差は低減されるものの、コンタクトホール５４
に起因する段差が画素電極５５の表面にも反映され、画
素電極５５の一部の領域に大きな段差が生じてしまい、
そこで液晶層５６の配向の乱れが発生して表示品位の低
下を引き起こすという問題も発生してしまう。By depositing the interlayer insulating film 51 of resin, the step caused by the TFT, the gate wiring, and the source wiring is reduced, but the contact hole 54 is formed.
Is also reflected on the surface of the pixel electrode 55, and a large step occurs in a partial area of the pixel electrode 55,
Therefore, there is also a problem that the alignment of the liquid crystal layer 56 is disturbed and the display quality is deteriorated.
【００１４】そこで従来は、図１９（ａ）、（ｂ）に示
すように、例えば特開平４−３０５６２７号公報に示さ
れているように、コンタクトホール５４部分に樹脂から
なる層間絶縁膜５１の表面とほぼ同じ高さとなる金属な
どの導電体５７を設ける方法が提案されている。この製
造方法は、ＴＦＴのドレイン電極５２と画素電極５５と
の間、即ちコンタクトホール５４部分にメッキなどの導
電体７１を電気化学的方法によって形成し、そこに画素
電極６４を接続するというものである。Conventionally, as shown in FIGS. 19A and 19B, for example, as shown in Japanese Patent Application Laid-Open No. 4-305627, an interlayer insulating film 51 made of resin is formed in a contact hole 54 portion. A method has been proposed in which a conductor 57, such as a metal, having substantially the same height as the surface is provided. In this manufacturing method, a conductor 71 such as plating is formed between the drain electrode 52 and the pixel electrode 55 of the TFT, that is, in the contact hole 54 by an electrochemical method, and the pixel electrode 64 is connected thereto. is there.
【００１５】また、例えば特開平７−１０６５８６号公
報に示されているように、ピクセル・オン・パッシ構造
ではないものの、層間絶縁膜５１に形成されたコンタク
トホール５４に起因する段差によって、ソース配線や画
素電極５５が断線することを防止するために、コンタク
トホール５４部分に選択的ＣＶＤ法により、金属などの
導電体５７を形成する方法も提案されている。Further, as shown in, for example, Japanese Patent Laid-Open No. 7-106586, the source wiring is not formed with a pixel-on-passive structure, but is formed by a step caused by a contact hole 54 formed in an interlayer insulating film 51. In order to prevent disconnection of the pixel electrode 55 and the like, a method of forming a conductor 57 such as a metal in the contact hole 54 by a selective CVD method has been proposed.
【００１６】[0016]
【発明が解決しようとする課題】上述したような基板表
面の形状は、液晶層の配向に乱れを生じさせる大きな要
因となっている。これは、基板表面に凹凸が存在すると
その部分で液晶層の配向に乱れが生じるためである。最
近では上述した図１８のように、ピクセル・オン・パッ
シ構造によって、ＴＦＴ、ゲート配線やソース配線によ
る段差が緩和され、平坦化膜が形成された時点では基板
表面には殆ど凹凸が存在していない。The shape of the substrate surface as described above is a major factor that causes the alignment of the liquid crystal layer to be disturbed. This is because if the substrate surface has irregularities, the alignment of the liquid crystal layer is disturbed at that portion. Recently, as shown in FIG. 18 described above, the steps due to the TFT, the gate wiring and the source wiring are alleviated by the pixel-on-passive structure, and at the time when the flattening film is formed, there is almost unevenness on the substrate surface. Absent.
【００１７】しかし、その後に画素電極を形成するた
め、画素電極の膜厚分の段差および画素電極とＴＦＴの
ドレイン電極とを接続するためのコンタクトホールによ
る窪みが形成されている。画素電極の膜厚分の段差はせ
いぜい数千Å程度であるが、コンタクトホールによる窪
みは数μｍであり、画素電極の膜厚分の段差とは比較に
ならない程大きなものとなっている。However, in order to form a pixel electrode thereafter, a step due to the thickness of the pixel electrode and a depression due to a contact hole for connecting the pixel electrode to the drain electrode of the TFT are formed. Although the step corresponding to the thickness of the pixel electrode is at most several thousand mm, the depression due to the contact hole is several μm, which is so large as to be incomparable with the step corresponding to the thickness of the pixel electrode.
【００１８】また、ＴＦＴのドレイン電極と画素電極と
の接続を良好なものとするためには、コンタクトホール
をテーパー形状に加工して傾斜を持たせるようにすれば
よいが、ＴＦＴの微細化に伴いコンタクトホールの寸法
も微細化していることから、極端なテーパー形状加工が
行えない状況にある。つまり、極端なテーパー形状に加
工してしまうとコンタクトホールの寸法が大きくなって
しまうからである。コンタクトホールの寸法を大きくし
てしまうと、上述したようにコンタクトホールに起因す
る段差が画素電極の表面にも反映され、画素電極の一部
の領域に大きな段差が生じ、その段差で液晶層の配向の
乱れが発生して、表示品位の低下を引き起こす大きな要
因になる。In order to improve the connection between the drain electrode and the pixel electrode of the TFT, the contact hole may be formed into a tapered shape so as to have a slope. Accordingly, since the dimensions of the contact holes are also becoming finer, there is a situation in which extreme taper shape processing cannot be performed. That is, if the contact hole is formed into an extremely tapered shape, the dimension of the contact hole becomes large. If the size of the contact hole is increased, the step due to the contact hole is also reflected on the surface of the pixel electrode as described above, and a large step occurs in a partial region of the pixel electrode. Disorder of the alignment is generated, which is a major factor that causes deterioration of display quality.
【００１９】特に、画素電極のサイズが微細な場合には
この影響は顕著となる。例えば、画素電極のサイズが２
５μｍ角でありコンタクトホールの寸法が５μｍ角であ
ったとすると画素電極の面積に占めるコンタクトホール
の割合は４％である。しかしながら、コンタクトホール
の開口工程ではエッチングによる寸法シフトが発生しや
すく、仮に完成時にコンタクトホールの寸法が１０μｍ
角になってしまったとするとコンタクトホールが占める
割合が１６％にまで達してしまうことになる。このよう
な状況下では、ＴＦＴのドレイン電極と画素電極との良
好な接続を維持しつつコンタクトホールの段差に起因す
る不都合を解消することは容易なことではない。In particular, when the size of the pixel electrode is fine, this effect becomes remarkable. For example, if the size of the pixel electrode is 2
If the size of the contact hole is 5 μm square and the size of the contact hole is 5 μm square, the ratio of the contact hole to the area of the pixel electrode is 4%. However, in the contact hole opening step, a dimensional shift due to etching is likely to occur.
If the corners are formed, the ratio occupied by the contact holes reaches 16%. Under such circumstances, it is not easy to eliminate the inconvenience caused by the step of the contact hole while maintaining a good connection between the drain electrode of the TFT and the pixel electrode.
【００２０】また、画素電極サイズの微細化に伴い、Ｔ
ＦＴ自体の小型化、高性能化が進んでおり、ＴＦＴの活
性層であるシリコン薄膜などとソース電極およびドレイ
ン電極との接続面積も小さなものとなっており、良好な
オーミックコンタクトを確保することが徐々に難しいも
のとなってきている。Also, with the miniaturization of the pixel electrode size, T
The size and performance of the FT itself have been reduced, and the connection area between the silicon thin film, which is the active layer of the TFT, and the source electrode and the drain electrode has been reduced, so that a good ohmic contact can be secured. It is becoming increasingly difficult.
【００２１】上述したような従来の方法は、このような
問題点を解決するための方法として提案されたものであ
り、特開平４−３０５６２７号公報に示されている従来
の方法には、ＴＦＴのドレイン電極上に電気化学的方法
によって金属などからなる導電体を形成し、その部分に
画素電極を接続するというような構成が開示されてい
る。そのため、画素電極の表面は平坦な状態となり、コ
ンタクトホールの段差に起因する液晶層の配向の乱れや
画素電極とＴＦＴのドレイン電極との接続不良を低減す
ることができるものと考えられる。The above-described conventional method has been proposed as a method for solving such a problem. The conventional method disclosed in Japanese Patent Application Laid-Open No. 4-305627 includes a TFT. A structure is disclosed in which a conductor made of a metal or the like is formed on a drain electrode of this type by an electrochemical method, and a pixel electrode is connected to that part. Therefore, it is considered that the surface of the pixel electrode becomes flat, and it is possible to reduce the disorder of the alignment of the liquid crystal layer and the poor connection between the pixel electrode and the drain electrode of the TFT due to the step of the contact hole.
【００２２】しかしながら、このような方法では、メッ
キなどの電気化学的方法によって形成された導電体とド
レイン電極との密着性が必ずしも良好なものになるとは
限らない。ドレイン電極を構成する金属材料によって
は、その表面に酸化膜などが形成され易すいものがあ
る。一般にＴＦＴの電極や配線材料として広く利用され
ているＡｌやＴｉがこれに該当する。金属材料の表面に
酸化膜などが形成されていると十分な膜厚のメッキ層が
得られないばかりでなく、密着性も良好なものにはなら
ない。このような金属材料に対しては、事前に各種の表
面処理を施すなどの複雑な工程が必要であり、かなりの
ノウハウが要求されることになる。また、ＴＦＴの活性
層であるシリコン薄膜などとソース電極およびドレイン
電極との接続面積の微細化に伴うオーミックコンタクト
の確保に関しては一切考慮されていない。However, in such a method, the adhesion between the conductor formed by an electrochemical method such as plating and the drain electrode is not always improved. Depending on the metal material forming the drain electrode, an oxide film or the like is easily formed on the surface. Generally, Al and Ti widely used as electrodes and wiring materials of a TFT correspond to this. If an oxide film or the like is formed on the surface of the metal material, not only a plating layer having a sufficient thickness cannot be obtained, but also good adhesion cannot be obtained. Such a metal material requires complicated processes such as performing various surface treatments in advance, and requires considerable know-how. Further, no consideration is given to securing an ohmic contact due to miniaturization of a connection area between a silicon thin film, which is an active layer of a TFT, and a source electrode and a drain electrode.
【００２３】一方、特開平７−１０６５８６号公報に示
されている従来の方法には、ＴＦＴのソース領域および
ドレイン領域上の層間絶縁膜に開口されたコンタクトホ
ール部分に選択的ＣＶＤ法によって金属膜からなる導電
体を形成し、そこにソース電極あるいはドレイン電極を
接続するような構成が開示されている。これによるとソ
ース領域およびドレイン領域とソース電極およびドレイ
ン電極とを繋ぐ導電体は、コンタクトホールの部分に自
己整合的に形成されるため、導電体を形成するためのフ
ォトリソ工程が不要となり、良好なオーミックコンタク
トを得ることが可能になるものと思われる。On the other hand, in the conventional method disclosed in Japanese Patent Application Laid-Open No. 7-106586, a metal film is formed by selective CVD in a contact hole portion opened in an interlayer insulating film on a source region and a drain region of a TFT. A structure is disclosed in which a conductor made of is formed and a source electrode or a drain electrode is connected thereto. According to this, the conductor that connects the source region and the drain region to the source electrode and the drain electrode is formed in a self-aligned manner at the contact hole, so that a photolithography step for forming the conductor is not required, and a favorable It seems that ohmic contact can be obtained.
【００２４】しかしながら、このようなコンタクトホー
ル部分に金属膜からなる導電体を形成するための選択的
ＣＶＤ法においては、金属膜を成膜しようとする開口部
の面積が大きすぎると膜剥がれが生じてしまうという問
題点を有しており、そのため、開口部の面積は、２μｍ
角程度が実用上の限度であると考えられている。また、
選択性を維持しながら成膜できる膜厚も、１．５μｍ程
度が実用上の限度であると考えられる。However, in the selective CVD method for forming a conductor made of a metal film in such a contact hole portion, if the area of the opening where the metal film is to be formed is too large, film peeling occurs. Therefore, the area of the opening is 2 μm
Angles are considered to be practical limits. Also,
It is considered that the film thickness that can be formed while maintaining the selectivity is about 1.5 μm as a practical limit.
【００２５】以上のように、選択的ＣＶＤ法には実用上
の幾つかの制約が存在している。現在のＴＦＴにおける
コンタクトホールの大きさは、概ね４μｍ〜５μｍ角程
度であり、上述した選択的ＣＶＤ法における実用上の制
約を考慮すると、ＴＦＴにおけるコンタクトホール部分
に選択的ＣＶＤ法で金属膜を埋め込むことは実用上容易
なことではないといえる。As described above, the selective CVD method has some practical limitations. The size of a contact hole in a current TFT is about 4 μm to 5 μm square, and in consideration of the above-described practical limitations in the selective CVD method, a metal film is embedded in the contact hole portion of the TFT by the selective CVD method. That is not easy in practice.
【００２６】また、この方法をピクセル・オン・パッシ
構造に適用した場合を想定すると、画素電極との接続の
ためにはポリイミド樹脂やアクリル樹脂からなる層間絶
縁膜の膜厚と同程度の膜厚、即ち２μｍ〜４μｍ程度の
膜厚を有する柱状の金属などからなる導電体を形成する
必要があり、このことからも、上述したような選択的Ｃ
ＶＤ法で金属膜を埋め込むことは実用上容易なことでは
ないといえる。Further, assuming that this method is applied to a pixel-on-passive structure, a film thickness similar to that of an interlayer insulating film made of polyimide resin or acrylic resin is required for connection with a pixel electrode. That is, it is necessary to form a conductor made of columnar metal or the like having a film thickness of about 2 μm to 4 μm.
It can be said that embedding a metal film by the VD method is not easy in practice.
【００２７】このように、導電体を形成する場合、通常
のスパッタリング法あるいはプラズマＣＶＤ法によって
導電体を成膜するためには、膜厚が厚いために成膜に長
時間を要したり、また成膜途中や成膜後に膜剥がれが生
じたりすることが容易に想像される。また、仮に正常に
成膜が完了したとしても、これをエッチングして柱状に
パターニングするためには、さらに長時間のエッチング
を要することになり、このような方法は実用的なもので
はなかった。As described above, when a conductor is formed, it takes a long time to form the conductor by a normal sputtering method or a plasma CVD method because the film thickness is large. It is easily imagined that film peeling occurs during or after film formation. Further, even if the film formation is completed normally, it takes a longer time to etch the film and pattern it into a columnar shape, and such a method is not practical.
【００２８】本発明は、以上のような従来の問題点に鑑
みなされたものであって、上述したような問題点を解決
し、半導体薄膜と電極との間の安定した接続を提供する
ことを目的としている。The present invention has been made in view of the above-mentioned conventional problems, and has as its object to solve the above-mentioned problems and to provide a stable connection between a semiconductor thin film and an electrode. The purpose is.
【００２９】[0029]
【課題を解決するための手段】上述した目的を達成する
ために、本発明の請求項１に記載の薄膜トランジスタ
は、絶縁性基板上あるいは絶縁性被膜を堆積した基板上
に形成された薄膜トランジスタにおいて、前記薄膜トラ
ンジスタは、その活性層を構成するシリコンを主成分と
する半導体薄膜と、該半導体薄膜に形成されたソース領
域およびドレイン領域を備え、前記ソース領域およびド
レイン領域は、それぞれ接続される電極との間にメッキ
法によって形成された金属層を介在させていることを特
徴としている。即ち、本請求項における薄膜トランジス
タは、半導体薄膜に形成されたソース領域およびドレイ
ン領域と、そのそれぞれに接続される電極との間にメッ
キ法によって金属層を形成するというものであり、その
ことにより、半導体薄膜と電極との間で良好なオーミッ
クコンタクトを確保することが可能となっている。According to a first aspect of the present invention, there is provided a thin film transistor formed on an insulating substrate or a substrate having an insulating film deposited thereon. The thin film transistor includes a semiconductor thin film containing silicon as a main component constituting an active layer thereof, and a source region and a drain region formed in the semiconductor thin film, wherein the source region and the drain region are connected to electrodes respectively connected thereto. It is characterized in that a metal layer formed by a plating method is interposed therebetween. That is, the thin film transistor according to the present invention is that a metal layer is formed by a plating method between a source region and a drain region formed in a semiconductor thin film, and an electrode connected to each of the source region and the drain region. Good ohmic contact between the semiconductor thin film and the electrode can be secured.
【００３０】また、本発明の請求項２に記載の薄膜トラ
ンジスタは、上述した請求項１に記載の薄膜トランジス
タにおいて、前記メッキ法によって形成される金属層
は、Ａｇ、Ａｕ、Ｃｏ、Ｃｒ、Ｃｕ、Ｆｅ、Ｎｉ、Ｐｔ
あるいはこれらの合金からなることを特徴としている。
このことにより、本請求項における薄膜トランジスタ
は、半導体薄膜に形成されたソース領域およびドレイン
領域と、そのそれぞれに接続される電極との間で良好な
オーミックコンタクトを得ることが可能となり、また、
電極の低抵抗化や耐熱性向上を図るために有効な金属層
を提供することが可能となっている。According to a second aspect of the present invention, there is provided the thin film transistor according to the first aspect, wherein the metal layer formed by the plating method is made of Ag, Au, Co, Cr, Cu, or Fe. , Ni, Pt
Alternatively, it is characterized by being made of these alloys.
This makes it possible for the thin film transistor according to the present invention to obtain a good ohmic contact between the source region and the drain region formed in the semiconductor thin film and the electrodes connected to the respective regions,
It is possible to provide a metal layer effective for lowering the resistance of the electrode and improving the heat resistance.
【００３１】また、本発明の請求項３に記載の薄膜トラ
ンジスタは、絶縁性基板上あるいは絶縁性被膜を堆積し
た基板上に形成された薄膜トランジスタにおいて、前記
薄膜トランジスタは、その活性層を構成するシリコンを
主成分とする半導体薄膜と、該半導体薄膜に形成された
ソース領域およびドレイン領域を備え、少なくとも前記
ソース領域に接続される電極の表面には、該電極の表面
を覆うようにメッキ法によって金属層が形成されてお
り、該金属層を介して該ソース領域と該電極とが接続さ
れていることを特徴としている。即ち、本請求項におけ
る薄膜トランジスタは、半導体薄膜に形成されたソース
領域と、ソース領域に接続される電極との間にメッキ法
によって金属層を形成するというものであり、特にソー
ス領域に接続される電極の表面をメッキ法による金属層
によって被覆することにより、半導体薄膜と電極との間
で良好なオーミックコンタクトを確保することが可能と
なると共に電極や配線の低抵抗化を図ることが可能とな
っている。A thin film transistor according to a third aspect of the present invention is a thin film transistor formed on an insulating substrate or a substrate on which an insulating film is deposited, wherein the thin film transistor mainly comprises silicon constituting an active layer thereof. A semiconductor thin film as a component, a source region and a drain region formed in the semiconductor thin film, and a metal layer formed on a surface of an electrode connected to at least the source region by a plating method so as to cover the surface of the electrode. And the source region and the electrode are connected via the metal layer. That is, the thin film transistor according to the present invention has a metal layer formed by a plating method between a source region formed in a semiconductor thin film and an electrode connected to the source region, and is particularly connected to the source region. By coating the surface of the electrode with a metal layer formed by plating, it becomes possible to secure a good ohmic contact between the semiconductor thin film and the electrode, and to reduce the resistance of the electrode and wiring. ing.
【００３２】また、本発明の請求項４に記載の薄膜トラ
ンジスタは、上述した請求項３に記載の薄膜トランジス
タにおいて、前記メッキ法によって形成される金属層
が、前記ソース領域に接続される電極よりも融点の高い
金属からなることを特徴としている。即ち、本請求項に
おける薄膜トランジスタは、半導体薄膜に形成されたソ
ース領域と、ソース領域に接続される電極との間にメッ
キ法によって金属層を形成するというものであり、特に
ソース領域に接続される電極の表面をメッキ法による金
属層によって被覆することにより、半導体薄膜と電極と
間で良好なオーミックコンタクトを確保することが可能
となると共にソース領域に接続される電極の耐熱性を向
上させることが可能となっている。According to a fourth aspect of the present invention, in the thin film transistor according to the third aspect, the metal layer formed by the plating method has a melting point lower than that of the electrode connected to the source region. It is characterized by being made of a metal having a high density. That is, the thin film transistor according to the present invention has a metal layer formed by a plating method between a source region formed in a semiconductor thin film and an electrode connected to the source region, and is particularly connected to the source region. By covering the surface of the electrode with a metal layer formed by plating, it is possible to secure a good ohmic contact between the semiconductor thin film and the electrode and to improve the heat resistance of the electrode connected to the source region. It is possible.
【００３３】また、上述した目的を達成するために、本
発明の請求項５に記載の薄膜トランジスタの製造方法
は、絶縁性基板上あるいは絶縁性被膜を堆積した基板上
に形成された薄膜トランジスタの製造方法において、前
記基板上に導電性材料からなるソース電極を形成する工
程と、前記ソース電極の表面にメッキ法によって金属層
を形成する工程と、前記金属層上に、該金属層と接する
ようにシリコンを主成分とする半導体薄膜からなる島状
の半導体層を形成する工程と、前記半導体層に選択的に
不純物イオンを注入してソース領域とドレイン領域とを
形成する工程と、前記ドレイン領域上に、該ドレイン領
域と接するようにメッキ法によって金属層を形成する工
程と、を含むことを特徴としている。即ち、本請求項に
おける薄膜トランジスタの製造方法は、半導体薄膜に形
成されたソース領域およびドレイン領域と、そのそれぞ
れに接続される電極との間にメッキ法によって金属層を
形成するというものであり、そのことにより、半導体薄
膜と電極との間で良好なオーミックコンタクトを確保す
ることが可能となっている。According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor formed on an insulating substrate or a substrate on which an insulating film is deposited. Forming a source electrode made of a conductive material on the substrate, forming a metal layer on the surface of the source electrode by plating, and forming a silicon layer on the metal layer so as to be in contact with the metal layer. Forming an island-shaped semiconductor layer composed of a semiconductor thin film containing, as a main component, selectively implanting impurity ions into the semiconductor layer to form a source region and a drain region; Forming a metal layer by plating so as to be in contact with the drain region. That is, the method of manufacturing a thin film transistor according to the present invention is to form a metal layer by a plating method between a source region and a drain region formed in a semiconductor thin film, and electrodes connected to the respective regions. This makes it possible to ensure a good ohmic contact between the semiconductor thin film and the electrode.
【００３４】[0034]
【発明の実施の形態】以下、本発明における実施の形態
について図面に基づいて説明する。図１は、本実施の形
態におけるＴＦＴを示す断面図であり、図２は、図１に
おけるＴＦＴの平面図である。なお、図１は、図２のＡ
−Ａ′で示された部分の断面を示している。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a cross-sectional view illustrating a TFT according to the present embodiment, and FIG. 2 is a plan view of the TFT in FIG. FIG. 1 is a view similar to FIG.
The cross section of the portion indicated by -A 'is shown.
【００３５】本実施の形態においては、従来技術として
説明した液晶表示装置に用いられるＴＦＴを例として説
明する。本実施の形態におけるスイッチング素子として
のＴＦＴは、概ね次のような構成となっている。In this embodiment, a TFT used in a liquid crystal display device described as a conventional technique will be described as an example. The TFT as a switching element in the present embodiment has the following general configuration.
【００３６】図１および図２に示すように、ガラスなど
の基板１上には金属薄膜が堆積され、所定の形状にパタ
ーニングされてゲート電極２が形成されている。このゲ
ート電極２上にはゲート絶縁膜３が堆積されており、次
いで、ゲート絶縁膜３上には金属薄膜が堆積されてい
る。そして、この金属薄膜を所定の形状にパターニング
してソース電極４が形成されている。As shown in FIGS. 1 and 2, a metal thin film is deposited on a substrate 1 such as glass, and is patterned into a predetermined shape to form a gate electrode 2. A gate insulating film 3 is deposited on the gate electrode 2, and then a metal thin film is deposited on the gate insulating film 3. Then, the source electrode 4 is formed by patterning the metal thin film into a predetermined shape.
【００３７】次に、基板１上の全面に層間絶縁膜５が堆
積されており、ゲート電極２上およびソース電極４の一
部の表面が露出するように開口部６が形成される。Next, an interlayer insulating film 5 is deposited on the entire surface of the substrate 1, and an opening 6 is formed so as to expose the gate electrode 2 and a part of the surface of the source electrode 4.
【００３８】次に、開口部６にはメッキ法によって金属
材料からなるメッキ層７が形成されており、このメッキ
層７を含む基板１上の全面にシリコン薄膜が堆積され、
ＴＦＴの活性層８となるよう所定の形状にパターニング
されている。このシリコン薄膜の一部はメッキ層７に接
続されており、この活性層８には不純物イオンが注入さ
れたソース領域９およびドレイン領域１０とゲート電極
２の上方の領域に不純物イオンが注入されていないチャ
ネル領域１１とがそれぞれ形成されている。Next, a plating layer 7 made of a metal material is formed in the opening 6 by a plating method, and a silicon thin film is deposited on the entire surface of the substrate 1 including the plating layer 7.
It is patterned into a predetermined shape so as to become the active layer 8 of the TFT. A part of the silicon thin film is connected to the plating layer 7, and the active layer 8 has impurity ions implanted into the source region 9 and the drain region 10 into which the impurity ions have been implanted and the region above the gate electrode 2. No channel region 11 is formed.
【００３９】その後、基板１上の全面にアクリル樹脂な
どからなる樹脂絶縁膜１２が堆積されており、ＴＦＴの
ドレイン領域１０に対応する部分に開口部１３が形成さ
れ、続いて、開口部１３にメッキ法によって金属材料か
らなるメッキ層１４が形成されている。Thereafter, a resin insulating film 12 made of acrylic resin or the like is deposited on the entire surface of the substrate 1, and an opening 13 is formed in a portion corresponding to the drain region 10 of the TFT. A plating layer 14 made of a metal material is formed by a plating method.
【００４０】最後に、画素電極１５となる透明導電性薄
膜あるいは金属薄膜をメッキ層１４と接続するように形
成されている。Finally, a transparent conductive thin film or a metal thin film to be the pixel electrode 15 is formed so as to be connected to the plating layer 14.
【００４１】本実施の形態によれば、ＴＦＴのソース領
域９およびドレイン領域１０に接する部分に、直接メッ
キ法によってメッキ層７が形成されており、ソース電極
４あるいは画素電極１５の間に挿入するような構成とな
っている。そして、シリコン薄膜に対してバリアを形成
し難くい材料を用いることによって、活性層であるシリ
コン薄膜とのオーミックコンタクトを良好になるように
していると共に、コンタクトホール部分での段差を軽減
するような構成としていることにより、電極間における
接続を良好に行うことが可能となっている。According to the present embodiment, the plating layer 7 is formed by direct plating at a portion in contact with the source region 9 and the drain region 10 of the TFT, and is inserted between the source electrode 4 or the pixel electrode 15. It has such a configuration. By using a material that does not easily form a barrier with respect to the silicon thin film, it is possible to improve the ohmic contact with the silicon thin film as the active layer and to reduce the step at the contact hole. With this configuration, it is possible to make a good connection between the electrodes.
【００４２】また、上述したメッキ層７は、電極とシリ
コン薄膜とのそれぞれのイオンが相互に拡散することを
抑制するバリアメタルとしても作用している。The above-mentioned plating layer 7 also functions as a barrier metal that suppresses each ion of the electrode and the silicon thin film from mutually diffusing.
【００４３】さらに、本実施の形態においては、メッキ
層７を形成する際に、メッキ工程用設備を設置する以外
に特殊な装置や複雑な前処理を必要としていないため、
メッキ工程以外の工程は従来のアクティブマトリクス型
液晶表示装置やＴＦＴを製造するために用いられていた
ような成膜方法やエッチング方法によって簡便に製造す
ることができるというような利点も有している。Further, in the present embodiment, when forming the plating layer 7, no special equipment or complicated pretreatment is required other than installation of equipment for the plating step.
Steps other than the plating step also have an advantage that they can be easily manufactured by a film forming method or an etching method as used for manufacturing a conventional active matrix type liquid crystal display device or TFT. .
【００４４】（実施の形態１）次に、本発明における実
施の形態１の製造方法について、その詳細を図面に基づ
いて説明する。本実施の形態１ではボトムゲート型ＴＦ
Ｔを例として説明する。図３（ａ）〜図４（ｆ）は、本
実施の形態１におけるＴＦＴの製造工程を示す断面図で
あり、図５（ａ）〜図７（ｆ）は、本実施の形態１にお
けるＴＦＴの製造工程を示す平面図である。なお、この
図５（ａ）〜図７（ｆ）は、それぞれ図３（ａ）〜図４
（ｆ）に対応している。(Embodiment 1) Next, the manufacturing method according to Embodiment 1 of the present invention will be described in detail with reference to the drawings. In the first embodiment, the bottom gate type TF
T will be described as an example. FIGS. 3A to 4F are cross-sectional views illustrating steps of manufacturing the TFT according to the first embodiment, and FIGS. 5A to 7F are diagrams illustrating the TFT according to the first embodiment. It is a top view which shows the manufacturing process of. FIGS. 5A to 7F correspond to FIGS. 3A to 4C, respectively.
(F).
【００４５】本実施の形態１においては、ガラス基板な
どの絶縁性基板上に、以下のようにしてＴＦＴを作成す
る。In the first embodiment, a TFT is formed on an insulating substrate such as a glass substrate as follows.
【００４６】まず、図３（ａ）および図５（ａ）に示す
ように、ガラスなどの基板１上に、所定の形状にゲート
電極２をパターニングして形成する。First, as shown in FIGS. 3A and 5A, a gate electrode 2 is formed in a predetermined shape on a substrate 1 such as glass by patterning.
【００４７】このとき、後の工程での温度上昇を考慮し
て、このゲート電極２としては高融点金属などを用いる
ことが好ましい。ここではタンタル（以下、Ｔａ）、チ
タン（以下、Ｔｉ）、モリブデン（以下、Ｍｏ）、ニオ
ブ（以下、Ｎｂ）、タングステン（以下、Ｗ）などやこ
れらの合金あるいはシリサイドを用いることができる。
なお、アルミ（以下、Ａｌ）は、上述したような高融点
金属などに比べて耐熱性で劣るため、単体でゲート電極
２として利用することは、ヒロックなどの欠陥を発生さ
せることが懸念されるため好ましくない。しかしなが
ら、表面を上述したような高融点金属などで被覆した
り、陽極酸化によって表面に酸化膜を形成したりするこ
とによって耐熱性の向上が期待できるため、ゲート電極
２に用いることも不可能ではない。At this time, it is preferable to use a high melting point metal or the like as the gate electrode 2 in consideration of a temperature rise in a later step. Here, tantalum (hereinafter, Ta), titanium (hereinafter, Ti), molybdenum (hereinafter, Mo), niobium (hereinafter, Nb), tungsten (hereinafter, W), an alloy thereof, or silicide can be used.
Since aluminum (hereinafter, Al) is inferior in heat resistance to the above-described high-melting-point metal or the like, using it alone as the gate electrode 2 may cause defects such as hillocks. Therefore, it is not preferable. However, since the heat resistance can be expected to be improved by coating the surface with the above-described high melting point metal or the like, or by forming an oxide film on the surface by anodic oxidation, it is impossible to use the gate electrode 2. Absent.
【００４８】なお、上述したような高融点金属は周知の
スパッタリング法などで成膜することができる。また、
図示していないが、ゲート電極２を形成する前に、上述
した基板１上に、ＳｉＯ2膜などからなるベースコート
膜を形成しておいても差し支えない。The above-mentioned high melting point metal can be formed by a known sputtering method or the like. Also,
Although not shown, a base coat film made of a SiO 2 film or the like may be formed on the substrate 1 before forming the gate electrode 2.
【００４９】続いて、ＳｉＯ2膜などからなる絶縁膜を
周知のスパッタリング法やプラズマＣＶＤ法によって、
例えば２００ｎｍ〜３００ｎｍ程度堆積させ、ゲート絶
縁膜３を形成する。Subsequently, an insulating film such as an SiO 2 film is formed by a well-known sputtering method or plasma CVD method.
For example, the gate insulating film 3 is formed by depositing about 200 to 300 nm.
【００５０】次に、図３（ｂ）および図５（ｂ）に示す
ように、ゲート絶縁膜３上にソース電極４を所定の形状
にパターニングして形成する。このソース電極４は、上
述したゲート電極２と同様に後の工程での温度上昇を考
慮して高融点金属などを用いることが好ましい。Next, as shown in FIGS. 3B and 5B, a source electrode 4 is formed on the gate insulating film 3 by patterning it into a predetermined shape. The source electrode 4 is preferably made of a refractory metal or the like in consideration of a temperature rise in a later step as in the case of the gate electrode 2 described above.
【００５１】次に、ＳｉＯ2膜やＳｉＮx膜などからなる
絶縁膜を周知のスパッタリング法やプラズマＣＶＤ法に
よって堆積させ、層間絶縁膜５を形成する。Next, an insulating film made of a SiO 2 film, a SiN x film, or the like is deposited by a well-known sputtering method or a plasma CVD method to form an interlayer insulating film 5.
【００５２】そして、ゲート電極２上およびソース電極
４上の層間絶縁膜５に開口部６を形成する。このゲート
電極２上の開口部６は、この後半導体薄膜を堆積させて
チャネル領域を形成するためのものであり、また、ソー
ス電極４上の開口部６は、半導体薄膜をソース電極４に
接続させるためのものである。なお、このような層間絶
縁膜５には、耐熱性が許されればオプトマーＳＳ（日本
合成ゴム社製）などのアクリル樹脂あるいはポリイミド
樹脂を塗布することによって形成してもよい。このよう
な樹脂を用いることにより、基板表面を極めて平坦にす
ることが容易に行えるという利点がある。なお、上述し
たようなゲート電極およびソース電極とは電極部分と一
体に形成される配線部分を含むことは言うまでもない。Then, an opening 6 is formed in the interlayer insulating film 5 on the gate electrode 2 and the source electrode 4. The opening 6 on the gate electrode 2 is for depositing a semiconductor thin film thereafter to form a channel region, and the opening 6 on the source electrode 4 connects the semiconductor thin film to the source electrode 4. It is to make it. The interlayer insulating film 5 may be formed by applying an acrylic resin such as Optmer SS (manufactured by Nippon Synthetic Rubber Co.) or a polyimide resin if heat resistance is allowed. By using such a resin, there is an advantage that the substrate surface can be easily made extremely flat. Needless to say, the above-described gate electrode and source electrode include a wiring portion formed integrally with the electrode portion.
【００５３】次に、図３（ｃ）および図６（ｃ）に示す
ように、ソース電極４の露出した開口部６の部分に、メ
ッキ法によって金属膜を形成し、メッキ層７を形成す
る。Next, as shown in FIGS. 3 (c) and 6 (c), a metal film is formed on the exposed opening 6 of the source electrode 4 by a plating method, and a plating layer 7 is formed. .
【００５４】ここで、このメッキ法に関して簡単に説明
する。一般にメッキ法といえば、電解メッキ法を指すこ
とが多く、この方法は、メッキしたい金属イオンを含む
水溶液中に直流電流を流し、陰極面に金属膜を得るとい
うものである。このメッキ工程の様子を図１７に示す。
この工程で用意される設備としては、メッキ液１６とこ
のメッキ液１６を入れるメッキ槽１７、それに直流電源
１８である。陽極１９にはメッキする金属と同じ材質の
電極を用いるのが一般的であり、Ｎｉをメッキする場合
にはニッケル電極、Ａｇをメッキする場合には銀電極を
用いる。また、メッキ液１６によっては若干加熱を必要
とする場合もある。その場合には、付属設備としてメッ
キ槽１７の加熱設備を用意する。水溶液としては、例え
ばＮｉやＡｇの場合、硫酸ニッケル、塩化ニッケル、シ
アン化銀などが用いられる。また、メッキされる金属と
しては、Ｃｕ、Ａｇ、Ａｕ、Ｃｒ、Ｎｉ、Ｐｔ、Ｃｏ、
Ｆｅあるいはこれらの合金などを用いることができる。
本実施の形態１においては、シリコンとの接触において
バリアを形成し難い金属であるＡｇを選択した。Ａｇを
選択した理由としては、バリアを形成し難いということ
以外にも、電気抵抗が十分に低い材料であるため電極な
どに用いるのには好適であると考えられ、また、電気抵
抗が低い貴金属材料の中では、価格が格段に安い材料で
あるということも選択した理由として挙げられる。Here, this plating method will be briefly described. Generally, the plating method often refers to an electrolytic plating method. In this method, a direct current is passed through an aqueous solution containing metal ions to be plated to obtain a metal film on a cathode surface. The state of this plating step is shown in FIG.
The equipment prepared in this step includes a plating solution 16, a plating tank 17 for containing the plating solution 16, and a DC power supply 18. In general, an electrode made of the same material as the metal to be plated is used for the anode 19; a nickel electrode is used for plating Ni, and a silver electrode is used for plating Ag. Also, depending on the plating solution 16, heating may be slightly required. In that case, a heating facility for the plating tank 17 is prepared as an accessory facility. As the aqueous solution, for example, in the case of Ni or Ag, nickel sulfate, nickel chloride, silver cyanide, or the like is used. The metal to be plated includes Cu, Ag, Au, Cr, Ni, Pt, Co,
Fe or an alloy thereof can be used.
In the first embodiment, Ag, which is a metal that hardly forms a barrier in contact with silicon, is selected. The reason why Ag was selected is that, besides being difficult to form a barrier, Ag is considered to be suitable for use as an electrode because it is a material having sufficiently low electric resistance. Among the materials, one of the reasons for the selection was that the price is much lower.
【００５５】本実施の形態１における開口部６の部分の
メッキ工程では、例えば、メッキ液としてノンシアン系
のメッキ液であるシルブレックス５０（日本エレクトロ
プレイティング・エンジニヤース社製）を使用し、電流
密度１Ａ／ｄｍ2、メッキ液温５５℃で約１０分間程度
のメッキを行った。このとき図１４（ｅ）に示すよう
に、ゲート電極２およびソース電極４のそれぞれの端部
を短絡して、ゲート電極２に一定の電圧を印加するよう
にした。In the plating step of the opening 6 in the first embodiment, for example, Sylbrex 50 (manufactured by Nippon Electroplating Engineers), which is a non-cyanide plating solution, is used as a plating solution. Plating was performed at a density of 1 A / dm 2 and a plating solution temperature of 55 ° C. for about 10 minutes. At this time, as shown in FIG. 14E, the respective ends of the gate electrode 2 and the source electrode 4 were short-circuited, and a constant voltage was applied to the gate electrode 2.
【００５６】この結果、図３（ｃ）に示すように、ソー
ス電極４の露出した部分には、約３００ｎｍのＡｇのメ
ッキ層７が形成された。このメッキ層７が半導体薄膜と
接触する電極となる。As a result, as shown in FIG. 3C, a plating layer 7 of Ag having a thickness of about 300 nm was formed on the exposed portion of the source electrode 4. This plating layer 7 becomes an electrode that comes into contact with the semiconductor thin film.
【００５７】なお、メッキ層７の膜厚は、電流密度と時
間とを制御することにより決定することができる。電流
密度やメッキ液温度は、メッキ液１６の種類によって異
なるため適宜決定すればよい。また、メッキ液１６とし
ては、シアン系のシルブレックスII（日本エレクトロプ
レイティング・エンジニヤース社製）を使用しても可能
である。The thickness of the plating layer 7 can be determined by controlling the current density and time. The current density and the plating solution temperature differ depending on the type of the plating solution 16 and may be appropriately determined. Further, as the plating solution 16, cyan-based Silbrex II (manufactured by Nippon Electroplating Engineers) can be used.
【００５８】次に、メッキ工程の前後の工程に関して説
明する。メッキ工程の前には、メッキされる対象物の表
面を水洗する以外に必要に応じて塩酸などで表面の処理
を行う。メッキ工程の後には、７０℃前後の温純水で洗
浄して乾燥させる。なお、本実施の形態１では単一金属
のメッキの例を示したが、合金のメッキであっても差し
支えない。Next, steps before and after the plating step will be described. Prior to the plating step, the surface of the object to be plated is treated with hydrochloric acid or the like as necessary in addition to washing the surface with water. After the plating step, the substrate is washed with warm pure water at about 70 ° C. and dried. In the first embodiment, an example of plating of a single metal is shown, but plating of an alloy may be used.
【００５９】以上のように、メッキ工程は下地である電
極の形状に整合的に金属膜を形成することができるた
め、金属膜のパターニングが不要であるという利点があ
り、また、数分〜１０分程度で成膜が完了するため、Ｔ
ＦＴの製造工程の所要時間短縮に大きく寄与することに
なる。As described above, in the plating step, the metal film can be formed in conformity with the shape of the underlying electrode, so that there is an advantage that patterning of the metal film is not required. Since film formation is completed in about a minute,
This greatly contributes to shortening the time required for the FT manufacturing process.
【００６０】次に、図４（ｄ）および図６（ｄ）に示す
ように、多結晶シリコン薄膜や非晶質シリコン薄膜など
を例えば３０ｎｍ〜１００ｎｍ、好ましくは４０ｎｍ〜
５０ｎｍ程度の膜厚に堆積し、堆積された膜が非晶質シ
リコン薄膜の場合は、上方からレーザー光を照射するか
６００℃程度のアニールを行って多結晶化する。多結晶
化されたシリコン薄膜は所定の形状にパターニングされ
てＴＦＴの活性層８となる。Next, as shown in FIGS. 4 (d) and 6 (d), a polycrystalline silicon thin film, an amorphous silicon thin film, or the like is, for example, 30 nm to 100 nm, preferably 40 nm to 100 nm.
When deposited to a thickness of about 50 nm and the deposited film is an amorphous silicon thin film, it is polycrystallized by irradiating a laser beam from above or performing annealing at about 600 ° C. The polycrystalline silicon thin film is patterned into a predetermined shape to become the active layer 8 of the TFT.
【００６１】この活性層８には、ＳｉＯ2などの絶縁膜
からなるマスクを用いて不純物イオンが注入され、その
後注入した不純物イオンを活性化するための加熱処理が
施されてソース領域９およびドレイン領域１０が形成さ
れる。このとき、ゲート電極２の上方の領域には不純物
イオンが注入されていないチャネル領域１１が形成され
る。Impurity ions are implanted into the active layer 8 using a mask made of an insulating film such as SiO 2 , and then a heat treatment for activating the implanted impurity ions is performed. Region 10 is formed. At this time, a channel region 11 into which impurity ions have not been implanted is formed in a region above the gate electrode 2.
【００６２】本実施の形態１では、多結晶シリコン薄膜
を活性層に用いた場合について説明したが、非晶質シリ
コン薄膜あるいは微結晶シリコン薄膜を活性層に用いた
ものであっても差し支えない。In the first embodiment, the case where the polycrystalline silicon thin film is used for the active layer has been described. However, an amorphous silicon thin film or a microcrystalline silicon thin film may be used for the active layer.
【００６３】次に、図４（ｅ）および図７（ｅ）に示す
ように、全面にＳｉＯ2やＳｉＮx膜などからなる絶縁膜
を周知のスパッタリング法やプラズマＣＶＤ法によって
堆積し、保護絶縁膜１２を形成する。そしてドレイン領
域１０上の保護絶縁膜１２に開口部１３を形成する。Next, as shown in FIGS. 4 (e) and 7 (e), an insulating film made of a SiO 2 film or a SiN x film is deposited on the entire surface by a well-known sputtering method or plasma CVD method. A film 12 is formed. Then, an opening 13 is formed in the protective insulating film 12 on the drain region 10.
【００６４】なお、この保護絶縁膜１２上にオプトマー
ＳＳ（日本合成ゴム社製）などのアクリル樹脂あるいは
ポリイミド樹脂を塗布して平坦な表面を形成するように
すれば、さらに好ましい形態となる。An even more preferable form is obtained by applying an acrylic resin such as Optmer SS (manufactured by Nippon Synthetic Rubber Co.) or a polyimide resin on the protective insulating film 12 to form a flat surface.
【００６５】最後に、図４（ｆ）および図７（ｆ）に示
すように、開口部１３にメッキ法により金属膜を形成
し、メッキ層１４を形成する。このメッキ法の詳細につ
いては上述したとおりであるため、ここでの説明は省略
する。Lastly, as shown in FIGS. 4F and 7F, a metal film is formed in the opening 13 by a plating method, and a plating layer 14 is formed. Since the details of the plating method are as described above, the description is omitted here.
【００６６】そして、ＩＴＯなどの透明導電性薄膜ある
いは金属材料からなる画素電極１５を形成し、メッキ層
１４に接続させる。Then, a pixel electrode 15 made of a transparent conductive thin film such as ITO or a metal material is formed and connected to the plating layer 14.
【００６７】以上のようにして本発明の実施の形態１に
おけるＴＦＴは製造される。As described above, the TFT according to the first embodiment of the present invention is manufactured.
【００６８】（実施の形態２）次に、本発明における他
の実施の形態２の製造方法について、その詳細を図面に
基づいて説明する。本実施の形態２ではトップゲート型
ＴＦＴを例として説明する。図８（ａ）〜図９（ｆ）
は、本実施の形態２におけるＴＦＴの製造工程を示す断
面図である。なお、本実施の形態２では、上述した実施
の形態１と平面図においては殆ど差が無いため、平面図
は省略した。また、各部位を示す番号については上述し
た実施の形態１におけるＴＦＴと共通としている。(Embodiment 2) Next, a manufacturing method according to another embodiment 2 of the present invention will be described in detail with reference to the drawings. In the second embodiment, a top gate type TFT will be described as an example. 8 (a) to 9 (f)
FIG. 9 is a cross-sectional view showing a manufacturing step of the TFT according to the second embodiment. In the second embodiment, since there is almost no difference between the first embodiment and the plan view, the plan view is omitted. Also, the numbers indicating the respective parts are common to those of the TFT in the first embodiment described above.
【００６９】本実施の形態１においては、ガラス基板な
どの絶縁性基板上に、以下のようにしてＴＦＴを作成す
る。In the first embodiment, a TFT is formed on an insulating substrate such as a glass substrate as follows.
【００７０】まず、図８（ａ）に示すように、ガラス基
板などの基板１上に、所定の形状にソース電極４をパタ
ーニングして形成する。First, as shown in FIG. 8A, a source electrode 4 is formed in a predetermined shape on a substrate 1 such as a glass substrate by patterning.
【００７１】このとき、後の工程での温度上昇を考慮し
て、このソース電極４としては高融点金属などを用いる
ことが好ましい。ここではタンタル（以下、Ｔａ）、チ
タン（以下、Ｔｉ）、モリブデン（以下、Ｍｏ）、ニオ
ブ（以下、Ｎｂ）、タングステン（以下、Ｗ）などやこ
れらの合金あるいはシリサイドを用いることができる。
なお、アルミ（以下、Ａｌ）は、上述したような高融点
金属などに比べて耐熱性で劣るため、単体でソース電極
４として利用することは、ヒロックなどの欠陥を発生さ
せることが懸念されるため好ましくない。しかしなが
ら、表面を上述したような高融点金属などで被覆した
り、陽極酸化によって表面に酸化膜を形成したりするこ
とによって耐熱性の向上が期待できるため、ソース電極
４に用いることも不可能ではない。At this time, it is preferable to use a high melting point metal or the like as the source electrode 4 in consideration of a temperature rise in a later step. Here, tantalum (hereinafter, Ta), titanium (hereinafter, Ti), molybdenum (hereinafter, Mo), niobium (hereinafter, Nb), tungsten (hereinafter, W), an alloy thereof, or silicide can be used.
Since aluminum (hereinafter, Al) is inferior in heat resistance to the above-described high melting point metal or the like, using it alone as the source electrode 4 may cause defects such as hillocks. Therefore, it is not preferable. However, since the heat resistance can be expected to be improved by coating the surface with the above-mentioned high melting point metal or the like, or by forming an oxide film on the surface by anodic oxidation, it is not possible to use the source electrode 4. Absent.
【００７２】なお、上述したような高融点金属は周知の
スパッタリング法などで成膜することができる。また、
図示していないが、ソース電極４を形成する前に、上述
した基板１上に、ＳｉＯ2膜などからなるベースコート
膜を形成しておいても差し支えない。The above-described high melting point metal can be formed by a known sputtering method or the like. Also,
Although not shown, a base coat film made of a SiO 2 film or the like may be formed on the substrate 1 before forming the source electrode 4.
【００７３】続いて、ＳｉＯ2膜などからなる絶縁膜を
周知のスパッタリング法やプラズマＣＶＤ法によって、
例えば２００ｎｍ〜３００ｎｍ程度堆積させ、層間絶縁
膜５を形成する。そして、層間絶縁膜５に開口部６を設
け、ソース電極４の一部を露出させる。Subsequently, an insulating film such as a SiO 2 film is formed by a well-known sputtering method or plasma CVD method.
For example, the interlayer insulating film 5 is formed by depositing about 200 to 300 nm. Then, an opening 6 is provided in the interlayer insulating film 5 to expose a part of the source electrode 4.
【００７４】次に、図８（ｂ）に示すように、ソース電
極４の露出した開口部６の部分に、メッキ法によって金
属膜を形成し、メッキ層７を形成する。このメッキ法の
詳細については上述した実施の形態１のとおりであるた
め、ここでの説明は省略する。Next, as shown in FIG. 8B, a metal film is formed on the exposed opening 6 of the source electrode 4 by a plating method, and a plating layer 7 is formed. Since the details of the plating method are the same as those in the first embodiment, the description thereof is omitted.
【００７５】次に、図８（ｃ）に示すように、多結晶シ
リコン薄膜や非晶質シリコン薄膜などを例えば３０ｎｍ
〜１００ｎｍ、好ましくは４０ｎｍ〜５０ｎｍ程度の膜
厚に堆積し、堆積された膜が非晶質シリコン薄膜の場合
は、上方からレーザー光を照射するか６００℃程度のア
ニールを行って多結晶化する。多結晶化されたシリコン
薄膜は所定の形状にパターニングされてＴＦＴの活性層
８となる。Next, as shown in FIG. 8C, a polycrystalline silicon thin film or an amorphous silicon thin film
When the deposited film is an amorphous silicon thin film, it is polycrystallized by irradiating a laser beam from above or performing annealing at about 600 ° C. . The polycrystalline silicon thin film is patterned into a predetermined shape to become the active layer 8 of the TFT.
【００７６】この活性層８には、ＳｉＯ2などの絶縁膜
からなるマスクを用いて不純物イオンが注入され、その
後注入した不純物イオンを活性化するための加熱処理が
施されてソース領域９およびドレイン領域１０が形成さ
れる。このとき、ソース領域９およびドレイン領域１０
間の領域には不純物イオンが注入されていないチャネル
領域１１が形成される。Impurity ions are implanted into this active layer 8 using a mask made of an insulating film such as SiO 2 , and then a heat treatment for activating the implanted impurity ions is performed. Region 10 is formed. At this time, the source region 9 and the drain region 10
A channel region 11 into which impurity ions have not been implanted is formed in a region between them.
【００７７】本実施の形態２では、多結晶シリコン薄膜
を活性層に用いた場合について説明したが、非晶質シリ
コン薄膜あるいは微結晶シリコン薄膜を活性層に用いた
ものであっても差し支えない。In the second embodiment, the case where the polycrystalline silicon thin film is used for the active layer has been described. However, an amorphous silicon thin film or a microcrystalline silicon thin film may be used for the active layer.
【００７８】続いて、全面にＳｉＯ2膜などからなる絶
縁膜を周知のスパッタリング法やプラズマＣＶＤ法によ
って、例えば２００ｎｍ〜３００ｎｍ程度堆積し、ゲー
ト絶縁膜３を形成する。Subsequently, an insulating film made of a SiO 2 film or the like is deposited on the entire surface by, for example, a known sputtering method or a plasma CVD method, for example, to have a thickness of about 200 nm to 300 nm to form a gate insulating film 3.
【００７９】なお、この工程では、まず活性層上にゲー
ト絶縁膜３を形成し、さらに所定の位置にゲート電極２
を形成した後に、ゲート電極２をマスクとして不純物イ
オンを注入する方法、所謂セルフアライメント法によっ
てソース領域９およびドレイン領域１０を形成するよう
にしてもよい。In this step, first, a gate insulating film 3 is formed on the active layer, and a gate electrode 2 is formed at a predetermined position.
After the formation, the source region 9 and the drain region 10 may be formed by a method of implanting impurity ions using the gate electrode 2 as a mask, a so-called self-alignment method.
【００８０】次に、図９（ｄ）に示すように、ゲート絶
縁膜３上の所定の位置にゲート電極２を形成する。この
ゲート電極２としては、上述したソース電極４と同様に
高融点金属などを用いることが可能であるが、本実施の
形態２のようにトップゲート型ＴＦＴの場合には、シリ
コン薄膜の結晶化など高温になる工程がゲート電極２の
形成以前に完了しているため、逆スタガ型ＴＦＴなどに
比べて比較的容易にＡｌあるいはＡｌ合金を用いること
が可能である。Next, as shown in FIG. 9D, a gate electrode 2 is formed at a predetermined position on the gate insulating film 3. As the gate electrode 2, a high melting point metal or the like can be used as in the case of the above-described source electrode 4. However, in the case of the top gate type TFT as in the second embodiment, crystallization of a silicon thin film is performed. Since the high temperature step is completed before the formation of the gate electrode 2, it is possible to use Al or an Al alloy relatively easily as compared with an inverted stagger type TFT or the like.
【００８１】次に、図９（ｅ）に示すように、全面にＳ
ｉＯ2やＳｉＮx膜などからなる絶縁膜を周知のスパッタ
リング法やプラズマＣＶＤ法によって堆積し、保護絶縁
膜１２を形成する。そしてドレイン領域１０上の保護絶
縁膜１２に開口部１３を形成する。Next, as shown in FIG.
An insulating film made of an iO 2 film, a SiN x film, or the like is deposited by a well-known sputtering method or a plasma CVD method to form a protective insulating film 12. Then, an opening 13 is formed in the protective insulating film 12 on the drain region 10.
【００８２】なお、この保護絶縁膜１２上にオプトマー
ＳＳ（日本合成ゴム社製）などのアクリル樹脂あるいは
ポリイミド樹脂を塗布して平坦な表面を形成するように
すれば、さらに好ましい形態となる。It is more preferable that an acrylic resin such as Optomer SS (manufactured by Nippon Synthetic Rubber Co.) or a polyimide resin is applied on the protective insulating film 12 to form a flat surface.
【００８３】最後に、図９（ｆ）に示すように、開口部
１３にメッキ法により金属膜を形成し、メッキ層１４を
形成する。このメッキ法の詳細については上述したとお
りであるため、ここでの説明は省略する。Finally, as shown in FIG. 9F, a metal film is formed in the opening 13 by a plating method, and a plating layer 14 is formed. Since the details of the plating method are as described above, the description is omitted here.
【００８４】そして、ＩＴＯなどの透明導電性薄膜ある
いは金属材料からなる画素電極１５を形成し、メッキ層
１４に接続させる。Then, a pixel electrode 15 made of a transparent conductive thin film such as ITO or a metal material is formed and connected to the plating layer 14.
【００８５】以上のようにして本発明の実施の形態２に
おけるＴＦＴは製造される。As described above, the TFT according to the second embodiment of the present invention is manufactured.
【００８６】なお、上述したような実施の形態１および
２では、シリコン薄膜との接触においてバリアを形成し
難くい金属をメッキ法によって形成していることによ
り、良好なオーミックコンタクトを極めて容易に形成す
ることが可能となっている。In the first and second embodiments as described above, since a metal which does not easily form a barrier in contact with the silicon thin film is formed by plating, a good ohmic contact can be formed very easily. It is possible to do.
【００８７】（実施形態３）次に、本発明における他の
実施の形態３の製造方法について、その詳細を図面に基
づいて説明する。本実施の形態３ではボトムゲート型Ｔ
ＦＴを例として説明する。図１０（ａ）〜図１１（ｅ）
は、本実施の形態３におけるＴＦＴの製造工程を示す断
面図であり、図１２（ａ）〜図１４（ｅ）は、本実施の
形態３におけるＴＦＴの製造工程を示す平面図である。
なお、この図１２（ａ）〜図１４（ｅ）は、それぞれ図
１０（ａ）〜１１（ｅ）に対応している。また、各部位
を示す番号については上述した実施の形態１におけるＴ
ＦＴと共通としている。(Embodiment 3) Next, a manufacturing method according to Embodiment 3 of the present invention will be described in detail with reference to the drawings. In the third embodiment, the bottom gate type T
FT will be described as an example. 10 (a) to 11 (e)
FIGS. 12A to 14E are cross-sectional views illustrating the steps of manufacturing the TFT according to the third embodiment. FIGS. 12A to 14E are plan views illustrating the steps of manufacturing the TFT according to the third embodiment.
FIGS. 12 (a) to 14 (e) correspond to FIGS. 10 (a) to 11 (e), respectively. Also, the numbers indicating the respective parts are the same as those in the first embodiment described above.
It is common with FT.
【００８８】本実施の形態３においては、ガラス基板な
どの絶縁性基板上に、以下のようにしてＴＦＴを作成す
る。In the third embodiment, a TFT is formed on an insulating substrate such as a glass substrate as follows.
【００８９】まず、図１０（ａ）および図１２（ａ）に
示すように、ガラスなどの基板１上に、所定の形状にゲ
ート電極２をパターニングして形成する。このときのゲ
ート電極２に用いることができる金属材料、成膜方法な
どに関しては、上述した実施の形態１または２に示した
とおりである。また、図示していないが、ゲート電極２
を形成する前に、上述した基板１上に、ＳｉＯ2膜など
からなるベースコート膜を形成しておいても差し支えな
い。First, as shown in FIGS. 10A and 12A, a gate electrode 2 is formed in a predetermined shape on a substrate 1 such as glass by patterning. The metal material, the film formation method, and the like that can be used for the gate electrode 2 at this time are as described in Embodiment 1 or 2 above. Although not shown, the gate electrode 2
Before the formation, a base coat film made of a SiO 2 film or the like may be formed on the substrate 1 described above.
【００９０】続いて、ＳｉＯ2膜などからなる絶縁膜を
周知のスパッタリング法やプラズマＣＶＤ法によって、
例えば２００ｎｍ〜３００ｎｍ程度堆積させ、ゲート電
極２を覆うような形状にパターニングしてゲート絶縁膜
３を形成する。Subsequently, an insulating film such as a SiO 2 film is formed by a well-known sputtering method or plasma CVD method.
For example, the gate insulating film 3 is formed by depositing a film having a thickness of about 200 nm to 300 nm and patterning it so as to cover the gate electrode 2.
【００９１】次に、図１０（ｂ）および図１２（ｂ）に
示すように、ゲート絶縁膜３上にソース電極４を所定の
形状にパターニングして形成する。なお、本実施の形態
３では、このソース電極４として、ＡｌあるいはＡｌ合
金を用いることにした。そして、このＡｌあるいはＡｌ
合金は周知のスパッタリング法によって約３００ｎｍ程
度堆積させた。Next, as shown in FIGS. 10B and 12B, a source electrode 4 is formed on the gate insulating film 3 by patterning it into a predetermined shape. In the third embodiment, Al or an Al alloy is used as the source electrode 4. And this Al or Al
The alloy was deposited to a thickness of about 300 nm by a well-known sputtering method.
【００９２】次に、ソース電極４の表面にメッキ法によ
って金属膜を形成しメッキ層７を形成する。メッキ法に
よって形成される金属膜としては、ソース電極４を構成
するＡｌあるいはＡｌ合金よりも融点の高い金属を用い
た。このときに使用される金属としては、Ａｕ、Ａｇ、
Ａｕ、Ｃｒ、Ｎｉ、Ｐｔ、Ｃｏ、Ｆｅあるいはこれらの
合金、例えばＣｕ−Ｚｎ、Ａｕ−Ａｇ、Ａｕ−Ｃｕ、Ｎ
ｉ−Ｚｎ、Ｎｉ−Ｃｏ、Ｎｉ−Ｍｏなどが挙げられる。Next, a metal film is formed on the surface of the source electrode 4 by plating to form a plating layer 7. As the metal film formed by the plating method, a metal having a higher melting point than Al or an Al alloy constituting the source electrode 4 was used. The metals used at this time are Au, Ag,
Au, Cr, Ni, Pt, Co, Fe or alloys thereof, for example, Cu-Zn, Au-Ag, Au-Cu, N
i-Zn, Ni-Co, Ni-Mo, and the like.
【００９３】なお、この工程ではソース電極４の表面を
ソース電極４よりも融点の高い金属によって被覆するよ
うにしたため、ソース電極４にＡｌなどの比較的低融点
の金属を使用しても、後の工程での温度上昇に対して十
分な耐熱性を確保することができる。In this step, since the surface of the source electrode 4 is covered with a metal having a higher melting point than the source electrode 4, even if a metal having a relatively low melting point such as Al is used for the source electrode 4, Sufficient heat resistance can be ensured against the temperature rise in the step.
【００９４】また、ソース電極４にＴｉなどの高融点金
属を用いた場合には、メッキ層７によりソース電極４の
表面を覆うことによって、電極や配線の抵抗を下げるこ
とが可能となる。例えば、Ｔｉの抵抗率が４２×１０-6
Ωｃｍ、Ｔａの抵抗率が１２．４５×１０-6Ωｃｍであ
るのに対し、Ａｇの抵抗率は１．５９×１０-6Ωｃｍ、
Ｎｉの抵抗率は６．８４×１０-6Ωｃｍであり、約１／
２〜約１／２６となる。When a high melting point metal such as Ti is used for the source electrode 4, the surface of the source electrode 4 is covered with the plating layer 7, so that the resistance of the electrode and the wiring can be reduced. For example, when the resistivity of Ti is 42 × 10 −6
Ωcm and Ta have a resistivity of 12.45 × 10 −6 Ωcm, whereas Ag has a resistivity of 1.59 × 10 −6 Ωcm.
The resistivity of Ni is 6.84 × 10 −6 Ωcm, which is about 1 /
2 to about 1/26.
【００９５】また、このメッキ層７はソース電極４およ
びソース電極４と一体に形成されている配線の全域に対
して自己整合的に形成される。このことにより、電極や
配線の低抵抗化に大きな効果を奏する。ただし、電極や
配線の抵抗は、電極や配線の線幅や膜厚によって大きく
左右されるため、単純に上述したような低抵抗につなが
るというわけではない。The plating layer 7 is formed in a self-aligned manner over the entire area of the source electrode 4 and the wiring formed integrally with the source electrode 4. This has a significant effect on lowering the resistance of the electrodes and wiring. However, the resistance of the electrode or the wiring largely depends on the line width or the film thickness of the electrode or the wiring, and does not simply lead to the low resistance as described above.
【００９６】その他のメッキ法に関する説明について
は、上述した実施の形態１と重複するため、ここでは省
略する。[0096] Descriptions of other plating methods are the same as those in the first embodiment described above, and thus are omitted here.
【００９７】次に、図１０（ｃ）および図１３（ｃ）に
示すように、多結晶シリコン薄膜や非晶質シリコン薄膜
などを例えば３０ｎｍ〜１００ｎｍ、好ましくは４０ｎ
ｍ〜５０ｎｍ程度の膜厚に堆積し、堆積された膜が非晶
質シリコン薄膜の場合は、上方からレーザー光が照射す
るか６００℃程度のアニールを行って多結晶化する。多
結晶化されたシリコン薄膜は所定の形状にパターニング
されてＴＦＴの活性層８となる。Next, as shown in FIGS. 10 (c) and 13 (c), a polycrystalline silicon thin film, an amorphous silicon thin film, etc.
When deposited to a thickness of about m to 50 nm and the deposited film is an amorphous silicon thin film, it is polycrystallized by irradiating a laser beam from above or performing annealing at about 600 ° C. The polycrystalline silicon thin film is patterned into a predetermined shape to become the active layer 8 of the TFT.
【００９８】このときソース電極４はメッキ層７によっ
て全体が被覆されているため、シリコン薄膜の結晶化の
際の熱処理による影響を極めて少ないものとすることが
可能となっている。At this time, since the entire source electrode 4 is covered with the plating layer 7, the influence of the heat treatment at the time of crystallization of the silicon thin film can be made extremely small.
【００９９】そして、この活性層８には、ＳｉＯ2など
の絶縁膜からなるマスクを用いて不純物イオンが注入さ
れ、その後注入した不純物イオンを活性化するための加
熱処理が施されてソース領域９およびドレイン領域１０
が形成される。このとき、ゲート電極２の上方の領域に
は不純物イオンが注入されていないチャネル領域１１が
形成される。Then, impurity ions are implanted into the active layer 8 using a mask made of an insulating film such as SiO 2 , and then a heat treatment for activating the implanted impurity ions is performed to form the source region 9. And drain region 10
Is formed. At this time, a channel region 11 into which impurity ions have not been implanted is formed in a region above the gate electrode 2.
【０１００】本実施の形態３では、多結晶シリコン薄膜
を活性層に用いた場合について説明したが、非晶質シリ
コン薄膜あるいは微結晶シリコン薄膜を活性層に用いた
ものであっても差し支えない。In the third embodiment, the case where the polycrystalline silicon thin film is used for the active layer has been described. However, an amorphous silicon thin film or a microcrystalline silicon thin film may be used for the active layer.
【０１０１】次に、図１１（ｄ）および図１３（ｄ）に
示すように、全面にＳｉＯ2やＳｉＮx膜などからなる絶
縁膜を周知のスパッタリング法やプラズマＣＶＤ法によ
って堆積し、保護絶縁膜１２を形成する。そしてドレイ
ン領域１０上の保護絶縁膜１２に開口部１３を形成す
る。Next, as shown in FIG. 11D and FIG. 13D, an insulating film made of SiO 2 or SiN x film is deposited on the entire surface by a well-known sputtering method or plasma CVD method to form a protective insulating film. A film 12 is formed. Then, an opening 13 is formed in the protective insulating film 12 on the drain region 10.
【０１０２】なお、この保護絶縁膜１２上にオプトマー
ＳＳ（日本合成ゴム社製）などのアクリル樹脂あるいは
ポリイミド樹脂を塗布して平坦な表面を形成するように
すれば、さらに好ましい形態となる。It is more preferable that an acrylic resin such as Optmer SS (manufactured by Nippon Synthetic Rubber Co.) or a polyimide resin is applied on the protective insulating film 12 to form a flat surface.
【０１０３】最後に、図１１（ｅ）および図１４（ｅ）
に示すように、開口部１３にメッキ法により金属膜を形
成し、メッキ層１４を形成する。このメッキ法の詳細に
ついては上述したとおりであるため、ここでの説明は省
略する。Finally, FIG. 11 (e) and FIG. 14 (e)
As shown in (1), a metal film is formed in the opening 13 by a plating method, and a plating layer 14 is formed. Since the details of the plating method are as described above, the description is omitted here.
【０１０４】次に、ＩＴＯなどの透明導電性薄膜あるい
は金属材料からなる画素電極１５を形成し、メッキ層１
４に接続させる。Next, a pixel electrode 15 made of a transparent conductive thin film such as ITO or a metal material is formed.
4
【０１０５】以上のようにして本発明の実施の形態３に
おけるＴＦＴは製造される。As described above, the TFT according to the third embodiment of the present invention is manufactured.
【０１０６】（実施形態４）次に、本発明における他の
実施の形態４の製造方法について、その詳細を図面に基
づいて説明する。本実施の形態４ではトップゲート型Ｔ
ＦＴを例として説明する。図１５（ａ）〜図１６（ｅ）
は、本実施の形態４におけるＴＦＴの製造工程を示す断
面図である。なお、本実施の形態４では、上述した実施
の形態１〜３と平面図においては殆ど差が無いため、平
面図は省略した。また、各部位を示す番号については上
述した実施の形態１におけるＴＦＴと共通としている。(Embodiment 4) Next, a method of manufacturing another embodiment 4 of the present invention will be described in detail with reference to the drawings. In the fourth embodiment, the top gate type T
FT will be described as an example. FIGS. 15A to 16E
FIG. 9 is a cross-sectional view showing a manufacturing step of the TFT according to the fourth embodiment. In the fourth embodiment, since there is almost no difference between the first to third embodiments and the plan view, the plan view is omitted. Also, the numbers indicating the respective parts are common to those of the TFT in the first embodiment described above.
【０１０７】本実施の形態１においては、ガラス基板な
どの絶縁性基板上に、以下のようにしてＴＦＴを作成す
る。In the first embodiment, a TFT is formed on an insulating substrate such as a glass substrate as follows.
【０１０８】まず、図１５（ａ）に示すように、ガラス
基板などの基板１上に、所定の形状にソース電極４をパ
ターニングして形成する。このソース電極４に用いるこ
とができる金属材料、成膜方法などに関しては上述した
実施の形態３に示したとおりである。また、図示してい
ないが、ソース電極４を形成する前に、上述した基板１
上に、ＳｉＯ2膜などからなるベースコート膜を形成し
ておいても差し支えない。First, as shown in FIG. 15A, a source electrode 4 is formed in a predetermined shape by patterning on a substrate 1 such as a glass substrate. The metal material, the film formation method, and the like that can be used for the source electrode 4 are as described in the third embodiment. Although not shown, the substrate 1 described above is formed before the source electrode 4 is formed.
A base coat film made of a SiO 2 film or the like may be formed thereon.
【０１０９】続いて、ソース電極４の表面にメッキ法に
よって金属膜を形成しメッキ層７を形成する。ここで用
いられる金属については、上述した実施の形態３と同様
であり、メッキ法に関しては上述した実施の形態１の説
明と重複するため、ここでは省略する。Subsequently, a metal film is formed on the surface of the source electrode 4 by plating to form a plating layer 7. The metal used here is the same as that of the above-described third embodiment, and the plating method is the same as that of the above-described first embodiment.
【０１１０】次に、図１５（ｂ）に示すように、多結晶
シリコン薄膜や非晶質シリコン薄膜などを例えば３０ｎ
ｍ〜１００ｎｍ、好ましくは４０ｎｍ〜５０ｎｍ程度の
膜厚に堆積し、堆積された膜が非晶質シリコン薄膜の場
合は、上方からレーザー光を照射するか６００℃程度の
アニールを行って多結晶化する。多結晶化されたシリコ
ン薄膜は所定の形状にパターニングされてＴＦＴの活性
層８となる。Next, as shown in FIG. 15B, a polycrystalline silicon thin film, an amorphous silicon thin film, etc.
When the deposited film is an amorphous silicon thin film, the film is polycrystallized by irradiating a laser beam from above or performing annealing at about 600 ° C. I do. The polycrystalline silicon thin film is patterned into a predetermined shape to become the active layer 8 of the TFT.
【０１１１】この活性層８には、ＳｉＯ2などの絶縁膜
からなるマスクを用いて不純物イオンが注入され、その
後注入した不純物イオンを活性化するための加熱処理が
施されてソース領域９およびドレイン領域１０が形成さ
れる。このとき、ソース領域９およびドレイン領域１０
間の領域には不純物イオンが注入されていないチャネル
領域１１が形成される。Impurity ions are implanted into this active layer 8 using a mask made of an insulating film such as SiO 2 , and thereafter, a heat treatment for activating the implanted impurity ions is performed. Region 10 is formed. At this time, the source region 9 and the drain region 10
A channel region 11 into which impurity ions have not been implanted is formed in a region between them.
【０１１２】本実施の形態４では、多結晶シリコン薄膜
を活性層に用いた場合について説明したが、非晶質シリ
コン薄膜あるいは微結晶シリコン薄膜を活性層に用いた
ものであっても差し支えない。In the fourth embodiment, the case where the polycrystalline silicon thin film is used for the active layer has been described. However, an amorphous silicon thin film or a microcrystalline silicon thin film may be used for the active layer.
【０１１３】なお、この工程では、まず活性層上にゲー
ト絶縁膜３を形成し、さらに所定の位置にゲート電極２
を形成した後に、ゲート電極２をマスクとして不純物イ
オンを注入する方法、所謂セルフアライメント法によっ
てソース領域９およびドレイン領域１０を形成するよう
にしてもよい。In this step, first, a gate insulating film 3 is formed on the active layer, and a gate electrode 2 is formed at a predetermined position.
After the formation, the source region 9 and the drain region 10 may be formed by a method of implanting impurity ions using the gate electrode 2 as a mask, a so-called self-alignment method.
【０１１４】次に、図１５（ｃ）に示すように、全面に
ＳｉＯ2膜などからなる絶縁膜を周知のスパッタリング
法やプラズマＣＶＤ法によって、例えば２００ｎｍ〜３
００ｎｍ程度堆積し、ゲート絶縁膜３を形成する。Next, as shown in FIG. 15C, an insulating film made of a SiO 2 film or the like is formed on the entire surface by, for example, 200 nm to 3 nm by a well-known sputtering method or plasma CVD method.
The gate insulating film 3 is formed by depositing about 00 nm.
【０１１５】続いて、ゲート絶縁膜３上の所定の位置に
ゲート電極２を形成する。このゲート電極２としては、
上述したソース電極４と同様に高融点金属などを用いる
ことが可能であるが、本実施の形態４のようにトップゲ
ート型ＴＦＴの場合には、シリコン薄膜の結晶化など高
温になる工程がゲート電極２の形成以前に完了している
ため、逆スタガ型ＴＦＴなどに比べて比較的容易にＡｌ
あるいはＡｌ合金を用いることが可能である。Subsequently, a gate electrode 2 is formed at a predetermined position on the gate insulating film 3. As the gate electrode 2,
Although a high melting point metal or the like can be used similarly to the source electrode 4 described above, in the case of a top gate type TFT as in the fourth embodiment, a step of raising the temperature such as crystallization of a silicon thin film is performed. Since the formation is completed before the formation of the electrode 2, it is relatively easy to make the Al
Alternatively, an Al alloy can be used.
【０１１６】次に、図１６（ｄ）に示すように、全面に
ＳｉＯ2やＳｉＮx膜などからなる絶縁膜を周知のスパッ
タリング法やプラズマＣＶＤ法によって堆積し、保護絶
縁膜１２を形成する。そしてドレイン領域１０上の保護
絶縁膜１２に開口部１３を形成する。Next, as shown in FIG. 16D, an insulating film made of a SiO 2 or SiN x film or the like is deposited on the entire surface by a known sputtering method or a plasma CVD method to form a protective insulating film 12. Then, an opening 13 is formed in the protective insulating film 12 on the drain region 10.
【０１１７】なお、この保護絶縁膜１２上にオプトマー
ＳＳ（日本合成ゴム社製）などのアクリル樹脂あるいは
ポリイミド樹脂を塗布して平坦な表面を形成するように
すれば、さらに好ましい形態となる。It is more preferable that an acrylic resin such as Optomer SS (manufactured by Nippon Synthetic Rubber Co.) or a polyimide resin is applied on the protective insulating film 12 to form a flat surface.
【０１１８】最後に、図１６（ｅ）に示すように、開口
部１３にメッキ法により金属膜を形成し、メッキ層１４
を形成する。メッキ法の詳細については上述したとおり
であるため、ここでの説明は省略する。Finally, as shown in FIG. 16E, a metal film is formed in the opening 13 by plating, and the plating layer 14 is formed.
To form Since the details of the plating method are as described above, the description is omitted here.
【０１１９】そして、ＩＴＯなどの透明導電性薄膜ある
いは金属材料からなる画素電極１５を形成し、メッキ層
１４に接続させる。Then, a pixel electrode 15 made of a transparent conductive thin film such as ITO or a metal material is formed and connected to the plating layer.
【０１２０】以上のようにして本発明の実施の形態４に
おけるＴＦＴは製造される。As described above, the TFT according to the fourth embodiment of the present invention is manufactured.
【０１２１】なお、上述したような実施の形態３および
４では、メッキ層による低抵抗化や耐熱性の向上以外に
も工程を短縮することができるという効果を有してい
る。これは、ソース電極の全域に対して自己整合的にメ
ッキ層を形成するためであり、ソース電極上への絶縁膜
の形成および絶縁膜へのコンタクトホールの開口が不要
になるからである。In the third and fourth embodiments as described above, there is an effect that the process can be shortened in addition to the reduction in resistance and the improvement in heat resistance by the plating layer. This is because the plating layer is formed in a self-aligned manner over the entire area of the source electrode, and it is not necessary to form an insulating film on the source electrode and open a contact hole in the insulating film.
【０１２２】[0122]
【発明の効果】以上の説明のように、本発明の薄膜トラ
ンジスタは、その電極の接続構造が、半導体素子である
ＴＦＴの活性層であるシリコン薄膜に形成されたソース
領域およびドレイン領域と、そのそれぞれに接続される
電極との間にメッキ法によって金属層を介在させるよう
にしていることにより、ソース領域およびドレイン領域
と電極との間で良好なオーミックコンタクトを得ること
が可能となっている。As described above, in the thin-film transistor of the present invention, the connection structure of the electrodes has a source region and a drain region formed on a silicon thin film which is an active layer of a TFT which is a semiconductor device, A good ohmic contact can be obtained between the source and drain regions and the electrodes by interposing a metal layer between the electrodes connected to the electrodes by plating.
【０１２３】このような電極構造を有する半導体素子で
ある薄膜トランジスタを液晶表示装置に応用した場合に
は、ソース領域およびドレイン領域と、そのそれぞれ接
続されるソース電極および画素電極との断線を防止する
ことが可能となり、これらの接続が確実なものになると
共に、コンタクトホールに起因する液晶分子の配向に乱
れが発生することもなくなり、良好な表示品位を得るこ
とができる液晶表示装置を実現することが可能となる。When a thin film transistor which is a semiconductor element having such an electrode structure is applied to a liquid crystal display device, it is necessary to prevent disconnection between a source region and a drain region and a source electrode and a pixel electrode respectively connected thereto. It is possible to realize a liquid crystal display device that can obtain good display quality while preventing these connections from being made reliable and preventing the alignment of the liquid crystal molecules caused by the contact holes from being disturbed. It becomes possible.
【０１２４】また、シリコン薄膜に形成されたソース領
域に接続される電極の表面を、メッキ法によって形成さ
れた金属層で被覆することにより、シリコン薄膜と電極
との間で良好なオーミックコンタクトを得ることが可能
となるとともに、電極や配線の低抵抗化、あるいは電極
や配線の耐熱性向上が可能となっている。Further, by covering the surface of the electrode connected to the source region formed on the silicon thin film with a metal layer formed by plating, a good ohmic contact is obtained between the silicon thin film and the electrode. As a result, it is possible to lower the resistance of the electrodes and wirings or to improve the heat resistance of the electrodes and wirings.
【０１２５】そして、このような配線の低抵抗化によっ
て信号遅延の発生を効果的に抑制することが可能とな
る。Then, the occurrence of signal delay can be effectively suppressed by reducing the resistance of the wiring.
【０１２６】さらに、電極全体を金属層で被覆すること
により電極の耐熱性が向上すると、Ａｌなどを用いた際
にヒロックなどの不良の発生を防止することが可能とな
り、電極本来の性能を維持することが可能となる。Further, if the heat resistance of the electrode is improved by coating the entire electrode with a metal layer, it becomes possible to prevent the occurrence of defects such as hillocks when using Al or the like, and to maintain the original performance of the electrode. It is possible to do.
【０１２７】このように、本発明における薄膜トランジ
スタは、半導体薄膜に形成されたソース領域およびドレ
イン領域と、そのそれぞれに接続される電極との間にメ
ッキ法によって金属層を形成するような構造を有してい
ることを特徴とするものであり、これらを製造する上で
特殊な方法や特別な製造装置を用いる必要はなく、従来
用いられている方法や製造装置を用い、製造工程数もそ
れほど増やすことなく効率良く製造することが可能であ
る。As described above, the thin film transistor of the present invention has a structure in which a metal layer is formed by plating between source and drain regions formed in a semiconductor thin film and electrodes connected to the respective regions. It is not necessary to use a special method or a special manufacturing apparatus to manufacture these, using a conventionally used method or manufacturing apparatus and increasing the number of manufacturing steps so much It is possible to manufacture efficiently without using.
【０１２８】また、このようにして製造した半導体素子
である薄膜トランジスタを液晶表示装置に応用すること
により、良好な表示特性を有するアクティブマトリクス
型液晶表示装置を効率良く製造することが可能となって
いる。。Further, by applying the thin film transistor which is a semiconductor element manufactured as described above to a liquid crystal display device, it is possible to efficiently manufacture an active matrix type liquid crystal display device having good display characteristics. . .
【図１】図１は、本実施の形態におけるＴＦＴを示す断
面図である。FIG. 1 is a cross-sectional view illustrating a TFT according to an embodiment.
【図２】図２は、図１におけるＴＦＴの平面図である。FIG. 2 is a plan view of the TFT in FIG. 1;
【図３】図３（ａ）〜（ｃ）は、本実施の形態１におけ
るＴＦＴの製造工程を示す断面図である。FIGS. 3A to 3C are cross-sectional views illustrating steps of manufacturing a TFT according to the first embodiment.
【図４】図４（ｄ）〜（ｆ）は、本実施の形態１におけ
るＴＦＴの図３に続く製造工程を示す断面図である。FIGS. 4D to 4F are cross-sectional views showing a manufacturing process subsequent to FIG. 3 of the TFT according to the first embodiment.
【図５】図５（ａ）〜（ｂ）は、本実施の形態１におけ
るＴＦＴの製造工程を示す平面図である。FIGS. 5A and 5B are plan views showing steps of manufacturing the TFT according to the first embodiment. FIGS.
【図６】図６（ｃ）〜（ｄ）は、本実施の形態１におけ
るＴＦＴの図５に続く製造工程を示す平面図である。6 (c) to 6 (d) are plan views showing a manufacturing step following the step shown in FIG. 5 of the TFT in the first embodiment.
【図７】図７（ｅ）〜（ｆ）は、本実施の形態１におけ
るＴＦＴの図６に続く製造工程を示す平面図である。FIGS. 7 (e) to 7 (f) are plan views showing a manufacturing step following the step shown in FIG. 6 of the TFT according to the first embodiment.
【図８】図８（ａ）〜（ｃ）は、本実施の形態２におけ
るＴＦＴの製造工程を示す断面図である。FIGS. 8A to 8C are cross-sectional views illustrating steps of manufacturing a TFT according to the second embodiment.
【図９】図９（ｄ）〜（ｆ）は、本実施の形態２におけ
るＴＦＴの図８に続く製造工程を示す断面図である。FIGS. 9 (d) to 9 (f) are cross-sectional views showing a manufacturing process subsequent to FIG. 8 of the TFT according to the second embodiment.
【図１０】図１０（ａ）〜（ｃ）は、本実施の形態３に
おけるＴＦＴの製造工程を示す断面図である。FIGS. 10A to 10C are cross-sectional views illustrating steps of manufacturing a TFT according to the third embodiment.
【図１１】図１１（ｄ）〜（ｆ）は、本実施の形態３に
おけるＴＦＴの図１０に続く製造工程を示す断面図であ
る。FIGS. 11 (d) to 11 (f) are cross-sectional views showing a manufacturing process subsequent to FIG. 10 for manufacturing the TFT according to the third embodiment.
【図１２】図１２（ａ）〜（ｂ）は、本実施の形態３に
おけるＴＦＴの製造工程を示す平面図である。FIGS. 12A and 12B are plan views showing steps of manufacturing a TFT according to the third embodiment.
【図１３】図１３（ｃ）〜（ｄ）は、本実施の形態３に
おけるＴＦＴの図１２に続く製造工程を示す平面図であ
る。FIGS. 13 (c) to 13 (d) are plan views showing a manufacturing step following FIG. 12 of the TFT according to the third embodiment.
【図１４】図１４（ｅ）〜（ｆ）は、本実施の形態３に
おけるＴＦＴの図１３に続く製造工程を示す平面図であ
る。14 (e) to 14 (f) are plan views showing a manufacturing step following the step shown in FIG. 13 of the TFT according to the third embodiment.
【図１５】図１５（ａ）〜（ｃ）は、本実施の形態４に
おけるＴＦＴの製造工程を示す断面図である。FIGS. 15A to 15C are cross-sectional views illustrating steps of manufacturing a TFT according to the fourth embodiment.
【図１６】図１６（ｄ）〜（ｆ）は、本実施の形態４に
おけるＴＦＴの図１５に続く製造工程を示す断面図であ
る。16 (d) to 16 (f) are cross-sectional views showing a manufacturing step following the step shown in FIG. 15 of the TFT according to the fourth embodiment.
【図１７】図１７は、本実施の形態におけるメッキ工程
を示す図面である。FIG. 17 is a drawing showing a plating step in the present embodiment.
【図１８】図１８は、ピクセル・オン・パッシ構造の半
導体素子を示す断面図である。FIG. 18 is a sectional view showing a semiconductor element having a pixel-on-passive structure.
【図１９】図１９（ａ）〜（ｂ）は、従来技術における
半導体素子を示す断面図である。FIGS. 19A and 19B are cross-sectional views showing a conventional semiconductor device.
１ 絶縁性基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ ソース電極 ５ 層間絶縁膜 ６ 開口部 ７ メッキ層 ８ 活性層 ９ ソース領域 １０ ドレイン領域 １１ チャネル領域 １２ 保護絶縁膜 １３ 開口部 １４ メッキ層 １５ 画素電極 １６ メッキ液 １７ メッキ槽 １８ 直流電源 １９ 陽極 ５０ 基板 ５１ 層間絶縁膜 ５２ ドレイン電極 ５３ ソース電極 ５４ コンタクトホール ５５ 画素電極 ５６ 液晶 ５７ 金属層 DESCRIPTION OF SYMBOLS 1 Insulating substrate 2 Gate electrode 3 Gate insulating film 4 Source electrode 5 Interlayer insulating film 6 Opening 7 Plating layer 8 Active layer 9 Source region 10 Drain region 11 Channel region 12 Protective insulating film 13 Opening 14 Plating layer 15 Pixel electrode 16 Plating solution 17 Plating bath 18 DC power supply 19 Anode 50 Substrate 51 Interlayer insulating film 52 Drain electrode 53 Source electrode 54 Contact hole 55 Pixel electrode 56 Liquid crystal 57 Metal layer
Claims (5)
した基板上に形成された薄膜トランジスタにおいて、 前記薄膜トランジスタは、その活性層を構成するシリコ
ンを主成分とする半導体薄膜と、該半導体薄膜に形成さ
れたソース領域およびドレイン領域を備え、 前記ソース領域およびドレイン領域は、それぞれ接続さ
れる電極との間にメッキ法によって形成された金属層を
介在させていることを特徴とする薄膜トランジスタ。1. A thin film transistor formed on an insulating substrate or a substrate on which an insulating film is deposited, wherein the thin film transistor comprises a semiconductor thin film mainly composed of silicon constituting an active layer thereof, and a thin film formed on the semiconductor thin film. A thin film transistor, comprising: a source region and a drain region, wherein the source region and the drain region have a metal layer formed by a plating method interposed between the source region and the drain region.
は、Ａｇ、Ａｕ、Ｃｏ、Ｃｒ、Ｃｕ、Ｆｅ、Ｎｉ、Ｐｔ
あるいはこれらの合金からなることを特徴とする請求項
１に記載の薄膜トランジスタ。2. The metal layer formed by the plating method is made of Ag, Au, Co, Cr, Cu, Fe, Ni, Pt.
2. The thin film transistor according to claim 1, wherein said thin film transistor is made of an alloy thereof.
した基板上に形成された薄膜トランジスタにおいて、 前記薄膜トランジスタは、その活性層を構成するシリコ
ンを主成分とする半導体薄膜と、該半導体薄膜に形成さ
れたソース領域およびドレイン領域を備え、 少なくとも前記ソース領域に接続される電極の表面に
は、該電極の表面を覆うようにメッキ法によって金属層
が形成されており、該金属層を介して該ソース領域と該
電極とが接続されていることを特徴とする薄膜トランジ
スタ。3. A thin film transistor formed on an insulating substrate or a substrate on which an insulating film is deposited, wherein the thin film transistor comprises a semiconductor thin film mainly composed of silicon constituting an active layer thereof, and a thin film formed on the semiconductor thin film A metal layer is formed on at least the surface of the electrode connected to the source region by a plating method so as to cover the surface of the electrode, and the metal layer is formed through the metal layer. A thin film transistor, wherein the source region is connected to the electrode.
は、前記ソース領域に接続される電極よりも融点の高い
金属からなることを特徴とする請求項３に記載の薄膜ト
ランジスタ。4. The thin film transistor according to claim 3, wherein the metal layer formed by the plating method is made of a metal having a higher melting point than an electrode connected to the source region.
した基板上に形成された薄膜トランジスタの製造方法に
おいて、 前記基板上に導電性材料からなるソース電極を形成する
工程と、 前記ソース電極の表面にメッキ法によって金属層を形成
する工程と、 前記金属層上に、該金属層と接するようにシリコンを主
成分とする半導体薄膜からなる島状の半導体層を形成す
る工程と、 前記半導体層に選択的に不純物イオンを注入してソース
領域とドレイン領域とを形成する工程と、 前記ドレイン領域上に、該ドレイン領域と接するように
メッキ法によって金属層を形成する工程と、を含むこと
を特徴とする薄膜トランジスタの製造方法。5. A method for manufacturing a thin film transistor formed on an insulating substrate or a substrate on which an insulating film is deposited, wherein: a step of forming a source electrode made of a conductive material on the substrate; Forming a metal layer by a plating method, forming an island-shaped semiconductor layer made of a semiconductor thin film containing silicon as a main component on the metal layer so as to be in contact with the metal layer, Selectively implanting impurity ions to form a source region and a drain region; and forming a metal layer on the drain region by a plating method so as to be in contact with the drain region. Manufacturing method of a thin film transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3344698A JPH11233783A (en) | 1998-02-17 | 1998-02-17 | Thin film transistor and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3344698A JPH11233783A (en) | 1998-02-17 | 1998-02-17 | Thin film transistor and its manufacturing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11233783A true JPH11233783A (en) | 1999-08-27 |
Family
ID=12386772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3344698A Pending JPH11233783A (en) | 1998-02-17 | 1998-02-17 | Thin film transistor and its manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11233783A (en) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001048547A1 (en) * | 1999-12-28 | 2001-07-05 | Matsushita Electric Industrial Co., Ltd. | Tft array substrate, method of manufacture thereof, and lcd with tft array substrate |
| WO2004049415A1 (en) * | 2002-11-26 | 2004-06-10 | Sharp Kabushiki Kaisha | Alloy material for semiconductor, semiconductor chip using such alloy material, and method for manufacturing same |
| JP2008139656A (en) * | 2006-12-04 | 2008-06-19 | Mitsubishi Electric Corp | Display device and manufacturing method thereof |
| KR101022141B1 (en) | 2009-10-27 | 2011-03-17 | 삼성모바일디스플레이주식회사 | Thin film transistor, method of manufacturing the thin film transistor and organic light emitting display device having the thin film transistor |
| KR101040137B1 (en) | 2009-12-08 | 2011-06-10 | 한국과학기술연구원 | Thin film transistor with asymmetric staggered electrode structure and method for manufacturing the same |
| JP2011258979A (en) * | 2011-08-24 | 2011-12-22 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JP2015046629A (en) * | 2000-04-27 | 2015-03-12 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US9059216B2 (en) | 2000-12-11 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
| JP2017142537A (en) * | 2017-05-11 | 2017-08-17 | 株式会社半導体エネルギー研究所 | Semiconductor device and electronic apparatus |
-
1998
- 1998-02-17 JP JP3344698A patent/JPH11233783A/en active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001048547A1 (en) * | 1999-12-28 | 2001-07-05 | Matsushita Electric Industrial Co., Ltd. | Tft array substrate, method of manufacture thereof, and lcd with tft array substrate |
| JP2015046629A (en) * | 2000-04-27 | 2015-03-12 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US9780124B2 (en) | 2000-04-27 | 2017-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device including pixel comprising first transistor second transistor and light-emitting element |
| JP2017161911A (en) * | 2000-04-27 | 2017-09-14 | 株式会社半導体エネルギー研究所 | Display device |
| JP2017049592A (en) * | 2000-04-27 | 2017-03-09 | 株式会社半導体エネルギー研究所 | Display |
| US9419026B2 (en) | 2000-04-27 | 2016-08-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| JP2016106243A (en) * | 2000-04-27 | 2016-06-16 | 株式会社半導体エネルギー研究所 | Display device |
| US9666601B2 (en) | 2000-12-11 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
| US9059216B2 (en) | 2000-12-11 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
| US10665610B2 (en) | 2000-12-11 | 2020-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
| WO2004049415A1 (en) * | 2002-11-26 | 2004-06-10 | Sharp Kabushiki Kaisha | Alloy material for semiconductor, semiconductor chip using such alloy material, and method for manufacturing same |
| JP2008139656A (en) * | 2006-12-04 | 2008-06-19 | Mitsubishi Electric Corp | Display device and manufacturing method thereof |
| US8309964B2 (en) | 2009-10-27 | 2012-11-13 | Samsung Electronics Co., Ltd. | Thin film transistor, method of manufacturing the thin film transistor and organic light emitting display device having the thin film transistor |
| KR101022141B1 (en) | 2009-10-27 | 2011-03-17 | 삼성모바일디스플레이주식회사 | Thin film transistor, method of manufacturing the thin film transistor and organic light emitting display device having the thin film transistor |
| KR101040137B1 (en) | 2009-12-08 | 2011-06-10 | 한국과학기술연구원 | Thin film transistor with asymmetric staggered electrode structure and method for manufacturing the same |
| JP2011258979A (en) * | 2011-08-24 | 2011-12-22 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JP2017142537A (en) * | 2017-05-11 | 2017-08-17 | 株式会社半導体エネルギー研究所 | Semiconductor device and electronic apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7336324B2 (en) | Array substrate for liquid crystal display device and fabricating method thereof | |
| JP3410667B2 (en) | Reflective liquid crystal display device and method of manufacturing the same | |
| US7492420B2 (en) | Array substrate for LCD device having metal-diffusion film and manufacturing method thereof | |
| US8158499B2 (en) | Wire structure, method for fabricating wire, thin film transistor substrate, and method for fabricating thin film transistor substrate | |
| US5608559A (en) | Display board having wiring with three-layered structure and a display device including the display board | |
| JP3429440B2 (en) | Semiconductor device and manufacturing method thereof | |
| US8759834B2 (en) | Display panel | |
| US5851918A (en) | Methods of fabricating liquid crystal display elements and interconnects therefor | |
| US6319741B1 (en) | Method for fabricating metal interconnections and wiring board having the metal interconnections | |
| TWI527118B (en) | Manufacturing method of thin film and metal line for display using the same, thin film transistor array panel, and method for manufacturing the same | |
| US20060283833A1 (en) | Wiring for display device and thin film transistor array panel with the same, and manufacturing method thereof | |
| US7499119B2 (en) | Liquid-crystal display device with thin-film transistors and method of fabricating the same | |
| KR20070053472A (en) | Display substrate and method of fabricating the same | |
| US20040263746A1 (en) | Array substrate for LCD device having double-layered metal structure and manufacturing method thereof | |
| KR100396830B1 (en) | Metal interconnection and active matrix substrate using the same | |
| US20010019375A1 (en) | Liquid crystal display device and fabricating method thereof | |
| JP3447535B2 (en) | Thin film transistor and method of manufacturing the same | |
| JPH11233783A (en) | Thin film transistor and its manufacturing method | |
| US6320138B1 (en) | Substrate with conductor formed of low-resistance aluminum alloy | |
| US5660971A (en) | Thin film device and a method for fabricating the same | |
| TWI285757B (en) | Reflective and semi-transmission type liquid crystal display device and producing method thereof | |
| KR100905662B1 (en) | Method for manufacturing lcd and structure of lcd wiring | |
| US20120097962A1 (en) | Polysilicon thin film transistor having copper bottom gate structure and method of making the same | |
| JPH05142554A (en) | Active matrix substrate | |
| JPH11186558A (en) | Thin-film transistor and its manufacture method |