JPH11233783A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH11233783A JPH11233783A JP3344698A JP3344698A JPH11233783A JP H11233783 A JPH11233783 A JP H11233783A JP 3344698 A JP3344698 A JP 3344698A JP 3344698 A JP3344698 A JP 3344698A JP H11233783 A JPH11233783 A JP H11233783A
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- film
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Abstract
(57)【要約】
【課題】 薄膜トランジスタなどやこれらの半導体素子
を配置した半導体装置において、シリコン薄膜からなる
半導体層と電極との接続において、コンタクトホールな
どに起因する段差によって発生する電極の断線を抑制す
ると共に、良好なオーミックコンタクトを得る。 【解決手段】 薄膜トランジスタなどやこれらの半導体
素子を配置した半導体装置において、薄膜トランジスタ
などの活性層となるシリコン薄膜と、それにに接続され
る電極との間にシリコン薄膜と良好なオーミックコンタ
クトが得られるCu、Ag、Au、Cr、Ni、Ptな
どからなる金属層をメッキ法によって形成する。あるい
はシリコン薄膜に接続される電極の表面を被覆するよう
に、その電極を構成する金属よりも融点の高い金属層を
メッキ法によって形成し、メッキ法による金属層を介し
てシリコン薄膜に接続する。
を配置した半導体装置において、シリコン薄膜からなる
半導体層と電極との接続において、コンタクトホールな
どに起因する段差によって発生する電極の断線を抑制す
ると共に、良好なオーミックコンタクトを得る。 【解決手段】 薄膜トランジスタなどやこれらの半導体
素子を配置した半導体装置において、薄膜トランジスタ
などの活性層となるシリコン薄膜と、それにに接続され
る電極との間にシリコン薄膜と良好なオーミックコンタ
クトが得られるCu、Ag、Au、Cr、Ni、Ptな
どからなる金属層をメッキ法によって形成する。あるい
はシリコン薄膜に接続される電極の表面を被覆するよう
に、その電極を構成する金属よりも融点の高い金属層を
メッキ法によって形成し、メッキ法による金属層を介し
てシリコン薄膜に接続する。
Description
【0001】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型液晶表示装置などの画素電極を駆動するのに用い
られるスイッチング素子である薄膜トランジスタおよび
その製造方法に関するものであり、特に半導体薄膜との
良好なコンタクトを形成する金属電極に関するものであ
る。
クス型液晶表示装置などの画素電極を駆動するのに用い
られるスイッチング素子である薄膜トランジスタおよび
その製造方法に関するものであり、特に半導体薄膜との
良好なコンタクトを形成する金属電極に関するものであ
る。
【0002】
【従来の技術】近年、ICやLSIなどに代表される半
導体素子や、これらの半導体素子を組み込んだ電子機器
あるいは家庭電化製品などが開発され、市場で大量に販
売されている。現在ではテレビ受像機は勿論のこと、V
TRやパーソナルコンピュータなども広く一般に普及し
ており、さほど珍しいものではなくなっている。中で
も、薄型で軽量、かつ低消費電力であるという利点を有
するディスプレイとして液晶表示装置が注目を集めてい
る。特に各画素毎に薄膜トランジスタ(以下、TFTと
称する。)などのスイッチング素子を設け、これにより
各画素を制御するようにしたアクティブマトリクス型液
晶表示装置が解像度に優れ、鮮明な画像が得られるなど
の理由から注目されている。
導体素子や、これらの半導体素子を組み込んだ電子機器
あるいは家庭電化製品などが開発され、市場で大量に販
売されている。現在ではテレビ受像機は勿論のこと、V
TRやパーソナルコンピュータなども広く一般に普及し
ており、さほど珍しいものではなくなっている。中で
も、薄型で軽量、かつ低消費電力であるという利点を有
するディスプレイとして液晶表示装置が注目を集めてい
る。特に各画素毎に薄膜トランジスタ(以下、TFTと
称する。)などのスイッチング素子を設け、これにより
各画素を制御するようにしたアクティブマトリクス型液
晶表示装置が解像度に優れ、鮮明な画像が得られるなど
の理由から注目されている。
【0003】以下、半導体素子や半導体素子を組み込ん
だ電子機器の代表例として、TFTあるいはアクティブ
マトリクス型液晶表示装置について簡単に説明する。
だ電子機器の代表例として、TFTあるいはアクティブ
マトリクス型液晶表示装置について簡単に説明する。
【0004】従来のアクティブ素子としては、非晶質シ
リコン薄膜を用いたTFTが知られており、このTFT
を搭載したアクティブマトリクス型液晶表示装置が数多
く商品化されている。現在、この非晶質シリコン薄膜を
用いたTFTに代わるアクティブ素子として、画素電極
を駆動させるための画素用TFTと、その画素用TFT
を駆動させるための駆動回路とを一つの基板上に一体形
成することができる可能性が有る多結晶シリコン薄膜を
用いたTFTを形成する技術に大きな期待が寄せられて
いる。
リコン薄膜を用いたTFTが知られており、このTFT
を搭載したアクティブマトリクス型液晶表示装置が数多
く商品化されている。現在、この非晶質シリコン薄膜を
用いたTFTに代わるアクティブ素子として、画素電極
を駆動させるための画素用TFTと、その画素用TFT
を駆動させるための駆動回路とを一つの基板上に一体形
成することができる可能性が有る多結晶シリコン薄膜を
用いたTFTを形成する技術に大きな期待が寄せられて
いる。
【0005】多結晶シリコン薄膜は、従来のTFTに用
いられている非晶質シリコン薄膜に比べて高移動度を有
しており、高性能なTFTを形成することが可能となっ
ている。画素駆動用TFTを駆動させるための駆動回路
を一つの安価なガラス基板上に一体形成することが実現
されると、従来に比べて製造コストが大幅に低減される
ことになる。
いられている非晶質シリコン薄膜に比べて高移動度を有
しており、高性能なTFTを形成することが可能となっ
ている。画素駆動用TFTを駆動させるための駆動回路
を一つの安価なガラス基板上に一体形成することが実現
されると、従来に比べて製造コストが大幅に低減される
ことになる。
【0006】このような多結晶シリコンTFTの活性層
となる多結晶シリコン薄膜をガラス基板上に作成する技
術としては、ガラス基板上に非晶質シリコン薄膜を堆積
した後に600℃程度の温度で数時間〜数十時間熱処理
して結晶化させる固相成長法や、エキシマレーザーなど
のパルスレーザー光を照射し、その部分の非晶質シリコ
ン薄膜を瞬時に熔融させて再結晶化させるレーザー結晶
化法などの方法が提案されている。
となる多結晶シリコン薄膜をガラス基板上に作成する技
術としては、ガラス基板上に非晶質シリコン薄膜を堆積
した後に600℃程度の温度で数時間〜数十時間熱処理
して結晶化させる固相成長法や、エキシマレーザーなど
のパルスレーザー光を照射し、その部分の非晶質シリコ
ン薄膜を瞬時に熔融させて再結晶化させるレーザー結晶
化法などの方法が提案されている。
【0007】このアクティブマトリクス型液晶表示装置
には、画素電極にITO(Indium Tin Ox
ide)などの透明導電性薄膜を用いた透過型液晶表示
装置と、画素電極に金属などの反射電極を用いた反射型
液晶表示装置とがある。本来、液晶表示装置は自発光型
のディスプレイではないため、透過型液晶表示装置の場
合には、液晶表示装置の背後に照明装置、所謂バックラ
イトを配置して、そこから入射される光によって表示を
行っている。また、反射型液晶表示装置の場合には、外
部からの入射光を反射電極によって反射させることによ
って表示を行っている。
には、画素電極にITO(Indium Tin Ox
ide)などの透明導電性薄膜を用いた透過型液晶表示
装置と、画素電極に金属などの反射電極を用いた反射型
液晶表示装置とがある。本来、液晶表示装置は自発光型
のディスプレイではないため、透過型液晶表示装置の場
合には、液晶表示装置の背後に照明装置、所謂バックラ
イトを配置して、そこから入射される光によって表示を
行っている。また、反射型液晶表示装置の場合には、外
部からの入射光を反射電極によって反射させることによ
って表示を行っている。
【0008】このような反射型液晶表示装置は、電子機
器として用いた場合には、バックライトを使用しないた
め、全体としての消費電力を極めて小さくすることがで
きるという利点を有しているものの、使用環境あるいは
使用条件、即ち、周囲の明るさなどによって表示の明る
さやコントラストが左右されてしまうという問題点を有
している。
器として用いた場合には、バックライトを使用しないた
め、全体としての消費電力を極めて小さくすることがで
きるという利点を有しているものの、使用環境あるいは
使用条件、即ち、周囲の明るさなどによって表示の明る
さやコントラストが左右されてしまうという問題点を有
している。
【0009】一方、透過型液晶表示装置は、電子機器と
して用いた場合には、上述のようにバックライトを用い
て表示を行うため、全体としての消費電力は大きくなる
という問題点を有しているものの、周囲の明るさなどに
さほど影響されることなく、明るくて高いコントラスト
を有する表示を行うことができるという利点を有してい
る。
して用いた場合には、上述のようにバックライトを用い
て表示を行うため、全体としての消費電力は大きくなる
という問題点を有しているものの、周囲の明るさなどに
さほど影響されることなく、明るくて高いコントラスト
を有する表示を行うことができるという利点を有してい
る。
【0010】ところで、上述のようなITOなどの透明
導電性薄膜あるいは金属などからなる画素電極は、TF
Tのドレイン電極に接続され、隣接するゲート配線やソ
ース配線と短絡しないように、これらと一定の間隔を有
するように形成されている。近年では画素電極の有効面
積を拡大するために、図18に示すようなTFT上を含
む基板50上全面に、ポリイミド樹脂やアクリル樹脂か
らなる層間絶縁膜51を形成し、該層間絶縁膜51に開
口したコンタクトホール54を介してTFTのドレイン
電極52と層間絶縁膜51上に形成された画素電極55
とを接続する保護膜上画素電極構造(以下、ピクセル・
オン・パッシ構造と呼ぶ。)が提案されている。
導電性薄膜あるいは金属などからなる画素電極は、TF
Tのドレイン電極に接続され、隣接するゲート配線やソ
ース配線と短絡しないように、これらと一定の間隔を有
するように形成されている。近年では画素電極の有効面
積を拡大するために、図18に示すようなTFT上を含
む基板50上全面に、ポリイミド樹脂やアクリル樹脂か
らなる層間絶縁膜51を形成し、該層間絶縁膜51に開
口したコンタクトホール54を介してTFTのドレイン
電極52と層間絶縁膜51上に形成された画素電極55
とを接続する保護膜上画素電極構造(以下、ピクセル・
オン・パッシ構造と呼ぶ。)が提案されている。
【0011】この構造によると、画素電極55はポリイ
ミド樹脂やアクリル樹脂あるいは無機絶縁膜からなる層
間絶縁膜51によって、ゲート配線やソース配線と絶縁
されることになるため、画素電極55の端部をゲート配
線やソース配線の上方に重ねて配置することが可能とな
り、このことにより、画素電極55の有効面積、即ち開
口率を拡大することができるようになっている。さら
に、ポリイミド樹脂やアクリル樹脂からなる層間絶縁膜
51は、TFTやゲート配線、ソース配線に起因する段
差を容易に平坦化することができるため、液晶層56の
配向の乱れを極めて少なくするという効果も有してい
る。
ミド樹脂やアクリル樹脂あるいは無機絶縁膜からなる層
間絶縁膜51によって、ゲート配線やソース配線と絶縁
されることになるため、画素電極55の端部をゲート配
線やソース配線の上方に重ねて配置することが可能とな
り、このことにより、画素電極55の有効面積、即ち開
口率を拡大することができるようになっている。さら
に、ポリイミド樹脂やアクリル樹脂からなる層間絶縁膜
51は、TFTやゲート配線、ソース配線に起因する段
差を容易に平坦化することができるため、液晶層56の
配向の乱れを極めて少なくするという効果も有してい
る。
【0012】しかしながら、上述したような方法では、
TFTやゲート配線、ソース配線に起因する段差を平坦
にするために、ポリイミド樹脂やアクリル樹脂からなる
層間絶縁膜51を1μm以上、例えば2μm〜4μmの
厚みに堆積させる必要がある。そのため、画素電極55
とTFTのドレイン電極52とを接続するために開口す
るコンタクトホール54による段差が大きなものとな
り、画素電極55とTFTのドレイン電極52との接続
が良好に行われない場合もしばしば発生してしまう。
TFTやゲート配線、ソース配線に起因する段差を平坦
にするために、ポリイミド樹脂やアクリル樹脂からなる
層間絶縁膜51を1μm以上、例えば2μm〜4μmの
厚みに堆積させる必要がある。そのため、画素電極55
とTFTのドレイン電極52とを接続するために開口す
るコンタクトホール54による段差が大きなものとな
り、画素電極55とTFTのドレイン電極52との接続
が良好に行われない場合もしばしば発生してしまう。
【0013】また、樹脂による層間絶縁膜51を堆積す
ることによって、TFTやゲート配線、ソース配線に起
因する段差は低減されるものの、コンタクトホール54
に起因する段差が画素電極55の表面にも反映され、画
素電極55の一部の領域に大きな段差が生じてしまい、
そこで液晶層56の配向の乱れが発生して表示品位の低
下を引き起こすという問題も発生してしまう。
ることによって、TFTやゲート配線、ソース配線に起
因する段差は低減されるものの、コンタクトホール54
に起因する段差が画素電極55の表面にも反映され、画
素電極55の一部の領域に大きな段差が生じてしまい、
そこで液晶層56の配向の乱れが発生して表示品位の低
下を引き起こすという問題も発生してしまう。
【0014】そこで従来は、図19(a)、(b)に示
すように、例えば特開平4−305627号公報に示さ
れているように、コンタクトホール54部分に樹脂から
なる層間絶縁膜51の表面とほぼ同じ高さとなる金属な
どの導電体57を設ける方法が提案されている。この製
造方法は、TFTのドレイン電極52と画素電極55と
の間、即ちコンタクトホール54部分にメッキなどの導
電体71を電気化学的方法によって形成し、そこに画素
電極64を接続するというものである。
すように、例えば特開平4−305627号公報に示さ
れているように、コンタクトホール54部分に樹脂から
なる層間絶縁膜51の表面とほぼ同じ高さとなる金属な
どの導電体57を設ける方法が提案されている。この製
造方法は、TFTのドレイン電極52と画素電極55と
の間、即ちコンタクトホール54部分にメッキなどの導
電体71を電気化学的方法によって形成し、そこに画素
電極64を接続するというものである。
【0015】また、例えば特開平7−106586号公
報に示されているように、ピクセル・オン・パッシ構造
ではないものの、層間絶縁膜51に形成されたコンタク
トホール54に起因する段差によって、ソース配線や画
素電極55が断線することを防止するために、コンタク
トホール54部分に選択的CVD法により、金属などの
導電体57を形成する方法も提案されている。
報に示されているように、ピクセル・オン・パッシ構造
ではないものの、層間絶縁膜51に形成されたコンタク
トホール54に起因する段差によって、ソース配線や画
素電極55が断線することを防止するために、コンタク
トホール54部分に選択的CVD法により、金属などの
導電体57を形成する方法も提案されている。
【0016】
【発明が解決しようとする課題】上述したような基板表
面の形状は、液晶層の配向に乱れを生じさせる大きな要
因となっている。これは、基板表面に凹凸が存在すると
その部分で液晶層の配向に乱れが生じるためである。最
近では上述した図18のように、ピクセル・オン・パッ
シ構造によって、TFT、ゲート配線やソース配線によ
る段差が緩和され、平坦化膜が形成された時点では基板
表面には殆ど凹凸が存在していない。
面の形状は、液晶層の配向に乱れを生じさせる大きな要
因となっている。これは、基板表面に凹凸が存在すると
その部分で液晶層の配向に乱れが生じるためである。最
近では上述した図18のように、ピクセル・オン・パッ
シ構造によって、TFT、ゲート配線やソース配線によ
る段差が緩和され、平坦化膜が形成された時点では基板
表面には殆ど凹凸が存在していない。
【0017】しかし、その後に画素電極を形成するた
め、画素電極の膜厚分の段差および画素電極とTFTの
ドレイン電極とを接続するためのコンタクトホールによ
る窪みが形成されている。画素電極の膜厚分の段差はせ
いぜい数千Å程度であるが、コンタクトホールによる窪
みは数μmであり、画素電極の膜厚分の段差とは比較に
ならない程大きなものとなっている。
め、画素電極の膜厚分の段差および画素電極とTFTの
ドレイン電極とを接続するためのコンタクトホールによ
る窪みが形成されている。画素電極の膜厚分の段差はせ
いぜい数千Å程度であるが、コンタクトホールによる窪
みは数μmであり、画素電極の膜厚分の段差とは比較に
ならない程大きなものとなっている。
【0018】また、TFTのドレイン電極と画素電極と
の接続を良好なものとするためには、コンタクトホール
をテーパー形状に加工して傾斜を持たせるようにすれば
よいが、TFTの微細化に伴いコンタクトホールの寸法
も微細化していることから、極端なテーパー形状加工が
行えない状況にある。つまり、極端なテーパー形状に加
工してしまうとコンタクトホールの寸法が大きくなって
しまうからである。コンタクトホールの寸法を大きくし
てしまうと、上述したようにコンタクトホールに起因す
る段差が画素電極の表面にも反映され、画素電極の一部
の領域に大きな段差が生じ、その段差で液晶層の配向の
乱れが発生して、表示品位の低下を引き起こす大きな要
因になる。
の接続を良好なものとするためには、コンタクトホール
をテーパー形状に加工して傾斜を持たせるようにすれば
よいが、TFTの微細化に伴いコンタクトホールの寸法
も微細化していることから、極端なテーパー形状加工が
行えない状況にある。つまり、極端なテーパー形状に加
工してしまうとコンタクトホールの寸法が大きくなって
しまうからである。コンタクトホールの寸法を大きくし
てしまうと、上述したようにコンタクトホールに起因す
る段差が画素電極の表面にも反映され、画素電極の一部
の領域に大きな段差が生じ、その段差で液晶層の配向の
乱れが発生して、表示品位の低下を引き起こす大きな要
因になる。
【0019】特に、画素電極のサイズが微細な場合には
この影響は顕著となる。例えば、画素電極のサイズが2
5μm角でありコンタクトホールの寸法が5μm角であ
ったとすると画素電極の面積に占めるコンタクトホール
の割合は4%である。しかしながら、コンタクトホール
の開口工程ではエッチングによる寸法シフトが発生しや
すく、仮に完成時にコンタクトホールの寸法が10μm
角になってしまったとするとコンタクトホールが占める
割合が16%にまで達してしまうことになる。このよう
な状況下では、TFTのドレイン電極と画素電極との良
好な接続を維持しつつコンタクトホールの段差に起因す
る不都合を解消することは容易なことではない。
この影響は顕著となる。例えば、画素電極のサイズが2
5μm角でありコンタクトホールの寸法が5μm角であ
ったとすると画素電極の面積に占めるコンタクトホール
の割合は4%である。しかしながら、コンタクトホール
の開口工程ではエッチングによる寸法シフトが発生しや
すく、仮に完成時にコンタクトホールの寸法が10μm
角になってしまったとするとコンタクトホールが占める
割合が16%にまで達してしまうことになる。このよう
な状況下では、TFTのドレイン電極と画素電極との良
好な接続を維持しつつコンタクトホールの段差に起因す
る不都合を解消することは容易なことではない。
【0020】また、画素電極サイズの微細化に伴い、T
FT自体の小型化、高性能化が進んでおり、TFTの活
性層であるシリコン薄膜などとソース電極およびドレイ
ン電極との接続面積も小さなものとなっており、良好な
オーミックコンタクトを確保することが徐々に難しいも
のとなってきている。
FT自体の小型化、高性能化が進んでおり、TFTの活
性層であるシリコン薄膜などとソース電極およびドレイ
ン電極との接続面積も小さなものとなっており、良好な
オーミックコンタクトを確保することが徐々に難しいも
のとなってきている。
【0021】上述したような従来の方法は、このような
問題点を解決するための方法として提案されたものであ
り、特開平4−305627号公報に示されている従来
の方法には、TFTのドレイン電極上に電気化学的方法
によって金属などからなる導電体を形成し、その部分に
画素電極を接続するというような構成が開示されてい
る。そのため、画素電極の表面は平坦な状態となり、コ
ンタクトホールの段差に起因する液晶層の配向の乱れや
画素電極とTFTのドレイン電極との接続不良を低減す
ることができるものと考えられる。
問題点を解決するための方法として提案されたものであ
り、特開平4−305627号公報に示されている従来
の方法には、TFTのドレイン電極上に電気化学的方法
によって金属などからなる導電体を形成し、その部分に
画素電極を接続するというような構成が開示されてい
る。そのため、画素電極の表面は平坦な状態となり、コ
ンタクトホールの段差に起因する液晶層の配向の乱れや
画素電極とTFTのドレイン電極との接続不良を低減す
ることができるものと考えられる。
【0022】しかしながら、このような方法では、メッ
キなどの電気化学的方法によって形成された導電体とド
レイン電極との密着性が必ずしも良好なものになるとは
限らない。ドレイン電極を構成する金属材料によって
は、その表面に酸化膜などが形成され易すいものがあ
る。一般にTFTの電極や配線材料として広く利用され
ているAlやTiがこれに該当する。金属材料の表面に
酸化膜などが形成されていると十分な膜厚のメッキ層が
得られないばかりでなく、密着性も良好なものにはなら
ない。このような金属材料に対しては、事前に各種の表
面処理を施すなどの複雑な工程が必要であり、かなりの
ノウハウが要求されることになる。また、TFTの活性
層であるシリコン薄膜などとソース電極およびドレイン
電極との接続面積の微細化に伴うオーミックコンタクト
の確保に関しては一切考慮されていない。
キなどの電気化学的方法によって形成された導電体とド
レイン電極との密着性が必ずしも良好なものになるとは
限らない。ドレイン電極を構成する金属材料によって
は、その表面に酸化膜などが形成され易すいものがあ
る。一般にTFTの電極や配線材料として広く利用され
ているAlやTiがこれに該当する。金属材料の表面に
酸化膜などが形成されていると十分な膜厚のメッキ層が
得られないばかりでなく、密着性も良好なものにはなら
ない。このような金属材料に対しては、事前に各種の表
面処理を施すなどの複雑な工程が必要であり、かなりの
ノウハウが要求されることになる。また、TFTの活性
層であるシリコン薄膜などとソース電極およびドレイン
電極との接続面積の微細化に伴うオーミックコンタクト
の確保に関しては一切考慮されていない。
【0023】一方、特開平7−106586号公報に示
されている従来の方法には、TFTのソース領域および
ドレイン領域上の層間絶縁膜に開口されたコンタクトホ
ール部分に選択的CVD法によって金属膜からなる導電
体を形成し、そこにソース電極あるいはドレイン電極を
接続するような構成が開示されている。これによるとソ
ース領域およびドレイン領域とソース電極およびドレイ
ン電極とを繋ぐ導電体は、コンタクトホールの部分に自
己整合的に形成されるため、導電体を形成するためのフ
ォトリソ工程が不要となり、良好なオーミックコンタク
トを得ることが可能になるものと思われる。
されている従来の方法には、TFTのソース領域および
ドレイン領域上の層間絶縁膜に開口されたコンタクトホ
ール部分に選択的CVD法によって金属膜からなる導電
体を形成し、そこにソース電極あるいはドレイン電極を
接続するような構成が開示されている。これによるとソ
ース領域およびドレイン領域とソース電極およびドレイ
ン電極とを繋ぐ導電体は、コンタクトホールの部分に自
己整合的に形成されるため、導電体を形成するためのフ
ォトリソ工程が不要となり、良好なオーミックコンタク
トを得ることが可能になるものと思われる。
【0024】しかしながら、このようなコンタクトホー
ル部分に金属膜からなる導電体を形成するための選択的
CVD法においては、金属膜を成膜しようとする開口部
の面積が大きすぎると膜剥がれが生じてしまうという問
題点を有しており、そのため、開口部の面積は、2μm
角程度が実用上の限度であると考えられている。また、
選択性を維持しながら成膜できる膜厚も、1.5μm程
度が実用上の限度であると考えられる。
ル部分に金属膜からなる導電体を形成するための選択的
CVD法においては、金属膜を成膜しようとする開口部
の面積が大きすぎると膜剥がれが生じてしまうという問
題点を有しており、そのため、開口部の面積は、2μm
角程度が実用上の限度であると考えられている。また、
選択性を維持しながら成膜できる膜厚も、1.5μm程
度が実用上の限度であると考えられる。
【0025】以上のように、選択的CVD法には実用上
の幾つかの制約が存在している。現在のTFTにおける
コンタクトホールの大きさは、概ね4μm〜5μm角程
度であり、上述した選択的CVD法における実用上の制
約を考慮すると、TFTにおけるコンタクトホール部分
に選択的CVD法で金属膜を埋め込むことは実用上容易
なことではないといえる。
の幾つかの制約が存在している。現在のTFTにおける
コンタクトホールの大きさは、概ね4μm〜5μm角程
度であり、上述した選択的CVD法における実用上の制
約を考慮すると、TFTにおけるコンタクトホール部分
に選択的CVD法で金属膜を埋め込むことは実用上容易
なことではないといえる。
【0026】また、この方法をピクセル・オン・パッシ
構造に適用した場合を想定すると、画素電極との接続の
ためにはポリイミド樹脂やアクリル樹脂からなる層間絶
縁膜の膜厚と同程度の膜厚、即ち2μm〜4μm程度の
膜厚を有する柱状の金属などからなる導電体を形成する
必要があり、このことからも、上述したような選択的C
VD法で金属膜を埋め込むことは実用上容易なことでは
ないといえる。
構造に適用した場合を想定すると、画素電極との接続の
ためにはポリイミド樹脂やアクリル樹脂からなる層間絶
縁膜の膜厚と同程度の膜厚、即ち2μm〜4μm程度の
膜厚を有する柱状の金属などからなる導電体を形成する
必要があり、このことからも、上述したような選択的C
VD法で金属膜を埋め込むことは実用上容易なことでは
ないといえる。
【0027】このように、導電体を形成する場合、通常
のスパッタリング法あるいはプラズマCVD法によって
導電体を成膜するためには、膜厚が厚いために成膜に長
時間を要したり、また成膜途中や成膜後に膜剥がれが生
じたりすることが容易に想像される。また、仮に正常に
成膜が完了したとしても、これをエッチングして柱状に
パターニングするためには、さらに長時間のエッチング
を要することになり、このような方法は実用的なもので
はなかった。
のスパッタリング法あるいはプラズマCVD法によって
導電体を成膜するためには、膜厚が厚いために成膜に長
時間を要したり、また成膜途中や成膜後に膜剥がれが生
じたりすることが容易に想像される。また、仮に正常に
成膜が完了したとしても、これをエッチングして柱状に
パターニングするためには、さらに長時間のエッチング
を要することになり、このような方法は実用的なもので
はなかった。
【0028】本発明は、以上のような従来の問題点に鑑
みなされたものであって、上述したような問題点を解決
し、半導体薄膜と電極との間の安定した接続を提供する
ことを目的としている。
みなされたものであって、上述したような問題点を解決
し、半導体薄膜と電極との間の安定した接続を提供する
ことを目的としている。
【0029】
【課題を解決するための手段】上述した目的を達成する
ために、本発明の請求項1に記載の薄膜トランジスタ
は、絶縁性基板上あるいは絶縁性被膜を堆積した基板上
に形成された薄膜トランジスタにおいて、前記薄膜トラ
ンジスタは、その活性層を構成するシリコンを主成分と
する半導体薄膜と、該半導体薄膜に形成されたソース領
域およびドレイン領域を備え、前記ソース領域およびド
レイン領域は、それぞれ接続される電極との間にメッキ
法によって形成された金属層を介在させていることを特
徴としている。即ち、本請求項における薄膜トランジス
タは、半導体薄膜に形成されたソース領域およびドレイ
ン領域と、そのそれぞれに接続される電極との間にメッ
キ法によって金属層を形成するというものであり、その
ことにより、半導体薄膜と電極との間で良好なオーミッ
クコンタクトを確保することが可能となっている。
ために、本発明の請求項1に記載の薄膜トランジスタ
は、絶縁性基板上あるいは絶縁性被膜を堆積した基板上
に形成された薄膜トランジスタにおいて、前記薄膜トラ
ンジスタは、その活性層を構成するシリコンを主成分と
する半導体薄膜と、該半導体薄膜に形成されたソース領
域およびドレイン領域を備え、前記ソース領域およびド
レイン領域は、それぞれ接続される電極との間にメッキ
法によって形成された金属層を介在させていることを特
徴としている。即ち、本請求項における薄膜トランジス
タは、半導体薄膜に形成されたソース領域およびドレイ
ン領域と、そのそれぞれに接続される電極との間にメッ
キ法によって金属層を形成するというものであり、その
ことにより、半導体薄膜と電極との間で良好なオーミッ
クコンタクトを確保することが可能となっている。
【0030】また、本発明の請求項2に記載の薄膜トラ
ンジスタは、上述した請求項1に記載の薄膜トランジス
タにおいて、前記メッキ法によって形成される金属層
は、Ag、Au、Co、Cr、Cu、Fe、Ni、Pt
あるいはこれらの合金からなることを特徴としている。
このことにより、本請求項における薄膜トランジスタ
は、半導体薄膜に形成されたソース領域およびドレイン
領域と、そのそれぞれに接続される電極との間で良好な
オーミックコンタクトを得ることが可能となり、また、
電極の低抵抗化や耐熱性向上を図るために有効な金属層
を提供することが可能となっている。
ンジスタは、上述した請求項1に記載の薄膜トランジス
タにおいて、前記メッキ法によって形成される金属層
は、Ag、Au、Co、Cr、Cu、Fe、Ni、Pt
あるいはこれらの合金からなることを特徴としている。
このことにより、本請求項における薄膜トランジスタ
は、半導体薄膜に形成されたソース領域およびドレイン
領域と、そのそれぞれに接続される電極との間で良好な
オーミックコンタクトを得ることが可能となり、また、
電極の低抵抗化や耐熱性向上を図るために有効な金属層
を提供することが可能となっている。
【0031】また、本発明の請求項3に記載の薄膜トラ
ンジスタは、絶縁性基板上あるいは絶縁性被膜を堆積し
た基板上に形成された薄膜トランジスタにおいて、前記
薄膜トランジスタは、その活性層を構成するシリコンを
主成分とする半導体薄膜と、該半導体薄膜に形成された
ソース領域およびドレイン領域を備え、少なくとも前記
ソース領域に接続される電極の表面には、該電極の表面
を覆うようにメッキ法によって金属層が形成されてお
り、該金属層を介して該ソース領域と該電極とが接続さ
れていることを特徴としている。即ち、本請求項におけ
る薄膜トランジスタは、半導体薄膜に形成されたソース
領域と、ソース領域に接続される電極との間にメッキ法
によって金属層を形成するというものであり、特にソー
ス領域に接続される電極の表面をメッキ法による金属層
によって被覆することにより、半導体薄膜と電極との間
で良好なオーミックコンタクトを確保することが可能と
なると共に電極や配線の低抵抗化を図ることが可能とな
っている。
ンジスタは、絶縁性基板上あるいは絶縁性被膜を堆積し
た基板上に形成された薄膜トランジスタにおいて、前記
薄膜トランジスタは、その活性層を構成するシリコンを
主成分とする半導体薄膜と、該半導体薄膜に形成された
ソース領域およびドレイン領域を備え、少なくとも前記
ソース領域に接続される電極の表面には、該電極の表面
を覆うようにメッキ法によって金属層が形成されてお
り、該金属層を介して該ソース領域と該電極とが接続さ
れていることを特徴としている。即ち、本請求項におけ
る薄膜トランジスタは、半導体薄膜に形成されたソース
領域と、ソース領域に接続される電極との間にメッキ法
によって金属層を形成するというものであり、特にソー
ス領域に接続される電極の表面をメッキ法による金属層
によって被覆することにより、半導体薄膜と電極との間
で良好なオーミックコンタクトを確保することが可能と
なると共に電極や配線の低抵抗化を図ることが可能とな
っている。
【0032】また、本発明の請求項4に記載の薄膜トラ
ンジスタは、上述した請求項3に記載の薄膜トランジス
タにおいて、前記メッキ法によって形成される金属層
が、前記ソース領域に接続される電極よりも融点の高い
金属からなることを特徴としている。即ち、本請求項に
おける薄膜トランジスタは、半導体薄膜に形成されたソ
ース領域と、ソース領域に接続される電極との間にメッ
キ法によって金属層を形成するというものであり、特に
ソース領域に接続される電極の表面をメッキ法による金
属層によって被覆することにより、半導体薄膜と電極と
間で良好なオーミックコンタクトを確保することが可能
となると共にソース領域に接続される電極の耐熱性を向
上させることが可能となっている。
ンジスタは、上述した請求項3に記載の薄膜トランジス
タにおいて、前記メッキ法によって形成される金属層
が、前記ソース領域に接続される電極よりも融点の高い
金属からなることを特徴としている。即ち、本請求項に
おける薄膜トランジスタは、半導体薄膜に形成されたソ
ース領域と、ソース領域に接続される電極との間にメッ
キ法によって金属層を形成するというものであり、特に
ソース領域に接続される電極の表面をメッキ法による金
属層によって被覆することにより、半導体薄膜と電極と
間で良好なオーミックコンタクトを確保することが可能
となると共にソース領域に接続される電極の耐熱性を向
上させることが可能となっている。
【0033】また、上述した目的を達成するために、本
発明の請求項5に記載の薄膜トランジスタの製造方法
は、絶縁性基板上あるいは絶縁性被膜を堆積した基板上
に形成された薄膜トランジスタの製造方法において、前
記基板上に導電性材料からなるソース電極を形成する工
程と、前記ソース電極の表面にメッキ法によって金属層
を形成する工程と、前記金属層上に、該金属層と接する
ようにシリコンを主成分とする半導体薄膜からなる島状
の半導体層を形成する工程と、前記半導体層に選択的に
不純物イオンを注入してソース領域とドレイン領域とを
形成する工程と、前記ドレイン領域上に、該ドレイン領
域と接するようにメッキ法によって金属層を形成する工
程と、を含むことを特徴としている。即ち、本請求項に
おける薄膜トランジスタの製造方法は、半導体薄膜に形
成されたソース領域およびドレイン領域と、そのそれぞ
れに接続される電極との間にメッキ法によって金属層を
形成するというものであり、そのことにより、半導体薄
膜と電極との間で良好なオーミックコンタクトを確保す
ることが可能となっている。
発明の請求項5に記載の薄膜トランジスタの製造方法
は、絶縁性基板上あるいは絶縁性被膜を堆積した基板上
に形成された薄膜トランジスタの製造方法において、前
記基板上に導電性材料からなるソース電極を形成する工
程と、前記ソース電極の表面にメッキ法によって金属層
を形成する工程と、前記金属層上に、該金属層と接する
ようにシリコンを主成分とする半導体薄膜からなる島状
の半導体層を形成する工程と、前記半導体層に選択的に
不純物イオンを注入してソース領域とドレイン領域とを
形成する工程と、前記ドレイン領域上に、該ドレイン領
域と接するようにメッキ法によって金属層を形成する工
程と、を含むことを特徴としている。即ち、本請求項に
おける薄膜トランジスタの製造方法は、半導体薄膜に形
成されたソース領域およびドレイン領域と、そのそれぞ
れに接続される電極との間にメッキ法によって金属層を
形成するというものであり、そのことにより、半導体薄
膜と電極との間で良好なオーミックコンタクトを確保す
ることが可能となっている。
【0034】
【発明の実施の形態】以下、本発明における実施の形態
について図面に基づいて説明する。図1は、本実施の形
態におけるTFTを示す断面図であり、図2は、図1に
おけるTFTの平面図である。なお、図1は、図2のA
−A′で示された部分の断面を示している。
について図面に基づいて説明する。図1は、本実施の形
態におけるTFTを示す断面図であり、図2は、図1に
おけるTFTの平面図である。なお、図1は、図2のA
−A′で示された部分の断面を示している。
【0035】本実施の形態においては、従来技術として
説明した液晶表示装置に用いられるTFTを例として説
明する。本実施の形態におけるスイッチング素子として
のTFTは、概ね次のような構成となっている。
説明した液晶表示装置に用いられるTFTを例として説
明する。本実施の形態におけるスイッチング素子として
のTFTは、概ね次のような構成となっている。
【0036】図1および図2に示すように、ガラスなど
の基板1上には金属薄膜が堆積され、所定の形状にパタ
ーニングされてゲート電極2が形成されている。このゲ
ート電極2上にはゲート絶縁膜3が堆積されており、次
いで、ゲート絶縁膜3上には金属薄膜が堆積されてい
る。そして、この金属薄膜を所定の形状にパターニング
してソース電極4が形成されている。
の基板1上には金属薄膜が堆積され、所定の形状にパタ
ーニングされてゲート電極2が形成されている。このゲ
ート電極2上にはゲート絶縁膜3が堆積されており、次
いで、ゲート絶縁膜3上には金属薄膜が堆積されてい
る。そして、この金属薄膜を所定の形状にパターニング
してソース電極4が形成されている。
【0037】次に、基板1上の全面に層間絶縁膜5が堆
積されており、ゲート電極2上およびソース電極4の一
部の表面が露出するように開口部6が形成される。
積されており、ゲート電極2上およびソース電極4の一
部の表面が露出するように開口部6が形成される。
【0038】次に、開口部6にはメッキ法によって金属
材料からなるメッキ層7が形成されており、このメッキ
層7を含む基板1上の全面にシリコン薄膜が堆積され、
TFTの活性層8となるよう所定の形状にパターニング
されている。このシリコン薄膜の一部はメッキ層7に接
続されており、この活性層8には不純物イオンが注入さ
れたソース領域9およびドレイン領域10とゲート電極
2の上方の領域に不純物イオンが注入されていないチャ
ネル領域11とがそれぞれ形成されている。
材料からなるメッキ層7が形成されており、このメッキ
層7を含む基板1上の全面にシリコン薄膜が堆積され、
TFTの活性層8となるよう所定の形状にパターニング
されている。このシリコン薄膜の一部はメッキ層7に接
続されており、この活性層8には不純物イオンが注入さ
れたソース領域9およびドレイン領域10とゲート電極
2の上方の領域に不純物イオンが注入されていないチャ
ネル領域11とがそれぞれ形成されている。
【0039】その後、基板1上の全面にアクリル樹脂な
どからなる樹脂絶縁膜12が堆積されており、TFTの
ドレイン領域10に対応する部分に開口部13が形成さ
れ、続いて、開口部13にメッキ法によって金属材料か
らなるメッキ層14が形成されている。
どからなる樹脂絶縁膜12が堆積されており、TFTの
ドレイン領域10に対応する部分に開口部13が形成さ
れ、続いて、開口部13にメッキ法によって金属材料か
らなるメッキ層14が形成されている。
【0040】最後に、画素電極15となる透明導電性薄
膜あるいは金属薄膜をメッキ層14と接続するように形
成されている。
膜あるいは金属薄膜をメッキ層14と接続するように形
成されている。
【0041】本実施の形態によれば、TFTのソース領
域9およびドレイン領域10に接する部分に、直接メッ
キ法によってメッキ層7が形成されており、ソース電極
4あるいは画素電極15の間に挿入するような構成とな
っている。そして、シリコン薄膜に対してバリアを形成
し難くい材料を用いることによって、活性層であるシリ
コン薄膜とのオーミックコンタクトを良好になるように
していると共に、コンタクトホール部分での段差を軽減
するような構成としていることにより、電極間における
接続を良好に行うことが可能となっている。
域9およびドレイン領域10に接する部分に、直接メッ
キ法によってメッキ層7が形成されており、ソース電極
4あるいは画素電極15の間に挿入するような構成とな
っている。そして、シリコン薄膜に対してバリアを形成
し難くい材料を用いることによって、活性層であるシリ
コン薄膜とのオーミックコンタクトを良好になるように
していると共に、コンタクトホール部分での段差を軽減
するような構成としていることにより、電極間における
接続を良好に行うことが可能となっている。
【0042】また、上述したメッキ層7は、電極とシリ
コン薄膜とのそれぞれのイオンが相互に拡散することを
抑制するバリアメタルとしても作用している。
コン薄膜とのそれぞれのイオンが相互に拡散することを
抑制するバリアメタルとしても作用している。
【0043】さらに、本実施の形態においては、メッキ
層7を形成する際に、メッキ工程用設備を設置する以外
に特殊な装置や複雑な前処理を必要としていないため、
メッキ工程以外の工程は従来のアクティブマトリクス型
液晶表示装置やTFTを製造するために用いられていた
ような成膜方法やエッチング方法によって簡便に製造す
ることができるというような利点も有している。
層7を形成する際に、メッキ工程用設備を設置する以外
に特殊な装置や複雑な前処理を必要としていないため、
メッキ工程以外の工程は従来のアクティブマトリクス型
液晶表示装置やTFTを製造するために用いられていた
ような成膜方法やエッチング方法によって簡便に製造す
ることができるというような利点も有している。
【0044】(実施の形態1)次に、本発明における実
施の形態1の製造方法について、その詳細を図面に基づ
いて説明する。本実施の形態1ではボトムゲート型TF
Tを例として説明する。図3(a)〜図4(f)は、本
実施の形態1におけるTFTの製造工程を示す断面図で
あり、図5(a)〜図7(f)は、本実施の形態1にお
けるTFTの製造工程を示す平面図である。なお、この
図5(a)〜図7(f)は、それぞれ図3(a)〜図4
(f)に対応している。
施の形態1の製造方法について、その詳細を図面に基づ
いて説明する。本実施の形態1ではボトムゲート型TF
Tを例として説明する。図3(a)〜図4(f)は、本
実施の形態1におけるTFTの製造工程を示す断面図で
あり、図5(a)〜図7(f)は、本実施の形態1にお
けるTFTの製造工程を示す平面図である。なお、この
図5(a)〜図7(f)は、それぞれ図3(a)〜図4
(f)に対応している。
【0045】本実施の形態1においては、ガラス基板な
どの絶縁性基板上に、以下のようにしてTFTを作成す
る。
どの絶縁性基板上に、以下のようにしてTFTを作成す
る。
【0046】まず、図3(a)および図5(a)に示す
ように、ガラスなどの基板1上に、所定の形状にゲート
電極2をパターニングして形成する。
ように、ガラスなどの基板1上に、所定の形状にゲート
電極2をパターニングして形成する。
【0047】このとき、後の工程での温度上昇を考慮し
て、このゲート電極2としては高融点金属などを用いる
ことが好ましい。ここではタンタル(以下、Ta)、チ
タン(以下、Ti)、モリブデン(以下、Mo)、ニオ
ブ(以下、Nb)、タングステン(以下、W)などやこ
れらの合金あるいはシリサイドを用いることができる。
なお、アルミ(以下、Al)は、上述したような高融点
金属などに比べて耐熱性で劣るため、単体でゲート電極
2として利用することは、ヒロックなどの欠陥を発生さ
せることが懸念されるため好ましくない。しかしなが
ら、表面を上述したような高融点金属などで被覆した
り、陽極酸化によって表面に酸化膜を形成したりするこ
とによって耐熱性の向上が期待できるため、ゲート電極
2に用いることも不可能ではない。
て、このゲート電極2としては高融点金属などを用いる
ことが好ましい。ここではタンタル(以下、Ta)、チ
タン(以下、Ti)、モリブデン(以下、Mo)、ニオ
ブ(以下、Nb)、タングステン(以下、W)などやこ
れらの合金あるいはシリサイドを用いることができる。
なお、アルミ(以下、Al)は、上述したような高融点
金属などに比べて耐熱性で劣るため、単体でゲート電極
2として利用することは、ヒロックなどの欠陥を発生さ
せることが懸念されるため好ましくない。しかしなが
ら、表面を上述したような高融点金属などで被覆した
り、陽極酸化によって表面に酸化膜を形成したりするこ
とによって耐熱性の向上が期待できるため、ゲート電極
2に用いることも不可能ではない。
【0048】なお、上述したような高融点金属は周知の
スパッタリング法などで成膜することができる。また、
図示していないが、ゲート電極2を形成する前に、上述
した基板1上に、SiO2膜などからなるベースコート
膜を形成しておいても差し支えない。
スパッタリング法などで成膜することができる。また、
図示していないが、ゲート電極2を形成する前に、上述
した基板1上に、SiO2膜などからなるベースコート
膜を形成しておいても差し支えない。
【0049】続いて、SiO2膜などからなる絶縁膜を
周知のスパッタリング法やプラズマCVD法によって、
例えば200nm〜300nm程度堆積させ、ゲート絶
縁膜3を形成する。
周知のスパッタリング法やプラズマCVD法によって、
例えば200nm〜300nm程度堆積させ、ゲート絶
縁膜3を形成する。
【0050】次に、図3(b)および図5(b)に示す
ように、ゲート絶縁膜3上にソース電極4を所定の形状
にパターニングして形成する。このソース電極4は、上
述したゲート電極2と同様に後の工程での温度上昇を考
慮して高融点金属などを用いることが好ましい。
ように、ゲート絶縁膜3上にソース電極4を所定の形状
にパターニングして形成する。このソース電極4は、上
述したゲート電極2と同様に後の工程での温度上昇を考
慮して高融点金属などを用いることが好ましい。
【0051】次に、SiO2膜やSiNx膜などからなる
絶縁膜を周知のスパッタリング法やプラズマCVD法に
よって堆積させ、層間絶縁膜5を形成する。
絶縁膜を周知のスパッタリング法やプラズマCVD法に
よって堆積させ、層間絶縁膜5を形成する。
【0052】そして、ゲート電極2上およびソース電極
4上の層間絶縁膜5に開口部6を形成する。このゲート
電極2上の開口部6は、この後半導体薄膜を堆積させて
チャネル領域を形成するためのものであり、また、ソー
ス電極4上の開口部6は、半導体薄膜をソース電極4に
接続させるためのものである。なお、このような層間絶
縁膜5には、耐熱性が許されればオプトマーSS(日本
合成ゴム社製)などのアクリル樹脂あるいはポリイミド
樹脂を塗布することによって形成してもよい。このよう
な樹脂を用いることにより、基板表面を極めて平坦にす
ることが容易に行えるという利点がある。なお、上述し
たようなゲート電極およびソース電極とは電極部分と一
体に形成される配線部分を含むことは言うまでもない。
4上の層間絶縁膜5に開口部6を形成する。このゲート
電極2上の開口部6は、この後半導体薄膜を堆積させて
チャネル領域を形成するためのものであり、また、ソー
ス電極4上の開口部6は、半導体薄膜をソース電極4に
接続させるためのものである。なお、このような層間絶
縁膜5には、耐熱性が許されればオプトマーSS(日本
合成ゴム社製)などのアクリル樹脂あるいはポリイミド
樹脂を塗布することによって形成してもよい。このよう
な樹脂を用いることにより、基板表面を極めて平坦にす
ることが容易に行えるという利点がある。なお、上述し
たようなゲート電極およびソース電極とは電極部分と一
体に形成される配線部分を含むことは言うまでもない。
【0053】次に、図3(c)および図6(c)に示す
ように、ソース電極4の露出した開口部6の部分に、メ
ッキ法によって金属膜を形成し、メッキ層7を形成す
る。
ように、ソース電極4の露出した開口部6の部分に、メ
ッキ法によって金属膜を形成し、メッキ層7を形成す
る。
【0054】ここで、このメッキ法に関して簡単に説明
する。一般にメッキ法といえば、電解メッキ法を指すこ
とが多く、この方法は、メッキしたい金属イオンを含む
水溶液中に直流電流を流し、陰極面に金属膜を得るとい
うものである。このメッキ工程の様子を図17に示す。
この工程で用意される設備としては、メッキ液16とこ
のメッキ液16を入れるメッキ槽17、それに直流電源
18である。陽極19にはメッキする金属と同じ材質の
電極を用いるのが一般的であり、Niをメッキする場合
にはニッケル電極、Agをメッキする場合には銀電極を
用いる。また、メッキ液16によっては若干加熱を必要
とする場合もある。その場合には、付属設備としてメッ
キ槽17の加熱設備を用意する。水溶液としては、例え
ばNiやAgの場合、硫酸ニッケル、塩化ニッケル、シ
アン化銀などが用いられる。また、メッキされる金属と
しては、Cu、Ag、Au、Cr、Ni、Pt、Co、
Feあるいはこれらの合金などを用いることができる。
本実施の形態1においては、シリコンとの接触において
バリアを形成し難い金属であるAgを選択した。Agを
選択した理由としては、バリアを形成し難いということ
以外にも、電気抵抗が十分に低い材料であるため電極な
どに用いるのには好適であると考えられ、また、電気抵
抗が低い貴金属材料の中では、価格が格段に安い材料で
あるということも選択した理由として挙げられる。
する。一般にメッキ法といえば、電解メッキ法を指すこ
とが多く、この方法は、メッキしたい金属イオンを含む
水溶液中に直流電流を流し、陰極面に金属膜を得るとい
うものである。このメッキ工程の様子を図17に示す。
この工程で用意される設備としては、メッキ液16とこ
のメッキ液16を入れるメッキ槽17、それに直流電源
18である。陽極19にはメッキする金属と同じ材質の
電極を用いるのが一般的であり、Niをメッキする場合
にはニッケル電極、Agをメッキする場合には銀電極を
用いる。また、メッキ液16によっては若干加熱を必要
とする場合もある。その場合には、付属設備としてメッ
キ槽17の加熱設備を用意する。水溶液としては、例え
ばNiやAgの場合、硫酸ニッケル、塩化ニッケル、シ
アン化銀などが用いられる。また、メッキされる金属と
しては、Cu、Ag、Au、Cr、Ni、Pt、Co、
Feあるいはこれらの合金などを用いることができる。
本実施の形態1においては、シリコンとの接触において
バリアを形成し難い金属であるAgを選択した。Agを
選択した理由としては、バリアを形成し難いということ
以外にも、電気抵抗が十分に低い材料であるため電極な
どに用いるのには好適であると考えられ、また、電気抵
抗が低い貴金属材料の中では、価格が格段に安い材料で
あるということも選択した理由として挙げられる。
【0055】本実施の形態1における開口部6の部分の
メッキ工程では、例えば、メッキ液としてノンシアン系
のメッキ液であるシルブレックス50(日本エレクトロ
プレイティング・エンジニヤース社製)を使用し、電流
密度1A/dm2、メッキ液温55℃で約10分間程度
のメッキを行った。このとき図14(e)に示すよう
に、ゲート電極2およびソース電極4のそれぞれの端部
を短絡して、ゲート電極2に一定の電圧を印加するよう
にした。
メッキ工程では、例えば、メッキ液としてノンシアン系
のメッキ液であるシルブレックス50(日本エレクトロ
プレイティング・エンジニヤース社製)を使用し、電流
密度1A/dm2、メッキ液温55℃で約10分間程度
のメッキを行った。このとき図14(e)に示すよう
に、ゲート電極2およびソース電極4のそれぞれの端部
を短絡して、ゲート電極2に一定の電圧を印加するよう
にした。
【0056】この結果、図3(c)に示すように、ソー
ス電極4の露出した部分には、約300nmのAgのメ
ッキ層7が形成された。このメッキ層7が半導体薄膜と
接触する電極となる。
ス電極4の露出した部分には、約300nmのAgのメ
ッキ層7が形成された。このメッキ層7が半導体薄膜と
接触する電極となる。
【0057】なお、メッキ層7の膜厚は、電流密度と時
間とを制御することにより決定することができる。電流
密度やメッキ液温度は、メッキ液16の種類によって異
なるため適宜決定すればよい。また、メッキ液16とし
ては、シアン系のシルブレックスII(日本エレクトロプ
レイティング・エンジニヤース社製)を使用しても可能
である。
間とを制御することにより決定することができる。電流
密度やメッキ液温度は、メッキ液16の種類によって異
なるため適宜決定すればよい。また、メッキ液16とし
ては、シアン系のシルブレックスII(日本エレクトロプ
レイティング・エンジニヤース社製)を使用しても可能
である。
【0058】次に、メッキ工程の前後の工程に関して説
明する。メッキ工程の前には、メッキされる対象物の表
面を水洗する以外に必要に応じて塩酸などで表面の処理
を行う。メッキ工程の後には、70℃前後の温純水で洗
浄して乾燥させる。なお、本実施の形態1では単一金属
のメッキの例を示したが、合金のメッキであっても差し
支えない。
明する。メッキ工程の前には、メッキされる対象物の表
面を水洗する以外に必要に応じて塩酸などで表面の処理
を行う。メッキ工程の後には、70℃前後の温純水で洗
浄して乾燥させる。なお、本実施の形態1では単一金属
のメッキの例を示したが、合金のメッキであっても差し
支えない。
【0059】以上のように、メッキ工程は下地である電
極の形状に整合的に金属膜を形成することができるた
め、金属膜のパターニングが不要であるという利点があ
り、また、数分〜10分程度で成膜が完了するため、T
FTの製造工程の所要時間短縮に大きく寄与することに
なる。
極の形状に整合的に金属膜を形成することができるた
め、金属膜のパターニングが不要であるという利点があ
り、また、数分〜10分程度で成膜が完了するため、T
FTの製造工程の所要時間短縮に大きく寄与することに
なる。
【0060】次に、図4(d)および図6(d)に示す
ように、多結晶シリコン薄膜や非晶質シリコン薄膜など
を例えば30nm〜100nm、好ましくは40nm〜
50nm程度の膜厚に堆積し、堆積された膜が非晶質シ
リコン薄膜の場合は、上方からレーザー光を照射するか
600℃程度のアニールを行って多結晶化する。多結晶
化されたシリコン薄膜は所定の形状にパターニングされ
てTFTの活性層8となる。
ように、多結晶シリコン薄膜や非晶質シリコン薄膜など
を例えば30nm〜100nm、好ましくは40nm〜
50nm程度の膜厚に堆積し、堆積された膜が非晶質シ
リコン薄膜の場合は、上方からレーザー光を照射するか
600℃程度のアニールを行って多結晶化する。多結晶
化されたシリコン薄膜は所定の形状にパターニングされ
てTFTの活性層8となる。
【0061】この活性層8には、SiO2などの絶縁膜
からなるマスクを用いて不純物イオンが注入され、その
後注入した不純物イオンを活性化するための加熱処理が
施されてソース領域9およびドレイン領域10が形成さ
れる。このとき、ゲート電極2の上方の領域には不純物
イオンが注入されていないチャネル領域11が形成され
る。
からなるマスクを用いて不純物イオンが注入され、その
後注入した不純物イオンを活性化するための加熱処理が
施されてソース領域9およびドレイン領域10が形成さ
れる。このとき、ゲート電極2の上方の領域には不純物
イオンが注入されていないチャネル領域11が形成され
る。
【0062】本実施の形態1では、多結晶シリコン薄膜
を活性層に用いた場合について説明したが、非晶質シリ
コン薄膜あるいは微結晶シリコン薄膜を活性層に用いた
ものであっても差し支えない。
を活性層に用いた場合について説明したが、非晶質シリ
コン薄膜あるいは微結晶シリコン薄膜を活性層に用いた
ものであっても差し支えない。
【0063】次に、図4(e)および図7(e)に示す
ように、全面にSiO2やSiNx膜などからなる絶縁膜
を周知のスパッタリング法やプラズマCVD法によって
堆積し、保護絶縁膜12を形成する。そしてドレイン領
域10上の保護絶縁膜12に開口部13を形成する。
ように、全面にSiO2やSiNx膜などからなる絶縁膜
を周知のスパッタリング法やプラズマCVD法によって
堆積し、保護絶縁膜12を形成する。そしてドレイン領
域10上の保護絶縁膜12に開口部13を形成する。
【0064】なお、この保護絶縁膜12上にオプトマー
SS(日本合成ゴム社製)などのアクリル樹脂あるいは
ポリイミド樹脂を塗布して平坦な表面を形成するように
すれば、さらに好ましい形態となる。
SS(日本合成ゴム社製)などのアクリル樹脂あるいは
ポリイミド樹脂を塗布して平坦な表面を形成するように
すれば、さらに好ましい形態となる。
【0065】最後に、図4(f)および図7(f)に示
すように、開口部13にメッキ法により金属膜を形成
し、メッキ層14を形成する。このメッキ法の詳細につ
いては上述したとおりであるため、ここでの説明は省略
する。
すように、開口部13にメッキ法により金属膜を形成
し、メッキ層14を形成する。このメッキ法の詳細につ
いては上述したとおりであるため、ここでの説明は省略
する。
【0066】そして、ITOなどの透明導電性薄膜ある
いは金属材料からなる画素電極15を形成し、メッキ層
14に接続させる。
いは金属材料からなる画素電極15を形成し、メッキ層
14に接続させる。
【0067】以上のようにして本発明の実施の形態1に
おけるTFTは製造される。
おけるTFTは製造される。
【0068】(実施の形態2)次に、本発明における他
の実施の形態2の製造方法について、その詳細を図面に
基づいて説明する。本実施の形態2ではトップゲート型
TFTを例として説明する。図8(a)〜図9(f)
は、本実施の形態2におけるTFTの製造工程を示す断
面図である。なお、本実施の形態2では、上述した実施
の形態1と平面図においては殆ど差が無いため、平面図
は省略した。また、各部位を示す番号については上述し
た実施の形態1におけるTFTと共通としている。
の実施の形態2の製造方法について、その詳細を図面に
基づいて説明する。本実施の形態2ではトップゲート型
TFTを例として説明する。図8(a)〜図9(f)
は、本実施の形態2におけるTFTの製造工程を示す断
面図である。なお、本実施の形態2では、上述した実施
の形態1と平面図においては殆ど差が無いため、平面図
は省略した。また、各部位を示す番号については上述し
た実施の形態1におけるTFTと共通としている。
【0069】本実施の形態1においては、ガラス基板な
どの絶縁性基板上に、以下のようにしてTFTを作成す
る。
どの絶縁性基板上に、以下のようにしてTFTを作成す
る。
【0070】まず、図8(a)に示すように、ガラス基
板などの基板1上に、所定の形状にソース電極4をパタ
ーニングして形成する。
板などの基板1上に、所定の形状にソース電極4をパタ
ーニングして形成する。
【0071】このとき、後の工程での温度上昇を考慮し
て、このソース電極4としては高融点金属などを用いる
ことが好ましい。ここではタンタル(以下、Ta)、チ
タン(以下、Ti)、モリブデン(以下、Mo)、ニオ
ブ(以下、Nb)、タングステン(以下、W)などやこ
れらの合金あるいはシリサイドを用いることができる。
なお、アルミ(以下、Al)は、上述したような高融点
金属などに比べて耐熱性で劣るため、単体でソース電極
4として利用することは、ヒロックなどの欠陥を発生さ
せることが懸念されるため好ましくない。しかしなが
ら、表面を上述したような高融点金属などで被覆した
り、陽極酸化によって表面に酸化膜を形成したりするこ
とによって耐熱性の向上が期待できるため、ソース電極
4に用いることも不可能ではない。
て、このソース電極4としては高融点金属などを用いる
ことが好ましい。ここではタンタル(以下、Ta)、チ
タン(以下、Ti)、モリブデン(以下、Mo)、ニオ
ブ(以下、Nb)、タングステン(以下、W)などやこ
れらの合金あるいはシリサイドを用いることができる。
なお、アルミ(以下、Al)は、上述したような高融点
金属などに比べて耐熱性で劣るため、単体でソース電極
4として利用することは、ヒロックなどの欠陥を発生さ
せることが懸念されるため好ましくない。しかしなが
ら、表面を上述したような高融点金属などで被覆した
り、陽極酸化によって表面に酸化膜を形成したりするこ
とによって耐熱性の向上が期待できるため、ソース電極
4に用いることも不可能ではない。
【0072】なお、上述したような高融点金属は周知の
スパッタリング法などで成膜することができる。また、
図示していないが、ソース電極4を形成する前に、上述
した基板1上に、SiO2膜などからなるベースコート
膜を形成しておいても差し支えない。
スパッタリング法などで成膜することができる。また、
図示していないが、ソース電極4を形成する前に、上述
した基板1上に、SiO2膜などからなるベースコート
膜を形成しておいても差し支えない。
【0073】続いて、SiO2膜などからなる絶縁膜を
周知のスパッタリング法やプラズマCVD法によって、
例えば200nm〜300nm程度堆積させ、層間絶縁
膜5を形成する。そして、層間絶縁膜5に開口部6を設
け、ソース電極4の一部を露出させる。
周知のスパッタリング法やプラズマCVD法によって、
例えば200nm〜300nm程度堆積させ、層間絶縁
膜5を形成する。そして、層間絶縁膜5に開口部6を設
け、ソース電極4の一部を露出させる。
【0074】次に、図8(b)に示すように、ソース電
極4の露出した開口部6の部分に、メッキ法によって金
属膜を形成し、メッキ層7を形成する。このメッキ法の
詳細については上述した実施の形態1のとおりであるた
め、ここでの説明は省略する。
極4の露出した開口部6の部分に、メッキ法によって金
属膜を形成し、メッキ層7を形成する。このメッキ法の
詳細については上述した実施の形態1のとおりであるた
め、ここでの説明は省略する。
【0075】次に、図8(c)に示すように、多結晶シ
リコン薄膜や非晶質シリコン薄膜などを例えば30nm
〜100nm、好ましくは40nm〜50nm程度の膜
厚に堆積し、堆積された膜が非晶質シリコン薄膜の場合
は、上方からレーザー光を照射するか600℃程度のア
ニールを行って多結晶化する。多結晶化されたシリコン
薄膜は所定の形状にパターニングされてTFTの活性層
8となる。
リコン薄膜や非晶質シリコン薄膜などを例えば30nm
〜100nm、好ましくは40nm〜50nm程度の膜
厚に堆積し、堆積された膜が非晶質シリコン薄膜の場合
は、上方からレーザー光を照射するか600℃程度のア
ニールを行って多結晶化する。多結晶化されたシリコン
薄膜は所定の形状にパターニングされてTFTの活性層
8となる。
【0076】この活性層8には、SiO2などの絶縁膜
からなるマスクを用いて不純物イオンが注入され、その
後注入した不純物イオンを活性化するための加熱処理が
施されてソース領域9およびドレイン領域10が形成さ
れる。このとき、ソース領域9およびドレイン領域10
間の領域には不純物イオンが注入されていないチャネル
領域11が形成される。
からなるマスクを用いて不純物イオンが注入され、その
後注入した不純物イオンを活性化するための加熱処理が
施されてソース領域9およびドレイン領域10が形成さ
れる。このとき、ソース領域9およびドレイン領域10
間の領域には不純物イオンが注入されていないチャネル
領域11が形成される。
【0077】本実施の形態2では、多結晶シリコン薄膜
を活性層に用いた場合について説明したが、非晶質シリ
コン薄膜あるいは微結晶シリコン薄膜を活性層に用いた
ものであっても差し支えない。
を活性層に用いた場合について説明したが、非晶質シリ
コン薄膜あるいは微結晶シリコン薄膜を活性層に用いた
ものであっても差し支えない。
【0078】続いて、全面にSiO2膜などからなる絶
縁膜を周知のスパッタリング法やプラズマCVD法によ
って、例えば200nm〜300nm程度堆積し、ゲー
ト絶縁膜3を形成する。
縁膜を周知のスパッタリング法やプラズマCVD法によ
って、例えば200nm〜300nm程度堆積し、ゲー
ト絶縁膜3を形成する。
【0079】なお、この工程では、まず活性層上にゲー
ト絶縁膜3を形成し、さらに所定の位置にゲート電極2
を形成した後に、ゲート電極2をマスクとして不純物イ
オンを注入する方法、所謂セルフアライメント法によっ
てソース領域9およびドレイン領域10を形成するよう
にしてもよい。
ト絶縁膜3を形成し、さらに所定の位置にゲート電極2
を形成した後に、ゲート電極2をマスクとして不純物イ
オンを注入する方法、所謂セルフアライメント法によっ
てソース領域9およびドレイン領域10を形成するよう
にしてもよい。
【0080】次に、図9(d)に示すように、ゲート絶
縁膜3上の所定の位置にゲート電極2を形成する。この
ゲート電極2としては、上述したソース電極4と同様に
高融点金属などを用いることが可能であるが、本実施の
形態2のようにトップゲート型TFTの場合には、シリ
コン薄膜の結晶化など高温になる工程がゲート電極2の
形成以前に完了しているため、逆スタガ型TFTなどに
比べて比較的容易にAlあるいはAl合金を用いること
が可能である。
縁膜3上の所定の位置にゲート電極2を形成する。この
ゲート電極2としては、上述したソース電極4と同様に
高融点金属などを用いることが可能であるが、本実施の
形態2のようにトップゲート型TFTの場合には、シリ
コン薄膜の結晶化など高温になる工程がゲート電極2の
形成以前に完了しているため、逆スタガ型TFTなどに
比べて比較的容易にAlあるいはAl合金を用いること
が可能である。
【0081】次に、図9(e)に示すように、全面にS
iO2やSiNx膜などからなる絶縁膜を周知のスパッタ
リング法やプラズマCVD法によって堆積し、保護絶縁
膜12を形成する。そしてドレイン領域10上の保護絶
縁膜12に開口部13を形成する。
iO2やSiNx膜などからなる絶縁膜を周知のスパッタ
リング法やプラズマCVD法によって堆積し、保護絶縁
膜12を形成する。そしてドレイン領域10上の保護絶
縁膜12に開口部13を形成する。
【0082】なお、この保護絶縁膜12上にオプトマー
SS(日本合成ゴム社製)などのアクリル樹脂あるいは
ポリイミド樹脂を塗布して平坦な表面を形成するように
すれば、さらに好ましい形態となる。
SS(日本合成ゴム社製)などのアクリル樹脂あるいは
ポリイミド樹脂を塗布して平坦な表面を形成するように
すれば、さらに好ましい形態となる。
【0083】最後に、図9(f)に示すように、開口部
13にメッキ法により金属膜を形成し、メッキ層14を
形成する。このメッキ法の詳細については上述したとお
りであるため、ここでの説明は省略する。
13にメッキ法により金属膜を形成し、メッキ層14を
形成する。このメッキ法の詳細については上述したとお
りであるため、ここでの説明は省略する。
【0084】そして、ITOなどの透明導電性薄膜ある
いは金属材料からなる画素電極15を形成し、メッキ層
14に接続させる。
いは金属材料からなる画素電極15を形成し、メッキ層
14に接続させる。
【0085】以上のようにして本発明の実施の形態2に
おけるTFTは製造される。
おけるTFTは製造される。
【0086】なお、上述したような実施の形態1および
2では、シリコン薄膜との接触においてバリアを形成し
難くい金属をメッキ法によって形成していることによ
り、良好なオーミックコンタクトを極めて容易に形成す
ることが可能となっている。
2では、シリコン薄膜との接触においてバリアを形成し
難くい金属をメッキ法によって形成していることによ
り、良好なオーミックコンタクトを極めて容易に形成す
ることが可能となっている。
【0087】(実施形態3)次に、本発明における他の
実施の形態3の製造方法について、その詳細を図面に基
づいて説明する。本実施の形態3ではボトムゲート型T
FTを例として説明する。図10(a)〜図11(e)
は、本実施の形態3におけるTFTの製造工程を示す断
面図であり、図12(a)〜図14(e)は、本実施の
形態3におけるTFTの製造工程を示す平面図である。
なお、この図12(a)〜図14(e)は、それぞれ図
10(a)〜11(e)に対応している。また、各部位
を示す番号については上述した実施の形態1におけるT
FTと共通としている。
実施の形態3の製造方法について、その詳細を図面に基
づいて説明する。本実施の形態3ではボトムゲート型T
FTを例として説明する。図10(a)〜図11(e)
は、本実施の形態3におけるTFTの製造工程を示す断
面図であり、図12(a)〜図14(e)は、本実施の
形態3におけるTFTの製造工程を示す平面図である。
なお、この図12(a)〜図14(e)は、それぞれ図
10(a)〜11(e)に対応している。また、各部位
を示す番号については上述した実施の形態1におけるT
FTと共通としている。
【0088】本実施の形態3においては、ガラス基板な
どの絶縁性基板上に、以下のようにしてTFTを作成す
る。
どの絶縁性基板上に、以下のようにしてTFTを作成す
る。
【0089】まず、図10(a)および図12(a)に
示すように、ガラスなどの基板1上に、所定の形状にゲ
ート電極2をパターニングして形成する。このときのゲ
ート電極2に用いることができる金属材料、成膜方法な
どに関しては、上述した実施の形態1または2に示した
とおりである。また、図示していないが、ゲート電極2
を形成する前に、上述した基板1上に、SiO2膜など
からなるベースコート膜を形成しておいても差し支えな
い。
示すように、ガラスなどの基板1上に、所定の形状にゲ
ート電極2をパターニングして形成する。このときのゲ
ート電極2に用いることができる金属材料、成膜方法な
どに関しては、上述した実施の形態1または2に示した
とおりである。また、図示していないが、ゲート電極2
を形成する前に、上述した基板1上に、SiO2膜など
からなるベースコート膜を形成しておいても差し支えな
い。
【0090】続いて、SiO2膜などからなる絶縁膜を
周知のスパッタリング法やプラズマCVD法によって、
例えば200nm〜300nm程度堆積させ、ゲート電
極2を覆うような形状にパターニングしてゲート絶縁膜
3を形成する。
周知のスパッタリング法やプラズマCVD法によって、
例えば200nm〜300nm程度堆積させ、ゲート電
極2を覆うような形状にパターニングしてゲート絶縁膜
3を形成する。
【0091】次に、図10(b)および図12(b)に
示すように、ゲート絶縁膜3上にソース電極4を所定の
形状にパターニングして形成する。なお、本実施の形態
3では、このソース電極4として、AlあるいはAl合
金を用いることにした。そして、このAlあるいはAl
合金は周知のスパッタリング法によって約300nm程
度堆積させた。
示すように、ゲート絶縁膜3上にソース電極4を所定の
形状にパターニングして形成する。なお、本実施の形態
3では、このソース電極4として、AlあるいはAl合
金を用いることにした。そして、このAlあるいはAl
合金は周知のスパッタリング法によって約300nm程
度堆積させた。
【0092】次に、ソース電極4の表面にメッキ法によ
って金属膜を形成しメッキ層7を形成する。メッキ法に
よって形成される金属膜としては、ソース電極4を構成
するAlあるいはAl合金よりも融点の高い金属を用い
た。このときに使用される金属としては、Au、Ag、
Au、Cr、Ni、Pt、Co、Feあるいはこれらの
合金、例えばCu−Zn、Au−Ag、Au−Cu、N
i−Zn、Ni−Co、Ni−Moなどが挙げられる。
って金属膜を形成しメッキ層7を形成する。メッキ法に
よって形成される金属膜としては、ソース電極4を構成
するAlあるいはAl合金よりも融点の高い金属を用い
た。このときに使用される金属としては、Au、Ag、
Au、Cr、Ni、Pt、Co、Feあるいはこれらの
合金、例えばCu−Zn、Au−Ag、Au−Cu、N
i−Zn、Ni−Co、Ni−Moなどが挙げられる。
【0093】なお、この工程ではソース電極4の表面を
ソース電極4よりも融点の高い金属によって被覆するよ
うにしたため、ソース電極4にAlなどの比較的低融点
の金属を使用しても、後の工程での温度上昇に対して十
分な耐熱性を確保することができる。
ソース電極4よりも融点の高い金属によって被覆するよ
うにしたため、ソース電極4にAlなどの比較的低融点
の金属を使用しても、後の工程での温度上昇に対して十
分な耐熱性を確保することができる。
【0094】また、ソース電極4にTiなどの高融点金
属を用いた場合には、メッキ層7によりソース電極4の
表面を覆うことによって、電極や配線の抵抗を下げるこ
とが可能となる。例えば、Tiの抵抗率が42×10-6
Ωcm、Taの抵抗率が12.45×10-6Ωcmであ
るのに対し、Agの抵抗率は1.59×10-6Ωcm、
Niの抵抗率は6.84×10-6Ωcmであり、約1/
2〜約1/26となる。
属を用いた場合には、メッキ層7によりソース電極4の
表面を覆うことによって、電極や配線の抵抗を下げるこ
とが可能となる。例えば、Tiの抵抗率が42×10-6
Ωcm、Taの抵抗率が12.45×10-6Ωcmであ
るのに対し、Agの抵抗率は1.59×10-6Ωcm、
Niの抵抗率は6.84×10-6Ωcmであり、約1/
2〜約1/26となる。
【0095】また、このメッキ層7はソース電極4およ
びソース電極4と一体に形成されている配線の全域に対
して自己整合的に形成される。このことにより、電極や
配線の低抵抗化に大きな効果を奏する。ただし、電極や
配線の抵抗は、電極や配線の線幅や膜厚によって大きく
左右されるため、単純に上述したような低抵抗につなが
るというわけではない。
びソース電極4と一体に形成されている配線の全域に対
して自己整合的に形成される。このことにより、電極や
配線の低抵抗化に大きな効果を奏する。ただし、電極や
配線の抵抗は、電極や配線の線幅や膜厚によって大きく
左右されるため、単純に上述したような低抵抗につなが
るというわけではない。
【0096】その他のメッキ法に関する説明について
は、上述した実施の形態1と重複するため、ここでは省
略する。
は、上述した実施の形態1と重複するため、ここでは省
略する。
【0097】次に、図10(c)および図13(c)に
示すように、多結晶シリコン薄膜や非晶質シリコン薄膜
などを例えば30nm〜100nm、好ましくは40n
m〜50nm程度の膜厚に堆積し、堆積された膜が非晶
質シリコン薄膜の場合は、上方からレーザー光が照射す
るか600℃程度のアニールを行って多結晶化する。多
結晶化されたシリコン薄膜は所定の形状にパターニング
されてTFTの活性層8となる。
示すように、多結晶シリコン薄膜や非晶質シリコン薄膜
などを例えば30nm〜100nm、好ましくは40n
m〜50nm程度の膜厚に堆積し、堆積された膜が非晶
質シリコン薄膜の場合は、上方からレーザー光が照射す
るか600℃程度のアニールを行って多結晶化する。多
結晶化されたシリコン薄膜は所定の形状にパターニング
されてTFTの活性層8となる。
【0098】このときソース電極4はメッキ層7によっ
て全体が被覆されているため、シリコン薄膜の結晶化の
際の熱処理による影響を極めて少ないものとすることが
可能となっている。
て全体が被覆されているため、シリコン薄膜の結晶化の
際の熱処理による影響を極めて少ないものとすることが
可能となっている。
【0099】そして、この活性層8には、SiO2など
の絶縁膜からなるマスクを用いて不純物イオンが注入さ
れ、その後注入した不純物イオンを活性化するための加
熱処理が施されてソース領域9およびドレイン領域10
が形成される。このとき、ゲート電極2の上方の領域に
は不純物イオンが注入されていないチャネル領域11が
形成される。
の絶縁膜からなるマスクを用いて不純物イオンが注入さ
れ、その後注入した不純物イオンを活性化するための加
熱処理が施されてソース領域9およびドレイン領域10
が形成される。このとき、ゲート電極2の上方の領域に
は不純物イオンが注入されていないチャネル領域11が
形成される。
【0100】本実施の形態3では、多結晶シリコン薄膜
を活性層に用いた場合について説明したが、非晶質シリ
コン薄膜あるいは微結晶シリコン薄膜を活性層に用いた
ものであっても差し支えない。
を活性層に用いた場合について説明したが、非晶質シリ
コン薄膜あるいは微結晶シリコン薄膜を活性層に用いた
ものであっても差し支えない。
【0101】次に、図11(d)および図13(d)に
示すように、全面にSiO2やSiNx膜などからなる絶
縁膜を周知のスパッタリング法やプラズマCVD法によ
って堆積し、保護絶縁膜12を形成する。そしてドレイ
ン領域10上の保護絶縁膜12に開口部13を形成す
る。
示すように、全面にSiO2やSiNx膜などからなる絶
縁膜を周知のスパッタリング法やプラズマCVD法によ
って堆積し、保護絶縁膜12を形成する。そしてドレイ
ン領域10上の保護絶縁膜12に開口部13を形成す
る。
【0102】なお、この保護絶縁膜12上にオプトマー
SS(日本合成ゴム社製)などのアクリル樹脂あるいは
ポリイミド樹脂を塗布して平坦な表面を形成するように
すれば、さらに好ましい形態となる。
SS(日本合成ゴム社製)などのアクリル樹脂あるいは
ポリイミド樹脂を塗布して平坦な表面を形成するように
すれば、さらに好ましい形態となる。
【0103】最後に、図11(e)および図14(e)
に示すように、開口部13にメッキ法により金属膜を形
成し、メッキ層14を形成する。このメッキ法の詳細に
ついては上述したとおりであるため、ここでの説明は省
略する。
に示すように、開口部13にメッキ法により金属膜を形
成し、メッキ層14を形成する。このメッキ法の詳細に
ついては上述したとおりであるため、ここでの説明は省
略する。
【0104】次に、ITOなどの透明導電性薄膜あるい
は金属材料からなる画素電極15を形成し、メッキ層1
4に接続させる。
は金属材料からなる画素電極15を形成し、メッキ層1
4に接続させる。
【0105】以上のようにして本発明の実施の形態3に
おけるTFTは製造される。
おけるTFTは製造される。
【0106】(実施形態4)次に、本発明における他の
実施の形態4の製造方法について、その詳細を図面に基
づいて説明する。本実施の形態4ではトップゲート型T
FTを例として説明する。図15(a)〜図16(e)
は、本実施の形態4におけるTFTの製造工程を示す断
面図である。なお、本実施の形態4では、上述した実施
の形態1〜3と平面図においては殆ど差が無いため、平
面図は省略した。また、各部位を示す番号については上
述した実施の形態1におけるTFTと共通としている。
実施の形態4の製造方法について、その詳細を図面に基
づいて説明する。本実施の形態4ではトップゲート型T
FTを例として説明する。図15(a)〜図16(e)
は、本実施の形態4におけるTFTの製造工程を示す断
面図である。なお、本実施の形態4では、上述した実施
の形態1〜3と平面図においては殆ど差が無いため、平
面図は省略した。また、各部位を示す番号については上
述した実施の形態1におけるTFTと共通としている。
【0107】本実施の形態1においては、ガラス基板な
どの絶縁性基板上に、以下のようにしてTFTを作成す
る。
どの絶縁性基板上に、以下のようにしてTFTを作成す
る。
【0108】まず、図15(a)に示すように、ガラス
基板などの基板1上に、所定の形状にソース電極4をパ
ターニングして形成する。このソース電極4に用いるこ
とができる金属材料、成膜方法などに関しては上述した
実施の形態3に示したとおりである。また、図示してい
ないが、ソース電極4を形成する前に、上述した基板1
上に、SiO2膜などからなるベースコート膜を形成し
ておいても差し支えない。
基板などの基板1上に、所定の形状にソース電極4をパ
ターニングして形成する。このソース電極4に用いるこ
とができる金属材料、成膜方法などに関しては上述した
実施の形態3に示したとおりである。また、図示してい
ないが、ソース電極4を形成する前に、上述した基板1
上に、SiO2膜などからなるベースコート膜を形成し
ておいても差し支えない。
【0109】続いて、ソース電極4の表面にメッキ法に
よって金属膜を形成しメッキ層7を形成する。ここで用
いられる金属については、上述した実施の形態3と同様
であり、メッキ法に関しては上述した実施の形態1の説
明と重複するため、ここでは省略する。
よって金属膜を形成しメッキ層7を形成する。ここで用
いられる金属については、上述した実施の形態3と同様
であり、メッキ法に関しては上述した実施の形態1の説
明と重複するため、ここでは省略する。
【0110】次に、図15(b)に示すように、多結晶
シリコン薄膜や非晶質シリコン薄膜などを例えば30n
m〜100nm、好ましくは40nm〜50nm程度の
膜厚に堆積し、堆積された膜が非晶質シリコン薄膜の場
合は、上方からレーザー光を照射するか600℃程度の
アニールを行って多結晶化する。多結晶化されたシリコ
ン薄膜は所定の形状にパターニングされてTFTの活性
層8となる。
シリコン薄膜や非晶質シリコン薄膜などを例えば30n
m〜100nm、好ましくは40nm〜50nm程度の
膜厚に堆積し、堆積された膜が非晶質シリコン薄膜の場
合は、上方からレーザー光を照射するか600℃程度の
アニールを行って多結晶化する。多結晶化されたシリコ
ン薄膜は所定の形状にパターニングされてTFTの活性
層8となる。
【0111】この活性層8には、SiO2などの絶縁膜
からなるマスクを用いて不純物イオンが注入され、その
後注入した不純物イオンを活性化するための加熱処理が
施されてソース領域9およびドレイン領域10が形成さ
れる。このとき、ソース領域9およびドレイン領域10
間の領域には不純物イオンが注入されていないチャネル
領域11が形成される。
からなるマスクを用いて不純物イオンが注入され、その
後注入した不純物イオンを活性化するための加熱処理が
施されてソース領域9およびドレイン領域10が形成さ
れる。このとき、ソース領域9およびドレイン領域10
間の領域には不純物イオンが注入されていないチャネル
領域11が形成される。
【0112】本実施の形態4では、多結晶シリコン薄膜
を活性層に用いた場合について説明したが、非晶質シリ
コン薄膜あるいは微結晶シリコン薄膜を活性層に用いた
ものであっても差し支えない。
を活性層に用いた場合について説明したが、非晶質シリ
コン薄膜あるいは微結晶シリコン薄膜を活性層に用いた
ものであっても差し支えない。
【0113】なお、この工程では、まず活性層上にゲー
ト絶縁膜3を形成し、さらに所定の位置にゲート電極2
を形成した後に、ゲート電極2をマスクとして不純物イ
オンを注入する方法、所謂セルフアライメント法によっ
てソース領域9およびドレイン領域10を形成するよう
にしてもよい。
ト絶縁膜3を形成し、さらに所定の位置にゲート電極2
を形成した後に、ゲート電極2をマスクとして不純物イ
オンを注入する方法、所謂セルフアライメント法によっ
てソース領域9およびドレイン領域10を形成するよう
にしてもよい。
【0114】次に、図15(c)に示すように、全面に
SiO2膜などからなる絶縁膜を周知のスパッタリング
法やプラズマCVD法によって、例えば200nm〜3
00nm程度堆積し、ゲート絶縁膜3を形成する。
SiO2膜などからなる絶縁膜を周知のスパッタリング
法やプラズマCVD法によって、例えば200nm〜3
00nm程度堆積し、ゲート絶縁膜3を形成する。
【0115】続いて、ゲート絶縁膜3上の所定の位置に
ゲート電極2を形成する。このゲート電極2としては、
上述したソース電極4と同様に高融点金属などを用いる
ことが可能であるが、本実施の形態4のようにトップゲ
ート型TFTの場合には、シリコン薄膜の結晶化など高
温になる工程がゲート電極2の形成以前に完了している
ため、逆スタガ型TFTなどに比べて比較的容易にAl
あるいはAl合金を用いることが可能である。
ゲート電極2を形成する。このゲート電極2としては、
上述したソース電極4と同様に高融点金属などを用いる
ことが可能であるが、本実施の形態4のようにトップゲ
ート型TFTの場合には、シリコン薄膜の結晶化など高
温になる工程がゲート電極2の形成以前に完了している
ため、逆スタガ型TFTなどに比べて比較的容易にAl
あるいはAl合金を用いることが可能である。
【0116】次に、図16(d)に示すように、全面に
SiO2やSiNx膜などからなる絶縁膜を周知のスパッ
タリング法やプラズマCVD法によって堆積し、保護絶
縁膜12を形成する。そしてドレイン領域10上の保護
絶縁膜12に開口部13を形成する。
SiO2やSiNx膜などからなる絶縁膜を周知のスパッ
タリング法やプラズマCVD法によって堆積し、保護絶
縁膜12を形成する。そしてドレイン領域10上の保護
絶縁膜12に開口部13を形成する。
【0117】なお、この保護絶縁膜12上にオプトマー
SS(日本合成ゴム社製)などのアクリル樹脂あるいは
ポリイミド樹脂を塗布して平坦な表面を形成するように
すれば、さらに好ましい形態となる。
SS(日本合成ゴム社製)などのアクリル樹脂あるいは
ポリイミド樹脂を塗布して平坦な表面を形成するように
すれば、さらに好ましい形態となる。
【0118】最後に、図16(e)に示すように、開口
部13にメッキ法により金属膜を形成し、メッキ層14
を形成する。メッキ法の詳細については上述したとおり
であるため、ここでの説明は省略する。
部13にメッキ法により金属膜を形成し、メッキ層14
を形成する。メッキ法の詳細については上述したとおり
であるため、ここでの説明は省略する。
【0119】そして、ITOなどの透明導電性薄膜ある
いは金属材料からなる画素電極15を形成し、メッキ層
14に接続させる。
いは金属材料からなる画素電極15を形成し、メッキ層
14に接続させる。
【0120】以上のようにして本発明の実施の形態4に
おけるTFTは製造される。
おけるTFTは製造される。
【0121】なお、上述したような実施の形態3および
4では、メッキ層による低抵抗化や耐熱性の向上以外に
も工程を短縮することができるという効果を有してい
る。これは、ソース電極の全域に対して自己整合的にメ
ッキ層を形成するためであり、ソース電極上への絶縁膜
の形成および絶縁膜へのコンタクトホールの開口が不要
になるからである。
4では、メッキ層による低抵抗化や耐熱性の向上以外に
も工程を短縮することができるという効果を有してい
る。これは、ソース電極の全域に対して自己整合的にメ
ッキ層を形成するためであり、ソース電極上への絶縁膜
の形成および絶縁膜へのコンタクトホールの開口が不要
になるからである。
【0122】
【発明の効果】以上の説明のように、本発明の薄膜トラ
ンジスタは、その電極の接続構造が、半導体素子である
TFTの活性層であるシリコン薄膜に形成されたソース
領域およびドレイン領域と、そのそれぞれに接続される
電極との間にメッキ法によって金属層を介在させるよう
にしていることにより、ソース領域およびドレイン領域
と電極との間で良好なオーミックコンタクトを得ること
が可能となっている。
ンジスタは、その電極の接続構造が、半導体素子である
TFTの活性層であるシリコン薄膜に形成されたソース
領域およびドレイン領域と、そのそれぞれに接続される
電極との間にメッキ法によって金属層を介在させるよう
にしていることにより、ソース領域およびドレイン領域
と電極との間で良好なオーミックコンタクトを得ること
が可能となっている。
【0123】このような電極構造を有する半導体素子で
ある薄膜トランジスタを液晶表示装置に応用した場合に
は、ソース領域およびドレイン領域と、そのそれぞれ接
続されるソース電極および画素電極との断線を防止する
ことが可能となり、これらの接続が確実なものになると
共に、コンタクトホールに起因する液晶分子の配向に乱
れが発生することもなくなり、良好な表示品位を得るこ
とができる液晶表示装置を実現することが可能となる。
ある薄膜トランジスタを液晶表示装置に応用した場合に
は、ソース領域およびドレイン領域と、そのそれぞれ接
続されるソース電極および画素電極との断線を防止する
ことが可能となり、これらの接続が確実なものになると
共に、コンタクトホールに起因する液晶分子の配向に乱
れが発生することもなくなり、良好な表示品位を得るこ
とができる液晶表示装置を実現することが可能となる。
【0124】また、シリコン薄膜に形成されたソース領
域に接続される電極の表面を、メッキ法によって形成さ
れた金属層で被覆することにより、シリコン薄膜と電極
との間で良好なオーミックコンタクトを得ることが可能
となるとともに、電極や配線の低抵抗化、あるいは電極
や配線の耐熱性向上が可能となっている。
域に接続される電極の表面を、メッキ法によって形成さ
れた金属層で被覆することにより、シリコン薄膜と電極
との間で良好なオーミックコンタクトを得ることが可能
となるとともに、電極や配線の低抵抗化、あるいは電極
や配線の耐熱性向上が可能となっている。
【0125】そして、このような配線の低抵抗化によっ
て信号遅延の発生を効果的に抑制することが可能とな
る。
て信号遅延の発生を効果的に抑制することが可能とな
る。
【0126】さらに、電極全体を金属層で被覆すること
により電極の耐熱性が向上すると、Alなどを用いた際
にヒロックなどの不良の発生を防止することが可能とな
り、電極本来の性能を維持することが可能となる。
により電極の耐熱性が向上すると、Alなどを用いた際
にヒロックなどの不良の発生を防止することが可能とな
り、電極本来の性能を維持することが可能となる。
【0127】このように、本発明における薄膜トランジ
スタは、半導体薄膜に形成されたソース領域およびドレ
イン領域と、そのそれぞれに接続される電極との間にメ
ッキ法によって金属層を形成するような構造を有してい
ることを特徴とするものであり、これらを製造する上で
特殊な方法や特別な製造装置を用いる必要はなく、従来
用いられている方法や製造装置を用い、製造工程数もそ
れほど増やすことなく効率良く製造することが可能であ
る。
スタは、半導体薄膜に形成されたソース領域およびドレ
イン領域と、そのそれぞれに接続される電極との間にメ
ッキ法によって金属層を形成するような構造を有してい
ることを特徴とするものであり、これらを製造する上で
特殊な方法や特別な製造装置を用いる必要はなく、従来
用いられている方法や製造装置を用い、製造工程数もそ
れほど増やすことなく効率良く製造することが可能であ
る。
【0128】また、このようにして製造した半導体素子
である薄膜トランジスタを液晶表示装置に応用すること
により、良好な表示特性を有するアクティブマトリクス
型液晶表示装置を効率良く製造することが可能となって
いる。。
である薄膜トランジスタを液晶表示装置に応用すること
により、良好な表示特性を有するアクティブマトリクス
型液晶表示装置を効率良く製造することが可能となって
いる。。
【図1】図1は、本実施の形態におけるTFTを示す断
面図である。
面図である。
【図2】図2は、図1におけるTFTの平面図である。
【図3】図3(a)〜(c)は、本実施の形態1におけ
るTFTの製造工程を示す断面図である。
るTFTの製造工程を示す断面図である。
【図4】図4(d)〜(f)は、本実施の形態1におけ
るTFTの図3に続く製造工程を示す断面図である。
るTFTの図3に続く製造工程を示す断面図である。
【図5】図5(a)〜(b)は、本実施の形態1におけ
るTFTの製造工程を示す平面図である。
るTFTの製造工程を示す平面図である。
【図6】図6(c)〜(d)は、本実施の形態1におけ
るTFTの図5に続く製造工程を示す平面図である。
るTFTの図5に続く製造工程を示す平面図である。
【図7】図7(e)〜(f)は、本実施の形態1におけ
るTFTの図6に続く製造工程を示す平面図である。
るTFTの図6に続く製造工程を示す平面図である。
【図8】図8(a)〜(c)は、本実施の形態2におけ
るTFTの製造工程を示す断面図である。
るTFTの製造工程を示す断面図である。
【図9】図9(d)〜(f)は、本実施の形態2におけ
るTFTの図8に続く製造工程を示す断面図である。
るTFTの図8に続く製造工程を示す断面図である。
【図10】図10(a)〜(c)は、本実施の形態3に
おけるTFTの製造工程を示す断面図である。
おけるTFTの製造工程を示す断面図である。
【図11】図11(d)〜(f)は、本実施の形態3に
おけるTFTの図10に続く製造工程を示す断面図であ
る。
おけるTFTの図10に続く製造工程を示す断面図であ
る。
【図12】図12(a)〜(b)は、本実施の形態3に
おけるTFTの製造工程を示す平面図である。
おけるTFTの製造工程を示す平面図である。
【図13】図13(c)〜(d)は、本実施の形態3に
おけるTFTの図12に続く製造工程を示す平面図であ
る。
おけるTFTの図12に続く製造工程を示す平面図であ
る。
【図14】図14(e)〜(f)は、本実施の形態3に
おけるTFTの図13に続く製造工程を示す平面図であ
る。
おけるTFTの図13に続く製造工程を示す平面図であ
る。
【図15】図15(a)〜(c)は、本実施の形態4に
おけるTFTの製造工程を示す断面図である。
おけるTFTの製造工程を示す断面図である。
【図16】図16(d)〜(f)は、本実施の形態4に
おけるTFTの図15に続く製造工程を示す断面図であ
る。
おけるTFTの図15に続く製造工程を示す断面図であ
る。
【図17】図17は、本実施の形態におけるメッキ工程
を示す図面である。
を示す図面である。
【図18】図18は、ピクセル・オン・パッシ構造の半
導体素子を示す断面図である。
導体素子を示す断面図である。
【図19】図19(a)〜(b)は、従来技術における
半導体素子を示す断面図である。
半導体素子を示す断面図である。
1 絶縁性基板 2 ゲート電極 3 ゲート絶縁膜 4 ソース電極 5 層間絶縁膜 6 開口部 7 メッキ層 8 活性層 9 ソース領域 10 ドレイン領域 11 チャネル領域 12 保護絶縁膜 13 開口部 14 メッキ層 15 画素電極 16 メッキ液 17 メッキ槽 18 直流電源 19 陽極 50 基板 51 層間絶縁膜 52 ドレイン電極 53 ソース電極 54 コンタクトホール 55 画素電極 56 液晶 57 金属層
Claims (5)
- 【請求項1】 絶縁性基板上あるいは絶縁性被膜を堆積
した基板上に形成された薄膜トランジスタにおいて、 前記薄膜トランジスタは、その活性層を構成するシリコ
ンを主成分とする半導体薄膜と、該半導体薄膜に形成さ
れたソース領域およびドレイン領域を備え、 前記ソース領域およびドレイン領域は、それぞれ接続さ
れる電極との間にメッキ法によって形成された金属層を
介在させていることを特徴とする薄膜トランジスタ。 - 【請求項2】 前記メッキ法によって形成される金属層
は、Ag、Au、Co、Cr、Cu、Fe、Ni、Pt
あるいはこれらの合金からなることを特徴とする請求項
1に記載の薄膜トランジスタ。 - 【請求項3】 絶縁性基板上あるいは絶縁性被膜を堆積
した基板上に形成された薄膜トランジスタにおいて、 前記薄膜トランジスタは、その活性層を構成するシリコ
ンを主成分とする半導体薄膜と、該半導体薄膜に形成さ
れたソース領域およびドレイン領域を備え、 少なくとも前記ソース領域に接続される電極の表面に
は、該電極の表面を覆うようにメッキ法によって金属層
が形成されており、該金属層を介して該ソース領域と該
電極とが接続されていることを特徴とする薄膜トランジ
スタ。 - 【請求項4】 前記メッキ法によって形成される金属層
は、前記ソース領域に接続される電極よりも融点の高い
金属からなることを特徴とする請求項3に記載の薄膜ト
ランジスタ。 - 【請求項5】 絶縁性基板上あるいは絶縁性被膜を堆積
した基板上に形成された薄膜トランジスタの製造方法に
おいて、 前記基板上に導電性材料からなるソース電極を形成する
工程と、 前記ソース電極の表面にメッキ法によって金属層を形成
する工程と、 前記金属層上に、該金属層と接するようにシリコンを主
成分とする半導体薄膜からなる島状の半導体層を形成す
る工程と、 前記半導体層に選択的に不純物イオンを注入してソース
領域とドレイン領域とを形成する工程と、 前記ドレイン領域上に、該ドレイン領域と接するように
メッキ法によって金属層を形成する工程と、を含むこと
を特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3344698A JPH11233783A (ja) | 1998-02-17 | 1998-02-17 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3344698A JPH11233783A (ja) | 1998-02-17 | 1998-02-17 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11233783A true JPH11233783A (ja) | 1999-08-27 |
Family
ID=12386772
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3344698A Pending JPH11233783A (ja) | 1998-02-17 | 1998-02-17 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11233783A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001048547A1 (fr) * | 1999-12-28 | 2001-07-05 | Matsushita Electric Industrial Co., Ltd. | Substrat tableau a matrice active, procede de fabrication, et afficheur a cristaux liquides muni d'un substrat tableau a matrice active |
WO2004049415A1 (ja) * | 2002-11-26 | 2004-06-10 | Sharp Kabushiki Kaisha | 半導体用合金材料、該合金材料を用いた半導体チップ及びその製造方法 |
JP2008139656A (ja) * | 2006-12-04 | 2008-06-19 | Mitsubishi Electric Corp | 表示装置及びその製造方法 |
KR101022141B1 (ko) | 2009-10-27 | 2011-03-17 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치 |
KR101040137B1 (ko) | 2009-12-08 | 2011-06-10 | 한국과학기술연구원 | 비대칭 전극 구조를 적용한 박막 트랜지스터 및 그 제조 방법 |
JP2011258979A (ja) * | 2011-08-24 | 2011-12-22 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2015046629A (ja) * | 2000-04-27 | 2015-03-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US9059216B2 (en) | 2000-12-11 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
JP2017142537A (ja) * | 2017-05-11 | 2017-08-17 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
-
1998
- 1998-02-17 JP JP3344698A patent/JPH11233783A/ja active Pending
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001048547A1 (fr) * | 1999-12-28 | 2001-07-05 | Matsushita Electric Industrial Co., Ltd. | Substrat tableau a matrice active, procede de fabrication, et afficheur a cristaux liquides muni d'un substrat tableau a matrice active |
JP2015046629A (ja) * | 2000-04-27 | 2015-03-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US9780124B2 (en) | 2000-04-27 | 2017-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device including pixel comprising first transistor second transistor and light-emitting element |
JP2017161911A (ja) * | 2000-04-27 | 2017-09-14 | 株式会社半導体エネルギー研究所 | 表示装置 |
JP2017049592A (ja) * | 2000-04-27 | 2017-03-09 | 株式会社半導体エネルギー研究所 | 表示装置 |
US9419026B2 (en) | 2000-04-27 | 2016-08-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
JP2016106243A (ja) * | 2000-04-27 | 2016-06-16 | 株式会社半導体エネルギー研究所 | 表示装置 |
US9666601B2 (en) | 2000-12-11 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
US9059216B2 (en) | 2000-12-11 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
US10665610B2 (en) | 2000-12-11 | 2020-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
WO2004049415A1 (ja) * | 2002-11-26 | 2004-06-10 | Sharp Kabushiki Kaisha | 半導体用合金材料、該合金材料を用いた半導体チップ及びその製造方法 |
JP2008139656A (ja) * | 2006-12-04 | 2008-06-19 | Mitsubishi Electric Corp | 表示装置及びその製造方法 |
US8309964B2 (en) | 2009-10-27 | 2012-11-13 | Samsung Electronics Co., Ltd. | Thin film transistor, method of manufacturing the thin film transistor and organic light emitting display device having the thin film transistor |
KR101022141B1 (ko) | 2009-10-27 | 2011-03-17 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치 |
KR101040137B1 (ko) | 2009-12-08 | 2011-06-10 | 한국과학기술연구원 | 비대칭 전극 구조를 적용한 박막 트랜지스터 및 그 제조 방법 |
JP2011258979A (ja) * | 2011-08-24 | 2011-12-22 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2017142537A (ja) * | 2017-05-11 | 2017-08-17 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
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