JPH11232175A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH11232175A JPH11232175A JP10030136A JP3013698A JPH11232175A JP H11232175 A JPH11232175 A JP H11232175A JP 10030136 A JP10030136 A JP 10030136A JP 3013698 A JP3013698 A JP 3013698A JP H11232175 A JPH11232175 A JP H11232175A
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- nonvolatile memory
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- write
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Abstract
(57)【要約】
【課題】 マイクロコンピュータのプログラム命令の誤
書き換えを防止する。 【解決手段】 フラッシュメモリ２のアドレス領域Ａの
プログラム命令を書き換える為の割込み要求が発生する
と、プログラムカウンタ１１がアドレス領域Ｂを指定
し、アドレス領域Ｂから読み出された書き換え命令の解
読結果に従って、フラグ１８の値がハイレベルとなる。
これより、ＯＲゲート１９の出力は強制設定信号ＰＬを
優先し制御信号ＷＲＴを無視してハイレベルに固定さ
れ、検出回路４はリセット解除状態となる。従って、複
数のレジスタ５に対するアドレス指定、保護データ格
納、解読の一連の動作を実行でき、フラッシュメモリ２
のアドレス領域Ａのプログラム命令が何らかの影響で使
用者の意思に反して誤書き換えされる様な不都合を解消
できる。
書き換えを防止する。 【解決手段】 フラッシュメモリ２のアドレス領域Ａの
プログラム命令を書き換える為の割込み要求が発生する
と、プログラムカウンタ１１がアドレス領域Ｂを指定
し、アドレス領域Ｂから読み出された書き換え命令の解
読結果に従って、フラグ１８の値がハイレベルとなる。
これより、ＯＲゲート１９の出力は強制設定信号ＰＬを
優先し制御信号ＷＲＴを無視してハイレベルに固定さ
れ、検出回路４はリセット解除状態となる。従って、複
数のレジスタ５に対するアドレス指定、保護データ格
納、解読の一連の動作を実行でき、フラッシュメモリ２
のアドレス領域Ａのプログラム命令が何らかの影響で使
用者の意思に反して誤書き換えされる様な不都合を解消
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、データを一括又は
部分的（ページ単位等）に電気消去でき且つデータを繰
り返し書き込み及び読み出しできる不揮発性メモリ（フ
ラッシュメモリ等）を内蔵したマイクロコンピュータに
関する。
部分的（ページ単位等）に電気消去でき且つデータを繰
り返し書き込み及び読み出しできる不揮発性メモリ（フ
ラッシュメモリ等）を内蔵したマイクロコンピュータに
関する。
【０００２】
【従来の技術】１チップマイクロコンピュータは各種論
理演算を実行する為のプログラムメモリを内蔵するが、
大半の１チップマイクロコンピュータはマスクＲＯＭを
内蔵してプログラムメモリとして機能させているのが現
状である。この理由は、マスクＲＯＭが１チップマイク
ロコンピュータを小型化及び低価格化できる構造上の利
点を有する為である。しかし、マスクＲＯＭは、集積後
のプログラム内容が誤っていた場合、新たなプログラム
開発を必要とする為、開発費が高くなると共に納期が遅
れる欠点も有する。
理演算を実行する為のプログラムメモリを内蔵するが、
大半の１チップマイクロコンピュータはマスクＲＯＭを
内蔵してプログラムメモリとして機能させているのが現
状である。この理由は、マスクＲＯＭが１チップマイク
ロコンピュータを小型化及び低価格化できる構造上の利
点を有する為である。しかし、マスクＲＯＭは、集積後
のプログラム内容が誤っていた場合、新たなプログラム
開発を必要とする為、開発費が高くなると共に納期が遅
れる欠点も有する。
【０００３】そこで、最近の１チップマイクロコンピュ
ータは、データの電気消去及びデータの書き込み読み出
しが可能な不揮発性メモリ（フラッシュメモリ）をマス
クＲＯＭの代わりに内蔵し、マスクＲＯＭの欠点を補え
る様になっている。図３は従来のマイクロコンピュータ
を示す回路ブロック図である。図３において、（１）は
クロックジェネレータであり、発振回路（水晶、セラミ
ック等の発振振動子を設けた自走発振又は他走発振の何
れでもよい）の発振クロックが供給され、発振クロック
に分周等の論理処理を施して各種論理演算を実行する為
のシステムクロックを発生するものである。
ータは、データの電気消去及びデータの書き込み読み出
しが可能な不揮発性メモリ（フラッシュメモリ）をマス
クＲＯＭの代わりに内蔵し、マスクＲＯＭの欠点を補え
る様になっている。図３は従来のマイクロコンピュータ
を示す回路ブロック図である。図３において、（１）は
クロックジェネレータであり、発振回路（水晶、セラミ
ック等の発振振動子を設けた自走発振又は他走発振の何
れでもよい）の発振クロックが供給され、発振クロック
に分周等の論理処理を施して各種論理演算を実行する為
のシステムクロックを発生するものである。
【０００４】（２）はフラッシュメモリ（不揮発性メモ
リ）であり、データを一括又は部分的（例えばページ
（１２８ワード）単位）に電気消去でき且つデータを繰
り返し書き込み及び読み出しできる特性を有する。フラ
ッシュメモリ（２）はマイクロコンピュータのプログラ
ムメモリとして機能し、アドレス領域Ａの内部セルには
各種論理演算を実行させる為のプログラム命令が格納さ
れ、アドレス領域Ｂの内部セルにはアドレス領域Ａのプ
ログラム命令を書き換える為の書き換え命令が格納され
ている。フラッシュメモリ（２）は、通常はアドレス領
域Ａが指定され、アドレス領域Ａのプログラム内容を書
き換える為の割り込み要求が発生した時のみアドレス領
域Ｂが指定される様にアドレス領域Ａからジャンプす
る。マイクロコンピュータは、フラッシュメモリ（２）
のアドレス領域Ａから読み出されたプログラム命令の解
読結果に従って各種論理演算動作を実行し、一方、フラ
ッシュメモリ（２）のアドレス領域Ｂから読み出された
書き換え命令の解読結果に従って、アドレス領域Ａの内
容の書き換え動作を実行する。尚、フラッシュメモリ
（２）のアドレス領域Ａの書き換えデータは、マイクロ
コンピュータの内部に事前準備する方法（マスクＲＯＭ
を別途設けてテーブルデータとして格納する方法等）、
又は、マイクロコンピュータの外部から供給する方法
（ＰＲＯＭライタから供給する方法等）の何れでも良
い。
リ）であり、データを一括又は部分的（例えばページ
（１２８ワード）単位）に電気消去でき且つデータを繰
り返し書き込み及び読み出しできる特性を有する。フラ
ッシュメモリ（２）はマイクロコンピュータのプログラ
ムメモリとして機能し、アドレス領域Ａの内部セルには
各種論理演算を実行させる為のプログラム命令が格納さ
れ、アドレス領域Ｂの内部セルにはアドレス領域Ａのプ
ログラム命令を書き換える為の書き換え命令が格納され
ている。フラッシュメモリ（２）は、通常はアドレス領
域Ａが指定され、アドレス領域Ａのプログラム内容を書
き換える為の割り込み要求が発生した時のみアドレス領
域Ｂが指定される様にアドレス領域Ａからジャンプす
る。マイクロコンピュータは、フラッシュメモリ（２）
のアドレス領域Ａから読み出されたプログラム命令の解
読結果に従って各種論理演算動作を実行し、一方、フラ
ッシュメモリ（２）のアドレス領域Ｂから読み出された
書き換え命令の解読結果に従って、アドレス領域Ａの内
容の書き換え動作を実行する。尚、フラッシュメモリ
（２）のアドレス領域Ａの書き換えデータは、マイクロ
コンピュータの内部に事前準備する方法（マスクＲＯＭ
を別途設けてテーブルデータとして格納する方法等）、
又は、マイクロコンピュータの外部から供給する方法
（ＰＲＯＭライタから供給する方法等）の何れでも良
い。
【０００５】フラッシュメモリ（２）は、データ記憶用
内部セルの他に、以下の周辺回路を含む。即ち、（３）
はアドレスデコーダであり、フラッシュメモリ（２）を
アドレス指定する為のアドレスデータ（ｍビット）を解
読するものである。（４）は検出回路であり、フラッシ
ュメモリ（２）のアドレス領域Ａのプログラム命令が使
用者の意思に反して誤って書き換えられる不都合を防止
するものである。詳しくは、検出回路（４）は、複数の
レジスタ（５）及びデコーダ（６）を含む。複数のレジ
スタ（５）は、フラッシュメモリ（２）のアドレス領域
Ａのプログラム命令（ページ単位）を書き換えようとす
る前段階で、使用者が予め用意した保護データ（ＡＡ
Ｈ、５５Ｈ等）を格納するものである。デコーダ（６）
は、複数のレジスタ（５）の値が使用者の意図する値で
あるかどうかを解読し、複数のレジスタ（５）の全ての
値が正しい場合はフラッシュメモリ（２）の書き換え動
作を許可し、複数のレジスタ（５）の値が１つでも誤っ
ている場合はフラッシュメモリ（２）の書き換え動作を
禁止する様な論理構造となっている。（７）はページバ
ッファ（スタティックＲＡＭ等の揮発性メモリ）であ
り、フラッシュメモリ（２）のアドレス領域Ａのプログ
ラム命令を１ページ単位で書き換える為の１２８ワード
の記憶容量を有する。ページバッファ（７）は、自らを
アドレス指定する為のインクリメント機能を有する。書
き換えデータは、ページバッファ（７）に一旦格納され
た後、フラッシュメモリ（２）のアドレス領域Ａの指定
ページに書き込まれる。（８）は識別回路であり、フラ
ッシュメモリ（２）のアドレスＡ領域の内部セルを書き
込み可能状態に設定する為の制御信号ＷＲＴを発生す
る。フラッシュメモリ（２）は、制御信号ＷＲＴがハイ
レベル（論理値「１」）となることによって書き込み可
能状態となる。また、制御信号ＷＲＴは検出回路（４）
にも供給され、複数のレジスタ（５）の値は、制御信号
ＷＲＴがローレベル（論理値「０」）となることによっ
てリセットされる。
内部セルの他に、以下の周辺回路を含む。即ち、（３）
はアドレスデコーダであり、フラッシュメモリ（２）を
アドレス指定する為のアドレスデータ（ｍビット）を解
読するものである。（４）は検出回路であり、フラッシ
ュメモリ（２）のアドレス領域Ａのプログラム命令が使
用者の意思に反して誤って書き換えられる不都合を防止
するものである。詳しくは、検出回路（４）は、複数の
レジスタ（５）及びデコーダ（６）を含む。複数のレジ
スタ（５）は、フラッシュメモリ（２）のアドレス領域
Ａのプログラム命令（ページ単位）を書き換えようとす
る前段階で、使用者が予め用意した保護データ（ＡＡ
Ｈ、５５Ｈ等）を格納するものである。デコーダ（６）
は、複数のレジスタ（５）の値が使用者の意図する値で
あるかどうかを解読し、複数のレジスタ（５）の全ての
値が正しい場合はフラッシュメモリ（２）の書き換え動
作を許可し、複数のレジスタ（５）の値が１つでも誤っ
ている場合はフラッシュメモリ（２）の書き換え動作を
禁止する様な論理構造となっている。（７）はページバ
ッファ（スタティックＲＡＭ等の揮発性メモリ）であ
り、フラッシュメモリ（２）のアドレス領域Ａのプログ
ラム命令を１ページ単位で書き換える為の１２８ワード
の記憶容量を有する。ページバッファ（７）は、自らを
アドレス指定する為のインクリメント機能を有する。書
き換えデータは、ページバッファ（７）に一旦格納され
た後、フラッシュメモリ（２）のアドレス領域Ａの指定
ページに書き込まれる。（８）は識別回路であり、フラ
ッシュメモリ（２）のアドレスＡ領域の内部セルを書き
込み可能状態に設定する為の制御信号ＷＲＴを発生す
る。フラッシュメモリ（２）は、制御信号ＷＲＴがハイ
レベル（論理値「１」）となることによって書き込み可
能状態となる。また、制御信号ＷＲＴは検出回路（４）
にも供給され、複数のレジスタ（５）の値は、制御信号
ＷＲＴがローレベル（論理値「０」）となることによっ
てリセットされる。
【０００６】（９）は制御回路であり、フラッシュメモ
リ（２）のアドレス領域Ａのプログラム命令の解読結果
に従って動作し、識別回路（８）に対し、フラッシュメ
モリ（２）の為の動作許可信号＊ＣＥ、書き込み許可信
号＊ＷＥ、読み出し許可信号＊ＯＥ、書き込み禁止信号
ＷＩを供給するものである。識別回路（８）は、動作許
可信号＊ＣＥ及び書き込み許可信号＊ＷＥがローレベル
に変化したことを検出して制御信号ＷＲＴをハイレベル
とし、書き込み禁止信号ＷＩが発生したことを検出して
制御信号ＷＲＴをローレベルとする。尚、書き込み禁止
信号ＷＩは、フラッシュメモリ（２）のアドレス領域Ｂ
のプログラム命令の解読結果に従って、動作許可信号＊
ＣＥ及び書き込み許可信号＊ＷＥがローレベルに変化し
てから一定時間経過後に発生する。詳しくは、書き込み
禁止信号ＷＩは、動作許可信号＊ＣＥ及び書き込み許可
信号＊ＷＥがハイレベルに変化した直後から動作許可信
号＊ＣＥ及び読み出し許可信号＊ＯＥがローレベルに変
化する迄の期間で発生する。
リ（２）のアドレス領域Ａのプログラム命令の解読結果
に従って動作し、識別回路（８）に対し、フラッシュメ
モリ（２）の為の動作許可信号＊ＣＥ、書き込み許可信
号＊ＷＥ、読み出し許可信号＊ＯＥ、書き込み禁止信号
ＷＩを供給するものである。識別回路（８）は、動作許
可信号＊ＣＥ及び書き込み許可信号＊ＷＥがローレベル
に変化したことを検出して制御信号ＷＲＴをハイレベル
とし、書き込み禁止信号ＷＩが発生したことを検出して
制御信号ＷＲＴをローレベルとする。尚、書き込み禁止
信号ＷＩは、フラッシュメモリ（２）のアドレス領域Ｂ
のプログラム命令の解読結果に従って、動作許可信号＊
ＣＥ及び書き込み許可信号＊ＷＥがローレベルに変化し
てから一定時間経過後に発生する。詳しくは、書き込み
禁止信号ＷＩは、動作許可信号＊ＣＥ及び書き込み許可
信号＊ＷＥがハイレベルに変化した直後から動作許可信
号＊ＣＥ及び読み出し許可信号＊ＯＥがローレベルに変
化する迄の期間で発生する。
【０００７】（１０）はＣＰＵであり、フラッシュメモ
リ（２）のアドレス領域Ａ及びＢから読み出されたプロ
グラム命令の解読結果に従って、各種論理演算動作を実
行するものであり、ＡＬＵ、ＡＣＣ、各種レジスタ等を
含む。（１１）はプログラムカウンタであり、フラッシ
ュメモリ（２）をアドレス指定する為のアドレスデータ
（ｍビット）を発生するものである。プログラムカウン
タ（１１）は、フラッシュメモリ（２）から命令を読み
出す時に使用する。（１２）はｍ個のラッチ回路であ
り、フラッシュメモリ（２）のアドレス領域Ｂから読み
出された書き換え命令の解読結果に従って、ＣＰＵ（１
０）が発生するアドレス領域Ａの一部領域を指定する為
のアドレスデータ（ｍビット）をクロックＣＫ０に同期
してラッチするものである。同様に、（１３）はｍ個の
ラッチ回路であり、フラッシュメモリ（２）のアドレス
領域Ａの書き換え用の新規プログラムデータ（ｎビッ
ト）をクロックＣＫ１に同期してラッチするものであ
る。ラッチ回路（１２）（１３）は、フラッシュメモリ
（２）のアドレス領域Ａのプログラム命令を書き換む時
に使用する。ＡＮＤゲート（１４）（１５）及びＯＲゲ
ート（１６）から成る切換回路は、プログラムカウンタ
（１１）又はラッチ回路（１２）の何れか一方のアドレ
スデータをフラッシュメモリ（２）に切換出力するもの
である。（１７）は選択回路であり、切換回路に切り換
えを指示する為の選択信号ＳＥＬＥＣＴを供給するもの
である。即ち、選択信号ＳＥＬＥＣＴは、プログラムカ
ウンタ（１１）の値をフラッシュメモリ（２）に供給す
る時にハイレベルとなり、ラッチ回路（１２）のＱ端子
の値をフラッシュメモリ（２）に供給する時にローレベ
ルとなる。
リ（２）のアドレス領域Ａ及びＢから読み出されたプロ
グラム命令の解読結果に従って、各種論理演算動作を実
行するものであり、ＡＬＵ、ＡＣＣ、各種レジスタ等を
含む。（１１）はプログラムカウンタであり、フラッシ
ュメモリ（２）をアドレス指定する為のアドレスデータ
（ｍビット）を発生するものである。プログラムカウン
タ（１１）は、フラッシュメモリ（２）から命令を読み
出す時に使用する。（１２）はｍ個のラッチ回路であ
り、フラッシュメモリ（２）のアドレス領域Ｂから読み
出された書き換え命令の解読結果に従って、ＣＰＵ（１
０）が発生するアドレス領域Ａの一部領域を指定する為
のアドレスデータ（ｍビット）をクロックＣＫ０に同期
してラッチするものである。同様に、（１３）はｍ個の
ラッチ回路であり、フラッシュメモリ（２）のアドレス
領域Ａの書き換え用の新規プログラムデータ（ｎビッ
ト）をクロックＣＫ１に同期してラッチするものであ
る。ラッチ回路（１２）（１３）は、フラッシュメモリ
（２）のアドレス領域Ａのプログラム命令を書き換む時
に使用する。ＡＮＤゲート（１４）（１５）及びＯＲゲ
ート（１６）から成る切換回路は、プログラムカウンタ
（１１）又はラッチ回路（１２）の何れか一方のアドレ
スデータをフラッシュメモリ（２）に切換出力するもの
である。（１７）は選択回路であり、切換回路に切り換
えを指示する為の選択信号ＳＥＬＥＣＴを供給するもの
である。即ち、選択信号ＳＥＬＥＣＴは、プログラムカ
ウンタ（１１）の値をフラッシュメモリ（２）に供給す
る時にハイレベルとなり、ラッチ回路（１２）のＱ端子
の値をフラッシュメモリ（２）に供給する時にローレベ
ルとなる。
【０００８】切換回路から切換出力されるアドレスデー
タは、フラッシュメモリ（２）をアドレス指定する為に
アドレスデコーダ（３）に供給され且つ複数のレジスタ
（５）を選択する為に検出回路（４）にも供給される
が、アドレスデコーダ（３）及び検出回路（４）が同時
動作することがない為、何ら問題ない。ラッチ回路（１
３）から出力されるプログラムデータは複数のレジスタ
（５）及びアドレス領域Ａの内部セルに供給される。
タは、フラッシュメモリ（２）をアドレス指定する為に
アドレスデコーダ（３）に供給され且つ複数のレジスタ
（５）を選択する為に検出回路（４）にも供給される
が、アドレスデコーダ（３）及び検出回路（４）が同時
動作することがない為、何ら問題ない。ラッチ回路（１
３）から出力されるプログラムデータは複数のレジスタ
（５）及びアドレス領域Ａの内部セルに供給される。
【０００９】制御回路（９）の出力と識別回路（８）の
出力との関係は図４のタイムチャートに示す通りであ
る。即ち、制御信号ＷＲＴは書き込み禁止信号ＷＩの作
用でハイレベル及びローレベルを繰り返し、フラッシュ
メモリ（２）を書き込み可能状態又は読み出し可能状態
に設定できる様になっている。
出力との関係は図４のタイムチャートに示す通りであ
る。即ち、制御信号ＷＲＴは書き込み禁止信号ＷＩの作
用でハイレベル及びローレベルを繰り返し、フラッシュ
メモリ（２）を書き込み可能状態又は読み出し可能状態
に設定できる様になっている。
【００１０】
【発明が解決しようとする課題】ところで、フラッシュ
メモリ（２）が書き込み状態の場合、動作許可信号＊Ｃ
Ｅが立ち下がった時点でアドレス指定を行い、動作許可
信号＊ＣＥが立ち上がった時点でデータ書き込みを行う
シーケンスである。その為、複数のレジスタ（５）に保
護データを格納しても、複数のレジスタ（５）の内容は
制御信号ＷＲＴがローレベルに変化する都度リセットさ
れてしまい、これでは検出回路（４）を設けた意味がな
い。図３のマイクロコンピュータは、誤書き換え防止機
能のないものと等価に過ぎない。
メモリ（２）が書き込み状態の場合、動作許可信号＊Ｃ
Ｅが立ち下がった時点でアドレス指定を行い、動作許可
信号＊ＣＥが立ち上がった時点でデータ書き込みを行う
シーケンスである。その為、複数のレジスタ（５）に保
護データを格納しても、複数のレジスタ（５）の内容は
制御信号ＷＲＴがローレベルに変化する都度リセットさ
れてしまい、これでは検出回路（４）を設けた意味がな
い。図３のマイクロコンピュータは、誤書き換え防止機
能のないものと等価に過ぎない。
【００１１】そこで、本発明は、不揮発性メモリのプロ
グラム内容が誤って書き換えられる不都合を防止できる
マイクロコンピュータを提供することを目的とする。
グラム内容が誤って書き換えられる不都合を防止できる
マイクロコンピュータを提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、データの電気消去及
びデータの書き込み読み出しが可能な特性を有する不揮
発性メモリを内蔵したマイクロコンピュータであって、
前記不揮発性メモリが書き込みモードの時、前記不揮発
性メモリを誤書き込みから保護する為の保護データが格
納される保持回路と、前記保持回路の格納値の状態を検
出し、前記格納値が正常である場合は前記不揮発性メモ
リのデータ書き換えを許可し、前記格納値が異常である
場合は前記不揮発性メモリのデータ書き換えを禁止させ
る検出回路と、動作許可信号、書き込み許可信号、読み
出し許可信号、書き込み禁止信号の状態変化を検出し、
前記動作許可信号及び前記書き込み許可信号が第１論理
レベルとなった時、前記不揮発性メモリの内部セルを書
き込み可能状態とする為の制御信号を出力して前記不揮
発性メモリを書き込みモードとし、前記動作許可信号及
び前記書き込み許可信号が第１論理レベルとなった状態
で前記書き込み禁止信号が発生した時、前記制御信号の
出力を禁止すると共に前記保持回路の格納値をリセット
し、前記動作許可信号及び前記読み出し許可信号が第１
論理レベルとなった時、前記不揮発性メモリを読み出し
モードとする識別回路と、前記保持回路が保護データを
格納開始してから前記不揮発性メモリがデータ書き換え
を終了する迄の間、前記制御信号を無視して前記不揮発
性メモリを書き込みモードとする為の強制設定信号を出
力する強制設定回路と、を備えたことを特徴とする。
解決する為に成されたものであり、データの電気消去及
びデータの書き込み読み出しが可能な特性を有する不揮
発性メモリを内蔵したマイクロコンピュータであって、
前記不揮発性メモリが書き込みモードの時、前記不揮発
性メモリを誤書き込みから保護する為の保護データが格
納される保持回路と、前記保持回路の格納値の状態を検
出し、前記格納値が正常である場合は前記不揮発性メモ
リのデータ書き換えを許可し、前記格納値が異常である
場合は前記不揮発性メモリのデータ書き換えを禁止させ
る検出回路と、動作許可信号、書き込み許可信号、読み
出し許可信号、書き込み禁止信号の状態変化を検出し、
前記動作許可信号及び前記書き込み許可信号が第１論理
レベルとなった時、前記不揮発性メモリの内部セルを書
き込み可能状態とする為の制御信号を出力して前記不揮
発性メモリを書き込みモードとし、前記動作許可信号及
び前記書き込み許可信号が第１論理レベルとなった状態
で前記書き込み禁止信号が発生した時、前記制御信号の
出力を禁止すると共に前記保持回路の格納値をリセット
し、前記動作許可信号及び前記読み出し許可信号が第１
論理レベルとなった時、前記不揮発性メモリを読み出し
モードとする識別回路と、前記保持回路が保護データを
格納開始してから前記不揮発性メモリがデータ書き換え
を終了する迄の間、前記制御信号を無視して前記不揮発
性メモリを書き込みモードとする為の強制設定信号を出
力する強制設定回路と、を備えたことを特徴とする。
【００１３】前記制御信号及び前記強制設定信号の論理
和出力で前記不揮発性メモリ及び前記保持回路の状態を
制御することを特徴とする。
和出力で前記不揮発性メモリ及び前記保持回路の状態を
制御することを特徴とする。
【００１４】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明のマイクロコンピュータを
示す回路ブロック図である。尚、図１を説明する際、図
３と同一素子については同一番号を記すと共にその説明
を省略するものとする。
的に説明する。図１は本発明のマイクロコンピュータを
示す回路ブロック図である。尚、図１を説明する際、図
３と同一素子については同一番号を記すと共にその説明
を省略するものとする。
【００１５】図１において、（１８）はフラグであり、
制御回路（９）に内蔵され、制御信号ＷＲＴの状態と関
係なくフラッシュメモリ（２）を強制的に書き込みモー
ドとする為の強制設定信号ＰＬが、フラッシュメモリ
（２）のアドレス領域Ｂの書き換え命令の解読結果に従
って設定されるものである。フラグ（１８）は制御信号
ＷＲＴが立ち下がった時にリセットされる。制御信号Ｗ
ＲＴ及び強制設定信号ＰＬはＯＲゲート（１９）を介し
て検出回路（４）のリセット端子に供給される。
制御回路（９）に内蔵され、制御信号ＷＲＴの状態と関
係なくフラッシュメモリ（２）を強制的に書き込みモー
ドとする為の強制設定信号ＰＬが、フラッシュメモリ
（２）のアドレス領域Ｂの書き換え命令の解読結果に従
って設定されるものである。フラグ（１８）は制御信号
ＷＲＴが立ち下がった時にリセットされる。制御信号Ｗ
ＲＴ及び強制設定信号ＰＬはＯＲゲート（１９）を介し
て検出回路（４）のリセット端子に供給される。
【００１６】図１の動作を図２のタイムチャートを用い
て説明する。先ず、フラッシュメモリ（２）のアドレス
領域Ａのプログラム命令を書き換える為の割込み要求が
発生すると、プログラムカウンタ（１１）がアドレス領
域Ｂを指定する為のアドレスデータを切換回路を介して
アドレスデコーダ（３）に供給し、フラグ（１８）の値
はアドレス領域Ｂから読み出された書き換え命令の解読
結果に従ってハイレベルとなる。これより、ＯＲゲート
（１９）の出力は強制設定信号ＰＬを優先し制御信号Ｗ
ＲＴの変化を無視してハイレベルとなり、検出回路
（４）はリセット解除状態となる。そして、動作許可信
号＊ＣＥ及び書き込み許可信号＊ＷＥが立ち下がった
時、複数のレジスタ（５）の何れか１つをアドレス指定
し、その後、動作許可信号＊ＣＥ及び書き込み許可信号
＊ＷＥが立ち上がった時、アドレス指定された何れか１
つのレジスタ（５）に保護データを格納し、その後、制
御信号ＷＲＴが立ち下がる迄の期間でデコーダ（６）は
そのレジスタ（５）の格納値が使用者の意図する値であ
るかどうかを解読する。複数のレジスタ（５）の数だ
け、アドレス指定、保護データ格納、解読の一連の動作
を繰り返す。複数のレジスタ（５）の格納値が１つでも
使用者の意図する値と異なる場合は、フラッシュメモリ
（２）のアドレス領域Ａのプログラム命令が使用者の意
思に反して誤書き換えされるものと判断し、書き換え動
作を禁止する。一方、複数のレジスタ（５）の格納値が
全て使用者の意図する値である場合は、フラッシュメモ
リ（２）のアドレス領域Ａのプログラム命令の書き換え
動作を許可する。これに伴い、ページバッファ（７）が
インクリメント動作を開始し、１ページ（１２８ワー
ド）分の新規プログラムデータが内部のＲＯＭテーブル
又は外部のＰＲＯＭライタから供給され書き込まれる。
ページバッファ（７）の書き込みが終了すると、その
後、動作許可信号＊ＣＥ及び読み出し許可信号＊ＯＥが
ローレベルとなる期間において、フラッシュメモリ
（２）のアドレス領域Ｂから読み出されたプログラム命
令の解読結果に従って、ページバッファ（７）の内容を
フラッシュメモリ（２）のアドレス領域Ａに書き込む動
作を開始する。詳しくは、動作許可信号＊ＣＥ及び書き
込み許可信号＊ＷＥが立ち下がると、書き込み禁止信号
ＷＩがローレベルに固定され制御信号ＷＲＴはページバ
ッファ（７）からフラッシュメモリ（２）のアドレス領
域Ａの特定ページへの書き込み動作が終了する迄ハイレ
ベルに固定される。この間、選択信号ＳＥＬＥＣＴはロ
ーレベルに固定される。フラグ（１８）の値は制御信号
ＷＲＴの立ち下がりでリセットされる。よって、フラッ
シュメモリ（２）のアドレス領域Ａのプログラム書き換
え動作が終了すると、フラッシュメモリ（２）は制御信
号ＷＲＴで制御される状態に戻る。
て説明する。先ず、フラッシュメモリ（２）のアドレス
領域Ａのプログラム命令を書き換える為の割込み要求が
発生すると、プログラムカウンタ（１１）がアドレス領
域Ｂを指定する為のアドレスデータを切換回路を介して
アドレスデコーダ（３）に供給し、フラグ（１８）の値
はアドレス領域Ｂから読み出された書き換え命令の解読
結果に従ってハイレベルとなる。これより、ＯＲゲート
（１９）の出力は強制設定信号ＰＬを優先し制御信号Ｗ
ＲＴの変化を無視してハイレベルとなり、検出回路
（４）はリセット解除状態となる。そして、動作許可信
号＊ＣＥ及び書き込み許可信号＊ＷＥが立ち下がった
時、複数のレジスタ（５）の何れか１つをアドレス指定
し、その後、動作許可信号＊ＣＥ及び書き込み許可信号
＊ＷＥが立ち上がった時、アドレス指定された何れか１
つのレジスタ（５）に保護データを格納し、その後、制
御信号ＷＲＴが立ち下がる迄の期間でデコーダ（６）は
そのレジスタ（５）の格納値が使用者の意図する値であ
るかどうかを解読する。複数のレジスタ（５）の数だ
け、アドレス指定、保護データ格納、解読の一連の動作
を繰り返す。複数のレジスタ（５）の格納値が１つでも
使用者の意図する値と異なる場合は、フラッシュメモリ
（２）のアドレス領域Ａのプログラム命令が使用者の意
思に反して誤書き換えされるものと判断し、書き換え動
作を禁止する。一方、複数のレジスタ（５）の格納値が
全て使用者の意図する値である場合は、フラッシュメモ
リ（２）のアドレス領域Ａのプログラム命令の書き換え
動作を許可する。これに伴い、ページバッファ（７）が
インクリメント動作を開始し、１ページ（１２８ワー
ド）分の新規プログラムデータが内部のＲＯＭテーブル
又は外部のＰＲＯＭライタから供給され書き込まれる。
ページバッファ（７）の書き込みが終了すると、その
後、動作許可信号＊ＣＥ及び読み出し許可信号＊ＯＥが
ローレベルとなる期間において、フラッシュメモリ
（２）のアドレス領域Ｂから読み出されたプログラム命
令の解読結果に従って、ページバッファ（７）の内容を
フラッシュメモリ（２）のアドレス領域Ａに書き込む動
作を開始する。詳しくは、動作許可信号＊ＣＥ及び書き
込み許可信号＊ＷＥが立ち下がると、書き込み禁止信号
ＷＩがローレベルに固定され制御信号ＷＲＴはページバ
ッファ（７）からフラッシュメモリ（２）のアドレス領
域Ａの特定ページへの書き込み動作が終了する迄ハイレ
ベルに固定される。この間、選択信号ＳＥＬＥＣＴはロ
ーレベルに固定される。フラグ（１８）の値は制御信号
ＷＲＴの立ち下がりでリセットされる。よって、フラッ
シュメモリ（２）のアドレス領域Ａのプログラム書き換
え動作が終了すると、フラッシュメモリ（２）は制御信
号ＷＲＴで制御される状態に戻る。
【００１７】以上より、強制設定信号ＰＬの作用効果に
よって、複数の全レジスタ（５）に対するアドレス指
定、保護データ格納、解読の一連の動作を実行でき、フ
ラッシュメモリ（２）のアドレス領域Ａのプログラム命
令が誤書き換えされる不都合を防止できる。
よって、複数の全レジスタ（５）に対するアドレス指
定、保護データ格納、解読の一連の動作を実行でき、フ
ラッシュメモリ（２）のアドレス領域Ａのプログラム命
令が誤書き換えされる不都合を防止できる。
【００１８】
【発明の効果】本発明によれば、強制設定信号の作用効
果によって、複数の全保持回路に対するアドレス指定、
保護データ格納、解読の一連の動作を実行でき、不揮発
性メモリのプログラム命令が何らかの誤動作の影響で使
用者の意思に反して誤書き換えされる様な不都合を防止
できる利点が得られる。
果によって、複数の全保持回路に対するアドレス指定、
保護データ格納、解読の一連の動作を実行でき、不揮発
性メモリのプログラム命令が何らかの誤動作の影響で使
用者の意思に反して誤書き換えされる様な不都合を防止
できる利点が得られる。
【図１】本発明のマイクロコンピュータを示す回路ブロ
ック図である。
ック図である。
【図２】図１の動作を示すタイムチャートである。
【図３】従来のマイクロコンピュータを示す回路ブロッ
ク図である。
ク図である。
【図４】図３の動作を示すタイムチャートである。
【符号の説明】 （２） フラッシュメモリ （４） 検出回路 （５） レジスタ （６） デコーダ （７） ページバッファ （８） 識別回路 （９） 制御回路 （１８） フラグ （１９） ＯＲゲート
Claims (2)
- 【請求項１】 データの電気消去及びデータの書き込み
読み出しが可能な特性を有する不揮発性メモリを内蔵し
たマイクロコンピュータであって、 前記不揮発性メモリが書き込みモードの時、前記不揮発
性メモリを誤書き込みから保護する為の保護データが格
納される保持回路と、 前記保持回路の格納値の状態を検出し、前記格納値が正
常である場合は前記不揮発性メモリのデータ書き換えを
許可し、前記格納値が異常である場合は前記不揮発性メ
モリのデータ書き換えを禁止させる検出回路と、 動作許可信号、書き込み許可信号、読み出し許可信号、
書き込み禁止信号の状態変化を検出し、前記動作許可信
号及び前記書き込み許可信号が第１論理レベルとなった
時、前記不揮発性メモリの内部セルを書き込み可能状態
とする為の制御信号を出力して前記不揮発性メモリを書
き込みモードとし、前記動作許可信号及び前記書き込み
許可信号が第１論理レベルとなった状態で前記書き込み
禁止信号が発生した時、前記制御信号の出力を禁止する
と共に前記保持回路の格納値をリセットし、前記動作許
可信号及び前記読み出し許可信号が第１論理レベルとな
った時、前記不揮発性メモリを読み出しモードとする識
別回路と、 前記保持回路が保護データを格納開始してから前記不揮
発性メモリがデータ書き換えを終了する迄の間、前記制
御信号を無視して前記不揮発性メモリを書き込みモード
とする為の強制設定信号を出力する強制設定回路と、 を備えたことを特徴とするマイクロコンピュータ。 - 【請求項２】 前記制御信号及び前記強制設定信号の論
理和出力で前記不揮発性メモリ及び前記保持回路の状態
を制御することを特徴とする請求項１記載のマイクロコ
ンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03013698A JP3695931B2 (ja) | 1998-02-12 | 1998-02-12 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03013698A JP3695931B2 (ja) | 1998-02-12 | 1998-02-12 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11232175A true JPH11232175A (ja) | 1999-08-27 |
| JP3695931B2 JP3695931B2 (ja) | 2005-09-14 |
Family
ID=12295364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03013698A Expired - Fee Related JP3695931B2 (ja) | 1998-02-12 | 1998-02-12 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3695931B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007011929A (ja) * | 2005-07-04 | 2007-01-18 | Nidec Sankyo Corp | 不揮発性メモリのデータ更新方法、制御装置、及びデータ更新プログラム |
-
1998
- 1998-02-12 JP JP03013698A patent/JP3695931B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007011929A (ja) * | 2005-07-04 | 2007-01-18 | Nidec Sankyo Corp | 不揮発性メモリのデータ更新方法、制御装置、及びデータ更新プログラム |
| JP4734582B2 (ja) * | 2005-07-04 | 2011-07-27 | 日本電産サンキョー株式会社 | 不揮発性メモリのデータ更新方法、制御装置、及びデータ更新プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3695931B2 (ja) | 2005-09-14 |
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