JP3510780B2 - マイクロコンピュータ - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データの電気消去
及び書き込み読み出しが可能な特性を有する不揮発性メ
モリ（フラッシュメモリ等）を内蔵したマイクロコンピ
ュータに関する。 【０００２】 【従来の技術】図３は従来のマイクロコンピュータの要
部を示すブロック図である。図３において、（１）はフ
ラッシュメモリ（不揮発性メモリ）であり、データを一
括又は部分的（例えばページ（１２８ワード）単位）に
電気消去でき且つデータを繰り返し書き込み及び読み出
しできる特性を有する。フラッシュメモリ（１）はマイ
クロコンピュータのプログラムメモリとして機能し、ア
ドレス領域Ａの記憶セルには各種論理演算を実行させる
為のプログラム命令が格納され、アドレス領域Ｂの記憶
セルにはアドレス領域Ａのプログラム命令を書き換える
為の書き換え命令が格納されている。フラッシュメモリ
（１）は、通常はアドレス領域Ａが指定され、アドレス
領域Ａのプログラム内容を書き換える為の割り込み要求
が発生した時のみアドレス領域Ｂが指定される様にアド
レス領域Ａからジャンプする。マイクロコンピュータ
は、フラッシュメモリ（１）のアドレス領域Ａから読み
出されたプログラム命令の解読結果に従って各種論理演
算動作を実行し、一方、フラッシュメモリ（１）のアド
レス領域Ｂから読み出された書き換え命令の解読結果に
従って、アドレス領域Ａの内容の書き換え動作を実行す
る。尚、フラッシュメモリ（１）のアドレス領域Ａの書
き換えデータは、マイクロコンピュータの内部に事前準
備する方法（マスクＲＯＭを別途設けてテーブルデータ
として格納する方法等）、又は、マイクロコンピュータ
の外部から供給する方法（ＰＲＯＭライタから供給する
方法等）の何れでも良い。 【０００３】（２）はページバッファ（スタティックＲ
ＡＭ等の揮発性メモリ）であり、フラッシュメモリ
（１）のアドレス領域Ａのプログラム命令を１ページ単
位で書き換える為の１２８ワードの記憶容量を有する。
ページバッファ（２）は自らをアドレス指定する為のイ
ンクリメント機能を有する。書き換えデータは、ページ
バッファ（２）に一旦格納された後、フラッシュメモリ
（１）のアドレス領域Ａの指定ページに書き込まれる。
詳細は後述する。 【０００４】（３）はフラグ回路であり、ページバッフ
ァ（２）の各アドレスに１対１に対応する１２８個のフ
ラグを有する。尚、ページバッファ（２）はフラッシュ
メモリ（１）のアドレス領域Ａを１２８ワード単位で書
き換える為のものである。しかし、使用者が１２８ワー
ドの全部を異なるプログラム命令に書き換えたい場合も
あれば、１２８ワードのうち一部を異なるプログラム命
令に書き換え且つ残りを同じプログラム命令のままで書
き換えたくない場合もある。後者の場合、ページバッフ
ァ（２）に前記マスクＲＯＭ又は前記ＰＲＯＭライタ等
から１２８ワード単位のプログラム命令を直接格納する
と、ページバッファ（２）にフラッシュメモリ（１）の
指定ページの中の同じプログラム命令をも格納しなけれ
ばならないと言う無駄を生じる。そこで、フラグ回路
（３）は、ページバッファ（２）にフラッシュメモリ
（１）の指定ページの中の異なるプログラム命令を格納
させるだけで済む様にしたものである。即ち、フラグ回
路（３）は、ページバッファ（２）に前記マスクＲＯＭ
又は前記ＰＲＯＭライタからプログラム命令が格納され
た時、ページバッファ（２）の格納アドレスに対応する
フラグをセット（論理値「１」）する。従って、フラグ
回路（３）の１２８個のフラグは、１２８ワードの全部
を異なるプログラム命令に書き換える場合は全部論理値
「１」となるが、１２８ワードの一部だけを異なるプロ
グラム命令に書き換える場合は論理値「１」及び論理値
「０」の組み合わせとなる。フラッシュメモリ（１）の
指定ページ（１２８ワード）の値をページバッファ
（２）に読み込む時、フラグ回路（３）のフラグ（論理
値「１」）に対応するページバッファ（２）のアドレス
は読み込みを禁止され、フラグ回路（３）のフラグ（論
理値「０」）に対応するページバッファ（２）のアドレ
スは読み込みを許可される。即ち、ページバッファ
（２）の一部アドレスに前記マスクＲＯＭ又は前記ＰＲ
ＯＭライタから異なるプログラム命令を格納すると、そ
の後の処理で、残りのアドレスにフラッシュメモリ
（１）の指定ページのプログラム命令が格納される。フ
ラッシュメモリ（１）のアドレス領域Ａの値は１ページ
単位で書き換えるものであるが、フラグ回路（３）を使
用することにより、ＥＥＰＲＯＭと同様に最小１ワード
単位で書き換えることが可能となる。フラグ回路（３）
は、フラッシュメモリ（１）の記億セルを書き込み許可
状態又は書き込み禁止状態とする為の状態切換信号ＷＲ
Ｔの立ち下がりでリセットされる。 【０００５】 【発明が解決しようとする課題】フラッシュメモリ
（１）のアドレス領域Ａのプログラム命令の書き換え方
法としては、前記ＰＲＯＭライタを使用する方法、及
び、フラッシュメモリ（１）のアドレス領域Ｂの書き換
え命令を実行する方法の２種類が考えられる。前記ＰＲ
ＯＭライタを使用する場合、フラッシュメモリ（１）の
アドレス領域Ｂの書き換え命令を読み出す必要が無い
為、フラッシュメモリ（１）のアドレス領域Ａのプログ
ラム命令を書き換える期間は、状態切換信号ＷＲＴは常
時書き換え許可レベル（論理値「１」）で良い。この場
合、前記ＰＲＯＭライタは、フラッシュメモリ（１）の
識別回路（９）に対し、動作許可信号＊ＣＥ、書き込み
許可信号＊ＷＥ、書き込み終了信号ＥＯＷ、更には消去
信号ＥＲＡＳＥ、読み込み信号ＲＥＣＡＬＬ、書き込み
信号ＰＲＯＧＲＡＭ、アドレスデータＡＤＡＴＡ、プロ
グラムデータＰＤＡＴＡを供給する。図４は状態切換信
号ＷＲＴの変化の様子を示すタイムチャートである。動
作許可信号＊ＣＥ及び書き込み許可信号＊ＷＥが一旦立
ち下がると、状態切換信号ＷＲＴが立ち上がり、フラッ
シュメモリ（１）の記億セルは書き込み可能状態とな
る。一連の書き込み処理が終了すると、書き込み終了信
号ＥＯＷが発生し、状態切換信号ＷＲＴは立ち下がる。
図５は状態切換信号ＷＲＴがハイレベルの時の動作を示
すタイムチャートである。状態切換信号ＷＲＴが立ち上
がると、ページバッファ（２）に１〜１２８ワードの範
囲内で所定数のプログラムデータＰＤＡＴＡが格納さ
れ、ページバッファ（２）の格納アドレスに対応するフ
ラグ回路（３）のフラグがセットされる。ページバッフ
ァ（２）に対する格納が終了して一定時間（例えば３０
０μｓｅｃ）経過すると、読み込み信号ＲＥＣＡＬＬが
発生し、フラッシュメモリ（１）のアドレス領域Ａの指
定ページの情報がページバッファ（２）に読み込まれ
る。但し、フラグ回路（３）のフラグ（論理値「１」）
に対応するページバッファ（２）の読み込みは禁止され
る。この結果、ページバッファ（２）に異なるプログラ
ムデータＰＤＡＴＡを含む１２８ワードが準備される
と、消去信号ＥＲＡＳＥが発生してフラッシュメモリ
（１）のアドレス領域Ａの指定ページが電気消去され、
書き込み信号ＰＲＯＧＲＡＭが発生してページバッファ
（２）の値がフラッシュメモリ（１）のアドレス領域Ａ
の指定ページ（アドレスデータＡＤＡＴＡによる指定ア
ドレス）に書き込まれる。フラッシュメモリ（１）に対
する書き込み動作が終了すると、書き込み終了信号ＥＯ
Ｗが発生し、状態切換信号ＷＲＴは立ち下がる。 【０００６】一方、フラッシュメモリ（１）のアドレス
領域Ｂの書き換え命令を実行する場合、フラッシュメモ
リ（１）のアドレス領域Ｂの書き換え命令を読み出す必
要がある為、フラッシュメモリ（１）のアドレス領域Ａ
のプログラム命令を書き換える期間は、状態切換信号Ｗ
ＲＴを周期的に書き換え許可レベル（論理値「１」）及
び書き換え禁止レベル（論理値「０」）に変化させる必
要がある。この場合、マイクロコンピュータは、フラッ
シュメモリ（１）に対し、動作許可信号＊ＣＥ、書き込
み許可信号＊ＷＥ、読み出し許可信号＊ＯＥ、書き込み
禁止信号ＷＩを供給する。図６は状態切換信号ＷＲＴの
変化の状態を示すタイムチャートである。動作許可信号
＊ＣＥ及び書き込み許可信号＊ＷＥが立ち下がると状態
切換信号ＷＲＴは立ち上がり、書き込み禁止信号ＷＩが
発生すると状態切換信号ＷＲＴは立ち下がる。状態切換
信号ＷＲＴのハイレベル期間、フラッシュメモリ（１）
は書き込み可能状態となる。その後、動作許可信号＊Ｃ
Ｅ及び読み出し許可信号＊ＯＥが立ち下がる時は状態切
換信号ＷＲＴはローレベルのまま変化しない為、フラッ
シュメモリ（１）は読み出し可能状態となる。即ち、状
態切換信号ＷＲＴがローレベルの時、フラッシュメモリ
（１）のアドレス領域Ｂの書き換え命令が読み出され、
状態切換信号ＷＲＴがハイレベルの時、書き換え命令の
解読結果に従ってページバッファ（２）に所定ワード数
のプログラムデータＰＤＡＴＡが１ワードずつ格納され
る。 【０００７】ところが、状態切換信号ＷＲＴはページバ
ッファ（２）が１ワード単位のプログラムデータＰＤＡ
ＴＡを格納する毎に立ち下がる。即ち、フラグ回路
（３）のフラグはページバッファ（２）が１ワード単位
のプログラムデータＰＤＡＴＡを格納する毎にセットさ
れるが、直後の状態切換信号ＷＲＴの立ち下がりで直ち
にリセットされてしまう。故に、ページバッファ（２）
に対する格納動作を終了しても、読み込み信号ＲＥＣＡ
ＬＬに従って、フラッシュメモリ（１）のアドレス領域
Ａにおける指定ページの全情報がページバッファ（２）
に格納されてしまい、フラッシュメモリ（１）のアドレ
ス領域Ａのプログラム変更を実行できない問題があっ
た。図３のマイクロコンピュータは外部装置を用いたデ
ータ書き換えにしか対応できない。 【０００８】そこで、本発明は、不揮発性メモリの書き
換え命令に従って自らのプログラム命令を書き換える
時、バッファ回路の値を不揮発性メモリに書き込み終了
する迄フラグ回路をリセットしないマイクロコンピュー
タを提供することを目的とする。 【０００９】 【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、全記憶領域のうち一
定記憶容量単位でデータの電気消去及び書き換えが可能
な不揮発性メモリと、前記不揮発性メモリの動作を制御
する動作許可信号、書き込み許可信号及び読み出し許可
信号の状態を識別し、前記不揮発性メモリの記憶セルを
一定周期で書き込み許可状態又は書き込み禁止状態とす
る為の状態切換信号を発生する識別回路と、前記不揮発
性メモリの一定記憶容量領域と等しいアドレス数を有
し、前記不揮発性メモリの書き換えデータを格納するバ
ッファ回路と、前記バッファ回路のアドレスと１対１に
対応し且つ前記バッファ回路の書き換えデータ格納アド
レスに対応する位置のみセットされるフラグを有し、前
記不揮発性メモリの一定記憶容量領域の値を前記バッフ
ァ回路に転送する時、前記フラグがセットされた前記バ
ッファ回路の対応アドレスのみ転送動作を禁止し、前記
状態切換信号でリセットされるフラグ回路と、を含むマ
イクロコンピュータにおいて、前記不揮発性メモリの一
定記憶容量領域の値を前記バッファ回路に転送した後、
前記バッファ回路の値を前記不揮発性メモリの一定記憶
容量領域に書き込み終了する迄、前記フラグ回路のリセ
ットを禁止する禁止回路を備えたことを特徴とする。 【００１０】 【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明のマイクロコンピュータを
示す回路ブロック図である。尚、図１において図３と同
一物には同一番号を記すと共にその説明を省略する。図
１において、（４）はラッチ回路であり、状態切換信号
ＷＲＴをクロックＣＬＫに同期して保持するものであ
る。（５）はレジスタであり、フラッシュメモリ（１）
のアドレス領域Ａの特定ページの情報を書き換える時、
内部バス（６）から転送されて来る論理値「１」を保持
するものであり、ラッチ回路（４）の出力信号ＯＵＴ１
の論理値「０」から論理値「１」への変化を受けてリセ
ットされる。レジスタ（５）の出力信号ＯＵＴ２及び状
態切換信号ＷＲＴはＯＲゲート（７）を介してフラグ回
路（３）のリセット端子に供給される。 【００１１】図１の動作を図２のタイムチャートを用い
て説明する。先ず、電源を投入し、マイクロコンピュー
タの内部の全機能ブロックが動作可能状態となると、プ
ログラムカウンタ（８）がフラッシュメモリ（１）のア
ドレス領域Ａをアドレス指定し、マイクロコンピュータ
はフラッシュメモリ（１）のアドレス領域Ａから読み出
されたプログラム命令の解読結果に従って各種論理演算
動作を実行する。その後、フラッシュメモリ（１）のア
ドレス領域Ａのプログラム命令をページ単位で書き換え
る為の割り込み要求が発生すると、プログラムカウンタ
（８）の値がアドレス領域Ａからアドレス領域Ｂへジャ
ンプし、マイクロコンピュータはアドレス領域Ｂから読
み出された書き換え命令の解読結果に従ってアドレス領
域Ａのプログラム命令の書き換え動作を開始する。 【００１２】アドレス領域Ｂの書き換え命令を使用して
アドレス領域Ａのプログラム命令を書き換える為、状態
切換信号ＷＲＴは動作許可信号＊ＣＥ及び書き込み許可
信号＊ＷＥが立ち下がった時に立ち上がり且つ書き込み
禁止信号ＷＩが発生した時に立ち下がる所謂間欠的なハ
イレベルを繰り返す信号となる。状態切換信号ＷＲＴ及
びクロックＣＬＫの関係は、状態切換信号ＷＲＴが間欠
的にハイレベル及びローレベルを繰り返す時、クロック
ＣＬＫが状態切換信号ＷＲＴのローレベルに同期して発
生する関係となっている。即ち、状態切換信号ＷＲＴが
書き込み禁止信号ＷＩの影響を受けて周期的変化を繰り
返す期間では、ラッチ回路（４）の出力信号ＯＵＴ１は
常時ローレベルとなり、これに伴い、レジスタ（５）の
出力信号ＯＵＴ２はリセットされずに常時ハイレベルと
なり、ＯＲゲート（７）の出力は出力信号ＯＵＴ２と等
しくなる。この時、フラグ回路（３）はリセットされる
ことはない。従って、ページバッファ（２）に所定ワー
ド数（１〜１２８の範囲）のプログラムデータＰＤＡＴ
Ａを格納しても、フラグ回路（３）の対応フラグはセッ
トされたままリセットされることはない。 【００１３】ページバッファ（２）の格納動作終了後、
所定時間（例えば３００μｓｅｃ）を経過すると、読み
込み信号ＲＥＣＡＬＬが発生し、アドレス領域Ａの指定
ページのプログラム命令がページバッファ（２）に読み
込まれる。但し、フラグ回路（３）がアドレス領域Ａ及
びページバッファ（２）間のゲートとして作用する為、
アドレス領域Ａの指定ページのプログラム命令のうちフ
ラグ回路（３）のフラグ（論理値「０」）に対応するア
ドレスのプログラム命令のみがページバッファ（２）に
読み込まれる。従って、ページバッファ（２）には、マ
スクＲＯＭ又はＰＲＯＭライタからの新規のプログラム
命令及びアドレス領域Ａからの従前のプログラム命令を
加えた１２８ワードが格納される。 【００１４】その後、消去信号ＥＲＡＳＥが発生し、ア
ドレス領域Ａの指定ページの全内容が消去されると、書
き込み信号ＰＲＯＧＲＡＭが発生し、その間、書き込み
禁止信号ＷＩが発生しなくなる。即ち、状態切換信号Ｗ
ＲＴは、書き込み信号ＰＲＯＧＲＡＭの発生後、動作許
可信号＊ＣＥ及び書き込み許可信号＊ＷＥの最初の立ち
下がりを受けて立ち上がりハイレベルのままとなる。故
に、ラッチ回路（４）の出力信号ＯＵＴ１は書き込み信
号ＰＲＯＧＲＡＭの発生後の最初のクロックＣＬＫに同
期してハイレベルに変化し、レジスタ（５）の出力信号
ＯＵＴ２はリセットされてローレベルに変化する。しか
し、ＯＲゲート（７）の出力は状態切換信号ＷＲＴの状
態（常時ハイレベル）と等しい為、フラグ回路（３）は
リセットされることはない。そして、状態切換信号ＷＲ
Ｔのハイレベルの期間、ページバッファ（２）の値は自
動インクリメントされながらアドレス領域Ａの指定ペー
ジに書き込まれる。アドレス領域Ａの指定ページの書き
換え動作が終了すると、書き込み信号ＰＲＯＧＲＡＭが
ローレベルとなり、これに伴い、状態切換信号ＷＲＴも
ローレベルとなる。従って、ＯＲゲート（７）の出力が
ローレベルとなる為、フラグ回路（３）はフラッシュメ
モリ（１）の一連の書き換え動作の過程で初めてリセッ
トされる。 【００１５】本発明の実施の形態によれば、アドレス領
域Ｂの書き換え命令に従ってアドレス領域Ａのプログラ
ム命令を書き換える場合（オンボード書き換えの場
合）、以下の作用効果を奏する。即ち、アドレス領域Ａ
の書き換えが終了する迄フラグ回路（３）がリセットさ
れない為、アドレス領域Ａの指定ページの一部を変更す
る場合であっても、ページバッファ（２）に変更したい
新規のプログラム命令を格納するだけで済み、アドレス
領域Ａの指定ページのプログラム命令をページバッファ
（２）に読み込んでも新規のプログラム命令の消滅を防
止できる。 【００１６】 【発明の効果】本発明によれば、一部のアドレス領域に
各種論理演算を実行する為のプログラム命令が格納され
且つ残りのアドレス領域にプログラム命令を書き換える
為の書き換え命令が格納された不揮発性メモリを内蔵す
るマイクロコンピュータにおいて、書き換え命令に従っ
てプログラム命令を書き換える場合、以下の効果を奏す
る。即ち、一部のアドレス領域の書き換えが終了する迄
フラグ回路がリセットされない為、一部のアドレス領域
の指定ページの一部を変更する場合であっても、バッフ
ァ回路に変更したい新規のプログラム命令を格納するだ
けで済み、一部のアドレス領域の指定ページのプログラ
ム命令をバッファ回路に読み込んでも新規のプログラム
命令の消滅を防止できる、といった利点が得られる。
及び書き込み読み出しが可能な特性を有する不揮発性メ
モリ（フラッシュメモリ等）を内蔵したマイクロコンピ
ュータに関する。 【０００２】 【従来の技術】図３は従来のマイクロコンピュータの要
部を示すブロック図である。図３において、（１）はフ
ラッシュメモリ（不揮発性メモリ）であり、データを一
括又は部分的（例えばページ（１２８ワード）単位）に
電気消去でき且つデータを繰り返し書き込み及び読み出
しできる特性を有する。フラッシュメモリ（１）はマイ
クロコンピュータのプログラムメモリとして機能し、ア
ドレス領域Ａの記憶セルには各種論理演算を実行させる
為のプログラム命令が格納され、アドレス領域Ｂの記憶
セルにはアドレス領域Ａのプログラム命令を書き換える
為の書き換え命令が格納されている。フラッシュメモリ
（１）は、通常はアドレス領域Ａが指定され、アドレス
領域Ａのプログラム内容を書き換える為の割り込み要求
が発生した時のみアドレス領域Ｂが指定される様にアド
レス領域Ａからジャンプする。マイクロコンピュータ
は、フラッシュメモリ（１）のアドレス領域Ａから読み
出されたプログラム命令の解読結果に従って各種論理演
算動作を実行し、一方、フラッシュメモリ（１）のアド
レス領域Ｂから読み出された書き換え命令の解読結果に
従って、アドレス領域Ａの内容の書き換え動作を実行す
る。尚、フラッシュメモリ（１）のアドレス領域Ａの書
き換えデータは、マイクロコンピュータの内部に事前準
備する方法（マスクＲＯＭを別途設けてテーブルデータ
として格納する方法等）、又は、マイクロコンピュータ
の外部から供給する方法（ＰＲＯＭライタから供給する
方法等）の何れでも良い。 【０００３】（２）はページバッファ（スタティックＲ
ＡＭ等の揮発性メモリ）であり、フラッシュメモリ
（１）のアドレス領域Ａのプログラム命令を１ページ単
位で書き換える為の１２８ワードの記憶容量を有する。
ページバッファ（２）は自らをアドレス指定する為のイ
ンクリメント機能を有する。書き換えデータは、ページ
バッファ（２）に一旦格納された後、フラッシュメモリ
（１）のアドレス領域Ａの指定ページに書き込まれる。
詳細は後述する。 【０００４】（３）はフラグ回路であり、ページバッフ
ァ（２）の各アドレスに１対１に対応する１２８個のフ
ラグを有する。尚、ページバッファ（２）はフラッシュ
メモリ（１）のアドレス領域Ａを１２８ワード単位で書
き換える為のものである。しかし、使用者が１２８ワー
ドの全部を異なるプログラム命令に書き換えたい場合も
あれば、１２８ワードのうち一部を異なるプログラム命
令に書き換え且つ残りを同じプログラム命令のままで書
き換えたくない場合もある。後者の場合、ページバッフ
ァ（２）に前記マスクＲＯＭ又は前記ＰＲＯＭライタ等
から１２８ワード単位のプログラム命令を直接格納する
と、ページバッファ（２）にフラッシュメモリ（１）の
指定ページの中の同じプログラム命令をも格納しなけれ
ばならないと言う無駄を生じる。そこで、フラグ回路
（３）は、ページバッファ（２）にフラッシュメモリ
（１）の指定ページの中の異なるプログラム命令を格納
させるだけで済む様にしたものである。即ち、フラグ回
路（３）は、ページバッファ（２）に前記マスクＲＯＭ
又は前記ＰＲＯＭライタからプログラム命令が格納され
た時、ページバッファ（２）の格納アドレスに対応する
フラグをセット（論理値「１」）する。従って、フラグ
回路（３）の１２８個のフラグは、１２８ワードの全部
を異なるプログラム命令に書き換える場合は全部論理値
「１」となるが、１２８ワードの一部だけを異なるプロ
グラム命令に書き換える場合は論理値「１」及び論理値
「０」の組み合わせとなる。フラッシュメモリ（１）の
指定ページ（１２８ワード）の値をページバッファ
（２）に読み込む時、フラグ回路（３）のフラグ（論理
値「１」）に対応するページバッファ（２）のアドレス
は読み込みを禁止され、フラグ回路（３）のフラグ（論
理値「０」）に対応するページバッファ（２）のアドレ
スは読み込みを許可される。即ち、ページバッファ
（２）の一部アドレスに前記マスクＲＯＭ又は前記ＰＲ
ＯＭライタから異なるプログラム命令を格納すると、そ
の後の処理で、残りのアドレスにフラッシュメモリ
（１）の指定ページのプログラム命令が格納される。フ
ラッシュメモリ（１）のアドレス領域Ａの値は１ページ
単位で書き換えるものであるが、フラグ回路（３）を使
用することにより、ＥＥＰＲＯＭと同様に最小１ワード
単位で書き換えることが可能となる。フラグ回路（３）
は、フラッシュメモリ（１）の記億セルを書き込み許可
状態又は書き込み禁止状態とする為の状態切換信号ＷＲ
Ｔの立ち下がりでリセットされる。 【０００５】 【発明が解決しようとする課題】フラッシュメモリ
（１）のアドレス領域Ａのプログラム命令の書き換え方
法としては、前記ＰＲＯＭライタを使用する方法、及
び、フラッシュメモリ（１）のアドレス領域Ｂの書き換
え命令を実行する方法の２種類が考えられる。前記ＰＲ
ＯＭライタを使用する場合、フラッシュメモリ（１）の
アドレス領域Ｂの書き換え命令を読み出す必要が無い
為、フラッシュメモリ（１）のアドレス領域Ａのプログ
ラム命令を書き換える期間は、状態切換信号ＷＲＴは常
時書き換え許可レベル（論理値「１」）で良い。この場
合、前記ＰＲＯＭライタは、フラッシュメモリ（１）の
識別回路（９）に対し、動作許可信号＊ＣＥ、書き込み
許可信号＊ＷＥ、書き込み終了信号ＥＯＷ、更には消去
信号ＥＲＡＳＥ、読み込み信号ＲＥＣＡＬＬ、書き込み
信号ＰＲＯＧＲＡＭ、アドレスデータＡＤＡＴＡ、プロ
グラムデータＰＤＡＴＡを供給する。図４は状態切換信
号ＷＲＴの変化の様子を示すタイムチャートである。動
作許可信号＊ＣＥ及び書き込み許可信号＊ＷＥが一旦立
ち下がると、状態切換信号ＷＲＴが立ち上がり、フラッ
シュメモリ（１）の記億セルは書き込み可能状態とな
る。一連の書き込み処理が終了すると、書き込み終了信
号ＥＯＷが発生し、状態切換信号ＷＲＴは立ち下がる。
図５は状態切換信号ＷＲＴがハイレベルの時の動作を示
すタイムチャートである。状態切換信号ＷＲＴが立ち上
がると、ページバッファ（２）に１〜１２８ワードの範
囲内で所定数のプログラムデータＰＤＡＴＡが格納さ
れ、ページバッファ（２）の格納アドレスに対応するフ
ラグ回路（３）のフラグがセットされる。ページバッフ
ァ（２）に対する格納が終了して一定時間（例えば３０
０μｓｅｃ）経過すると、読み込み信号ＲＥＣＡＬＬが
発生し、フラッシュメモリ（１）のアドレス領域Ａの指
定ページの情報がページバッファ（２）に読み込まれ
る。但し、フラグ回路（３）のフラグ（論理値「１」）
に対応するページバッファ（２）の読み込みは禁止され
る。この結果、ページバッファ（２）に異なるプログラ
ムデータＰＤＡＴＡを含む１２８ワードが準備される
と、消去信号ＥＲＡＳＥが発生してフラッシュメモリ
（１）のアドレス領域Ａの指定ページが電気消去され、
書き込み信号ＰＲＯＧＲＡＭが発生してページバッファ
（２）の値がフラッシュメモリ（１）のアドレス領域Ａ
の指定ページ（アドレスデータＡＤＡＴＡによる指定ア
ドレス）に書き込まれる。フラッシュメモリ（１）に対
する書き込み動作が終了すると、書き込み終了信号ＥＯ
Ｗが発生し、状態切換信号ＷＲＴは立ち下がる。 【０００６】一方、フラッシュメモリ（１）のアドレス
領域Ｂの書き換え命令を実行する場合、フラッシュメモ
リ（１）のアドレス領域Ｂの書き換え命令を読み出す必
要がある為、フラッシュメモリ（１）のアドレス領域Ａ
のプログラム命令を書き換える期間は、状態切換信号Ｗ
ＲＴを周期的に書き換え許可レベル（論理値「１」）及
び書き換え禁止レベル（論理値「０」）に変化させる必
要がある。この場合、マイクロコンピュータは、フラッ
シュメモリ（１）に対し、動作許可信号＊ＣＥ、書き込
み許可信号＊ＷＥ、読み出し許可信号＊ＯＥ、書き込み
禁止信号ＷＩを供給する。図６は状態切換信号ＷＲＴの
変化の状態を示すタイムチャートである。動作許可信号
＊ＣＥ及び書き込み許可信号＊ＷＥが立ち下がると状態
切換信号ＷＲＴは立ち上がり、書き込み禁止信号ＷＩが
発生すると状態切換信号ＷＲＴは立ち下がる。状態切換
信号ＷＲＴのハイレベル期間、フラッシュメモリ（１）
は書き込み可能状態となる。その後、動作許可信号＊Ｃ
Ｅ及び読み出し許可信号＊ＯＥが立ち下がる時は状態切
換信号ＷＲＴはローレベルのまま変化しない為、フラッ
シュメモリ（１）は読み出し可能状態となる。即ち、状
態切換信号ＷＲＴがローレベルの時、フラッシュメモリ
（１）のアドレス領域Ｂの書き換え命令が読み出され、
状態切換信号ＷＲＴがハイレベルの時、書き換え命令の
解読結果に従ってページバッファ（２）に所定ワード数
のプログラムデータＰＤＡＴＡが１ワードずつ格納され
る。 【０００７】ところが、状態切換信号ＷＲＴはページバ
ッファ（２）が１ワード単位のプログラムデータＰＤＡ
ＴＡを格納する毎に立ち下がる。即ち、フラグ回路
（３）のフラグはページバッファ（２）が１ワード単位
のプログラムデータＰＤＡＴＡを格納する毎にセットさ
れるが、直後の状態切換信号ＷＲＴの立ち下がりで直ち
にリセットされてしまう。故に、ページバッファ（２）
に対する格納動作を終了しても、読み込み信号ＲＥＣＡ
ＬＬに従って、フラッシュメモリ（１）のアドレス領域
Ａにおける指定ページの全情報がページバッファ（２）
に格納されてしまい、フラッシュメモリ（１）のアドレ
ス領域Ａのプログラム変更を実行できない問題があっ
た。図３のマイクロコンピュータは外部装置を用いたデ
ータ書き換えにしか対応できない。 【０００８】そこで、本発明は、不揮発性メモリの書き
換え命令に従って自らのプログラム命令を書き換える
時、バッファ回路の値を不揮発性メモリに書き込み終了
する迄フラグ回路をリセットしないマイクロコンピュー
タを提供することを目的とする。 【０００９】 【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、全記憶領域のうち一
定記憶容量単位でデータの電気消去及び書き換えが可能
な不揮発性メモリと、前記不揮発性メモリの動作を制御
する動作許可信号、書き込み許可信号及び読み出し許可
信号の状態を識別し、前記不揮発性メモリの記憶セルを
一定周期で書き込み許可状態又は書き込み禁止状態とす
る為の状態切換信号を発生する識別回路と、前記不揮発
性メモリの一定記憶容量領域と等しいアドレス数を有
し、前記不揮発性メモリの書き換えデータを格納するバ
ッファ回路と、前記バッファ回路のアドレスと１対１に
対応し且つ前記バッファ回路の書き換えデータ格納アド
レスに対応する位置のみセットされるフラグを有し、前
記不揮発性メモリの一定記憶容量領域の値を前記バッフ
ァ回路に転送する時、前記フラグがセットされた前記バ
ッファ回路の対応アドレスのみ転送動作を禁止し、前記
状態切換信号でリセットされるフラグ回路と、を含むマ
イクロコンピュータにおいて、前記不揮発性メモリの一
定記憶容量領域の値を前記バッファ回路に転送した後、
前記バッファ回路の値を前記不揮発性メモリの一定記憶
容量領域に書き込み終了する迄、前記フラグ回路のリセ
ットを禁止する禁止回路を備えたことを特徴とする。 【００１０】 【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明のマイクロコンピュータを
示す回路ブロック図である。尚、図１において図３と同
一物には同一番号を記すと共にその説明を省略する。図
１において、（４）はラッチ回路であり、状態切換信号
ＷＲＴをクロックＣＬＫに同期して保持するものであ
る。（５）はレジスタであり、フラッシュメモリ（１）
のアドレス領域Ａの特定ページの情報を書き換える時、
内部バス（６）から転送されて来る論理値「１」を保持
するものであり、ラッチ回路（４）の出力信号ＯＵＴ１
の論理値「０」から論理値「１」への変化を受けてリセ
ットされる。レジスタ（５）の出力信号ＯＵＴ２及び状
態切換信号ＷＲＴはＯＲゲート（７）を介してフラグ回
路（３）のリセット端子に供給される。 【００１１】図１の動作を図２のタイムチャートを用い
て説明する。先ず、電源を投入し、マイクロコンピュー
タの内部の全機能ブロックが動作可能状態となると、プ
ログラムカウンタ（８）がフラッシュメモリ（１）のア
ドレス領域Ａをアドレス指定し、マイクロコンピュータ
はフラッシュメモリ（１）のアドレス領域Ａから読み出
されたプログラム命令の解読結果に従って各種論理演算
動作を実行する。その後、フラッシュメモリ（１）のア
ドレス領域Ａのプログラム命令をページ単位で書き換え
る為の割り込み要求が発生すると、プログラムカウンタ
（８）の値がアドレス領域Ａからアドレス領域Ｂへジャ
ンプし、マイクロコンピュータはアドレス領域Ｂから読
み出された書き換え命令の解読結果に従ってアドレス領
域Ａのプログラム命令の書き換え動作を開始する。 【００１２】アドレス領域Ｂの書き換え命令を使用して
アドレス領域Ａのプログラム命令を書き換える為、状態
切換信号ＷＲＴは動作許可信号＊ＣＥ及び書き込み許可
信号＊ＷＥが立ち下がった時に立ち上がり且つ書き込み
禁止信号ＷＩが発生した時に立ち下がる所謂間欠的なハ
イレベルを繰り返す信号となる。状態切換信号ＷＲＴ及
びクロックＣＬＫの関係は、状態切換信号ＷＲＴが間欠
的にハイレベル及びローレベルを繰り返す時、クロック
ＣＬＫが状態切換信号ＷＲＴのローレベルに同期して発
生する関係となっている。即ち、状態切換信号ＷＲＴが
書き込み禁止信号ＷＩの影響を受けて周期的変化を繰り
返す期間では、ラッチ回路（４）の出力信号ＯＵＴ１は
常時ローレベルとなり、これに伴い、レジスタ（５）の
出力信号ＯＵＴ２はリセットされずに常時ハイレベルと
なり、ＯＲゲート（７）の出力は出力信号ＯＵＴ２と等
しくなる。この時、フラグ回路（３）はリセットされる
ことはない。従って、ページバッファ（２）に所定ワー
ド数（１〜１２８の範囲）のプログラムデータＰＤＡＴ
Ａを格納しても、フラグ回路（３）の対応フラグはセッ
トされたままリセットされることはない。 【００１３】ページバッファ（２）の格納動作終了後、
所定時間（例えば３００μｓｅｃ）を経過すると、読み
込み信号ＲＥＣＡＬＬが発生し、アドレス領域Ａの指定
ページのプログラム命令がページバッファ（２）に読み
込まれる。但し、フラグ回路（３）がアドレス領域Ａ及
びページバッファ（２）間のゲートとして作用する為、
アドレス領域Ａの指定ページのプログラム命令のうちフ
ラグ回路（３）のフラグ（論理値「０」）に対応するア
ドレスのプログラム命令のみがページバッファ（２）に
読み込まれる。従って、ページバッファ（２）には、マ
スクＲＯＭ又はＰＲＯＭライタからの新規のプログラム
命令及びアドレス領域Ａからの従前のプログラム命令を
加えた１２８ワードが格納される。 【００１４】その後、消去信号ＥＲＡＳＥが発生し、ア
ドレス領域Ａの指定ページの全内容が消去されると、書
き込み信号ＰＲＯＧＲＡＭが発生し、その間、書き込み
禁止信号ＷＩが発生しなくなる。即ち、状態切換信号Ｗ
ＲＴは、書き込み信号ＰＲＯＧＲＡＭの発生後、動作許
可信号＊ＣＥ及び書き込み許可信号＊ＷＥの最初の立ち
下がりを受けて立ち上がりハイレベルのままとなる。故
に、ラッチ回路（４）の出力信号ＯＵＴ１は書き込み信
号ＰＲＯＧＲＡＭの発生後の最初のクロックＣＬＫに同
期してハイレベルに変化し、レジスタ（５）の出力信号
ＯＵＴ２はリセットされてローレベルに変化する。しか
し、ＯＲゲート（７）の出力は状態切換信号ＷＲＴの状
態（常時ハイレベル）と等しい為、フラグ回路（３）は
リセットされることはない。そして、状態切換信号ＷＲ
Ｔのハイレベルの期間、ページバッファ（２）の値は自
動インクリメントされながらアドレス領域Ａの指定ペー
ジに書き込まれる。アドレス領域Ａの指定ページの書き
換え動作が終了すると、書き込み信号ＰＲＯＧＲＡＭが
ローレベルとなり、これに伴い、状態切換信号ＷＲＴも
ローレベルとなる。従って、ＯＲゲート（７）の出力が
ローレベルとなる為、フラグ回路（３）はフラッシュメ
モリ（１）の一連の書き換え動作の過程で初めてリセッ
トされる。 【００１５】本発明の実施の形態によれば、アドレス領
域Ｂの書き換え命令に従ってアドレス領域Ａのプログラ
ム命令を書き換える場合（オンボード書き換えの場
合）、以下の作用効果を奏する。即ち、アドレス領域Ａ
の書き換えが終了する迄フラグ回路（３）がリセットさ
れない為、アドレス領域Ａの指定ページの一部を変更す
る場合であっても、ページバッファ（２）に変更したい
新規のプログラム命令を格納するだけで済み、アドレス
領域Ａの指定ページのプログラム命令をページバッファ
（２）に読み込んでも新規のプログラム命令の消滅を防
止できる。 【００１６】 【発明の効果】本発明によれば、一部のアドレス領域に
各種論理演算を実行する為のプログラム命令が格納され
且つ残りのアドレス領域にプログラム命令を書き換える
為の書き換え命令が格納された不揮発性メモリを内蔵す
るマイクロコンピュータにおいて、書き換え命令に従っ
てプログラム命令を書き換える場合、以下の効果を奏す
る。即ち、一部のアドレス領域の書き換えが終了する迄
フラグ回路がリセットされない為、一部のアドレス領域
の指定ページの一部を変更する場合であっても、バッフ
ァ回路に変更したい新規のプログラム命令を格納するだ
けで済み、一部のアドレス領域の指定ページのプログラ
ム命令をバッファ回路に読み込んでも新規のプログラム
命令の消滅を防止できる、といった利点が得られる。
【図面の簡単な説明】
【図１】本発明のマイクロコンピュータを示すブロック
図である。 【図２】図１の動作を示すタイムチャートである。 【図３】従来のマイクロコンピュータを示すブロック図
である。 【図４】ＰＲＯＭライタを使用する場合における状態切
換信号の変化の様子を示すタイムチャートである。 【図５】ＰＲＯＭライタを使用する場合における各種信
号の変化の様子を示すタイムチャートである。 【図６】内部書き換えを行う場合の状態切換信号の変化
の様子を示すタイムチャートである。 【符号の説明】 （１） フラッシュメモリ （２） ページバッファ （３） フラグ回路 （４） ラッチ回路 （５） レジスタ （７） ＯＲゲート
図である。 【図２】図１の動作を示すタイムチャートである。 【図３】従来のマイクロコンピュータを示すブロック図
である。 【図４】ＰＲＯＭライタを使用する場合における状態切
換信号の変化の様子を示すタイムチャートである。 【図５】ＰＲＯＭライタを使用する場合における各種信
号の変化の様子を示すタイムチャートである。 【図６】内部書き換えを行う場合の状態切換信号の変化
の様子を示すタイムチャートである。 【符号の説明】 （１） フラッシュメモリ （２） ページバッファ （３） フラグ回路 （４） ラッチ回路 （５） レジスタ （７） ＯＲゲート
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 全記憶領域のうち一定記憶容量単位でデ
ータの電気消去及び書き換えが可能な不揮発性メモリ
と、前記不揮発性メモリの動作を制御する動作許可信
号、書き込み許可信号及び読み出し許可信号の状態を識
別し、前記不揮発性メモリの記憶セルを一定周期で書き
込み許可状態又は書き込み禁止状態とする為の状態切換
信号を発生する識別回路と、前記不揮発性メモリの一定
記憶容量領域と等しいアドレス数を有し、前記不揮発性
メモリの書き換えデータを格納するバッファ回路と、前
記バッファ回路のアドレスと１対１に対応し且つ前記バ
ッファ回路の書き換えデータ格納アドレスに対応する位
置のみセットされるフラグを有し、前記不揮発性メモリ
の一定記憶容量領域の値を前記バッファ回路に転送する
時、前記フラグがセットされた前記バッファ回路の対応
アドレスのみ転送動作を禁止し、前記状態切換信号でリ
セットされるフラグ回路と、を含むマイクロコンピュー
タにおいて、 前記不揮発性メモリの一定記憶容量領域の値を前記バッ
ファ回路に転送した後、前記バッファ回路の値を前記不
揮発性メモリの一定記憶容量領域に書き込み終了する
迄、前記フラグ回路のリセットを禁止する禁止回路を備
えたことを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5836198A JP3510780B2 (ja) | 1998-03-10 | 1998-03-10 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5836198A JP3510780B2 (ja) | 1998-03-10 | 1998-03-10 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11259286A JPH11259286A (ja) | 1999-09-24 |
| JP3510780B2 true JP3510780B2 (ja) | 2004-03-29 |
Family
ID=13082189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5836198A Expired - Fee Related JP3510780B2 (ja) | 1998-03-10 | 1998-03-10 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3510780B2 (ja) |
-
1998
- 1998-03-10 JP JP5836198A patent/JP3510780B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11259286A (ja) | 1999-09-24 |
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