JPH11220731A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH11220731A JPH11220731A JP1996898A JP1996898A JPH11220731A JP H11220731 A JPH11220731 A JP H11220731A JP 1996898 A JP1996898 A JP 1996898A JP 1996898 A JP1996898 A JP 1996898A JP H11220731 A JPH11220731 A JP H11220731A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- ram
- frame
- processing
- arbitrary
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Compression Or Coding Systems Of Tv Signals (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】
【課題】 任意のビデオ入力信号に対して、ピクセル変
換、任意の色空間変換、任意の画面縮小、任意の画像圧
縮、任意の出力先への転送等の画像処理を1フレーム期
間内に全て実行する。 【解決手段】 インターレース画像信号をノンインター
レース画像信号に変換するメモリコントローラ7,8
と、JPEG画像圧縮処理前及びそれら処理済みのフレ
ーム信号を格納する処理手段(JPEG圧縮IC20、
D−RAM9〜12,S−RAM16〜19,JPEG
フレームバッファ25,26)との間、及び、処理手段
と処理済みのフレーム信号を読み出すデータフォーマッ
トコントローラ21との間を、パイプライン処理でつな
ぐようにする。
換、任意の色空間変換、任意の画面縮小、任意の画像圧
縮、任意の出力先への転送等の画像処理を1フレーム期
間内に全て実行する。 【解決手段】 インターレース画像信号をノンインター
レース画像信号に変換するメモリコントローラ7,8
と、JPEG画像圧縮処理前及びそれら処理済みのフレ
ーム信号を格納する処理手段(JPEG圧縮IC20、
D−RAM9〜12,S−RAM16〜19,JPEG
フレームバッファ25,26)との間、及び、処理手段
と処理済みのフレーム信号を読み出すデータフォーマッ
トコントローラ21との間を、パイプライン処理でつな
ぐようにする。
Description
【0001】
【発明の属する技術分野】本発明は、画像信号を例えば
圧縮処理するような画像処理装置に関する。
圧縮処理するような画像処理装置に関する。
【0002】
【従来の技術】従来より、任意の画像信号を例えば圧縮
処理するような場合には、例えばピクセル変換、任意の
色空間変換、任意の画面縮小、任意の画像圧縮、任意の
出力先への転送等の様々な処理が必要となる。なお、画
像を圧縮する画像処理としては、例えばカラー静止画像
を圧縮符号化する、いわゆるJPEG(Joint Photogra
phic Coding Experts Group)方式等がある。
処理するような場合には、例えばピクセル変換、任意の
色空間変換、任意の画面縮小、任意の画像圧縮、任意の
出力先への転送等の様々な処理が必要となる。なお、画
像を圧縮する画像処理としては、例えばカラー静止画像
を圧縮符号化する、いわゆるJPEG(Joint Photogra
phic Coding Experts Group)方式等がある。
【0003】また、例えばディスプレイ装置上に画像を
表示する際の画像表示規格にも様々なものがあり、その
表示規格の一つとして例えばいわゆるVGA(Video Gr
aphics Array:米IBMがパソコンのPS/2シリーズ
に採用したグラフィックス表示の規格)などがある。
表示する際の画像表示規格にも様々なものがあり、その
表示規格の一つとして例えばいわゆるVGA(Video Gr
aphics Array:米IBMがパソコンのPS/2シリーズ
に採用したグラフィックス表示の規格)などがある。
【0004】
【発明が解決しようとする課題】ところで、例えば上述
したようなVGA規格のフルサイズ画像のデータ量を、
例えば上記JPEG方式にて1/10に圧縮処理しよう
とした場合、その圧縮処理における最大の秒間処理フレ
ーム枚数は、現在のところ数フレーム程度となってい
る。また、本来、JPEG方式による画像圧縮処理で
は、秒間30フレームの圧縮処理が可能となされてい
る。なお、JPEGによる圧縮及びその表示のためのソ
フトウェアとしては、Axis社のNetEye、キャ
ノン社のWebView、Megachips社のIn
traViewなどがある。
したようなVGA規格のフルサイズ画像のデータ量を、
例えば上記JPEG方式にて1/10に圧縮処理しよう
とした場合、その圧縮処理における最大の秒間処理フレ
ーム枚数は、現在のところ数フレーム程度となってい
る。また、本来、JPEG方式による画像圧縮処理で
は、秒間30フレームの圧縮処理が可能となされてい
る。なお、JPEGによる圧縮及びその表示のためのソ
フトウェアとしては、Axis社のNetEye、キャ
ノン社のWebView、Megachips社のIn
traViewなどがある。
【0005】一方で、任意のビデオ入力信号に対する画
像圧縮処理においては、上述したように、例えばピクセ
ル変換、任意の色空間変換、任意の画面縮小、任意の画
像圧縮、任意の出力先への転送等の処理が必要であり、
現在のところ、これら全体の処理を1フレーム期間内で
全て実現することは困難である。したがって、これら全
体の処理を少なくとも1フレーム内で全て実現すること
が望まれている。
像圧縮処理においては、上述したように、例えばピクセ
ル変換、任意の色空間変換、任意の画面縮小、任意の画
像圧縮、任意の出力先への転送等の処理が必要であり、
現在のところ、これら全体の処理を1フレーム期間内で
全て実現することは困難である。したがって、これら全
体の処理を少なくとも1フレーム内で全て実現すること
が望まれている。
【0006】そこで、本発明は上述の実情に鑑みて提案
されるものであり、任意のビデオ入力信号に対して、ピ
クセル変換、任意の色空間変換、任意の画面縮小、任意
の画像圧縮、任意の出力先への転送等の画像処理を1フ
レーム期間内に全て実行できる画像処理装置を提案する
ことを目的とする。
されるものであり、任意のビデオ入力信号に対して、ピ
クセル変換、任意の色空間変換、任意の画面縮小、任意
の画像圧縮、任意の出力先への転送等の画像処理を1フ
レーム期間内に全て実行できる画像処理装置を提案する
ことを目的とする。
【0007】
【課題を解決するための手段】本発明は、インターレー
ス画像信号をノンインターレース画像信号に変換する変
換手段と、画像圧縮処理及びそれら処理済みのフレーム
信号を格納する処理手段と、処理済みのフレーム信号を
読み出す読み出し手段と、変換手段と処理手段との間、
処理手段と読み出し手段との間をパイプライン処理する
パイプライン処理手段とを有することにより、上述した
課題を解決する。
ス画像信号をノンインターレース画像信号に変換する変
換手段と、画像圧縮処理及びそれら処理済みのフレーム
信号を格納する処理手段と、処理済みのフレーム信号を
読み出す読み出し手段と、変換手段と処理手段との間、
処理手段と読み出し手段との間をパイプライン処理する
パイプライン処理手段とを有することにより、上述した
課題を解決する。
【0008】すなわち本発明によれば、変換手段と処理
手段との間、処理手段と読み出し手段との間をパイプラ
イン処理でつなぐようにしたことにより、それらにおけ
る処理を全て1フレーム内で処理できるようにしてい
る。
手段との間、処理手段と読み出し手段との間をパイプラ
イン処理でつなぐようにしたことにより、それらにおけ
る処理を全て1フレーム内で処理できるようにしてい
る。
【0009】
【発明の実施の形態】以下、本発明を適用した具体的な
実施の形態について、図面を参照しながら詳細に説明す
る。
実施の形態について、図面を参照しながら詳細に説明す
る。
【0010】図1に本発明の画像処理装置の一実施の形
態のハードウェア構成を示す。
態のハードウェア構成を示す。
【0011】この図1において、端子1には複合映像信
号(VBS信号)が供給され、端子2には輝度信号(Y
信号)、端子3にはクロマ信号(C信号)が供給され
る。これらVBS信号、Y信号、C信号からなる、いわ
ゆるNTSC(National Television System Committe
e)方式のインターレース画像信号は、NTSCデコー
ダ4に送られる。
号(VBS信号)が供給され、端子2には輝度信号(Y
信号)、端子3にはクロマ信号(C信号)が供給され
る。これらVBS信号、Y信号、C信号からなる、いわ
ゆるNTSC(National Television System Committe
e)方式のインターレース画像信号は、NTSCデコー
ダ4に送られる。
【0012】NTSCデコーダ4では、上記NTSC方
式の画像信号をデコードして、ディジタルのY及びUV
信号(以下、当該ディジタルのY,UV信号をY’,
U’V’信号と表す)に変換する。なお、色空間変換処
理としていわゆる4:2:2フォーマットへの変換処理
の設定、及びいわゆるスクエアピクセル変換処理も、こ
のNTSCデコーダ4にて行う。
式の画像信号をデコードして、ディジタルのY及びUV
信号(以下、当該ディジタルのY,UV信号をY’,
U’V’信号と表す)に変換する。なお、色空間変換処
理としていわゆる4:2:2フォーマットへの変換処理
の設定、及びいわゆるスクエアピクセル変換処理も、こ
のNTSCデコーダ4にて行う。
【0013】上記NTSCデコーダ4から出力された
Y’信号は切換スイッチ5に送られ、U’V’信号は切
換スイッチ6に送られる。
Y’信号は切換スイッチ5に送られ、U’V’信号は切
換スイッチ6に送られる。
【0014】上記切換スイッチ5の被切換端子aは、メ
モリコントローラ7及び切換スイッチ13の被切換端子
bに接続され、また、当該切換スイッチ5の被切換端子
bは、メモリコントローラ8及び切換スイッチ13の被
切換端子aに接続されている。上記切換スイッチ6の被
切換端子aは、メモリコントローラ7及び切換スイッチ
14の被切換端子bに接続され、また、当該切換スイッ
チ6の被切換端子bは、メモリコントローラ8及び切換
スイッチ14の被切換端子aに接続されている。
モリコントローラ7及び切換スイッチ13の被切換端子
bに接続され、また、当該切換スイッチ5の被切換端子
bは、メモリコントローラ8及び切換スイッチ13の被
切換端子aに接続されている。上記切換スイッチ6の被
切換端子aは、メモリコントローラ7及び切換スイッチ
14の被切換端子bに接続され、また、当該切換スイッ
チ6の被切換端子bは、メモリコントローラ8及び切換
スイッチ14の被切換端子aに接続されている。
【0015】これら切換スイッチ5,6,13,14
は、各被切換端子a同士、及び各被切換端子b同士がそ
れぞれ連動するものであり、フレーム単位で各被切換端
子aと各被切換端子bとが交互に切り換えられるもので
ある。
は、各被切換端子a同士、及び各被切換端子b同士がそ
れぞれ連動するものであり、フレーム単位で各被切換端
子aと各被切換端子bとが交互に切り換えられるもので
ある。
【0016】本実施の形態では、例えば、偶数フレーム
のとき、各切換スイッチ5,6,13,14の各被切換
端子aが選択され、奇数フレームのとき、各切換スイッ
チ5,6,13,14の各被切換端子bが選択される。
のとき、各切換スイッチ5,6,13,14の各被切換
端子aが選択され、奇数フレームのとき、各切換スイッ
チ5,6,13,14の各被切換端子bが選択される。
【0017】また、メモリコントローラ7は、NTSC
デコーダ4から出力されたY’信号,U’V’信号をノ
ンインターレース変換すると共にフレームサイズを制御
し、さらに、それぞれ対応するD−RAM(ダイナミッ
クRAM)9,10にフレーム単位で書き込む制御(書
き込みモード)と、既にD−RAM9,10に書き込ま
れているY’信号,U’V’信号をY”信号,U”V”
信号としてフレーム単位で読み出す制御(読み出しモー
ド)とが可能なものである。同様に、メモリコントロー
ラ8は、Y’信号,U’V’信号をノンインターレース
変換すると共にフレームサイズを制御し、さらに、それ
ぞれ対応するD−RAM(ダイナミックRAM)11,
12にフレーム単位で書き込む制御(書き込みモード)
と、既にD−RAM11,12に書き込まれているY’
信号,U’V’信号をY”信号,U”V”信号としてフ
レーム単位で読み出す制御(読み出しモード)とが可能
なものである。なお、D−RAM9と11はそれぞれY
(Y’)信号用のD−RAMであり、D−RAM10と
12はそれぞれUV(U’V’)信号用のD−RAMで
あり、それぞれ容量が例えば0.5MB(メガバイト)
のものである。
デコーダ4から出力されたY’信号,U’V’信号をノ
ンインターレース変換すると共にフレームサイズを制御
し、さらに、それぞれ対応するD−RAM(ダイナミッ
クRAM)9,10にフレーム単位で書き込む制御(書
き込みモード)と、既にD−RAM9,10に書き込ま
れているY’信号,U’V’信号をY”信号,U”V”
信号としてフレーム単位で読み出す制御(読み出しモー
ド)とが可能なものである。同様に、メモリコントロー
ラ8は、Y’信号,U’V’信号をノンインターレース
変換すると共にフレームサイズを制御し、さらに、それ
ぞれ対応するD−RAM(ダイナミックRAM)11,
12にフレーム単位で書き込む制御(書き込みモード)
と、既にD−RAM11,12に書き込まれているY’
信号,U’V’信号をY”信号,U”V”信号としてフ
レーム単位で読み出す制御(読み出しモード)とが可能
なものである。なお、D−RAM9と11はそれぞれY
(Y’)信号用のD−RAMであり、D−RAM10と
12はそれぞれUV(U’V’)信号用のD−RAMで
あり、それぞれ容量が例えば0.5MB(メガバイト)
のものである。
【0018】本実施の形態では、例えば偶数フレームの
ときに、メモリコントローラ7が書き込みモードとなっ
てY信号用D−RAM9及びUV信号用D−RAM10
への書き込みを行い、メモリコントローラ8が読み出し
モードとなってY信号用D−RAM11及びUV信号用
D−RAM12からY”信号,U”V”信号を読み出さ
せるようにしている。一方で、奇数フレームのときに、
メモリコントローラ8が書き込みモードとなってY信号
用D−RAM11及びUV信号用D−RAM12への書
き込みを行い、メモリコントローラ7が読み出しモード
となってY信号用D−RAM9及びUV信号用D−RA
M10からY”信号,U”V”信号を読み出させるよう
にしている。
ときに、メモリコントローラ7が書き込みモードとなっ
てY信号用D−RAM9及びUV信号用D−RAM10
への書き込みを行い、メモリコントローラ8が読み出し
モードとなってY信号用D−RAM11及びUV信号用
D−RAM12からY”信号,U”V”信号を読み出さ
せるようにしている。一方で、奇数フレームのときに、
メモリコントローラ8が書き込みモードとなってY信号
用D−RAM11及びUV信号用D−RAM12への書
き込みを行い、メモリコントローラ7が読み出しモード
となってY信号用D−RAM9及びUV信号用D−RA
M10からY”信号,U”V”信号を読み出させるよう
にしている。
【0019】上述したように、本実施の形態では、フレ
ーム単位でY信号用D−RAM及びUV信号用D−RA
Mに対する書き込み/読み出しのモード交換が行われ、
例えば偶数フレームのときには、各切換スイッチ5,
6,13,14の各被切換端子aが選択されると共に、
メモリコントローラ7が書き込みモードとなってY信号
用D−RAM9及びUV信号用D−RAM10への書き
込みを行い、メモリコントローラ8が読み出しモードと
なってY信号用D−RAM11及びUV信号用D−RA
M12からY”信号,U”V”信号を読み出させるよう
にしている。また、例えば奇数フレームのときには、各
切換スイッチ5,6,13,14の各被切換端子bが選
択されると共に、メモリコントローラ8が書き込みモー
ドとなってY信号用D−RAM11及びUV信号用D−
RAM12への書き込みを行い、メモリコントローラ7
が読み出しモードとなってY信号用D−RAM9及びU
V信号用D−RAM10からY”信号,U”V”信号を
読み出させるようにしている。
ーム単位でY信号用D−RAM及びUV信号用D−RA
Mに対する書き込み/読み出しのモード交換が行われ、
例えば偶数フレームのときには、各切換スイッチ5,
6,13,14の各被切換端子aが選択されると共に、
メモリコントローラ7が書き込みモードとなってY信号
用D−RAM9及びUV信号用D−RAM10への書き
込みを行い、メモリコントローラ8が読み出しモードと
なってY信号用D−RAM11及びUV信号用D−RA
M12からY”信号,U”V”信号を読み出させるよう
にしている。また、例えば奇数フレームのときには、各
切換スイッチ5,6,13,14の各被切換端子bが選
択されると共に、メモリコントローラ8が書き込みモー
ドとなってY信号用D−RAM11及びUV信号用D−
RAM12への書き込みを行い、メモリコントローラ7
が読み出しモードとなってY信号用D−RAM9及びU
V信号用D−RAM10からY”信号,U”V”信号を
読み出させるようにしている。
【0020】すなわち、本実施の形態において、偶数フ
レームのときには、切換スイッチ5,6の各被切換端子
aが選択されることで、上記NTSCデコーダ4からの
Y’信号,U’V’信号がメモリコントローラ7を介し
てY信号用D−RAM9,UV信号用D−RAM10に
書き込まれ、また、切換スイッチ13,14の各被切換
端子aが選択されることで、メモリコントローラ8によ
ってY信号用D−RAM11,UV信号用D−RAM1
2から読み出されたY”信号,U”V”信号がメモリコ
ントローラ15に供給されることになる。一方で、奇数
フレームのときには、切換スイッチ5,6の各被切換端
子bが選択されることで、上記NTSCデコーダ4から
のY’信号,U’V’信号がメモリコントローラ8を介
してY信号用D−RAM11,UV信号用D−RAM1
2に書き込まれ、また、切換スイッチ13,14の各被
切換端子bが選択されることで、メモリコントローラ7
によってY信号用D−RAM9,UV信号用D−RAM
10から読み出されたY”信号,U”V”信号がメモリ
コントローラ15に供給されることになる。
レームのときには、切換スイッチ5,6の各被切換端子
aが選択されることで、上記NTSCデコーダ4からの
Y’信号,U’V’信号がメモリコントローラ7を介し
てY信号用D−RAM9,UV信号用D−RAM10に
書き込まれ、また、切換スイッチ13,14の各被切換
端子aが選択されることで、メモリコントローラ8によ
ってY信号用D−RAM11,UV信号用D−RAM1
2から読み出されたY”信号,U”V”信号がメモリコ
ントローラ15に供給されることになる。一方で、奇数
フレームのときには、切換スイッチ5,6の各被切換端
子bが選択されることで、上記NTSCデコーダ4から
のY’信号,U’V’信号がメモリコントローラ8を介
してY信号用D−RAM11,UV信号用D−RAM1
2に書き込まれ、また、切換スイッチ13,14の各被
切換端子bが選択されることで、メモリコントローラ7
によってY信号用D−RAM9,UV信号用D−RAM
10から読み出されたY”信号,U”V”信号がメモリ
コントローラ15に供給されることになる。
【0021】メモリコントローラ15は、奇数フレーム
のときにY信号用D−RAM9,UV信号用D−RAM
10から読み出されたY”信号,U”V”信号、若しく
は、偶数フレームのときにY信号用D−RAM11,U
V信号用D−RAM12から読み出されたY”信号,
U”V”信号を、Y信号用S−RAM(スタティックR
AM)16,UV信号用S−RAM17、若しくは、Y
信号用S−RAM(スタティックRAM)18,UV信
号用S−RAM19の何れか一方側に、8ライン単位で
書き込む。また、当該メモリコントローラ15は、上記
Y信号用S−RAM16,UV信号用S−RAM17、
若しくは、Y信号用S−RAM18,UV信号用S−R
AM19の何れか一方側に対して書き込みを行っている
とき、当該書き込みと並行して、その書き込みの行われ
ていない他方側のY信号用S−RAM,UV信号用S−
RAMから、8ピクセル(画素)×8ピクセル(画素)
のブロック単位で、Y”信号,U”V”信号を読み出
す。このような書き込みの対象となるY信号用S−RA
M,UV信号用S−RAMと、読み出しの対象となるY
信号用S−RAM,UV信号用S−RAMとは、8ライ
ン毎に交換される。
のときにY信号用D−RAM9,UV信号用D−RAM
10から読み出されたY”信号,U”V”信号、若しく
は、偶数フレームのときにY信号用D−RAM11,U
V信号用D−RAM12から読み出されたY”信号,
U”V”信号を、Y信号用S−RAM(スタティックR
AM)16,UV信号用S−RAM17、若しくは、Y
信号用S−RAM(スタティックRAM)18,UV信
号用S−RAM19の何れか一方側に、8ライン単位で
書き込む。また、当該メモリコントローラ15は、上記
Y信号用S−RAM16,UV信号用S−RAM17、
若しくは、Y信号用S−RAM18,UV信号用S−R
AM19の何れか一方側に対して書き込みを行っている
とき、当該書き込みと並行して、その書き込みの行われ
ていない他方側のY信号用S−RAM,UV信号用S−
RAMから、8ピクセル(画素)×8ピクセル(画素)
のブロック単位で、Y”信号,U”V”信号を読み出
す。このような書き込みの対象となるY信号用S−RA
M,UV信号用S−RAMと、読み出しの対象となるY
信号用S−RAM,UV信号用S−RAMとは、8ライ
ン毎に交換される。
【0022】なお、例えば当該システムの立ち上げ時や
当該システムにおける画像処理の立ち上げ時のような初
期段階では、このメモリコントローラ15における制御
の初期設定として、先ず最初に8ライン分の書き込み処
理を行い、この最初の8ライン分の書き込みが終了した
後に、上記8ピクセル×8ピクセルのブロック単位での
読み出し処理と上記8ライン分の書き込み処理の繰り返
し動作を開始する。また、各S−RAM16〜19は、
それぞれ例えば640×8バイトの容量を有するもので
ある。
当該システムにおける画像処理の立ち上げ時のような初
期段階では、このメモリコントローラ15における制御
の初期設定として、先ず最初に8ライン分の書き込み処
理を行い、この最初の8ライン分の書き込みが終了した
後に、上記8ピクセル×8ピクセルのブロック単位での
読み出し処理と上記8ライン分の書き込み処理の繰り返
し動作を開始する。また、各S−RAM16〜19は、
それぞれ例えば640×8バイトの容量を有するもので
ある。
【0023】上記Y信号用S−RAM16,UV信号用
S−RAM17、若しくは、Y信号用S−RAM18,
UV信号用S−RAM19の何れかから読み出された8
ピクセル×8ピクセルのブロック単位のY”信号,U”
V”信号は、JPEG圧縮IC(集積回路)20に供給
される。
S−RAM17、若しくは、Y信号用S−RAM18,
UV信号用S−RAM19の何れかから読み出された8
ピクセル×8ピクセルのブロック単位のY”信号,U”
V”信号は、JPEG圧縮IC(集積回路)20に供給
される。
【0024】当該JPEG圧縮IC20は、上記8ピク
セル×8ピクセルのブロック単位でJPEG圧縮の処理
を行う。このJPEG圧縮については公知の技術である
ため、ここではその具体的内容の説明については省略す
る。
セル×8ピクセルのブロック単位でJPEG圧縮の処理
を行う。このJPEG圧縮については公知の技術である
ため、ここではその具体的内容の説明については省略す
る。
【0025】JPEG圧縮IC20にてJPEG圧縮処
理を受けた8ビットの圧縮データは、データフォーマッ
トコントローラ21にて32ビットに変換され、交互に
切換動作する切換スイッチ23,24を介して、それぞ
れ例えば64KB(キロバイト)のS−RAMからなる
JPEGフレームバッファ25,26に交互に格納され
る。なお、これら切換スイッチ23,24の選択、及び
JPEGフレームバッファ25,26の書き込み/読み
出し制御は、データフォーマットコントローラ21が行
い、JPEGフレームバッファ25,26は一方が書き
込みモードの時、他方は読み出しモードとなり、フレー
ム毎に当該書き込み/読み出しモードが交換される。
理を受けた8ビットの圧縮データは、データフォーマッ
トコントローラ21にて32ビットに変換され、交互に
切換動作する切換スイッチ23,24を介して、それぞ
れ例えば64KB(キロバイト)のS−RAMからなる
JPEGフレームバッファ25,26に交互に格納され
る。なお、これら切換スイッチ23,24の選択、及び
JPEGフレームバッファ25,26の書き込み/読み
出し制御は、データフォーマットコントローラ21が行
い、JPEGフレームバッファ25,26は一方が書き
込みモードの時、他方は読み出しモードとなり、フレー
ム毎に当該書き込み/読み出しモードが交換される。
【0026】これらJPEGフレームバッファ25,2
6から交互に読み出された圧縮データは、切換スイッチ
23,24を介し、さらにシステムバス22を介して、
イーサネットやRS−232C等のインターフェイスを
通じて外部へ出力される。すなわち、イーサネットを通
じて外部出力する場合には、上記圧縮データが例えば6
4KBのデュアルポートRAM28を介してイーサネッ
トコントローラ27に送られ、このイーサネットコント
ローラ27から端子29を介して外部に出力される。ま
た、RS−232Cを通じて外部出力する場合には、上
記圧縮データがRS−232Cコントローラ30に送ら
れ、このRS−232Cコントローラ30から端子31
を介して外部に出力される。
6から交互に読み出された圧縮データは、切換スイッチ
23,24を介し、さらにシステムバス22を介して、
イーサネットやRS−232C等のインターフェイスを
通じて外部へ出力される。すなわち、イーサネットを通
じて外部出力する場合には、上記圧縮データが例えば6
4KBのデュアルポートRAM28を介してイーサネッ
トコントローラ27に送られ、このイーサネットコント
ローラ27から端子29を介して外部に出力される。ま
た、RS−232Cを通じて外部出力する場合には、上
記圧縮データがRS−232Cコントローラ30に送ら
れ、このRS−232Cコントローラ30から端子31
を介して外部に出力される。
【0027】その他、この図1のシステムにおいて、マ
イクロコンピュータ33は、例えば4MBのD−RAM
32に格納されたプログラムに基づいて、各部の動作を
制御するものである。
イクロコンピュータ33は、例えば4MBのD−RAM
32に格納されたプログラムに基づいて、各部の動作を
制御するものである。
【0028】なお、上述の説明では、偶数フレームのと
きに各切換スイッチ5,6,13,14の各被切換端子
aが選択され、メモリコントローラ7が書き込みモー
ド、メモリコントローラ8が読み出しモードとなり、ま
た、奇数フレームのときに各切換スイッチ5,6,1
3,14の各被切換端子bが選択され、メモリコントロ
ーラ7が読み出しモード、メモリコントローラ8が書き
込みモードとなる例を挙げたが、それらの切り換え動作
及びモードは逆であってもよい。すなわち、奇数フレー
ムのときに各切換スイッチ5,6,13,14の各被切
換端子aが選択され、メモリコントローラ7が書き込み
モード、メモリコントローラ8が読み出しモードとな
り、また、偶数フレームのときに各切換スイッチ5,
6,13,14の各被切換端子bが選択され、メモリコ
ントローラ7が読み出しモード、メモリコントローラ8
が書き込みモードとなるようにしてもよい。なお、切換
スイッチ23,24においても、被切換端子a,bの位
相関係が同様に成立する。
きに各切換スイッチ5,6,13,14の各被切換端子
aが選択され、メモリコントローラ7が書き込みモー
ド、メモリコントローラ8が読み出しモードとなり、ま
た、奇数フレームのときに各切換スイッチ5,6,1
3,14の各被切換端子bが選択され、メモリコントロ
ーラ7が読み出しモード、メモリコントローラ8が書き
込みモードとなる例を挙げたが、それらの切り換え動作
及びモードは逆であってもよい。すなわち、奇数フレー
ムのときに各切換スイッチ5,6,13,14の各被切
換端子aが選択され、メモリコントローラ7が書き込み
モード、メモリコントローラ8が読み出しモードとな
り、また、偶数フレームのときに各切換スイッチ5,
6,13,14の各被切換端子bが選択され、メモリコ
ントローラ7が読み出しモード、メモリコントローラ8
が書き込みモードとなるようにしてもよい。なお、切換
スイッチ23,24においても、被切換端子a,bの位
相関係が同様に成立する。
【0029】次に、図2を用いて、本実施の形態の画像
処理装置における画像処理の流れを説明する。ここで
は、1つのフレーム画像(特に第1フレーム画像)に着
目して説明する。
処理装置における画像処理の流れを説明する。ここで
は、1つのフレーム画像(特に第1フレーム画像)に着
目して説明する。
【0030】先ず、処理ステップS1として、任意の第
1フレーム画像の信号を取り込むため、当該第1フレー
ム画像の直前の垂直同期信号の「L(ロー)」期間にお
いて、前記NTSCデコーダ4及びメモリコントローラ
7,8に対して必要なコマンドを入力する。ここで入力
される主なコマンドは、NTSCデコーダ4に対する入
力選択(VBS、Y/C)、間引きの有無(縮小率)、
色空間選択(4:2:2や4:1:1等)等の設定用の
コマンドや、メモリコントローラ7,8に対する書き込
みモード設定用のコマンド等である。
1フレーム画像の信号を取り込むため、当該第1フレー
ム画像の直前の垂直同期信号の「L(ロー)」期間にお
いて、前記NTSCデコーダ4及びメモリコントローラ
7,8に対して必要なコマンドを入力する。ここで入力
される主なコマンドは、NTSCデコーダ4に対する入
力選択(VBS、Y/C)、間引きの有無(縮小率)、
色空間選択(4:2:2や4:1:1等)等の設定用の
コマンドや、メモリコントローラ7,8に対する書き込
みモード設定用のコマンド等である。
【0031】次に、処理ステップS2として、垂直同期
信号の立ち上がりエッジで、メモリコントローラ7,8
によるノンインターレース変換やピクセル変換等の処理
が開始され、第1フレーム画像の区間において当該処理
ステップS2の処理が終了する。この処理ステップS2
にて処理されたY’信号,U’V’信号は、前記Y信号
用D−RAM9及びUV信号用D−RAM10、若しく
は、Y信号用D−RAM11及びUV信号用D−RAM
12に書き込まれる。
信号の立ち上がりエッジで、メモリコントローラ7,8
によるノンインターレース変換やピクセル変換等の処理
が開始され、第1フレーム画像の区間において当該処理
ステップS2の処理が終了する。この処理ステップS2
にて処理されたY’信号,U’V’信号は、前記Y信号
用D−RAM9及びUV信号用D−RAM10、若しく
は、Y信号用D−RAM11及びUV信号用D−RAM
12に書き込まれる。
【0032】次に、処理ステップS3として、上記任意
の第1フレーム画像の次の画像である第2フレーム画像
の直前の垂直同期信号の「L(ロー)」期間において、
メモリコントローラ7,8,15及びJPEG圧縮IC
20、データフォーマットコントローラ21に対して、
第1フレーム画像の信号を処理するために必要なコマン
ドが入力される。ここで入力される主なコマンドは、メ
モリコントローラ7若しくは8に対する読み出しモード
設定用のコマンド、メモリコントローラ15に対する間
引きの有無の設定用のコマンド、JPEG圧縮IC20
に対する圧縮率設定用のコマンド、データフォーマット
コントローラ21に対するJPEGフレームバッファの
書き込み/読み出しモード設定用のコマンド等がある。
なお、メモリコントローラ15については、各フレーム
における先頭8ライン分のみ、各S−RAM16〜17
(或いはS−RAM18〜19)への書き込みモードが
最優先で設定され、その後は、各S−RAM18〜19
(或いはS−RAM16〜17)への書き込みと読み出
しが並行して行われる。このため、例えば図3に示す概
略図のように、各S−RAM16〜19への書き込み
と、そこからの読み出しとの間には、約8ライン分の読
み出し遅延時間が発生する。
の第1フレーム画像の次の画像である第2フレーム画像
の直前の垂直同期信号の「L(ロー)」期間において、
メモリコントローラ7,8,15及びJPEG圧縮IC
20、データフォーマットコントローラ21に対して、
第1フレーム画像の信号を処理するために必要なコマン
ドが入力される。ここで入力される主なコマンドは、メ
モリコントローラ7若しくは8に対する読み出しモード
設定用のコマンド、メモリコントローラ15に対する間
引きの有無の設定用のコマンド、JPEG圧縮IC20
に対する圧縮率設定用のコマンド、データフォーマット
コントローラ21に対するJPEGフレームバッファの
書き込み/読み出しモード設定用のコマンド等がある。
なお、メモリコントローラ15については、各フレーム
における先頭8ライン分のみ、各S−RAM16〜17
(或いはS−RAM18〜19)への書き込みモードが
最優先で設定され、その後は、各S−RAM18〜19
(或いはS−RAM16〜17)への書き込みと読み出
しが並行して行われる。このため、例えば図3に示す概
略図のように、各S−RAM16〜19への書き込み
と、そこからの読み出しとの間には、約8ライン分の読
み出し遅延時間が発生する。
【0033】この処理ステップS3にて設定されたコマ
ンドは、第1フレーム画像についてのものであり、当該
第1フレーム画像に対する処理ステップS4としての上
記JPEG圧縮処理等は、第2フレーム画像の期間内に
行われる。
ンドは、第1フレーム画像についてのものであり、当該
第1フレーム画像に対する処理ステップS4としての上
記JPEG圧縮処理等は、第2フレーム画像の期間内に
行われる。
【0034】次に、処理ステップS5として、第3フレ
ーム画像の期間内において、上記処理ステップS4にて
JPEG処理された第1フレーム画像の信号は、前記J
PEGフレームバッファ25若しくは26より読み出さ
れ、前述したようにイーサネット、RS−232C等の
インターフェイスを通じて外部へ出力される。なお、直
接D−RAMへ書き込まれる場合もある。
ーム画像の期間内において、上記処理ステップS4にて
JPEG処理された第1フレーム画像の信号は、前記J
PEGフレームバッファ25若しくは26より読み出さ
れ、前述したようにイーサネット、RS−232C等の
インターフェイスを通じて外部へ出力される。なお、直
接D−RAMへ書き込まれる場合もある。
【0035】以上、第1フレームの画像に着目して説明
したが、第2フレームの画像や第3フレームの画像につ
いての処理も、上述した第1フレームの画像についての
処理と同様のパイプライン処理の形で行う。
したが、第2フレームの画像や第3フレームの画像につ
いての処理も、上述した第1フレームの画像についての
処理と同様のパイプライン処理の形で行う。
【0036】なお、本実施の形態の説明では、画像圧縮
処理例として、JPEG処理を例に挙げているが、他の
画像圧縮処理でも同様の効果を得ることが可能である。
処理例として、JPEG処理を例に挙げているが、他の
画像圧縮処理でも同様の効果を得ることが可能である。
【0037】上述したように、本発明の実施の形態の画
像処理装置によれば、任意のビデオ入力(VBS、Y/
C)に対して、以下の処理を1フレーム期間内に全て行
うことができる。すなわち、ピクセル変換、任意の色空
間変換、任意の画面縮小、任意の画像圧縮、任意の出力
先への転送等を、1フレーム期間内に行うことができ
る。また、本実施の形態においては、特定の処理タイミ
ングを必要としないため、既存のシステムに容易に繋が
り、短期間の製品化も可能である。
像処理装置によれば、任意のビデオ入力(VBS、Y/
C)に対して、以下の処理を1フレーム期間内に全て行
うことができる。すなわち、ピクセル変換、任意の色空
間変換、任意の画面縮小、任意の画像圧縮、任意の出力
先への転送等を、1フレーム期間内に行うことができ
る。また、本実施の形態においては、特定の処理タイミ
ングを必要としないため、既存のシステムに容易に繋が
り、短期間の製品化も可能である。
【0038】
【発明の効果】以上詳細に説明したように、本発明にか
かる画像処理装置においては、インターレース画像信号
をノンインターレース画像信号に変換する変換手段と画
像圧縮処理及びそれら処理済みのフレーム信号を格納す
る処理手段との間、及び、処理手段と処理済みのフレー
ム信号を読み出す読み出し手段との間を、パイプライン
処理でつなぐようにしたことにより、任意のビデオ入力
信号に対して、ピクセル変換、任意の色空間変換、任意
の画面縮小、任意の画像圧縮、任意の出力先への転送等
の画像処理を1フレーム期間内に全て実行可能である。
かる画像処理装置においては、インターレース画像信号
をノンインターレース画像信号に変換する変換手段と画
像圧縮処理及びそれら処理済みのフレーム信号を格納す
る処理手段との間、及び、処理手段と処理済みのフレー
ム信号を読み出す読み出し手段との間を、パイプライン
処理でつなぐようにしたことにより、任意のビデオ入力
信号に対して、ピクセル変換、任意の色空間変換、任意
の画面縮小、任意の画像圧縮、任意の出力先への転送等
の画像処理を1フレーム期間内に全て実行可能である。
【図1】本発明の画像処理装置の一実施の形態の全体構
成を示すブロック回路図である。
成を示すブロック回路図である。
【図2】本実施の形態の画像処理装置における画像処理
の流れを説明するために用いるタイミングチャートであ
る。
の流れを説明するために用いるタイミングチャートであ
る。
【図3】図1の各S−RAMへの書き込みと、そこから
の読み出しとの間に発生する約8ライン分の読み出し遅
延時間の説明に用いる図である。
の読み出しとの間に発生する約8ライン分の読み出し遅
延時間の説明に用いる図である。
4 NTSCデコーダ、 5,6,13,14,23,
24 切換スイッチ、7,8,15 メモリコントロー
ラ、 9,11 Y信号用D−RAM、 10,12
UV信号用D−RAM、 16,18 Y信号用S−R
AM、 17,19 UV信号用S−RAM、 20
JPEG圧縮IC、 21 データフォーマットコント
ローラ、 25,26 JPEGフレームバッファ、
27イーサネットコントローラ、 28 デュアルポー
トRAM、 30 RC−232Cコントローラ、 3
2 プログラム用D−RAM、 33 マイクロコンピ
ュータ
24 切換スイッチ、7,8,15 メモリコントロー
ラ、 9,11 Y信号用D−RAM、 10,12
UV信号用D−RAM、 16,18 Y信号用S−R
AM、 17,19 UV信号用S−RAM、 20
JPEG圧縮IC、 21 データフォーマットコント
ローラ、 25,26 JPEGフレームバッファ、
27イーサネットコントローラ、 28 デュアルポー
トRAM、 30 RC−232Cコントローラ、 3
2 プログラム用D−RAM、 33 マイクロコンピ
ュータ
Claims (1)
- 【請求項1】 インターレース画像信号をノンインター
レース画像信号に変換する変換手段と、 画像圧縮処理及びそれら処理済みのフレーム信号を格納
する処理手段と、 上記処理済みのフレーム信号を読み出す読み出し手段
と、 上記変換手段と処理手段との間、上記処理手段と読み出
し手段との間をパイプライン処理するパイプライン処理
手段とを有することを特徴とする画像処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1996898A JPH11220731A (ja) | 1998-01-30 | 1998-01-30 | 画像処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1996898A JPH11220731A (ja) | 1998-01-30 | 1998-01-30 | 画像処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11220731A true JPH11220731A (ja) | 1999-08-10 |
Family
ID=12014001
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1996898A Withdrawn JPH11220731A (ja) | 1998-01-30 | 1998-01-30 | 画像処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11220731A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100340974C (zh) * | 2003-07-03 | 2007-10-03 | 复旦大学 | 高速、可配置的一维离散小波变换vlsi结构 |
-
1998
- 1998-01-30 JP JP1996898A patent/JPH11220731A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100340974C (zh) * | 2003-07-03 | 2007-10-03 | 复旦大学 | 高速、可配置的一维离散小波变换vlsi结构 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050405 |