JPH11212519A - 液晶表示装置およびその駆動方法 - Google Patents
液晶表示装置およびその駆動方法Info
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- JPH11212519A JPH11212519A JP1147498A JP1147498A JPH11212519A JP H11212519 A JPH11212519 A JP H11212519A JP 1147498 A JP1147498 A JP 1147498A JP 1147498 A JP1147498 A JP 1147498A JP H11212519 A JPH11212519 A JP H11212519A
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Abstract
(57)【要約】
【課題】 隣接する2つの画素ブロックの境界線の左右
で輝度差が視認されないようにした液晶表示装置の製造
方法を提供する。 【解決手段】 液晶表示装置は、走査線を駆動する走査
線駆動回路3と、信号線を駆動する信号線駆動回路4
と、複数のビデオバスラインを介して信号線駆動回路4
に画素データを供給する画素データ出力回路5とを備え
る。信号線駆動回路4は、複数の信号線駆動部11a〜
11dからなる。画素データ出力回路5は、各信号線駆
動部に専用のビデオバスラインを介して、各信号線駆動
部に画素データを供給する。画素データ出力回路5は、
画素ブロック10の境界線に最も近い画素の画素データ
をビデオバスラインに供給する際は、その画素の左隣あ
るいは右隣の画素の画素データも併せてビデオバスライ
ンに供給する。これにより、画素ブロック10の境界線
の左右で輝度差が視認されなくなる。
で輝度差が視認されないようにした液晶表示装置の製造
方法を提供する。 【解決手段】 液晶表示装置は、走査線を駆動する走査
線駆動回路3と、信号線を駆動する信号線駆動回路4
と、複数のビデオバスラインを介して信号線駆動回路4
に画素データを供給する画素データ出力回路5とを備え
る。信号線駆動回路4は、複数の信号線駆動部11a〜
11dからなる。画素データ出力回路5は、各信号線駆
動部に専用のビデオバスラインを介して、各信号線駆動
部に画素データを供給する。画素データ出力回路5は、
画素ブロック10の境界線に最も近い画素の画素データ
をビデオバスラインに供給する際は、その画素の左隣あ
るいは右隣の画素の画素データも併せてビデオバスライ
ンに供給する。これにより、画素ブロック10の境界線
の左右で輝度差が視認されなくなる。
Description
【0001】
【発明の属する技術分野】本発明は、複数の走査線およ
び信号線が縦横に配置された液晶表示装置の駆動技術に
関し、特に、各信号線に接続されたアナログスイッチを
オン・オフさせて点順次駆動を行う場合を対象とする。
び信号線が縦横に配置された液晶表示装置の駆動技術に
関し、特に、各信号線に接続されたアナログスイッチを
オン・オフさせて点順次駆動を行う場合を対象とする。
【0002】
【従来の技術】アクティブマトリクス型液晶表示装置
は、各画素ごとにTFT(Thin Film Transistor) を有す
る。各TFT のゲート端子は走査線に接続され、ドレイン
端子またはソース端子の一方は信号線に、他方は表示電
極に接続される。各走査線は走査線駆動回路により駆動
され、各信号線は信号線駆動回路により駆動される。
は、各画素ごとにTFT(Thin Film Transistor) を有す
る。各TFT のゲート端子は走査線に接続され、ドレイン
端子またはソース端子の一方は信号線に、他方は表示電
極に接続される。各走査線は走査線駆動回路により駆動
され、各信号線は信号線駆動回路により駆動される。
【0003】信号線駆動回路の駆動方式の一つに、点順
次アナログ方式(サンプルホールド方式)と呼ばれるも
のがある。図6は従来の点順次アナログ方式の液晶表示
装置の概略構成を示す図である。図6の液晶表示装置
は、複数の走査線Gおよび信号線Sの間にTFT1が列
設された液晶表示部2と、走査線Gを駆動する走査線駆
動回路3と、信号線Sを駆動する信号線駆動回路4とを
備える。
次アナログ方式(サンプルホールド方式)と呼ばれるも
のがある。図6は従来の点順次アナログ方式の液晶表示
装置の概略構成を示す図である。図6の液晶表示装置
は、複数の走査線Gおよび信号線Sの間にTFT1が列
設された液晶表示部2と、走査線Gを駆動する走査線駆
動回路3と、信号線Sを駆動する信号線駆動回路4とを
備える。
【0004】信号線駆動回路4は、図7に示すように、
液晶表示部2を左右に隣接する複数画素を単位として複
数の画素ブロック10に分割し、各画素ブロック10ご
とに信号線Sを駆動する。信号線駆動回路4の内部に
は、各画素ブロック10に対応して、図6に示すように
N個の信号線駆動部11が設けられている。各信号線駆
動部11は、対応する画素ブロック10内のM本の信号
線を駆動する。
液晶表示部2を左右に隣接する複数画素を単位として複
数の画素ブロック10に分割し、各画素ブロック10ご
とに信号線Sを駆動する。信号線駆動回路4の内部に
は、各画素ブロック10に対応して、図6に示すように
N個の信号線駆動部11が設けられている。各信号線駆
動部11は、対応する画素ブロック10内のM本の信号
線を駆動する。
【0005】各信号線駆動部11は、シフトレジスタ1
2と、アナログスイッチ13と、サンプルホールド容量
14とを有する。アナログスイッチ13とサンプルホー
ルド容量14は各信号線Sに対応して設けられ、シフト
レジスタ12は信号線Sの数(M個とする)と同数の出
力端子を有する。アナログスイッチ13の一端にはビデ
オバスラインLが接続され、他端には対応する信号線S
とサンプルホールド容量14とが接続される。
2と、アナログスイッチ13と、サンプルホールド容量
14とを有する。アナログスイッチ13とサンプルホー
ルド容量14は各信号線Sに対応して設けられ、シフト
レジスタ12は信号線Sの数(M個とする)と同数の出
力端子を有する。アナログスイッチ13の一端にはビデ
オバスラインLが接続され、他端には対応する信号線S
とサンプルホールド容量14とが接続される。
【0006】ビデオバスラインLは、基板上を引き回さ
れるため、かなりの容量成分を有する。このため、ビデ
オバスラインLとアナログスイッチ13との間には、等
価的に、図6のような抵抗15と容量16とが並列接続
されているとみなせる。また、信号線Sもかなりの容量
成分を有するため、信号線Sの容量をサンプルホールド
容量14として利用することもある。
れるため、かなりの容量成分を有する。このため、ビデ
オバスラインLとアナログスイッチ13との間には、等
価的に、図6のような抵抗15と容量16とが並列接続
されているとみなせる。また、信号線Sもかなりの容量
成分を有するため、信号線Sの容量をサンプルホールド
容量14として利用することもある。
【0007】図8は信号線駆動部11の出力タイミング
図である。シフトレジスタ12は、画素クロックに応じ
てパルスを1クロックずつシフトさせる。シフトレジス
タ12からパルスが出力されると、対応するアナログス
イッチ13がオンし、ビデオバスラインLからの画素デ
ータが信号線Sに供給され、画素データに応じた電荷が
サンプルホールド容量14に蓄積される。
図である。シフトレジスタ12は、画素クロックに応じ
てパルスを1クロックずつシフトさせる。シフトレジス
タ12からパルスが出力されると、対応するアナログス
イッチ13がオンし、ビデオバスラインLからの画素デ
ータが信号線Sに供給され、画素データに応じた電荷が
サンプルホールド容量14に蓄積される。
【0008】図6の点順次アナログ方式の液晶表示装置
は、信号線駆動回路4の構成を簡略化できるという特徴
を有し、また、図6のように複数の信号線駆動部11に
分けて信号線Sを駆動すると、画素データの帯域幅の不
足を補うことができ、高解像度表示が可能となる。
は、信号線駆動回路4の構成を簡略化できるという特徴
を有し、また、図6のように複数の信号線駆動部11に
分けて信号線Sを駆動すると、画素データの帯域幅の不
足を補うことができ、高解像度表示が可能となる。
【0009】
【発明が解決しようとする課題】しかしながら、複数の
画素ブロック10に分割して各画素ブロック10ごとに
信号線Sの駆動を行うようにすると、隣接する画素ブロ
ック10の境界線の左右で輝度差が視認されるという問
題がある。
画素ブロック10に分割して各画素ブロック10ごとに
信号線Sの駆動を行うようにすると、隣接する画素ブロ
ック10の境界線の左右で輝度差が視認されるという問
題がある。
【0010】例えば、図9は画素ブロック10の境界付
近の拡大図であり、図示の升目の1つ1つが画素に対応
し、点線が画素ブロック10の境界線に対応する。図示
のように、境界線の右側の画素は左側の画素よりも輝度
が低くなる。
近の拡大図であり、図示の升目の1つ1つが画素に対応
し、点線が画素ブロック10の境界線に対応する。図示
のように、境界線の右側の画素は左側の画素よりも輝度
が低くなる。
【0011】以下、このような輝度差が生じる理由を説
明する。各信号線駆動部11は、画素ブロック10内の
左側から右側に画素単位で順に表示を行う。図6のブロ
ック図で説明すると、画素ブロック10内の左端の画素
に対応するアナログスイッチ13が一番先にオンし、こ
のアナログスイッチ13に接続された信号線Sに一番先
に画素データが供給される。このアナログスイッチ13
に接続された容量16には、この時点では電荷は蓄積さ
れていないため、アナログスイッチ13から信号線Sに
供給される電圧は、ビデオバスラインLから供給される
画素データにのみ依存する電圧になる。
明する。各信号線駆動部11は、画素ブロック10内の
左側から右側に画素単位で順に表示を行う。図6のブロ
ック図で説明すると、画素ブロック10内の左端の画素
に対応するアナログスイッチ13が一番先にオンし、こ
のアナログスイッチ13に接続された信号線Sに一番先
に画素データが供給される。このアナログスイッチ13
に接続された容量16には、この時点では電荷は蓄積さ
れていないため、アナログスイッチ13から信号線Sに
供給される電圧は、ビデオバスラインLから供給される
画素データにのみ依存する電圧になる。
【0012】また、このとき、他のアナログスイッチ1
3の入力側の容量16にはそれぞれ、ビデオバスライン
Lから供給される画素データに応じた電荷が蓄積され
る。このため、画素ブロック10内の左端から2画素目
以降の画素を表示する際には、ビデオバスラインLから
供給される画素データと容量16に蓄積された電荷とに
応じた電圧が、対応する信号線Sに供給される。
3の入力側の容量16にはそれぞれ、ビデオバスライン
Lから供給される画素データに応じた電荷が蓄積され
る。このため、画素ブロック10内の左端から2画素目
以降の画素を表示する際には、ビデオバスラインLから
供給される画素データと容量16に蓄積された電荷とに
応じた電圧が、対応する信号線Sに供給される。
【0013】すなわち、画素ブロック10内の左端から
2画素目以降の画素に対応するアナログスイッチ13が
オンすると、容量16に蓄積された電荷とビデオバスラ
インLからの画素データとに応じた電圧が信号線Sに供
給され、画素データ本来の輝度とは多少異なる輝度にな
る。
2画素目以降の画素に対応するアナログスイッチ13が
オンすると、容量16に蓄積された電荷とビデオバスラ
インLからの画素データとに応じた電圧が信号線Sに供
給され、画素データ本来の輝度とは多少異なる輝度にな
る。
【0014】画素ブロック10内の右側の画素ほど、容
量16に蓄積される電荷量が多くなる。このため、隣接
する2つの画素ブロック10の境界線の右隣の画素はそ
の直前画素の影響を強く受けた輝度になる。一方、境界
線の左隣の画素は直前画素の影響を全く受けない輝度に
なるため、境界線の左右で輝度差が視認される。
量16に蓄積される電荷量が多くなる。このため、隣接
する2つの画素ブロック10の境界線の右隣の画素はそ
の直前画素の影響を強く受けた輝度になる。一方、境界
線の左隣の画素は直前画素の影響を全く受けない輝度に
なるため、境界線の左右で輝度差が視認される。
【0015】このような輝度差は、階調表示を行ってい
ないときはあまり目立たないが、階調表示を行うとはっ
きりと視認され、表示品質を低下させる大きな要因にな
っていた。
ないときはあまり目立たないが、階調表示を行うとはっ
きりと視認され、表示品質を低下させる大きな要因にな
っていた。
【0016】本発明は、このような点に鑑みてなされた
ものであり、その目的は、隣接する2つの画素ブロック
の境界線の左右で輝度差が視認されないようにした液晶
表示装置およびその駆動方法を提供することにある。
ものであり、その目的は、隣接する2つの画素ブロック
の境界線の左右で輝度差が視認されないようにした液晶
表示装置およびその駆動方法を提供することにある。
【0017】
【課題を解決するための手段】上述した課題を解決する
ために、請求項1の発明は、複数の走査線および信号線
と、これら走査線および信号線に接続されるスイッチン
グ素子とを有する液晶表示部と、前記液晶表示部の左右
に隣接する複数画素を単位として複数に分割した画素ブ
ロックごとに設けられ、前記画素ブロック内の前記信号
線を駆動する複数の信号線駆動部と、を備えた液晶表示
装置において、隣接する2つの画素ブロックに対応する
2つの前記信号線駆動部のそれぞれには、互いに異なる
ビデオバスラインから画素データが供給され、隣接する
2つの画素ブロックの境界線より右側の画素ブロックの
表示を行う際、前記右側の画素ブロック内の左端の画素
に対応する画素データを前記ビデオバスラインに供給す
る前に、その画素の左隣の所定画素分の画素データを前
記ビデオバスラインに供給する画素データ出力手段を備
える。
ために、請求項1の発明は、複数の走査線および信号線
と、これら走査線および信号線に接続されるスイッチン
グ素子とを有する液晶表示部と、前記液晶表示部の左右
に隣接する複数画素を単位として複数に分割した画素ブ
ロックごとに設けられ、前記画素ブロック内の前記信号
線を駆動する複数の信号線駆動部と、を備えた液晶表示
装置において、隣接する2つの画素ブロックに対応する
2つの前記信号線駆動部のそれぞれには、互いに異なる
ビデオバスラインから画素データが供給され、隣接する
2つの画素ブロックの境界線より右側の画素ブロックの
表示を行う際、前記右側の画素ブロック内の左端の画素
に対応する画素データを前記ビデオバスラインに供給す
る前に、その画素の左隣の所定画素分の画素データを前
記ビデオバスラインに供給する画素データ出力手段を備
える。
【0018】また、請求項2の発明は、複数の走査線お
よび信号線と、これら走査線および信号線に接続される
スイッチング素子とを有する液晶表示部と、前記液晶表
示部の左右に隣接する複数画素を単位として複数に分割
した画素ブロックごとに設けられ、前記画素ブロック内
の前記信号線を駆動する複数の信号線駆動部と、を備え
た液晶表示装置において、隣接する2つの画素ブロック
に対応する2つの前記信号線駆動部のそれぞれには、互
いに異なるビデオバスラインから画素データが供給さ
れ、隣接する2つの画素ブロックの境界線より左側の画
素ブロックの表示を行う際、前記左側の画素ブロック内
の右端の画素に対応する画素データを前記ビデオバスラ
インに供給した後、引き続いて、その画素の右隣の所定
画素分の画素データを前記ビデオバスラインに供給する
画素データ出力手段を備える。
よび信号線と、これら走査線および信号線に接続される
スイッチング素子とを有する液晶表示部と、前記液晶表
示部の左右に隣接する複数画素を単位として複数に分割
した画素ブロックごとに設けられ、前記画素ブロック内
の前記信号線を駆動する複数の信号線駆動部と、を備え
た液晶表示装置において、隣接する2つの画素ブロック
に対応する2つの前記信号線駆動部のそれぞれには、互
いに異なるビデオバスラインから画素データが供給さ
れ、隣接する2つの画素ブロックの境界線より左側の画
素ブロックの表示を行う際、前記左側の画素ブロック内
の右端の画素に対応する画素データを前記ビデオバスラ
インに供給した後、引き続いて、その画素の右隣の所定
画素分の画素データを前記ビデオバスラインに供給する
画素データ出力手段を備える。
【0019】請求項1,2の発明を、例えば図1に対応
づけて説明すると、「スイッチング素子」はTFT1
に、「液晶表示部」は液晶表示部2に、「信号線駆動
部」は信号線駆動部11a〜11dに、「画素データ出
力手段」は画素データ出力回路5に、それぞれ対応す
る。
づけて説明すると、「スイッチング素子」はTFT1
に、「液晶表示部」は液晶表示部2に、「信号線駆動
部」は信号線駆動部11a〜11dに、「画素データ出
力手段」は画素データ出力回路5に、それぞれ対応す
る。
【0020】
【発明の実施の形態】以下、本発明を適用した液晶表示
装置について、図面を参照しながら具体的に説明する。
図1は本発明に係る液晶表示装置の一実施形態の概略構
成を示すブロック図である。図1では、図6に示した従
来の液晶表示装置と同じ構成部分には同一符号を付して
いる。
装置について、図面を参照しながら具体的に説明する。
図1は本発明に係る液晶表示装置の一実施形態の概略構
成を示すブロック図である。図1では、図6に示した従
来の液晶表示装置と同じ構成部分には同一符号を付して
いる。
【0021】図1の液晶表示装置は、複数の走査線Gお
よび信号線Sが縦横に列設された液晶表示部2と、各走
査線Gを駆動する走査線駆動回路3と、各信号線Sを駆
動する信号線駆動回路4と、複数のビデオバスラインL
1〜L4を介して信号線駆動回路4に画素データを供給
する画素データ出力回路5とを備える。
よび信号線Sが縦横に列設された液晶表示部2と、各走
査線Gを駆動する走査線駆動回路3と、各信号線Sを駆
動する信号線駆動回路4と、複数のビデオバスラインL
1〜L4を介して信号線駆動回路4に画素データを供給
する画素データ出力回路5とを備える。
【0022】信号線駆動回路4は、複数の信号線駆動部
11からなり、各信号線駆動部11はそれぞれ、液晶表
示部2内の信号線をM(Mは2以上の整数)本ずつ駆動
する。なお、図1の装置は、画面を左右に4分割する例
を示しており、計4つの信号線駆動部11a〜11dが
設けられている。
11からなり、各信号線駆動部11はそれぞれ、液晶表
示部2内の信号線をM(Mは2以上の整数)本ずつ駆動
する。なお、図1の装置は、画面を左右に4分割する例
を示しており、計4つの信号線駆動部11a〜11dが
設けられている。
【0023】各信号線駆動部11a〜11dはそれぞ
れ、シフトレジスタ12と、アナログスイッチ13と、
サンプルホールド容量14とを有する。アナログスイッ
チ13とサンプルホールド容量14は、信号線Sの数
(M個)だけ設けられ、アナログスイッチ13の一端に
はビデオバスラインL1〜L4が接続され、他端には対
応する信号線Sとサンプルホールド容量14とが接続さ
れている。
れ、シフトレジスタ12と、アナログスイッチ13と、
サンプルホールド容量14とを有する。アナログスイッ
チ13とサンプルホールド容量14は、信号線Sの数
(M個)だけ設けられ、アナログスイッチ13の一端に
はビデオバスラインL1〜L4が接続され、他端には対
応する信号線Sとサンプルホールド容量14とが接続さ
れている。
【0024】ビデオバスラインL1〜L4は、各信号線
駆動部11a〜11dのそれぞれに対応して別々に設け
られている。より詳細には、ビデオバスラインL1は最
も左側の画素ブロック10に対応する信号線駆動部11
aに、ビデオバスラインL2はその右隣の画素ブロック
10に対応する信号線駆動部11bに、ビデオバスライ
ンL3はその右隣の画素ブロック10に対応する信号線
駆動部11cに、ビデオバスラインL4は最も右側の画
素ブロック10に対応する信号線駆動部11dに、それ
ぞれ画素データを供給する。
駆動部11a〜11dのそれぞれに対応して別々に設け
られている。より詳細には、ビデオバスラインL1は最
も左側の画素ブロック10に対応する信号線駆動部11
aに、ビデオバスラインL2はその右隣の画素ブロック
10に対応する信号線駆動部11bに、ビデオバスライ
ンL3はその右隣の画素ブロック10に対応する信号線
駆動部11cに、ビデオバスラインL4は最も右側の画
素ブロック10に対応する信号線駆動部11dに、それ
ぞれ画素データを供給する。
【0025】画素データ出力回路5は、内部にD/Aコ
ンバータを備えており、外部から入力されたデジタル画
素データをアナログの画素データに変換して、各ビデオ
バスラインL1〜L4に供給する。
ンバータを備えており、外部から入力されたデジタル画
素データをアナログの画素データに変換して、各ビデオ
バスラインL1〜L4に供給する。
【0026】図2はビデオバスラインL1〜L4のタイ
ミング図であり、液晶表示部2の水平(左右)方向の画
素数が1024画素の例を示している。以下では、水平方向
1ライン分の画素のうち、最も左側の画素を0画素、最
も右側の画素を1023画素とする。
ミング図であり、液晶表示部2の水平(左右)方向の画
素数が1024画素の例を示している。以下では、水平方向
1ライン分の画素のうち、最も左側の画素を0画素、最
も右側の画素を1023画素とする。
【0027】信号線駆動部11aに画素データを供給す
るビデオバスラインL1には、液晶表示部2の対向電極
に印加される電圧とほぼ同じ電圧(以下、ベタデータと
呼ぶ)が所定時間供給された後、画素ブロック10内の
0画素目から255 画素目までの画素データが供給され、
それに引き続いて、右隣の画素ブロック10内の左端か
ら2画素分(256 ,257 画素目)の画素データが供給さ
れる。
るビデオバスラインL1には、液晶表示部2の対向電極
に印加される電圧とほぼ同じ電圧(以下、ベタデータと
呼ぶ)が所定時間供給された後、画素ブロック10内の
0画素目から255 画素目までの画素データが供給され、
それに引き続いて、右隣の画素ブロック10内の左端か
ら2画素分(256 ,257 画素目)の画素データが供給さ
れる。
【0028】一方、信号線駆動部11bに画素データを
供給するビデオバスラインL2には、左隣の画素ブロッ
ク10内の右端2画素分(254,255 画素目)の画素デー
タが供給された後に、画素ブロック10内の256 画素目
から511 画素目までの画素データが供給され、それに引
き続いて、右隣の画素ブロック10内の左端2画素分
(512,513 画素目)の画素データが供給される。
供給するビデオバスラインL2には、左隣の画素ブロッ
ク10内の右端2画素分(254,255 画素目)の画素デー
タが供給された後に、画素ブロック10内の256 画素目
から511 画素目までの画素データが供給され、それに引
き続いて、右隣の画素ブロック10内の左端2画素分
(512,513 画素目)の画素データが供給される。
【0029】一方、信号線駆動部11cに画素データを
供給するビデオバスラインL3には、左隣の画素ブロッ
ク10内の右端2画素分(510,511 画素目)の画素デー
タが供給された後に、画素ブロック10内の512 画素目
から767 画素目までの画素データが供給され、それに引
き続いて、右隣の画素ブロック10内の左端2画素分
(768,769 画素目)の画素データが供給される。
供給するビデオバスラインL3には、左隣の画素ブロッ
ク10内の右端2画素分(510,511 画素目)の画素デー
タが供給された後に、画素ブロック10内の512 画素目
から767 画素目までの画素データが供給され、それに引
き続いて、右隣の画素ブロック10内の左端2画素分
(768,769 画素目)の画素データが供給される。
【0030】一方、信号線駆動部11dに画素データを
供給するビデオバスラインL4には、左隣の画素ブロッ
ク10内の右端2画素分(766,767 画素目)の画素デー
タが供給された後に、画素ブロック10内の768 画素目
から1023画素目までの画素データが供給され、それに引
き続いて、上述したベタデータが供給される。
供給するビデオバスラインL4には、左隣の画素ブロッ
ク10内の右端2画素分(766,767 画素目)の画素デー
タが供給された後に、画素ブロック10内の768 画素目
から1023画素目までの画素データが供給され、それに引
き続いて、上述したベタデータが供給される。
【0031】このように、画素データ出力回路5は、隣
接する2つの画素ブロック10の境界線より右側の画素
ブロック10内の画素表示を行う際には、その画素ブロ
ック10内の画素データをビデオバスラインに供給する
前に、その左隣の画素ブロック10の左端2画素分の画
素データをビデオバスラインに供給する。これにより、
画素ブロック10内の左端の画素に対応する図1に示し
た容量16に、予め直前画素の画素データに応じた電荷
を蓄積することができる。
接する2つの画素ブロック10の境界線より右側の画素
ブロック10内の画素表示を行う際には、その画素ブロ
ック10内の画素データをビデオバスラインに供給する
前に、その左隣の画素ブロック10の左端2画素分の画
素データをビデオバスラインに供給する。これにより、
画素ブロック10内の左端の画素に対応する図1に示し
た容量16に、予め直前画素の画素データに応じた電荷
を蓄積することができる。
【0032】また、隣接する2つの画素ブロック10の
境界線より左側の画素ブロック10を表示する際には、
その画素ブロック10内の右端の画素データをビデオバ
スラインに供給した後、その右隣の画素ブロック10の
左端2画素分の画素データをビデオバスラインに供給す
る。これにより、画素ブロック10内の右端の画素に対
応する図1に示した容量16に、その右隣の画素の画素
データに応じた電荷を蓄積させることができる。
境界線より左側の画素ブロック10を表示する際には、
その画素ブロック10内の右端の画素データをビデオバ
スラインに供給した後、その右隣の画素ブロック10の
左端2画素分の画素データをビデオバスラインに供給す
る。これにより、画素ブロック10内の右端の画素に対
応する図1に示した容量16に、その右隣の画素の画素
データに応じた電荷を蓄積させることができる。
【0033】このような駆動方法により、図1の各容量
16に蓄積される電荷量のばらつきを少なくでき、図3
に示すように、隣接する2つの画素ブロック10の境界
線の左右で輝度差がほとんど視認されなくなる。
16に蓄積される電荷量のばらつきを少なくでき、図3
に示すように、隣接する2つの画素ブロック10の境界
線の左右で輝度差がほとんど視認されなくなる。
【0034】なお、上述した実施形態では、画素ブロッ
ク10の左隣と右隣の画素データ2画素分ずつをビデオ
バスラインに供給しているが、両隣の画素データを供給
する代わりに、左隣か右隣のいずれか一方の画素データ
を供給してもよい。
ク10の左隣と右隣の画素データ2画素分ずつをビデオ
バスラインに供給しているが、両隣の画素データを供給
する代わりに、左隣か右隣のいずれか一方の画素データ
を供給してもよい。
【0035】また、図1では、各信号線駆動部11a〜
11dごとに別々にビデオバスラインL1〜L4を設け
る例を示したが、本発明は、隣接する2つの画素ブロッ
ク10に対応する2つの信号線駆動部11のビデオバス
ラインが異なっていればよく、1本のビデオバスライン
を複数の信号線駆動部11で共有してもよい。
11dごとに別々にビデオバスラインL1〜L4を設け
る例を示したが、本発明は、隣接する2つの画素ブロッ
ク10に対応する2つの信号線駆動部11のビデオバス
ラインが異なっていればよく、1本のビデオバスライン
を複数の信号線駆動部11で共有してもよい。
【0036】例えば、図4は、液晶画面を4分割して2
本のビデオバスラインL1,L2を設け、各ビデオバス
ラインL1,L2が2つの信号線駆動部11に接続され
る例を示す。この場合、ビデオバスラインL1,L2に
供給される画素データは、例えば図5のようになる。す
なわち、画素ブロック10内の画素表示を行うタイミン
グをずらすことにより、ビデオバスラインを共有化する
ことができる。
本のビデオバスラインL1,L2を設け、各ビデオバス
ラインL1,L2が2つの信号線駆動部11に接続され
る例を示す。この場合、ビデオバスラインL1,L2に
供給される画素データは、例えば図5のようになる。す
なわち、画素ブロック10内の画素表示を行うタイミン
グをずらすことにより、ビデオバスラインを共有化する
ことができる。
【0037】また、図1では、液晶画面を4分割する例
を説明したが、液晶画面の分割数に特に制限はない。ま
た、ビデオバスラインに供給される直前および直後の画
素データの数も特に制限はなく、1画素でも、3画素で
も、それ以上でもよい。何画素を付加するかを、プログ
ラマブルに切り換えてもよい。
を説明したが、液晶画面の分割数に特に制限はない。ま
た、ビデオバスラインに供給される直前および直後の画
素データの数も特に制限はなく、1画素でも、3画素で
も、それ以上でもよい。何画素を付加するかを、プログ
ラマブルに切り換えてもよい。
【0038】
【発明の効果】以上詳細に説明したように、本発明によ
れば、画素ブロックの境界線に最も近い画素の画素デー
タをビデオバスラインに供給する際には、その画素の左
隣あるいは右隣の画素の画素データも併せてビデオバス
ラインに供給するようにしたため、画素ブロックの境界
線の左右で輝度差が視認されなくなり、表示品質が向上
する。
れば、画素ブロックの境界線に最も近い画素の画素デー
タをビデオバスラインに供給する際には、その画素の左
隣あるいは右隣の画素の画素データも併せてビデオバス
ラインに供給するようにしたため、画素ブロックの境界
線の左右で輝度差が視認されなくなり、表示品質が向上
する。
【図1】本発明に係る液晶表示装置の一実施形態の概略
構成を示すブロック図。
構成を示すブロック図。
【図2】図1におけるビデオバスラインL1〜L4のタ
イミング図。
イミング図。
【図3】本実施形態における液晶画面表示例を示す図。
【図4】ビデオバスラインを共有化した液晶表示装置の
概略構成を示すブロック図。
概略構成を示すブロック図。
【図5】図4におけるビデオバスラインL1〜L4のタ
イミング図。
イミング図。
【図6】従来の点順次アナログ方式の液晶表示装置の概
略構成を示す図。
略構成を示す図。
【図7】液晶表示部内の画素ブロックを説明する図。
【図8】信号線駆動部の出力タイミング図
【図9】画素ブロックの境界付近の拡大図
1 TFT 2 液晶表示部 3 走査線駆動回路 4 信号線駆動回路 5 画素データ出力回路 11a〜11d 信号線駆動部
Claims (4)
- 【請求項1】複数の走査線および信号線と、これら走査
線および信号線に接続されるスイッチング素子とを有す
る液晶表示部と、 前記液晶表示部の左右に隣接する複数画素を単位として
複数に分割した画素ブロックごとに設けられ、前記画素
ブロック内の前記信号線を駆動する複数の信号線駆動部
と、を備えた液晶表示装置において、 隣接する2つの画素ブロックに対応する2つの前記信号
線駆動部のそれぞれには、互いに異なるビデオバスライ
ンから画素データが供給され、 隣接する2つの画素ブロックの境界線より右側の画素ブ
ロックの表示を行う際、前記右側の画素ブロック内の左
端の画素に対応する画素データを前記ビデオバスライン
に供給する前に、その画素の左隣の所定画素分の画素デ
ータを前記ビデオバスラインに供給する画素データ出力
手段を備えることを特徴とする液晶表示装置。 - 【請求項2】複数の走査線および信号線と、これら走査
線および信号線に接続されるスイッチング素子とを有す
る液晶表示部と、 前記液晶表示部の左右に隣接する複数画素を単位として
複数に分割した画素ブロックごとに設けられ、前記画素
ブロック内の前記信号線を駆動する複数の信号線駆動部
と、を備えた液晶表示装置において、 隣接する2つの画素ブロックに対応する2つの前記信号
線駆動部のそれぞれには、互いに異なるビデオバスライ
ンから画素データが供給され、 隣接する2つの画素ブロックの境界線より左側の画素ブ
ロックの表示を行う際、前記左側の画素ブロック内の右
端の画素に対応する画素データを前記ビデオバスライン
に供給した後、引き続いて、その画素の右隣の所定画素
分の画素データを前記ビデオバスラインに供給する画素
データ出力手段を備えることを特徴とする液晶表示装
置。 - 【請求項3】前記信号線駆動部は、駆動する前記信号線
の数に応じた段数のシフトレジスタと、前記信号線のそ
れぞれに対応して設けられる複数のアナログスイッチと
を有し、 前記アナログスイッチは、前記シフトレジスタの対応す
る出力に応じてオン・オフ制御され、前記アナログスイ
ッチの一端には前記ビデオバスラインが、他端には対応
する前記信号線が接続されることを特徴とする請求項1
または2に記載の液晶表示装置。 - 【請求項4】複数の走査線および信号線と、これら走査
線および信号線に接続されるスイッチング素子とを有す
る液晶表示部と、 前記液晶表示部の左右に隣接する複数画素を単位として
複数に分割した画素ブロックごとに設けられ、前記画素
ブロック内の前記信号線を駆動する複数の信号線駆動部
と、を備えた液晶表示装置の駆動方法において、 隣接する2つの画素ブロックに対応する2つの前記信号
線駆動部のそれぞれには、互いに異なるビデオバスライ
ンから画素データが供給され、 隣接する2つの画素ブロックの境界線より右側の画素ブ
ロックの表示を行う際、前記右側の画素ブロック内の左
端の画素に対応する画素データを前記ビデオバスライン
に供給する前に、その画素の左隣の所定画素分の画素デ
ータを前記ビデオバスラインに供給し、 隣接する2つの画素ブロックの境界線より左側の画素ブ
ロックの表示を行う際、前記左側の画素ブロック内の右
端の画素に対応する画素データを前記ビデオバスライン
に供給した後、引き続いて、その画素の右隣の所定画素
分の画素データを前記ビデオバスラインに供給すること
を特徴とする液晶表示装置の駆動方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1147498A JPH11212519A (ja) | 1998-01-23 | 1998-01-23 | 液晶表示装置およびその駆動方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1147498A JPH11212519A (ja) | 1998-01-23 | 1998-01-23 | 液晶表示装置およびその駆動方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11212519A true JPH11212519A (ja) | 1999-08-06 |
Family
ID=11779078
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1147498A Pending JPH11212519A (ja) | 1998-01-23 | 1998-01-23 | 液晶表示装置およびその駆動方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11212519A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100422165B1 (ko) * | 2000-03-10 | 2004-03-10 | 샤프 가부시키가이샤 | 데이터 전송방법, 화상표시장치, 신호선 구동회로 및액티브 매트릭스 기판 |
KR100528351B1 (ko) * | 2002-12-03 | 2005-11-15 | 학교법인 한양학원 | 액정표시장치의 구동방법 및 패널구조 |
KR101192794B1 (ko) | 2006-02-20 | 2012-10-18 | 엘지디스플레이 주식회사 | 액정 표시 장치 |
-
1998
- 1998-01-23 JP JP1147498A patent/JPH11212519A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100422165B1 (ko) * | 2000-03-10 | 2004-03-10 | 샤프 가부시키가이샤 | 데이터 전송방법, 화상표시장치, 신호선 구동회로 및액티브 매트릭스 기판 |
US7176875B2 (en) | 2000-03-10 | 2007-02-13 | Sharp Kabushiki Kaisha | Data transfer method, image display device and signal line driving circuit, active-matrix substrate |
US7474305B2 (en) | 2000-03-10 | 2009-01-06 | Sharp Kabushiki Kaisha | Data transfer method, image display device and signal line driving circuit, active-matrix substrate |
KR100528351B1 (ko) * | 2002-12-03 | 2005-11-15 | 학교법인 한양학원 | 액정표시장치의 구동방법 및 패널구조 |
KR101192794B1 (ko) | 2006-02-20 | 2012-10-18 | 엘지디스플레이 주식회사 | 액정 표시 장치 |
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