JPH11205128A - 位相制御装置及びその方法 - Google Patents
位相制御装置及びその方法Info
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- JPH11205128A JPH11205128A JP10006043A JP604398A JPH11205128A JP H11205128 A JPH11205128 A JP H11205128A JP 10006043 A JP10006043 A JP 10006043A JP 604398 A JP604398 A JP 604398A JP H11205128 A JPH11205128 A JP H11205128A
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- clock
- phase
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【課題】 カウンタ法とバイナリサーチ法とを組合せる
ことにより複数ブロック間のクロック位相を短時間で合
わせることのできる位相制御装置を提供することを目的
とする。 【解決手段】 本発明の位相制御装置は、第1のクロッ
クと第2のクロックとを比較して比較信号を出力する比
較手段100と、前記比較信号により出力クロックの遅
延を第1の遅延時間を単位として調節し、遅延の調節で
きる時間を超えたときには動作信号を出力し、遅延の調
節できる時間内で位相を合わせられたときは出力クロッ
クを出力するカウンタ手段200と、前記動作信号が入
力されると、前記比較信号によりバイナリーサーチを用
いて出力クロックの遅延を第1の遅延時間よりも長い第
2の遅延時間で調節してカウンタ手段に出力するバイナ
リーサーチ手段300とを含むことを特徴とする。
ことにより複数ブロック間のクロック位相を短時間で合
わせることのできる位相制御装置を提供することを目的
とする。 【解決手段】 本発明の位相制御装置は、第1のクロッ
クと第2のクロックとを比較して比較信号を出力する比
較手段100と、前記比較信号により出力クロックの遅
延を第1の遅延時間を単位として調節し、遅延の調節で
きる時間を超えたときには動作信号を出力し、遅延の調
節できる時間内で位相を合わせられたときは出力クロッ
クを出力するカウンタ手段200と、前記動作信号が入
力されると、前記比較信号によりバイナリーサーチを用
いて出力クロックの遅延を第1の遅延時間よりも長い第
2の遅延時間で調節してカウンタ手段に出力するバイナ
リーサーチ手段300とを含むことを特徴とする。
Description
【0001】
【発明の属する技術分野】本発明は、位相制御装置及び
その方法に関し、特に複数ブロック間のクロック位相を
短時間で合わせることを目的としてカウンタ法とバイナ
リサーチ法とを組合せた位相制御装置及びその方法に関
する。
その方法に関し、特に複数ブロック間のクロック位相を
短時間で合わせることを目的としてカウンタ法とバイナ
リサーチ法とを組合せた位相制御装置及びその方法に関
する。
【0002】
【従来の技術】近年、半導体分野では微細化が進み、シ
ングルチップ上に高速かつ大規模な集積回路のブロック
が複数搭載されることが主流となってきた。そこで、図
8に示すようにシングルチップ上に基本クロックClk
により動作する3つのブロックA,B,Cがある場合に
ついて考える。
ングルチップ上に高速かつ大規模な集積回路のブロック
が複数搭載されることが主流となってきた。そこで、図
8に示すようにシングルチップ上に基本クロックClk
により動作する3つのブロックA,B,Cがある場合に
ついて考える。
【0003】ブロックAは、基本クロックClkによっ
て動作して平均遅延クロックClkAに同期したデータ
DAを出力している。ブロックB、Cでも同様に、それ
ぞれ平均遅延クロックClkB、ClkCに同期したデ
ータDB、DCを出力している。
て動作して平均遅延クロックClkAに同期したデータ
DAを出力している。ブロックB、Cでも同様に、それ
ぞれ平均遅延クロックClkB、ClkCに同期したデ
ータDB、DCを出力している。
【0004】これらの各ブロックA,B,Cは、クロッ
クメッシュ法等により各ブロック内でのクロック遅延は
均一化されているものとするが、各ブロックにおけるク
ロックへの負荷容量がそれぞれ異なる場合には、各ブロ
ックのクロックの間に位相差が生じてしまう。そして、
ブロックAから出力されるClkAに同期したデータD
AとブロックBから出力されるClkBに同期したデー
タDBをブロックCにおいて論理演算をしようとする
と、データDAとデータDBとでは位相差があるため、
ブロックCでの動作マージンを狭めてしまうという問題
点が生じていた。
クメッシュ法等により各ブロック内でのクロック遅延は
均一化されているものとするが、各ブロックにおけるク
ロックへの負荷容量がそれぞれ異なる場合には、各ブロ
ックのクロックの間に位相差が生じてしまう。そして、
ブロックAから出力されるClkAに同期したデータD
AとブロックBから出力されるClkBに同期したデー
タDBをブロックCにおいて論理演算をしようとする
と、データDAとデータDBとでは位相差があるため、
ブロックCでの動作マージンを狭めてしまうという問題
点が生じていた。
【0005】そこで、従来から複数のブロック間の位相
を合わせるためには、図9に示すように、ブロックAと
ブロックB、ブロックAとブロックCとの間にそれぞれ
位相制御装置を配置して位相の合わせられた新たなクロ
ックNClkB、NClkCを出力してブロック間の位
相を合わせていた。
を合わせるためには、図9に示すように、ブロックAと
ブロックB、ブロックAとブロックCとの間にそれぞれ
位相制御装置を配置して位相の合わせられた新たなクロ
ックNClkB、NClkCを出力してブロック間の位
相を合わせていた。
【0006】ここで、カウンタ法を用いた従来の位相制
御装置について図10を参照して説明する。ここでは、
位相制御装置がブロックAとブロックBとの間に接続さ
れている場合について説明する。
御装置について図10を参照して説明する。ここでは、
位相制御装置がブロックAとブロックBとの間に接続さ
れている場合について説明する。
【0007】図10に示す従来の位相制御装置は、入力
In1から入力されるブロックAの平均遅延クロックC
lkAと、入力In2から入力されるブロックBの平均
遅延クロックClkBとを比較して比較信号を出力する
位相比較器1001と、この位相比較器の比較信号に応
じて、アップカウントあるいはダウンカウントをしてB
0、B1、・・・B4の5個の信号を出力するカウンタ
1002と、このB0からB4の各信号を受けてアナロ
グスイッチSw0、Sw1、・・・、Sw20を制御す
るデコーダ1003と、このデコーダ1003に制御さ
れて遅延素子D1から遅延素子D20のスイッチングを
行うアナログスイッチSw0、Sw1、・・・、Sw2
0と、このアナログスイッチSw0、Sw1、・・・、
Sw20によってスイッチングされ、一定時間遅延させ
る遅延素子Dly1、Dly2、・・・、Dly20と
から構成されている。
In1から入力されるブロックAの平均遅延クロックC
lkAと、入力In2から入力されるブロックBの平均
遅延クロックClkBとを比較して比較信号を出力する
位相比較器1001と、この位相比較器の比較信号に応
じて、アップカウントあるいはダウンカウントをしてB
0、B1、・・・B4の5個の信号を出力するカウンタ
1002と、このB0からB4の各信号を受けてアナロ
グスイッチSw0、Sw1、・・・、Sw20を制御す
るデコーダ1003と、このデコーダ1003に制御さ
れて遅延素子D1から遅延素子D20のスイッチングを
行うアナログスイッチSw0、Sw1、・・・、Sw2
0と、このアナログスイッチSw0、Sw1、・・・、
Sw20によってスイッチングされ、一定時間遅延させ
る遅延素子Dly1、Dly2、・・・、Dly20と
から構成されている。
【0008】この従来の位相制御装置は、入力In1か
らブロックAの平均遅延クロックClkAが入力され、
入力In2からブロックBの平均遅延クロックClkB
が入力されると位相比較器1001で比較して、入力I
n1の立ち上がりが入力In2の立ち上がりより速い場
合には位相比較器1001の出力Outから比較信号と
して“1”を出力し、入力In1の立ち上がりが入力I
n2の立ち上がりより遅い場合には出力Outから比較
信号として“0”を出力する。
らブロックAの平均遅延クロックClkAが入力され、
入力In2からブロックBの平均遅延クロックClkB
が入力されると位相比較器1001で比較して、入力I
n1の立ち上がりが入力In2の立ち上がりより速い場
合には位相比較器1001の出力Outから比較信号と
して“1”を出力し、入力In1の立ち上がりが入力I
n2の立ち上がりより遅い場合には出力Outから比較
信号として“0”を出力する。
【0009】カウンタ1002では、この比較信号が
“1”のときにはClkAの立ち上がりがClkBの立
ち上がりより速いときであるため、ClkBの立ち上が
りを速くするためにダウンカウントを行う、即ち遅延素
子Dly1、・・・、Dly20の数を減らすようにア
ナログスイッチSw0、・・・、Sw20を左にシフト
させていく信号をB0、・・・、B4に出力する。逆に
比較信号が“0”のときにはアップカウントを行って、
遅延素子Dly1、・・・、Dly20の数を増やすよ
うにアナログスイッチSw0、・・・、Sw20を右に
シフトさせていく信号をB0、・・・、B4に出力す
る。
“1”のときにはClkAの立ち上がりがClkBの立
ち上がりより速いときであるため、ClkBの立ち上が
りを速くするためにダウンカウントを行う、即ち遅延素
子Dly1、・・・、Dly20の数を減らすようにア
ナログスイッチSw0、・・・、Sw20を左にシフト
させていく信号をB0、・・・、B4に出力する。逆に
比較信号が“0”のときにはアップカウントを行って、
遅延素子Dly1、・・・、Dly20の数を増やすよ
うにアナログスイッチSw0、・・・、Sw20を右に
シフトさせていく信号をB0、・・・、B4に出力す
る。
【0010】カウンタ1002は初期状態では20個あ
る遅延素子の半分である遅延素子Dly1から遅延素子
Dly10の遅延を出力クロックに与えるようにスイッ
チSw10をオン状態にする。初期状態で半分の位置か
ら始めるのは、クロックを速める場合のために10個、
遅らせる場合のために10個の遅延素子が用意されてい
るからである。そして、比較信号の値によりカウンタ1
002がアップカウントあるいはダウンカウントを行っ
て、デコーダ1003を介してアナログスイッチSw
0、・・・、Sw20の位置を左右にシフトさせてい
く。これにより、遅延素子の数が調節され、ClkAの
位相とClkBの位相とを合わせることができ、出力ク
ロックNClkBをブロックBに出力していた。
る遅延素子の半分である遅延素子Dly1から遅延素子
Dly10の遅延を出力クロックに与えるようにスイッ
チSw10をオン状態にする。初期状態で半分の位置か
ら始めるのは、クロックを速める場合のために10個、
遅らせる場合のために10個の遅延素子が用意されてい
るからである。そして、比較信号の値によりカウンタ1
002がアップカウントあるいはダウンカウントを行っ
て、デコーダ1003を介してアナログスイッチSw
0、・・・、Sw20の位置を左右にシフトさせてい
く。これにより、遅延素子の数が調節され、ClkAの
位相とClkBの位相とを合わせることができ、出力ク
ロックNClkBをブロックBに出力していた。
【0011】
【発明が解決しようとする課題】しかしながら、上述し
た従来の位相制御装置では、カウンタ法のみを用いてい
たので、精度良く位相を合わせるためには遅延素子が多
数必要になると同時に、適性な位相信号を決定するまで
には長い時間が必要になっていた。
た従来の位相制御装置では、カウンタ法のみを用いてい
たので、精度良く位相を合わせるためには遅延素子が多
数必要になると同時に、適性な位相信号を決定するまで
には長い時間が必要になっていた。
【0012】例えば、従来の位相制御装置で100psec
の遅延素子を用いて、5.5nsec(5500psec)の位
相差のある2つの信号の位相を合わせようとすると、最
低でも55個の遅延素子を用意しなければならない。さ
らに、実際には5.5nsecの位相差のある可能性を含ん
でいる2つの信号の位相を合わせようとする場合には、
合わせようとする信号の位相が5.5nsec進んでいる場
合と5.5nsec遅れている場合の両方を考慮しなければ
ならないので、位相が進んでいる場合のために55個の
遅延素子を用意し、位相が遅れている場合のために55
個の遅延素子を用意して結局110個の遅延素子を用意
しなければならなかった。
の遅延素子を用いて、5.5nsec(5500psec)の位
相差のある2つの信号の位相を合わせようとすると、最
低でも55個の遅延素子を用意しなければならない。さ
らに、実際には5.5nsecの位相差のある可能性を含ん
でいる2つの信号の位相を合わせようとする場合には、
合わせようとする信号の位相が5.5nsec進んでいる場
合と5.5nsec遅れている場合の両方を考慮しなければ
ならないので、位相が進んでいる場合のために55個の
遅延素子を用意し、位相が遅れている場合のために55
個の遅延素子を用意して結局110個の遅延素子を用意
しなければならなかった。
【0013】また、位相を合わせるために必要な時間に
ついても、5.5nsecの位相差のある2つの信号の位相
を合わせるためには位相比較器1001において55回
の比較を行わなければならず、クロックを55回入力す
るだけの時間が必要になっていた。
ついても、5.5nsecの位相差のある2つの信号の位相
を合わせるためには位相比較器1001において55回
の比較を行わなければならず、クロックを55回入力す
るだけの時間が必要になっていた。
【0014】本発明は上記事情に鑑みてなされたもので
あり、その目的はバイナリーサーチ法とカウンタ法とを
組み合わせることによって、遅延素子の数を低減し、位
相を合わせる時間を短縮することのできる位相制御装置
及びその方法を提供することにある。
あり、その目的はバイナリーサーチ法とカウンタ法とを
組み合わせることによって、遅延素子の数を低減し、位
相を合わせる時間を短縮することのできる位相制御装置
及びその方法を提供することにある。
【0015】
【課題を解決するための手段】上記目的を達成するため
に、第1の発明である位相制御装置は、第1のクロック
と第2のクロックとの位相を合わせて出力クロックを出
力する位相制御装置であって、前記第1のクロックと前
記第2のクロックとを比較して比較信号を出力する比較
手段と、この比較手段により出力された前記比較信号に
より前記出力クロックの遅延を第1の遅延時間を単位と
して調節するカウンタ手段と、前記比較信号によりバイ
ナリーサーチを用いて遅延を前記第1の遅延時間よりも
長い第2の遅延時間で調節するバイナリーサーチ手段と
を含むことを特徴とする。
に、第1の発明である位相制御装置は、第1のクロック
と第2のクロックとの位相を合わせて出力クロックを出
力する位相制御装置であって、前記第1のクロックと前
記第2のクロックとを比較して比較信号を出力する比較
手段と、この比較手段により出力された前記比較信号に
より前記出力クロックの遅延を第1の遅延時間を単位と
して調節するカウンタ手段と、前記比較信号によりバイ
ナリーサーチを用いて遅延を前記第1の遅延時間よりも
長い第2の遅延時間で調節するバイナリーサーチ手段と
を含むことを特徴とする。
【0016】この第1の発明によれば、バイナリーサー
チ法とカウンタ法とを組み合わせたことにより、位相を
大まかに合わせる場合にはバイナリーサーチ法を使用
し、位相を細かく合わせる場合にはカウンタ法を使用す
ることができるので、遅延素子の数を大幅に減らすこと
ができるとともに、位相を合わせるために必要となる時
間も大幅に短縮することができる。
チ法とカウンタ法とを組み合わせたことにより、位相を
大まかに合わせる場合にはバイナリーサーチ法を使用
し、位相を細かく合わせる場合にはカウンタ法を使用す
ることができるので、遅延素子の数を大幅に減らすこと
ができるとともに、位相を合わせるために必要となる時
間も大幅に短縮することができる。
【0017】第2の発明である位相制御装置は、第1の
クロックと第2のクロックとの位相を合わせて出力クロ
ックを出力する位相制御装置であって、前記第1のクロ
ックと前記第2のクロックとを比較して比較信号を出力
する比較手段と、この比較手段により出力された前記比
較信号により前記出力クロックの遅延を第1の遅延時間
を単位として調節し、遅延の調節できる時間を超えたと
きには動作信号を出力し、前記遅延の調節できる時間内
で位相を合わせられたときは前記出力クロックを出力す
るカウンタ手段と、このカウンタ手段から出力される前
記動作信号が入力されると、前記比較信号によりバイナ
リーサーチを用いて前記出力クロックの遅延を前記第1
の遅延時間よりも長い第2の遅延時間で調節して前記カ
ウンタ手段に出力するバイナリーサーチ手段とを含むこ
とを特徴とする。
クロックと第2のクロックとの位相を合わせて出力クロ
ックを出力する位相制御装置であって、前記第1のクロ
ックと前記第2のクロックとを比較して比較信号を出力
する比較手段と、この比較手段により出力された前記比
較信号により前記出力クロックの遅延を第1の遅延時間
を単位として調節し、遅延の調節できる時間を超えたと
きには動作信号を出力し、前記遅延の調節できる時間内
で位相を合わせられたときは前記出力クロックを出力す
るカウンタ手段と、このカウンタ手段から出力される前
記動作信号が入力されると、前記比較信号によりバイナ
リーサーチを用いて前記出力クロックの遅延を前記第1
の遅延時間よりも長い第2の遅延時間で調節して前記カ
ウンタ手段に出力するバイナリーサーチ手段とを含むこ
とを特徴とする。
【0018】この第2の発明によれば、第1の発明と同
様の効果を奏する位相制御装置が実現できるが、とくに
合わせようとする信号間の位相差がカウンタ手段で遅延
の調節できる時間内であることが多い場合に有効であ
る。
様の効果を奏する位相制御装置が実現できるが、とくに
合わせようとする信号間の位相差がカウンタ手段で遅延
の調節できる時間内であることが多い場合に有効であ
る。
【0019】第3の発明である位相制御方法は、第1の
クロックと第2のクロックとの位相を合わせて出力クロ
ックとする位相制御方法であって、前記第1のクロック
と前記第2のクロックとを比較する比較ステップと、こ
の比較ステップの結果により前記出力クロックの遅延を
第1の遅延時間を単位として調節し、遅延の調節できる
時間内で位相を合わせられたときは前記出力クロックを
出力するカウンタステップと、このカウンタステップで
前記遅延の調節できる時間を超えても位相が合わせられ
なかったときには、バイナリーサーチを用いて前記出力
クロックの遅延を前記第1の遅延時間よりも長い第2の
遅延時間で調節して前記カウンタステップに出力するバ
イナリーサーチステップとを含むことを特徴とする。
クロックと第2のクロックとの位相を合わせて出力クロ
ックとする位相制御方法であって、前記第1のクロック
と前記第2のクロックとを比較する比較ステップと、こ
の比較ステップの結果により前記出力クロックの遅延を
第1の遅延時間を単位として調節し、遅延の調節できる
時間内で位相を合わせられたときは前記出力クロックを
出力するカウンタステップと、このカウンタステップで
前記遅延の調節できる時間を超えても位相が合わせられ
なかったときには、バイナリーサーチを用いて前記出力
クロックの遅延を前記第1の遅延時間よりも長い第2の
遅延時間で調節して前記カウンタステップに出力するバ
イナリーサーチステップとを含むことを特徴とする。
【0020】この第3の発明によれば、第2の発明であ
る位相制御装置と同様の効果を奏する位相制御方法を実
現することができる。
る位相制御装置と同様の効果を奏する位相制御方法を実
現することができる。
【0021】
【発明の実施の形態】以下、本発明に係る位相制御装置
及びその方法の一実施形態を図面に基づいて説明する。
及びその方法の一実施形態を図面に基づいて説明する。
【0022】図1は本実施形態の位相制御装置の構成を
示すブロック図である。
示すブロック図である。
【0023】図1に示すように、本実施形態の位相制御
装置は、入力In1から入力される信号と入力In2か
ら入力される信号の位相を比較して比較信号を出力する
位相比較器100と、カウンタ法により位相の遅延を調
節するカウンタ手段200と、バイナリーサーチ法によ
り位相の遅延を調節するバイナリーサーチ手段300と
から構成されている。
装置は、入力In1から入力される信号と入力In2か
ら入力される信号の位相を比較して比較信号を出力する
位相比較器100と、カウンタ法により位相の遅延を調
節するカウンタ手段200と、バイナリーサーチ法によ
り位相の遅延を調節するバイナリーサーチ手段300と
から構成されている。
【0024】そして、このカウンタ手段200は、位相
比較器100の比較信号に応じて、アップカウントある
いはダウンカウントをしてB0、B1、・・・B4の5
個の信号を出力するカウンタB201と、このB0から
B4の各信号を受けてアナログスイッチSwB0、Sw
B1、・・・、SwB20を制御するデコーダB202
と、このデコーダB202に制御されて遅延素子Dly
B1から遅延素子DlyB20のスイッチングを行うア
ナログスイッチSwB0、SwB1、・・・、SwB2
0と、このアナログスイッチSwB0、SwB1、・・
・、SwB20によってスイッチングされ、一定時間遅
延させる遅延素子DlyB1、DlyB2、・・・、D
lyB20とから構成されている。
比較器100の比較信号に応じて、アップカウントある
いはダウンカウントをしてB0、B1、・・・B4の5
個の信号を出力するカウンタB201と、このB0から
B4の各信号を受けてアナログスイッチSwB0、Sw
B1、・・・、SwB20を制御するデコーダB202
と、このデコーダB202に制御されて遅延素子Dly
B1から遅延素子DlyB20のスイッチングを行うア
ナログスイッチSwB0、SwB1、・・・、SwB2
0と、このアナログスイッチSwB0、SwB1、・・
・、SwB20によってスイッチングされ、一定時間遅
延させる遅延素子DlyB1、DlyB2、・・・、D
lyB20とから構成されている。
【0025】同様に、バイナリーサーチ手段300は、
バイナリーサーチを行うカウンタA301と、このカウ
ンタAからの信号を受けてアナログスイッチSwA0、
SwA1、・・・、SwA15を制御するデコーダA3
02と、このデコーダA302に制御されて遅延素子D
lyA1から遅延素子DlyA15のスイッチングを行
うアナログスイッチSwA0、SwA1、・・・、Sw
A15と、このアナログスイッチSwA0、SwA1、
・・・、SwA15によってスイッチングされ、一定時
間遅延させる遅延素子DlyA1、DlyA2、・・
・、DlyA15とから構成されている。
バイナリーサーチを行うカウンタA301と、このカウ
ンタAからの信号を受けてアナログスイッチSwA0、
SwA1、・・・、SwA15を制御するデコーダA3
02と、このデコーダA302に制御されて遅延素子D
lyA1から遅延素子DlyA15のスイッチングを行
うアナログスイッチSwA0、SwA1、・・・、Sw
A15と、このアナログスイッチSwA0、SwA1、
・・・、SwA15によってスイッチングされ、一定時
間遅延させる遅延素子DlyA1、DlyA2、・・
・、DlyA15とから構成されている。
【0026】ここで、カウンタ手段200は精度良く位
相を合わせるための手段なので、遅延素子DlyB1、
DlyB2、・・・、DlyB20は遅延時間の短いも
のが使用され、バイナリーサーチ手段300は大まかに
位相を合わせるための手段なので、遅延素子DlyA
1、DlyA2、・・・、DlyA15は遅延時間の長
いものが使用される。遅延素子DlyB1、・・・、D
lyB20は遅延素子DlyA1、・・・、DlyA1
5の1/10の遅延時間の遅延素子を、位相を遅らせる
ために10個、位相を速くするために10個、合わせて
20個使用することが理想的であるが、その他の場合も
考えられる。以下の実施形態で示す例では、遅延素子D
lyA1、DlyA2、・・・、DlyA15は遅延時
間が1nsecのものが15個使用され、遅延素子Dl
yB1、DlyB2、・・・、DlyB20は遅延時間
が遅延素子DlyA1、・・・、DlyA15の1/1
0の遅延時間である100psec(0.1nsec)
のものが20個使用される場合について説明する。
相を合わせるための手段なので、遅延素子DlyB1、
DlyB2、・・・、DlyB20は遅延時間の短いも
のが使用され、バイナリーサーチ手段300は大まかに
位相を合わせるための手段なので、遅延素子DlyA
1、DlyA2、・・・、DlyA15は遅延時間の長
いものが使用される。遅延素子DlyB1、・・・、D
lyB20は遅延素子DlyA1、・・・、DlyA1
5の1/10の遅延時間の遅延素子を、位相を遅らせる
ために10個、位相を速くするために10個、合わせて
20個使用することが理想的であるが、その他の場合も
考えられる。以下の実施形態で示す例では、遅延素子D
lyA1、DlyA2、・・・、DlyA15は遅延時
間が1nsecのものが15個使用され、遅延素子Dl
yB1、DlyB2、・・・、DlyB20は遅延時間
が遅延素子DlyA1、・・・、DlyA15の1/1
0の遅延時間である100psec(0.1nsec)
のものが20個使用される場合について説明する。
【0027】また、位相比較器100と、デコーダB2
02と、デコーダA302とを実現させる回路図をそれ
ぞれ図2、図3、図4に示す。
02と、デコーダA302とを実現させる回路図をそれ
ぞれ図2、図3、図4に示す。
【0028】次に、本実施形態の位相制御装置の動作に
ついて説明することで、併せて本実施形態の位相制御方
法についても説明する。
ついて説明することで、併せて本実施形態の位相制御方
法についても説明する。
【0029】図5は本実施形態の位相制御装置の動作を
示したフローチャートである。ここでは、例として10
0MHzの基本クロックClkを使用し、図9のブロッ
クBの平均遅延クロックClkBはブロックAの平均遅
延クロックClkAよりd1(<1nsec)だけ遅延
し、ブロックCの平均遅延クロックClkCはClkA
よりd2(>1nsec)だけ遅延している場合につい
て説明する。
示したフローチャートである。ここでは、例として10
0MHzの基本クロックClkを使用し、図9のブロッ
クBの平均遅延クロックClkBはブロックAの平均遅
延クロックClkAよりd1(<1nsec)だけ遅延
し、ブロックCの平均遅延クロックClkCはClkA
よりd2(>1nsec)だけ遅延している場合につい
て説明する。
【0030】この場合のタイミングチャートを図6に示
す。基本クロックClkは100MHzなので1周期は
10nsecであり、ClkAはブロックAの負荷によ
る遅延があるので、すでにClkから遅れている。そし
て、ClkBがClkAからd1だけ遅延し、ClkC
がClkAからd2だけ遅延していることを示してい
る。
す。基本クロックClkは100MHzなので1周期は
10nsecであり、ClkAはブロックAの負荷によ
る遅延があるので、すでにClkから遅れている。そし
て、ClkBがClkAからd1だけ遅延し、ClkC
がClkAからd2だけ遅延していることを示してい
る。
【0031】まず、ClkAとClkBの位相を合わせ
る場合について説明する。
る場合について説明する。
【0032】初期状態では、4ビットのカウンタA30
1は2進数で“1000”の信号を出力し、カウンタB
201は“1010”の信号を出力する。この信号によ
り、デコーダA302,デコーダB202の制御によ
り、SwAの総数の半分であるSwA8,SwBの総数
の半分であるSwB10がオンされることになる。従っ
て、初期状態ではすでに遅延素子DlyA1から遅延素
子DlyA8までの8nsecの遅延と遅延素子Dly
B1から遅延素子DlyB10までの1nsecの遅延
がすでにあるので、図6のClkB、ClkCは合わせ
て9nsecの遅延がすでに存在している。
1は2進数で“1000”の信号を出力し、カウンタB
201は“1010”の信号を出力する。この信号によ
り、デコーダA302,デコーダB202の制御によ
り、SwAの総数の半分であるSwA8,SwBの総数
の半分であるSwB10がオンされることになる。従っ
て、初期状態ではすでに遅延素子DlyA1から遅延素
子DlyA8までの8nsecの遅延と遅延素子Dly
B1から遅延素子DlyB10までの1nsecの遅延
がすでにあるので、図6のClkB、ClkCは合わせ
て9nsecの遅延がすでに存在している。
【0033】位相比較器100の入力In1からブロッ
クAの平均遅延クロックClkAが入力され、入力In
2からブロックBの平均遅延クロックClkBが入力さ
れると、位相比較器100ではClkAとClkBの立
ち上がりを比較して、ClkAの立ち上がりがClkB
の立ち上がりより速い場合には出力Outから比較信号
として“1”を出力し、ClkAの立ち上がりがClk
Bの立ち上がりより遅い場合には出力Outから比較信
号として“0”を出力する(S51)。
クAの平均遅延クロックClkAが入力され、入力In
2からブロックBの平均遅延クロックClkBが入力さ
れると、位相比較器100ではClkAとClkBの立
ち上がりを比較して、ClkAの立ち上がりがClkB
の立ち上がりより速い場合には出力Outから比較信号
として“1”を出力し、ClkAの立ち上がりがClk
Bの立ち上がりより遅い場合には出力Outから比較信
号として“0”を出力する(S51)。
【0034】図6の場合には、タイミングチャートから
分かるようにClkAの立ち上がりがClkBの立ち上
がりより速いため位相比較器100が“1”を出力す
る。
分かるようにClkAの立ち上がりがClkBの立ち上
がりより速いため位相比較器100が“1”を出力す
る。
【0035】この比較信号を受けてカウンタB201で
はアップカウントあるいはダウンカウントをしてB0、
B1、・・・、B4の5個の信号を出力する。
はアップカウントあるいはダウンカウントをしてB0、
B1、・・・、B4の5個の信号を出力する。
【0036】まず、この場合のように比較信号が“1”
の場合にはClkAがClkBよりも速い場合なのでC
lkBの遅延を少なくする必要がある。即ち、遅延素子
DlyB1、DlyB2、・・・、DlyB20の数を
減らす必要があるので、カウンタB201はダウンカウ
ントを行い遅延素子を減らすような信号B0、B1、・
・・B4を出力し、この信号によりデコーダB202は
スイッチSwB0、SwB1、・・・、SwB20を制
御して遅延素子DlyB1、DlyB2、・・・、Dl
yB20の数を減らしていく。
の場合にはClkAがClkBよりも速い場合なのでC
lkBの遅延を少なくする必要がある。即ち、遅延素子
DlyB1、DlyB2、・・・、DlyB20の数を
減らす必要があるので、カウンタB201はダウンカウ
ントを行い遅延素子を減らすような信号B0、B1、・
・・B4を出力し、この信号によりデコーダB202は
スイッチSwB0、SwB1、・・・、SwB20を制
御して遅延素子DlyB1、DlyB2、・・・、Dl
yB20の数を減らしていく。
【0037】1クロックで1回の比較を行い遅延素子の
数を1つずつ減らしていき(S52)、位相が合わせら
れると(S53)、そこで位相制御の処理は終了する。
数を1つずつ減らしていき(S52)、位相が合わせら
れると(S53)、そこで位相制御の処理は終了する。
【0038】カウンタ手段200には遅延素子DlyB
1、・・・、DlyB10が位相を速くする場合のため
に10個用意されていて、遅延d1は1nsecよりも
小さいため、10回ダウンカウントする前にカウンタ手
段200のみで遅延を合わせることができ(S53)、
位相制御の処理は終了する。
1、・・・、DlyB10が位相を速くする場合のため
に10個用意されていて、遅延d1は1nsecよりも
小さいため、10回ダウンカウントする前にカウンタ手
段200のみで遅延を合わせることができ(S53)、
位相制御の処理は終了する。
【0039】また、ClkAの立ち上がりがClkBの
立ち上がりより遅いために位相比較器100が“0”を
出力する場合には、遅延素子DlyB11から遅延素子
DlyB20を利用してClkBの位相を遅らせていき
ClkAの位相と合わせることになる。
立ち上がりより遅いために位相比較器100が“0”を
出力する場合には、遅延素子DlyB11から遅延素子
DlyB20を利用してClkBの位相を遅らせていき
ClkAの位相と合わせることになる。
【0040】次に、カウンタB201で10回アップカ
ウントまたはダウンカウントを行っても位相を合わせる
ことができず、11回目のカウントが行われた場合につ
いて説明する。
ウントまたはダウンカウントを行っても位相を合わせる
ことができず、11回目のカウントが行われた場合につ
いて説明する。
【0041】11回のカウントが行われるとカウンタ手
段200では位相を合わせることができないということ
になるので(S53)、バイナリーサーチ手段300で
バイナリーサーチを行うことになる(S54)。
段200では位相を合わせることができないということ
になるので(S53)、バイナリーサーチ手段300で
バイナリーサーチを行うことになる(S54)。
【0042】カウンタB201において、11回のアッ
プカウントが行われるとCarryから“1”が出力さ
れ、11回ダウンカウントが行われるとBorrowか
ら“1”が出力され、カウンタA301が動作状態とな
ってバイナリーサーチが行われる。このときカウンタB
201は初期状態に戻り、アナログスイッチではSwB
10が再び選択されている。
プカウントが行われるとCarryから“1”が出力さ
れ、11回ダウンカウントが行われるとBorrowか
ら“1”が出力され、カウンタA301が動作状態とな
ってバイナリーサーチが行われる。このときカウンタB
201は初期状態に戻り、アナログスイッチではSwB
10が再び選択されている。
【0043】図6のClkAとClkCの遅延を合わせ
る場合には、d2が1nsecよりも長いので11回ダ
ウンカウントされ、Borrowから“1”が出力され
てカウンタA301でバイナリーサーチが開始される。
る場合には、d2が1nsecよりも長いので11回ダ
ウンカウントされ、Borrowから“1”が出力され
てカウンタA301でバイナリーサーチが開始される。
【0044】ここで、バイナリーサーチによりスイッチ
SwA1、・・・、SwA15が選択される順番を図7
を用いて説明する。
SwA1、・・・、SwA15が選択される順番を図7
を用いて説明する。
【0045】初期状態ではSwA8が選択されている
が、位相比較器100の比較信号が“0”のときには位
相を速める必要があるので遅延素子の数を減らすべくS
wA4が選択され、比較信号が“1”のときには位相を
遅らせる必要があるため遅延素子の数を増やすべくSw
A12が選択される。同様にして次のバイナリーサーチ
では比較信号によってSwA2、6、10、14の4つ
のスイッチのうちのどれか1つが選択され、さらに次の
バイナリーサーチを行ってSwA1、3、5、7、9、
11、13、15のうちのどれか1つのスイッチが最終
的に選択される(S54)。従って、バイナリーサーチ
手段300では、必ず3回のバイナリーサーチが行われ
る。そして、バイナリーサーチ手段300の処理が終了
して再びカウンタ手段200での処理が開始される。
が、位相比較器100の比較信号が“0”のときには位
相を速める必要があるので遅延素子の数を減らすべくS
wA4が選択され、比較信号が“1”のときには位相を
遅らせる必要があるため遅延素子の数を増やすべくSw
A12が選択される。同様にして次のバイナリーサーチ
では比較信号によってSwA2、6、10、14の4つ
のスイッチのうちのどれか1つが選択され、さらに次の
バイナリーサーチを行ってSwA1、3、5、7、9、
11、13、15のうちのどれか1つのスイッチが最終
的に選択される(S54)。従って、バイナリーサーチ
手段300では、必ず3回のバイナリーサーチが行われ
る。そして、バイナリーサーチ手段300の処理が終了
して再びカウンタ手段200での処理が開始される。
【0046】例えば、d2が5.6nsecである場合
には、ClkCはClkAよりも遅れているので遅延素
子の数を減らすべく、まずSwA4が選択される。Sw
A4が選択されると、SwA8のときに比べて遅延素子
の数が4つ減るのでClkCは4nsec速くなるが、
まだClkCは遅れているので比較信号は“0”のまま
である。従って、SwA2が選択される。SwA2が選
択されると遅延素子の数が6つ減るので、ClkCは6
nsec速くなりClkAの位相よりも速くなる。従っ
て、比較信号は“1”に変わり、SwA3が最終的に選
択される。この段階では、ClkCはSwA8が選択さ
れていたときに比べて5nsec速くなっているので、
ClkCとClkAとの位相差は0.6nsecに短く
なっている。そして、バイナリーサーチ手段300での
処理は終了し、カウンタ手段200の処理が開始され
る。
には、ClkCはClkAよりも遅れているので遅延素
子の数を減らすべく、まずSwA4が選択される。Sw
A4が選択されると、SwA8のときに比べて遅延素子
の数が4つ減るのでClkCは4nsec速くなるが、
まだClkCは遅れているので比較信号は“0”のまま
である。従って、SwA2が選択される。SwA2が選
択されると遅延素子の数が6つ減るので、ClkCは6
nsec速くなりClkAの位相よりも速くなる。従っ
て、比較信号は“1”に変わり、SwA3が最終的に選
択される。この段階では、ClkCはSwA8が選択さ
れていたときに比べて5nsec速くなっているので、
ClkCとClkAとの位相差は0.6nsecに短く
なっている。そして、バイナリーサーチ手段300での
処理は終了し、カウンタ手段200の処理が開始され
る。
【0047】カウンタ手段200では再び比較信号によ
って、アップカウントあるいはダウンカウントを行って
位相を合わせる(S52)。この段階ではすでにバイナ
リーサーチ手段300によって、位相差がカウンタ手段
200で合わせられる範囲内になっているので必ず位相
を合わせることができ(S53)、位相制御の処理は終
了する。d2が5.6nsecの場合について考えてみ
ると、バイナリーサーチ手段300によってすでに位相
差は0.6nsec(600psec)になっているの
で、カウンタ手段200では6回ダウンカウントするこ
とにより位相を合わせることができ、位相制御の処理は
終了する。
って、アップカウントあるいはダウンカウントを行って
位相を合わせる(S52)。この段階ではすでにバイナ
リーサーチ手段300によって、位相差がカウンタ手段
200で合わせられる範囲内になっているので必ず位相
を合わせることができ(S53)、位相制御の処理は終
了する。d2が5.6nsecの場合について考えてみ
ると、バイナリーサーチ手段300によってすでに位相
差は0.6nsec(600psec)になっているの
で、カウンタ手段200では6回ダウンカウントするこ
とにより位相を合わせることができ、位相制御の処理は
終了する。
【0048】ここで、従来の位相制御装置と本実施形態
の位相制御装置との間で遅延素子の数と位相を合わせる
ために必要となる時間について比較してみると、本実施
形態の位相制御装置では、5.6nsecの遅延を合わ
せようとすると、100psecの遅延素子が20個、
1nsecの遅延素子が15個、合わせて35個必要に
なり、位相を合わせるために必要となる時間は、最初に
カウンタ手段で11回クロックClkを入力し、次にバ
イナリーサーチ手段300で3回入力し、さらにカウン
タ手段200で6回入力して位相が合わせられる。従っ
て全部で20回クロックを入力し、図6に示した例のよ
うに基本クロックの周期が10nsecの場合には20
0nsec(20回×10nsec)の時間が必要とな
る。
の位相制御装置との間で遅延素子の数と位相を合わせる
ために必要となる時間について比較してみると、本実施
形態の位相制御装置では、5.6nsecの遅延を合わ
せようとすると、100psecの遅延素子が20個、
1nsecの遅延素子が15個、合わせて35個必要に
なり、位相を合わせるために必要となる時間は、最初に
カウンタ手段で11回クロックClkを入力し、次にバ
イナリーサーチ手段300で3回入力し、さらにカウン
タ手段200で6回入力して位相が合わせられる。従っ
て全部で20回クロックを入力し、図6に示した例のよ
うに基本クロックの周期が10nsecの場合には20
0nsec(20回×10nsec)の時間が必要とな
る。
【0049】これに対し、従来のカウンタ法のみを使用
した位相制御装置では、5.6nsecの遅延を100
psecの遅延素子を使って合わせようとすると、遅延
素子の数は最低でも56個、通常では112個以上必要
になり、位相を合わせるために必要となる時間もクロッ
クClkを56回入力しなければならないので、560
nsec(56回×10nsec)の時間が必要となっ
てしまう。
した位相制御装置では、5.6nsecの遅延を100
psecの遅延素子を使って合わせようとすると、遅延
素子の数は最低でも56個、通常では112個以上必要
になり、位相を合わせるために必要となる時間もクロッ
クClkを56回入力しなければならないので、560
nsec(56回×10nsec)の時間が必要となっ
てしまう。
【0050】また、本実施形態では最初にカウンタ手段
200で11回のカウントをした後にバイナリーサーチ
を行い、その後再びカウンタ手段200で位相を合わせ
ているが、これは特に合わせようとする信号間の位相差
が図6のd1で示した例のように1nsec以下となる
ことが多い場合には、カウンタ手段200のみで位相を
合わせられる可能性が高くなるので有効であるが、位相
差が1nsec以上のことが多くなるような場合には、
カウンタ手段200での最初の11回のカウントが無駄
になる場合が多くなる。
200で11回のカウントをした後にバイナリーサーチ
を行い、その後再びカウンタ手段200で位相を合わせ
ているが、これは特に合わせようとする信号間の位相差
が図6のd1で示した例のように1nsec以下となる
ことが多い場合には、カウンタ手段200のみで位相を
合わせられる可能性が高くなるので有効であるが、位相
差が1nsec以上のことが多くなるような場合には、
カウンタ手段200での最初の11回のカウントが無駄
になる場合が多くなる。
【0051】そこで、このような場合には最初にカウン
タ手段200で11回のカウントを行わずにバイナリー
サーチ手段300で大まかに位相を合わせてしまってか
らカウンタ手段200で位相を合わせてもよい。こうす
ることで1nsec以上の位相差があることが多い場合
に、頻繁に11回のカウントを行うことがなくなる。
タ手段200で11回のカウントを行わずにバイナリー
サーチ手段300で大まかに位相を合わせてしまってか
らカウンタ手段200で位相を合わせてもよい。こうす
ることで1nsec以上の位相差があることが多い場合
に、頻繁に11回のカウントを行うことがなくなる。
【0052】
【発明の効果】以上説明してきたように、本発明の位相
制御装置及びその方法によれば、バイナリーサーチ法と
カウンタ法とを組み合わせたことにより、位相を大まか
に合わせる場合にはバイナリーサーチ法を使用し、位相
を細かく合わせる場合にはカウンタ法を使用することが
できるので、遅延素子の数を大幅に減らすことができる
とともに、位相を合わせるために必要となる時間も大幅
に短縮することができるようになった。
制御装置及びその方法によれば、バイナリーサーチ法と
カウンタ法とを組み合わせたことにより、位相を大まか
に合わせる場合にはバイナリーサーチ法を使用し、位相
を細かく合わせる場合にはカウンタ法を使用することが
できるので、遅延素子の数を大幅に減らすことができる
とともに、位相を合わせるために必要となる時間も大幅
に短縮することができるようになった。
【図1】本実施形態の位相制御装置の構成を示すブロッ
ク図である。
ク図である。
【図2】図1に示す位相制御装置の位相比較器100の
構成を示す回路図である。
構成を示す回路図である。
【図3】図1に示す位相制御装置のデコーダB202の
構成を示す回路図である。
構成を示す回路図である。
【図4】図1に示す位相制御装置のデコーダA302の
構成を示す回路図である。
構成を示す回路図である。
【図5】本実施形態の位相制御方法を示すフローチャー
トである。
トである。
【図6】本実施形態の位相制御装置の動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図7】カウンタA202がスイッチAを選択する方法
を説明するための図である。
を説明するための図である。
【図8】シングルチップ上における各ブロックの配置を
示す図である。
示す図である。
【図9】図8のブロック間に位相制御装置を設置した場
合の図である。
合の図である。
【図10】従来の位相制御装置の構成を示すブロック図
である。
である。
100、1001 位相比較器 200 カウンタ手段 201 カウンタB 202 デコーダB 300 バイナリーサーチ手段 301 カウンタA 302 デコーダA 1002 カウンタ 1003 デコーダ
Claims (3)
- 【請求項1】 第1のクロックと第2のクロックとの位
相を合わせて出力クロックを出力する位相制御装置であ
って、 前記第1のクロックと前記第2のクロックとを比較して
比較信号を出力する比較手段と、 この比較手段により出力された前記比較信号により前記
出力クロックの遅延を第1の遅延時間を単位として調節
するカウンタ手段と、 前記比較信号によりバイナリーサーチを用いて遅延を前
記第1の遅延時間よりも長い第2の遅延時間で調節する
バイナリーサーチ手段とを含むことを特徴とする位相制
御装置。 - 【請求項2】 第1のクロックと第2のクロックとの位
相を合わせて出力クロックを出力する位相制御装置であ
って、 前記第1のクロックと前記第2のクロックとを比較して
比較信号を出力する比較手段と、 この比較手段により出力された前記比較信号により前記
出力クロックの遅延を第1の遅延時間を単位として調節
し、遅延の調節できる時間を超えたときには動作信号を
出力し、前記遅延の調節できる時間内で位相を合わせら
れたときは前記出力クロックを出力するカウンタ手段
と、 このカウンタ手段から出力される前記動作信号が入力さ
れると、前記比較信号によりバイナリーサーチを用いて
前記出力クロックの遅延を前記第1の遅延時間よりも長
い第2の遅延時間で調節して前記カウンタ手段に出力す
るバイナリーサーチ手段とを含むことを特徴とする位相
制御装置。 - 【請求項3】 第1のクロックと第2のクロックとの位
相を合わせて出力クロックとする位相制御方法であっ
て、 前記第1のクロックと前記第2のクロックとを比較する
比較ステップと、 この比較ステップの結果により前記出力クロックの遅延
を第1の遅延時間を単位として調節し、遅延の調節でき
る時間内で位相を合わせられたときは前記出力クロック
を出力するカウンタステップと、 このカウンタステップで前記遅延の調節できる時間を超
えても位相が合わせられなかったときには、バイナリー
サーチを用いて前記出力クロックの遅延を前記第1の遅
延時間よりも長い第2の遅延時間で調節して前記カウン
タステップに出力するバイナリーサーチステップとを含
むことを特徴とする位相制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10006043A JPH11205128A (ja) | 1998-01-14 | 1998-01-14 | 位相制御装置及びその方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10006043A JPH11205128A (ja) | 1998-01-14 | 1998-01-14 | 位相制御装置及びその方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11205128A true JPH11205128A (ja) | 1999-07-30 |
Family
ID=11627610
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10006043A Withdrawn JPH11205128A (ja) | 1998-01-14 | 1998-01-14 | 位相制御装置及びその方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11205128A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008181651A (ja) * | 2001-11-07 | 2008-08-07 | Samsung Electronics Co Ltd | Casレイテンシを利用してロッキングレゾリューション調節が可能な遅延同期ループ回路 |
JP2008193556A (ja) * | 2007-02-07 | 2008-08-21 | Onkyo Corp | 情報選択装置及び情報選択プログラム |
JP2009021706A (ja) * | 2007-07-10 | 2009-01-29 | Elpida Memory Inc | Dll回路及びこれを用いた半導体記憶装置、並びに、データ処理システム |
JP2012209670A (ja) * | 2011-03-29 | 2012-10-25 | Sony Corp | 位相同期装置および位相同期回路の周波数キャリブレーション方法、並びにプログラム |
-
1998
- 1998-01-14 JP JP10006043A patent/JPH11205128A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008181651A (ja) * | 2001-11-07 | 2008-08-07 | Samsung Electronics Co Ltd | Casレイテンシを利用してロッキングレゾリューション調節が可能な遅延同期ループ回路 |
JP2008193556A (ja) * | 2007-02-07 | 2008-08-21 | Onkyo Corp | 情報選択装置及び情報選択プログラム |
JP2009021706A (ja) * | 2007-07-10 | 2009-01-29 | Elpida Memory Inc | Dll回路及びこれを用いた半導体記憶装置、並びに、データ処理システム |
JP2012209670A (ja) * | 2011-03-29 | 2012-10-25 | Sony Corp | 位相同期装置および位相同期回路の周波数キャリブレーション方法、並びにプログラム |
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