JP2001044138A - Manufacture of semiconductor integrated circuit device and semiconductor integrated circuit device - Google Patents
Manufacture of semiconductor integrated circuit device and semiconductor integrated circuit deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＭＩＳＦＥＴ(Met
al Insulator Semiconductor Field Effect Transisto
r) を有する半導体集積回路装置の高集積化に適用して
有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device and a manufacturing technique thereof, and more particularly to a MISFET (Met
al Insulator Semiconductor Field Effect Transisto
The present invention relates to a technique which is effective when applied to high integration of a semiconductor integrated circuit device having r).
【０００２】[0002]
【従来の技術】微細なデザインルールで形成されたＭＩ
ＳＦＥＴのソース、ドレインとメタル配線とを電気的に
接続するには、ゲート電極の上面と側面とに窒化シリコ
ン膜を形成し、この窒化シリコン膜とその上部に形成し
た絶縁膜（酸化シリコン膜）とのエッチング速度差を利
用したドライエッチングで、ゲート電極との合わせ余裕
を必要とせずにコンタクトホールを形成する、いわゆる
セルフアライン・コンタクト(Self Align Contact;ＳＡ
Ｃ) 技術が使用される（例えば特開平９−２５２０９８
号公報）。2. Description of the Related Art MI formed by fine design rules
In order to electrically connect the source and drain of the SFET and the metal wiring, a silicon nitride film is formed on the upper surface and side surfaces of the gate electrode, and the silicon nitride film and an insulating film (silicon oxide film) formed thereon are formed. A self-aligned contact (SA) that forms a contact hole by dry etching utilizing the difference in etching speed between the gate electrode and the gate electrode without requiring a margin for alignment with the gate electrode.
C) technology is used (for example, Japanese Patent Application Laid-Open No. 9-252098)
No.).
【０００３】また周知のように、微細なＭＩＳＦＥＴを
有するＬＳＩの製造プロセスでは、ドレイン端部の電界
強度を緩和するためのＬＤＤ(Lightly Doped Drain) 構
造を実現したり、ソース、ドレインとメタル配線とのコ
ンタクト抵抗およびゲート電極抵抗を低減するためのサ
リサイド(Salicide)構造を実現したりするために、ゲー
ト電極の側面に絶縁膜（サイドウォールスペーサ）を形
成することが行われている。As is well known, in an LSI manufacturing process having a fine MISFET, an LDD (Lightly Doped Drain) structure for relaxing the electric field strength at the drain end is realized, or a source, drain and metal wiring are formed. In order to realize a salicide structure for reducing the contact resistance and the gate electrode resistance, an insulating film (sidewall spacer) is formed on the side surface of the gate electrode.
【０００４】[0004]
【発明が解決しようとする課題】ところが、ＭＩＳＦＥ
Ｔの微細化がさらに進み、ゲート電極のピッチが極めて
狭くなってくると、上記したＬＤＤ構造などを実現する
ためにゲート電極の側面にサイドウォールスペーサを形
成し、さらにセルフアライン・コンタクト（ＳＡＣ）を
実現するためにゲート電極の上面と側面とに窒化シリコ
ン膜を形成した場合、ゲート電極とゲート電極とのスペ
ースがＳＡＣ用の窒化シリコン膜によって埋め込まれて
しまうために、このスペースにセルフアラインでコンタ
クトホールを形成することができなくなってしまう。SUMMARY OF THE INVENTION However, MISFE
As the fineness of T further advances and the pitch of the gate electrode becomes extremely narrow, a sidewall spacer is formed on the side surface of the gate electrode in order to realize the above-described LDD structure and the like, and further, a self-aligned contact (SAC) When a silicon nitride film is formed on the upper surface and the side surface of the gate electrode in order to realize the above, the space between the gate electrode and the gate electrode is buried with the silicon nitride film for SAC. A contact hole cannot be formed.
【０００５】その対策として、サイドウォールスペーサ
の膜厚（スペーサ長）やＳＡＣ用窒化シリコン膜の膜厚
を薄くすることも考えられるが、ＳＡＣ用の窒化シリコ
ン膜に要求される膜厚は、コンタクトホールを形成する
際の酸化シリコン膜と窒化シリコン膜とのドライエッチ
ング選択比によって決まり、例えばこの選択比を２０と
した場合、少なくとも５０nm程度の膜厚が必要となる。As a countermeasure, it is conceivable to reduce the thickness of the sidewall spacer (spacer length) and the thickness of the silicon nitride film for SAC. It is determined by the dry etching selectivity between the silicon oxide film and the silicon nitride film when forming a hole. For example, when this selectivity is 20, a film thickness of at least about 50 nm is required.
【０００６】また、ＬＤＤ構造において、低不純物濃度
の半導体領域のゲート長方向に沿った寸法が短くなると
ドレイン電界の緩和効果が小さくなるため、ゲート電極
の側面に形成するサイドウォールスペーサはある程度の
膜厚（スペーサ長）を確保する必要があり、例えばゲー
ト長0.２５μm のＭＩＳＦＥＴの場合、５０〜１００nm
程度のスペーサ長が必要となる。さらに、ソース、ドレ
インのコンタクト抵抗を低減するためには、コンタクト
ホールの底部の面積をできるだけ大きくする必要があ
る。In the LDD structure, when the size of the low impurity concentration semiconductor region along the gate length direction is reduced, the effect of relaxing the drain electric field is reduced, so that the side wall spacer formed on the side surface of the gate electrode has a certain thickness. It is necessary to ensure a thickness (spacer length). For example, in the case of a MISFET having a gate length of 0.25 μm, 50 to 100 nm
About a spacer length is required. Further, in order to reduce the contact resistance of the source and the drain, it is necessary to increase the area of the bottom of the contact hole as much as possible.
【０００７】このように、サイドウォールスペーサの膜
厚（スペーサ長）やＳＡＣ用窒化シリコン膜の膜厚を薄
くした場合は、ＭＩＳＦＥＴの特性劣化を引き起こして
しまうため、これらの膜を薄くすることには限界があ
る。As described above, when the thickness of the sidewall spacer (spacer length) or the thickness of the silicon nitride film for SAC is reduced, the characteristics of the MISFET are deteriorated. Has limitations.
【０００８】本発明の目的は、ＭＩＳＦＥＴによって構
成される半導体集積回路装置の高集積化を推進する技術
を提供することにある。An object of the present invention is to provide a technique for promoting the high integration of a semiconductor integrated circuit device constituted by MISFETs.
【０００９】本発明の他の目的は、ＭＩＳＦＥＴによっ
て構成される半導体集積回路装置の高性能化を推進する
技術を提供することにある。Another object of the present invention is to provide a technique for promoting the performance of a semiconductor integrated circuit device constituted by MISFETs.
【００１０】本発明の他の目的は、ＭＩＳＦＥＴによっ
て構成される半導体集積回路装置の製造工程を簡略化す
る技術を提供することにある。Another object of the present invention is to provide a technique for simplifying a manufacturing process of a semiconductor integrated circuit device constituted by MISFETs.
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【００１２】[0012]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【００１３】（１）本発明の半導体集積回路装置の製造
方法は、以下の工程を含む。(1) A method of manufacturing a semiconductor integrated circuit device according to the present invention includes the following steps.
【００１４】（ａ）第１導電型の半導体基板の主面上に
ゲート電極を形成した後、前記ゲート電極の両側の前記
半導体基板に不純物イオンを打ち込むことによって、低
不純物濃度の第２導電型半導体領域を形成する工程、
（ｂ）前記ゲート電極の上面および側面を覆うように窒
化シリコン系の第１絶縁膜を形成した後、前記第１絶縁
膜の上部に酸化シリコン系の第２絶縁膜を形成する工
程、（ｃ）前記第１絶縁膜に対する前記第２絶縁膜のエ
ッチング速度が大きい条件で前記第２絶縁膜をエッチン
グした後、前記第１絶縁膜を異方的にエッチングするこ
とによって、前記低不純物濃度の第２導電型半導体領域
の上部に前記ゲート電極に対して自己整合で第１接続孔
を形成する工程、（ｄ）前記第１接続孔を通じて前記ゲ
ート電極の両側の前記半導体基板に不純物イオンを打ち
込むことによって、高不純物濃度の第２導電型半導体領
域を形成する工程、（ｅ）前記高不純物濃度の第２導電
型半導体領域の表面にシリサイド層を形成する工程。(A) After a gate electrode is formed on a main surface of a semiconductor substrate of the first conductivity type, impurity ions are implanted into the semiconductor substrate on both sides of the gate electrode, thereby forming a second conductivity type having a low impurity concentration. Forming a semiconductor region,
(B) forming a silicon nitride-based first insulating film so as to cover an upper surface and side surfaces of the gate electrode, and then forming a silicon oxide-based second insulating film on the first insulating film; A) etching the second insulating film under the condition that the etching rate of the second insulating film with respect to the first insulating film is high, and then anisotropically etching the first insulating film to form the low impurity concentration second insulating film; Forming a first connection hole above the two-conductivity type semiconductor region in a self-aligned manner with respect to the gate electrode, and (d) implanting impurity ions into the semiconductor substrate on both sides of the gate electrode through the first connection hole. (E) forming a silicide layer on the surface of the high impurity concentration second conductivity type semiconductor region.
【００１５】（２）本発明の半導体集積回路装置の製造
方法は、前記請求項１において、前記（ｃ）工程の後、
前記（ｄ）工程に先立って、前記低不純物濃度の第２導
電型半導体領域の表面にシリコン層を選択的に形成す
る。(2) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the method according to the above (1), wherein after the step (c),
Prior to the step (d), a silicon layer is selectively formed on a surface of the low-impurity-concentration second conductivity type semiconductor region.
【００１６】（３）本発明の半導体集積回路装置の製造
方法は、前記請求項１または２において、前記低不純物
濃度の第２導電型半導体領域の上部に前記第１接続孔を
形成した後、前記第１接続孔の内壁に酸化シリコン系の
絶縁膜からなるサイドウォールスペーサを形成する。(3) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the method according to claim 1 or 2, wherein the first connection hole is formed above the low impurity concentration second conductivity type semiconductor region. A sidewall spacer made of a silicon oxide-based insulating film is formed on the inner wall of the first connection hole.
【００１７】（４）本発明の半導体集積回路装置の製造
方法は、前記請求項１、２または３において、前記
（ｅ）工程の後、（ｆ）前記第１接続孔の内部に第１導
体膜を形成した後、前記第２絶縁膜の上部に第３絶縁膜
を形成する工程、（ｇ）前記第１接続孔の上部の前記第
３絶縁膜に第２接続孔を形成し、次いで前記第２接続孔
の内部に第２導体膜を形成した後、前記第３絶縁膜の上
部にメタル配線を形成する工程をさらに含む。(4) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, in the above (1), (2) or (3), after the step (e), (f) a first conductor is provided in the first connection hole. Forming a film, forming a third insulating film on the second insulating film, (g) forming a second connecting hole in the third insulating film above the first connecting hole, After forming the second conductor film inside the second connection hole, the method further includes forming a metal wiring on the third insulating film.
【００１８】[0018]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments, components having the same function are denoted by the same reference numerals, and the repeated description thereof will be omitted.
【００１９】（実施の形態１）本発明の実施の形態１で
あるＣＭＯＳ−ＬＳＩの製造方法を図１〜図１４を用い
て工程順に説明する。(First Embodiment) A method of manufacturing a CMOS-LSI according to a first embodiment of the present invention will be described in the order of steps with reference to FIGS.
【００２０】まず、図１に示すように、例えばｐ型の単
結晶シリコンからなる半導体基板（以下、単に基板とい
う）１に素子分離溝２を形成する。素子分離溝２を形成
するには、素子分離領域の基板１をエッチングして溝を
形成した後、溝の内部を含む基板１上にＣＶＤ法で酸化
シリコン膜３を堆積し、続いて溝の上部の酸化シリコン
膜３を化学的および機械的に研磨することによってその
表面を平坦化する。First, as shown in FIG. 1, an element isolation groove 2 is formed in a semiconductor substrate (hereinafter simply referred to as a substrate) 1 made of, for example, p-type single crystal silicon. In order to form the element isolation groove 2, the substrate 1 in the element isolation region is etched to form a groove, and then a silicon oxide film 3 is deposited on the substrate 1 including the inside of the groove by a CVD method. The surface is flattened by chemically and mechanically polishing the upper silicon oxide film 3.
【００２１】次に、基板１にｐ型不純物（ホウ素）およ
びｎ型不純物（例えばリン）をイオン打ち込みすること
によって、ｐ型ウエル４およびｎ型ウエル５を形成した
後、基板１をスチーム酸化することによって、ｐ型ウエ
ル４およびｎ型ウエル５の表面にゲート酸化膜６を形成
する。Next, a p-type impurity (boron) and an n-type impurity (for example, phosphorus) are ion-implanted into the substrate 1 to form a p-type well 4 and an n-type well 5, and then the substrate 1 is subjected to steam oxidation. As a result, a gate oxide film 6 is formed on the surfaces of the p-type well 4 and the n-type well 5.
【００２２】次に、図２に示すように、ゲート酸化膜６
の上部にゲート電極７を形成する。ゲート電極７を形成
するには、例えばゲート酸化膜６の上部にリン（Ｐ）を
ドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積
し、続いてその上部にスパッタリング法でＷＮ膜とＷ膜
とを堆積し、さらにその上部にＣＶＤ法で窒化シリコン
膜８を堆積した後、フォトレジスト膜（図示せず）をマ
スクにしたドライエッチングでこれらの膜をパターニン
グする。Next, as shown in FIG.
A gate electrode 7 is formed on the upper surface of the substrate. In order to form the gate electrode 7, for example, a low-resistance polycrystalline silicon film doped with phosphorus (P) is deposited on the gate oxide film 6 by a CVD method, and then a WN film and a W film are formed thereon by a sputtering method. Are deposited thereon, and a silicon nitride film 8 is further deposited thereon by a CVD method, and then these films are patterned by dry etching using a photoresist film (not shown) as a mask.
【００２３】次に、ゲート電極７の両側のｐ型ウエル４
にｎ型不純物（リンまたはヒ素）をイオン打ち込みする
ことによって低不純物濃度のｎ- 型半導体領域１１を形
成し、ｎ型ウエル５にｐ型不純物（ホウ素）をイオン打
ち込みすることによって低不純物濃度のｐ- 型半導体領
域１２を形成する。Next, the p-type wells 4 on both sides of the gate electrode 7 are formed.
A low impurity concentration n − -type semiconductor region 11 is formed by ion-implanting an n-type impurity (phosphorous or arsenic) into the n-type well, and a low impurity concentration A p - type semiconductor region 12 is formed.
【００２４】次に、図３に示すように、基板１上にＣＶ
Ｄ法で窒化シリコン膜１３を堆積し、続いて窒化シリコ
ン膜１３の上部にＣＶＤ法で酸化シリコン膜１４を堆積
した後、酸化シリコン膜１４を化学的および機械的に研
磨することによってその表面を平坦化する。Next, as shown in FIG.
After a silicon nitride film 13 is deposited by the D method, and a silicon oxide film 14 is deposited on the silicon nitride film 13 by the CVD method, the surface of the silicon oxide film 14 is chemically and mechanically polished to polish the surface. Flatten.
【００２５】次に、図４に示すように、フォトレジスト
膜１５をマスクにしてｎ- 型半導体領域１１およびｐ-
型半導体領域１２の上部の酸化シリコン膜１４をドライ
エッチングする。このエッチングは、酸化シリコン膜１
４の下層の窒化シリコン膜１３が削れるのを防ぐため
に、酸化シリコン膜１４を高い選択比でエッチングする
ガス（例えばＣ4 Ｆ8 ＋Ａｒ）を使用して行う。Next, as shown in FIG. 4, the n − type semiconductor region 11 and the p −
The silicon oxide film 14 on the upper part of the type semiconductor region 12 is dry-etched. This etching is performed on the silicon oxide film 1
In order to prevent the lower silicon nitride film 13 from being scraped, the etching is performed using a gas (for example, C 4 F 8 + Ar) for etching the silicon oxide film 14 with a high selectivity.
【００２６】次に、図５に示すように、上記フォトレジ
スト膜１５をマスクにして窒化シリコン膜１３をドライ
エッチングすることにより、ｎ- 型半導体領域１１の上
部にコンタクトホール１６、１７を形成し、ｐ- 型半導
体領域１２の上部にコンタクトホール１８、１９を形成
する。このエッチングは、基板１や素子分離溝２内の酸
化シリコン膜３の削れ量を最小とするために、窒化シリ
コン膜１３を高い選択比でエッチングするガス（例えば
ＣＦ4 ＋ＣＨＦ3 ＋Ａｒ）を使用して行う。また、この
エッチングは、窒化シリコン膜１３を異方的にエッチン
グするような条件で行い、ゲート電極７の側壁に窒化シ
リコン膜１３を残す。これにより、隣り合ったゲート電
極７、９のスペースよりも微細な径を有するコンタクト
ホール１６〜１９がゲート電極７に対してセルフアライ
ン（自己整合）で形成される。Next, as shown in FIG. 5, the silicon nitride film 13 is dry-etched using the photoresist film 15 as a mask to form contact holes 16 and 17 on the n − type semiconductor region 11. And contact holes 18 and 19 are formed above the p - type semiconductor region 12. This etching uses a gas (for example, CF 4 + CHF 3 + Ar) that etches the silicon nitride film 13 with a high selectivity in order to minimize the amount of the silicon oxide film 3 in the substrate 1 and the isolation trench 2. Do it. This etching is performed under conditions such that the silicon nitride film 13 is anisotropically etched, leaving the silicon nitride film 13 on the side walls of the gate electrode 7. As a result, contact holes 16 to 19 each having a diameter smaller than the space between the adjacent gate electrodes 7 and 9 are formed in a self-aligned manner with the gate electrode 7.
【００２７】図６は、上記コンタクトホール１６〜１９
の平面レイアウトを示す平面図であり、前記図５は、図
中のＶ−Ｖ線に沿った断面を示している。図示のよう
に、コンタクトホール１６〜１９のそれぞれは、長方形
の平面パターンで構成され、その長辺の寸法は、素子形
成領域（Ｌ）の寸法と同等以上である。また、隣り合っ
たコンタクトホール１６、１７（およびコンタクトホー
ル１８、１９）のスペース（ｓ）は、［ゲート電極７の
幅（＝ゲート長）＋（窒化シリコン膜１３の膜厚×２）
−フォトレジスト膜１５の合わせ精度］である。FIG. 6 shows the contact holes 16-19.
5 is a plan view showing a planar layout of FIG. 5, and FIG. 5 is a cross-sectional view taken along line VV in FIG. As shown in the drawing, each of the contact holes 16 to 19 is formed of a rectangular planar pattern, and the dimension of the long side is equal to or greater than the dimension of the element formation region (L). The space (s) between the adjacent contact holes 16 and 17 (and the contact holes 18 and 19) is [width of gate electrode 7 (= gate length) + (thickness of silicon nitride film 13 × 2)].
-Alignment accuracy of the photoresist film 15].
【００２８】次に、図７に示すように、ｐ型ウエル４に
ｎ型不純物（リンまたはヒ素）をイオン打ち込みするこ
とによって高不純物濃度のｎ+ 型半導体領域２０（ソー
ス、ドレイン）を形成し、ｎ型ウエル５にｐ型不純物
（ホウ素）をイオン打ち込みすることによって高不純物
濃度のｐ+ 型半導体領域２１（ソース、ドレイン）を形
成する。ここまでの工程で、ＬＤＤ構造のソース、ドレ
インを備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチ
ャネル型ＭＩＳＦＥＴＱｐが完成する。Next, as shown in FIG. 7, an n + -type semiconductor region 20 (source, drain) having a high impurity concentration is formed by ion-implanting an n-type impurity (phosphorus or arsenic) into the p-type well 4. Then, a p-type impurity (boron) is ion-implanted into the n-type well 5 to form a p + -type semiconductor region 21 (source and drain) having a high impurity concentration. Through the steps so far, an n-channel MISFET Qn and a p-channel MISFET Qp having a source and a drain having an LDD structure are completed.
【００２９】次に、図８に示すように、コンタクトホー
ル１６〜１９の内壁に酸化シリコン膜からなるサイドウ
ォールスペーサ２２を形成する。サイドウォールスペー
サ２２を形成するには、コンタクトホール１６〜１９の
内部を含む酸化シリコン膜１４の上部にＣＶＤ法で酸化
シリコン膜を堆積した後、この酸化シリコン膜を異方的
にドライエッチングする。Next, as shown in FIG. 8, sidewall spacers 22 made of a silicon oxide film are formed on the inner walls of the contact holes 16 to 19. In order to form the sidewall spacers 22, a silicon oxide film is deposited on the silicon oxide film 14 including the insides of the contact holes 16 to 19 by a CVD method, and then the silicon oxide film is anisotropically dry-etched.
【００３０】コンタクトホール１６〜１９の内壁に窒化
シリコン膜１３よりも誘電率の小さい酸化シリコン膜か
らなるサイドウォールスペーサ２２を形成することによ
り、次の工程でコンタクトホール１６〜１９の内部に埋
め込むプラグ２４とゲート電極７との間に形成される寄
生容量を低減することができるので、ｎチャネル型ＭＩ
ＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲ
ート遅延を低減することができる。なお、ゲート電極７
とゲート電極７とのスペース（コンタクトホール１６〜
１９の内部）に酸化シリコン膜を埋め込む余裕が無い場
合には、上記サイドウォールスペーサ２２を形成しなく
ともよい。By forming sidewall spacers 22 made of a silicon oxide film having a smaller dielectric constant than the silicon nitride film 13 on the inner walls of the contact holes 16 to 19, plugs embedded in the contact holes 16 to 19 in the next step are formed. Since the parasitic capacitance formed between gate electrode 24 and gate electrode 7 can be reduced, n-channel MI
The gate delay of the SFET Qn and the p-channel MISFET Qp can be reduced. The gate electrode 7
Between the gate electrode 7 (contact holes 16 to
If there is no room for embedding a silicon oxide film in (inside 19), the sidewall spacers 22 need not be formed.
【００３１】次に、図９に示すように、コンタクトホー
ル１６、１７の底部に露出したｎ+型半導体領域２０
（ソース、ドレイン）およびコンタクトホール１８、１
９の底部に露出したｐ+ 型半導体領域２１（ソース、ド
レイン）の表面にシリサイド層２３を形成した後、コン
タクトホール１６〜１９の内部にプラグ２４を形成す
る。Next, as shown in FIG. 9, the n + type semiconductor regions 20 exposed at the bottoms of the contact holes 16 and 17 are formed.
(Source, drain) and contact holes 18, 1
After forming a silicide layer 23 on the surface of the p + type semiconductor region 21 (source, drain) exposed at the bottom of the plug 9, plugs 24 are formed inside the contact holes 16 to 19.
【００３２】上記シリサイド層２３およびプラグ２４
は、例えば次のような方法で形成する。まず、コンタク
トホール１６〜１９の内部を含む酸化シリコン膜１４の
上部にスパッタリング法でＴｉ膜（またはＣｏ膜）とＴ
ｉＮ膜とを堆積した後、基板１を熱処理することによっ
てｎ+ 型半導体領域２０およびｐ+ 型半導体領域２１の
表面にＴｉシリサイド（またはＣｏシリサイド）からな
るシリサイド層２３を形成する。次に、上記ＴｉＮ膜の
上部にＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した後、酸
化シリコン膜１４の上部のＷ膜、ＴｉＮ膜およびＴｉ膜
（またはＣｏ膜）をＣＭＰ法で研磨し、これらの膜をコ
ンタクトホール１６〜１９の内部に残すことによってプ
ラグ２４を形成する。The silicide layer 23 and the plug 24
Is formed, for example, by the following method. First, a Ti film (or Co film) and a T film are formed on the silicon oxide film 14 including the insides of the contact holes 16 to 19 by sputtering.
After depositing the iN film, the substrate 1 is heat-treated to form a silicide layer 23 made of Ti silicide (or Co silicide) on the surfaces of the n + type semiconductor region 20 and the p + type semiconductor region 21. Next, after depositing a TiN film and a W film on the TiN film by the CVD method, the W film, the TiN film, and the Ti film (or the Co film) on the silicon oxide film 14 are polished by the CMP method. Is formed in the contact holes 16 to 19 to form the plug 24.
【００３３】ソース、ドレイン（ｎ+ 型半導体領域２
０、ｐ+ 型半導体領域２１）とその上部に形成されたプ
ラグ２４との界面にシリサイド層２３を形成することに
より、ソース、ドレイン（ｎ+ 型半導体領域２０、ｐ+
型半導体領域２１）とプラグ２４とのコンタクト抵抗が
低減するので、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐ
チャネル型ＭＩＳＦＥＴＱｐの動作速度を向上させるこ
とができる。Source, drain (n + type semiconductor region 2)
0, p + -type semiconductor region 21) and a plug 24 formed above the silicide layer 23 to form a source and a drain (n + -type semiconductor region 20, p +
Since the contact resistance between the semiconductor region 21) and the plug 24 is reduced, the n-channel MISFETs Qn and p
The operation speed of the channel type MISFET Qp can be improved.
【００３４】次に、図１０（図１１のＸ−Ｘ線に沿った
断面図）および図１１に示すように、酸化シリコン膜１
４の上部にＣＶＤ法で酸化シリコン膜２５を堆積した
後、フォトレジスト膜（図示せず）をマスクにして酸化
シリコン膜２５をドライエッチングすることにより、コ
ンタクトホール１６の上部にスルーホール２６を形成
し、コンタクトホール１８の上部にスルーホール２７を
形成する。図１１に示すように、スルーホール２６、２
７は、それらの下部のコンタクトホール１６、１８より
も小さい面積で形成する。Next, as shown in FIG. 10 (cross-sectional view along the line XX in FIG. 11) and FIG.
After a silicon oxide film 25 is deposited on the upper part of the substrate 4 by CVD, the silicon oxide film 25 is dry-etched using a photoresist film (not shown) as a mask to form a through-hole 26 above the contact hole 16. Then, a through hole 27 is formed above the contact hole 18. As shown in FIG.
7 is formed with an area smaller than the contact holes 16 and 18 below them.
【００３５】次に、図１２に示すように、スルーホール
２６、２７の内部にプラグ２８を形成する。プラグ２８
を形成するには、例えばスルーホール２６、２７の内部
を含む酸化シリコン膜２５の上部にスパッタリング法で
Ｗ膜を堆積した後、酸化シリコン膜２５の上部のＷ膜を
ＣＭＰ法で研磨し、スルーホール２６、２７の内部に残
す。Next, as shown in FIG. 12, a plug 28 is formed inside the through holes 26 and 27. Plug 28
For example, a W film is deposited on the silicon oxide film 25 including the insides of the through holes 26 and 27 by a sputtering method, and then the W film on the silicon oxide film 25 is polished by a CMP method to form a through hole. Leave inside holes 26 and 27.
【００３６】次に、図１３および図１４に示すように、
酸化シリコン膜２５の上部に配線３０〜３５を形成す
る。配線３０〜３５は、例えば酸化シリコン膜２５の上
部にスパッタリング法でＡｌ合金膜を堆積した後、フォ
トレジスト膜（図示せず）をマスクにしたドライエッチ
ングでＡｌ合金膜をパターニングすることによって形成
する。Next, as shown in FIGS. 13 and 14,
Wirings 30 to 35 are formed on the silicon oxide film 25. The wirings 30 to 35 are formed, for example, by depositing an Al alloy film on the silicon oxide film 25 by a sputtering method and then patterning the Al alloy film by dry etching using a photoresist film (not shown) as a mask. .
【００３７】以上のように、本実施の形態によれば、ゲ
ート電極７の側面に１層の窒化シリコン膜１３を形成す
るだけでセルフアライン・コンタクト（ＳＡＣ）、ＬＤ
Ｄ構造およびソース、ドレインのシリサイド化を実現す
ることが可能となる。As described above, according to the present embodiment, the self-aligned contact (SAC) and the LD are formed by forming only one layer of the silicon nitride film 13 on the side surface of the gate electrode 7.
It is possible to realize the D structure and the silicidation of the source and the drain.
【００３８】（実施の形態２）本発明の実施の形態２で
あるＣＭＯＳ−ＬＳＩの製造方法を図１５〜図１８を用
いて工程順に説明する。Embodiment 2 A method for manufacturing a CMOS-LSI according to Embodiment 2 of the present invention will be described in the order of steps with reference to FIGS.
【００３９】まず、図１５に示すように、フォトレジス
ト膜１５をマスクにしてゲート電極７の上部に堆積した
酸化シリコン膜１４および窒化シリコン膜１３をドライ
エッチングすることにより、ｎ- 型半導体領域１１の上
部にセルフアラインでコンタクトホール１６、１７を形
成し、ｐ- 型半導体領域１２の上部にセルフアラインで
コンタクトホール１８、１９を形成する。ここまでの工
程は、前記実施の形態１の工程（図１〜図６）と同じで
ある。First, as shown in FIG. 15, by using the photoresist film 15 as a mask, the silicon oxide film 14 and the silicon nitride film 13 deposited on the gate electrode 7 are dry-etched to form the n − type semiconductor region 11. , Contact holes 16 and 17 are formed by self-alignment, and contact holes 18 and 19 are formed by self-alignment on the p − type semiconductor region 12. The steps so far are the same as the steps of the first embodiment (FIGS. 1 to 6).
【００４０】次に、図１６に示すように、ｎ- 型半導体
領域１１およびｐ- 型半導体領域１２の上部に多結晶シ
リコンまたは単結晶シリコンからなるシリコン層９を選
択的に成長させる。続いて、ｐ型ウエル４にｎ型不純物
（リンまたはヒ素）をイオン打ち込みすることによって
高不純物濃度のｎ+ 型半導体領域２０（ソース、ドレイ
ン）を形成し、ｎ型ウエル５にｐ型不純物（ホウ素）を
イオン打ち込みすることによって高不純物濃度のｐ+ 型
半導体領域２１（ソース、ドレイン）を形成する。ここ
までの工程で、ＬＤＤ構造のソース、ドレインを備えた
ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩ
ＳＦＥＴＱｐが完成する。Next, as shown in FIG. 16, a silicon layer 9 made of polycrystalline silicon or single crystal silicon is selectively grown on n − type semiconductor region 11 and p − type semiconductor region 12. Subsequently, an n + -type semiconductor region 20 (source, drain) having a high impurity concentration is formed by ion-implanting an n-type impurity (phosphorus or arsenic) into the p-type well 4, and the p-type impurity ( By implanting boron), a p + -type semiconductor region 21 (source, drain) having a high impurity concentration is formed. In the steps so far, the n-channel MISFET Qn and the p-channel MI
The SFET Qp is completed.
【００４１】次に、図１７に示すように、ｎ- 型半導体
領域１１およびｐ- 型半導体領域１２の上部に形成され
たシリコン層９の表面にシリサイド層２３を形成した
後、コンタクトホール１６〜１９の内部にプラグ２４を
形成する。シリサイド層２３およびプラグ２４は、前記
実施の形態１と同じ方法で形成する。Next, as shown in FIG. 17, after a silicide layer 23 is formed on the surface of the silicon layer 9 formed on the n − type semiconductor region 11 and the p − type semiconductor region 12, the contact holes 16 to A plug 24 is formed inside 19. The silicide layer 23 and the plug 24 are formed by the same method as in the first embodiment.
【００４２】このように、ｎ- 型半導体領域１１および
ｐ- 型半導体領域１２の上部に選択成長させたシリコン
層９の表面にシリサイド層２３を形成することにより、
ｎ-型半導体領域１１およびｐ- 型半導体領域１２の表
面にシリサイド層２３を直接形成する前記実施の形態１
に比べてシリサイド層２３を厚く形成することができる
ので、ソース、ドレイン（ｎ+ 型半導体領域２０、ｐ+
型半導体領域２１）とプラグ２４とのコンタクト抵抗を
より一層低減することができる。As described above, by forming silicide layer 23 on the surface of silicon layer 9 selectively grown on n − type semiconductor region 11 and p − type semiconductor region 12,
Embodiment 1 in which the silicide layer 23 is formed directly on the surfaces of the n − type semiconductor region 11 and the p − type semiconductor region 12
Since the silicide layer 23 can be formed thicker than the source and drain (the n + type semiconductor region 20 and the p +
The contact resistance between the mold semiconductor region 21) and the plug 24 can be further reduced.
【００４３】次に、図１８に示すように、前記実施の形
態１と同じ方法で酸化シリコン膜１４の上部に酸化シリ
コン膜２５を堆積し、続いて酸化シリコン膜２５にスル
ーホール２６、２７を形成してその内部にプラグ２８を
埋め込んだ後、酸化シリコン膜２５の上部に配線３０〜
３２を形成する。Next, as shown in FIG. 18, a silicon oxide film 25 is deposited on the silicon oxide film 14 in the same manner as in the first embodiment, and through holes 26 and 27 are formed in the silicon oxide film 25. After forming and embedding plugs 28 therein, wirings 30 to 30 are formed on silicon oxide film 25.
32 are formed.
【００４４】以上のように、本実施の形態によれば、ゲ
ート電極７の側面に１層の窒化シリコン膜１３を形成す
るだけでセルフアライン・コンタクト（ＳＡＣ）、ＬＤ
Ｄ構造およびソース、ドレインのシリサイド化を実現す
ることが可能となる。As described above, according to the present embodiment, the self-aligned contact (SAC) and the LD are formed by forming only one layer of silicon nitride film 13 on the side surface of gate electrode 7.
It is possible to realize the D structure and the silicidation of the source and the drain.
【００４５】また、本実施の形態の製造方法は、コンタ
クトホール１６〜１９の内壁にサイドウォールスペーサ
２２（図８参照）を形成しないので、ＭＩＳＦＥＴの微
細化がさらに進み、ゲート電極７とゲート電極７とのス
ペースに酸化シリコン膜を埋め込む余裕が無くなった場
合に好適な方法である。In the manufacturing method of this embodiment, since the sidewall spacers 22 (see FIG. 8) are not formed on the inner walls of the contact holes 16 to 19, the MISFET is further miniaturized, and the gate electrode 7 and the gate electrode This is a suitable method when there is no room to embed a silicon oxide film in the space 7.
【００４６】（実施の形態３）本発明の実施の形態３で
あるＤＲＡＭ(Dynamic Random Access Memory)−ロジッ
ク混載ＬＳＩの製造方法を図１９〜図２５を用いて工程
順に説明する。なお、図１９〜図２５の左側部分はＤＲ
ＡＭのメモリセルアレイ、右側部分はロジック領域を示
している。(Embodiment 3) A method of manufacturing a DRAM (Dynamic Random Access Memory) -logic hybrid LSI according to Embodiment 3 of the present invention will be described in the order of steps with reference to FIGS. Note that the left part of FIGS.
The memory cell array of the AM, and the right part shows a logic area.
【００４７】まず、図１９に示すように、メモリセルア
レイおよびロジック領域にゲート電極７を形成し、続い
てｐ型ウエル４にｎ- 型半導体領域１１、ｎ型ウエル５
にｐ- 型半導体領域１２をそれぞれ形成した後、ゲート
電極７の上部に窒化シリコン膜１３および酸化シリコン
膜１４を堆積し、酸化シリコン膜１４を化学的および機
械的に研磨することによってその表面を平坦化する。な
お、メモリセルアレイのゲート電極７は、ワード線ＷＬ
として使用される。First, as shown in FIG. 19, a gate electrode 7 is formed in a memory cell array and a logic region, and then an n − -type semiconductor region 11 and an n-type well 5 are formed in a p-type well 4.
After each of the p - type semiconductor regions 12 is formed, a silicon nitride film 13 and a silicon oxide film 14 are deposited on the gate electrode 7, and the silicon oxide film 14 is chemically and mechanically polished to form a surface. Flatten. The gate electrode 7 of the memory cell array is connected to the word line WL
Used as
【００４８】次に、図２０に示すように、メモリセルア
レイの酸化シリコン膜１４および窒化シリコン膜１３を
ドライエッチングすることによって、ゲート電極７（ワ
ード線ＷＬ）に対してセルフアラインでコンタクトホー
ル４０、４１を形成し、続いてコンタクトホール４０、
４１を通じてｐ型ウエル４にｎ型不純物（リンまたはヒ
素）をイオン打ち込みすることによって高不純物濃度の
ｎ+ 型半導体領域２０（ソース、ドレイン）を形成す
る。ここまでの工程で、ＬＤＤ構造のソース、ドレイン
を備えたメモリセル選択用ＭＩＳＦＥＴＱｓが完成す
る。Next, as shown in FIG. 20, the silicon oxide film 14 and the silicon nitride film 13 of the memory cell array are dry-etched to form a self-aligned contact hole 40 for the gate electrode 7 (word line WL). 41, followed by contact holes 40,
An n + -type impurity (phosphorous or arsenic) is ion-implanted into the p-type well 4 through 41 to form an n + -type semiconductor region 20 (source, drain) having a high impurity concentration. Through the steps so far, the memory cell selecting MISFET Qs having the source and the drain having the LDD structure is completed.
【００４９】次に、コンタクトホール４０、４１の内部
および酸化シリコン膜１４の上部にｎ型不純物（リンま
たはヒ素）を含んだ低抵抗多結晶シリコン膜をＣＶＤ法
で堆積した後、酸化シリコン膜１４の上部の多結晶シリ
コン膜をエッチバックで除去することにより、コンタク
トホール４０、４１の内部に低抵抗多結晶シリコン膜か
らなるプラグ４２を形成する。Next, a low-resistance polycrystalline silicon film containing an n-type impurity (phosphorus or arsenic) is deposited inside the contact holes 40 and 41 and on the silicon oxide film 14 by a CVD method. By removing the polycrystalline silicon film on the upper part of the substrate by etch-back, a plug 42 made of a low-resistance polycrystalline silicon film is formed inside the contact holes 40 and 41.
【００５０】次に、図２１に示すように、酸化シリコン
膜１４の上部にＣＶＤ法で酸化シリコン膜２５を堆積し
た後、フォトレジスト膜（図示せず）をマスクにしてメ
モリセルアレイの酸化シリコン膜２５をドライエッチン
グすることにより、前記コンタクトホール４１の上部に
スルーホール４３を形成する。Next, as shown in FIG. 21, after depositing a silicon oxide film 25 on the silicon oxide film 14 by the CVD method, a silicon oxide film of a memory cell array is formed using a photoresist film (not shown) as a mask. 25 is dry-etched to form a through-hole 43 above the contact hole 41.
【００５１】次に、上記フォトレジスト膜を除去した
後、新たなフォトレジスト膜（図示せず）をマスクにし
てロジック領域の酸化シリコン膜２５、１４および窒化
シリコン膜１３、８をドライエッチングすることによ
り、ゲート電極９の上部にコンタクトホール４４を形成
する。なお、スルーホール４３とコンタクトホール４４
は、上記とは逆の順序で形成してもよい。Next, after the photoresist film is removed, the silicon oxide films 25 and 14 and the silicon nitride films 13 and 8 in the logic region are dry-etched using a new photoresist film (not shown) as a mask. Thereby, a contact hole 44 is formed above the gate electrode 9. The through hole 43 and the contact hole 44
May be formed in the reverse order.
【００５２】次に、図２２に示すように、フォトレジス
ト膜（図示せず）をマスクにしてロジック領域の酸化シ
リコン膜２５、１４および窒化シリコン膜１３をドライ
エッチングすることにより、ｎ- 型半導体領域１１の上
部にコンタクトホール４５を形成し、ｐ- 型半導体領域
１２の上部にコンタクトホール４６を形成する。コンタ
クトホール４５、４６は、ゲート電極７に対してセルフ
アライン（自己整合）で形成する。また、コンタクトホ
ール４５、４６は、前記実施の形態１のコンタクトホー
ル１６〜１９と同様、長方形の平面パターン（図６参
照）で構成され、かつ隣り合ったコンタクトホール４
５、４５（およびコンタクトホール４６、４６）のスペ
ースは、［ゲート電極７の幅（＝ゲート長）＋（窒化シ
リコン膜１３の膜厚×２）−フォトレジスト膜の合わせ
精度］である。Next, as shown in FIG. 22, the silicon oxide films 25 and 14 and the silicon nitride film 13 in the logic region are dry-etched using a photoresist film (not shown) as a mask, thereby forming an n − type semiconductor. A contact hole 45 is formed above the region 11, and a contact hole 46 is formed above the p − type semiconductor region 12. The contact holes 45 and 46 are formed by self-alignment (self-alignment) with the gate electrode 7. The contact holes 45 and 46 are formed in a rectangular planar pattern (see FIG. 6), like the contact holes 16 to 19 of the first embodiment, and are adjacent to the contact holes 4 to 19.
The space of 5, 45 (and the contact holes 46, 46) is [the width of the gate electrode 7 (= gate length) + (the thickness of the silicon nitride film 13 × 2) −the alignment accuracy of the photoresist film].
【００５３】次に、ｐ型ウエル４にｎ型不純物（リンま
たはヒ素）をイオン打ち込みすることによって高不純物
濃度のｎ+ 型半導体領域２０（ソース、ドレイン）を形
成し、ｎ型ウエル５にｐ型不純物（ホウ素）をイオン打
ち込みすることによって高不純物濃度のｐ+ 型半導体領
域２１（ソース、ドレイン）を形成する。ここまでの工
程で、ロジック領域にＬＤＤ構造のソース、ドレインを
備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル
型ＭＩＳＦＥＴＱｐが完成する。Next, an n + -type semiconductor region 20 (source, drain) having a high impurity concentration is formed by ion-implanting an n-type impurity (phosphorus or arsenic) into the p-type well 4. By implanting a type impurity (boron), ap + type semiconductor region 21 (source, drain) having a high impurity concentration is formed. Through the steps so far, the n-channel MISFET Qn and the p-channel MISFET Qp having the source and the drain having the LDD structure in the logic region are completed.
【００５４】次に、コンタクトホール４５の底部に露出
したｎ+ 型半導体領域２０（ソース、ドレイン）および
コンタクトホール４６の底部に露出したｐ+ 型半導体領
域２１（ソース、ドレイン）の表面にシリサイド層２３
を形成した後、コンタクトホール４５、４６の内部にプ
ラグ４７を形成する。またこのとき同時に、ゲート電極
７の上部のコンタクトホール４４の内部およびコンタク
トホール４１の上部のスルーホール４３の内部にもプラ
グ４７を形成する。Next, a silicide layer is formed on the surfaces of the n + -type semiconductor region 20 (source and drain) exposed at the bottom of the contact hole 45 and the p + -type semiconductor region 21 (source and drain) exposed at the bottom of the contact hole 46. 23
Is formed, plugs 47 are formed inside the contact holes 45 and 46. At this time, a plug 47 is also formed inside the contact hole 44 above the gate electrode 7 and inside the through hole 43 above the contact hole 41 at the same time.
【００５５】上記シリサイド層２３およびプラグ４７
は、前記実施の形態１のシリサイド層２３およびプラグ
２４と同様の方法で形成する。また、デザインルールに
余裕がある場合には、前記実施の形態１と同様、コンタ
クトホール４５、４６の内壁に酸化シリコン膜（図８参
照）を形成することによって、ｎチャネル型ＭＩＳＦＥ
ＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート遅
延を低減してもよい。The silicide layer 23 and the plug 47
Are formed in the same manner as the silicide layer 23 and the plug 24 of the first embodiment. If there is room in the design rules, an n-channel MISFE is formed by forming a silicon oxide film (see FIG. 8) on the inner walls of the contact holes 45 and 46 as in the first embodiment.
The gate delay of the TQn and the p-channel MISFET Qp may be reduced.
【００５６】次に、図２３に示すように、酸化シリコン
膜２５の上部にＣＶＤ法で窒化シリコン膜４８および酸
化シリコン膜４９を順次堆積した後、まず第１のフォト
レジスト膜（図示せず）をマスクにして酸化シリコン膜
４９をドライエッチングし、続いて第２のフォトレジス
ト膜（図示せず）をマスクにして窒化シリコン膜４８を
ドライエッチングすることにより、プラグ４７の上部に
スルーホールを兼ねた配線溝５０〜５４を形成する。Next, as shown in FIG. 23, after a silicon nitride film 48 and a silicon oxide film 49 are sequentially deposited on the silicon oxide film 25 by the CVD method, first, a first photoresist film (not shown) is formed. Is used as a mask to dry-etch the silicon oxide film 49, and then to dry-etch the silicon nitride film 48 using the second photoresist film (not shown) as a mask. The formed wiring grooves 50 to 54 are formed.
【００５７】次に、図２４に示すように、メモリセルア
レイの配線溝５０の内部にビット線ＢＬを形成し、ロジ
ック領域の配線溝５１〜５４の内部に第１層目の配線５
５〜５８を形成する。ビット線ＢＬおよび配線５５〜５
８は、例えば配線溝５０〜５４の内部および酸化シリコ
ン膜４９の上部にスパッタリング法でＷ膜を堆積した
後、酸化シリコン膜４９の上部のＷ膜を化学的および機
械的に研磨することによって形成する。Next, as shown in FIG. 24, a bit line BL is formed inside the wiring groove 50 of the memory cell array, and the first layer wiring 5 is formed inside the wiring groove 51-54 of the logic region.
5 to 58 are formed. Bit line BL and wiring 55-5
8 is formed, for example, by depositing a W film inside the wiring grooves 50 to 54 and on the silicon oxide film 49 by a sputtering method, and then chemically and mechanically polishing the W film on the silicon oxide film 49. I do.
【００５８】その後、図２５に示すように、メモリセル
アレイのビット線ＢＬの上方に、例えば多結晶シリコン
膜からなる下部電極６０、酸化タンタル膜からなる容量
絶縁膜６１およびＴｉＮ膜からなる上部電極６２で構成
された情報蓄積用容量素子Ｃを形成することにより、Ｄ
ＲＡＭのメモリセルが完成する。Thereafter, as shown in FIG. 25, a lower electrode 60 made of, for example, a polycrystalline silicon film, a capacitance insulating film 61 made of a tantalum oxide film, and an upper electrode 62 made of a TiN film are formed above the bit line BL of the memory cell array. By forming the information storage capacitive element C composed of
The memory cell of the RAM is completed.
【００５９】以上のように、本実施の形態によれば、ゲ
ート電極７の側面に１層の窒化シリコン膜１３を形成す
るだけでセルフアライン・コンタクト（ＳＡＣ）、ＬＤ
Ｄ構造およびソース、ドレインのシリサイド化を実現す
ることが可能となる。As described above, according to the present embodiment, the self-aligned contact (SAC) and the LD can be formed by forming only one layer of silicon nitride film 13 on the side surface of gate electrode 7.
It is possible to realize the D structure and the silicidation of the source and the drain.
【００６０】なお、本実施の形態では、前記図２１に示
すように、フォトレジスト膜をマスクにしてメモリセル
アレイの酸化シリコン膜２５をドライエッチングするこ
とにより、コンタクトホール４１の上部にスルーホール
４３を形成し、続いて別のフォトレジスト膜をマスクに
してロジック領域の酸化シリコン膜２５、１４および窒
化シリコン膜１３、８をドライエッチングすることによ
り、ゲート電極９の上部にコンタクトホール４４を形成
したが、図２６に示すように、メモリセルアレイのスル
ーホール４３とロジック領域のコンタクトホール４４と
を同時に形成することにより、フォトマスクを一枚減ら
すことができる。In the present embodiment, as shown in FIG. 21, a through hole 43 is formed above the contact hole 41 by dry etching the silicon oxide film 25 of the memory cell array using the photoresist film as a mask. The contact holes 44 were formed on the gate electrodes 9 by dry etching the silicon oxide films 25 and 14 and the silicon nitride films 13 and 8 in the logic region using another photoresist film as a mask. As shown in FIG. 26, by simultaneously forming the through holes 43 in the memory cell array and the contact holes 44 in the logic region, the number of photomasks can be reduced by one.
【００６１】また、図２７に示すように、メモリセルア
レイのスルーホール４３とロジック領域のコンタクトホ
ール４５、４６とを同時に形成したり、図２８に示すよ
うに、酸化シリコン膜４９および窒化シリコン膜４８を
ドライエッチングしてプラグ４７の上部に配線溝５０〜
５４を形成した後、引き続いて配線溝５４の下部の酸化
シリコン膜２５、１４および窒化シリコン膜１３、８を
ドライエッチングしてコンタクトホール４４を形成した
りすることによっても、フォトマスクを一枚減らすこと
ができる。Further, as shown in FIG. 27, through holes 43 of the memory cell array and contact holes 45 and 46 of the logic region are simultaneously formed, or as shown in FIG. 28, a silicon oxide film 49 and a silicon nitride film 48 are formed. Is dry etched to form wiring grooves 50-
After the formation of the photomask 54, the silicon oxide films 25 and 14 and the silicon nitride films 13 and 8 below the wiring groove 54 are dry-etched to form the contact holes 44, thereby reducing the number of photomasks by one. be able to.
【００６２】さらに、図２９に示すように、酸化シリコ
ン膜４９および窒化シリコン膜４８をドライエッチング
してプラグ４７の上部に配線溝５０〜５４を形成した
後、引き続いて配線溝５０の下部の酸化シリコン膜２５
をドライエッチングしてスルーホール４７を形成するこ
とによっても、フォトマスクを一枚減らすことができ
る。Further, as shown in FIG. 29, after the silicon oxide film 49 and the silicon nitride film 48 are dry-etched to form wiring grooves 50 to 54 above the plug 47, subsequently, the oxidation under the wiring groove 50 is performed. Silicon film 25
Is formed by dry etching to form a through hole 47, the number of photomasks can be reduced by one.
【００６３】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。Although the invention made by the inventor has been specifically described based on the embodiment, the invention is not limited to the embodiment, and various modifications can be made without departing from the gist of the invention. Needless to say,
【００６４】前記実施の形態では、ＣＭＯＳ−ＬＳＩや
ＤＲＡＭ−ロジック混載ＬＳＩに適用した場合について
説明したが、これらに限定されるものではなく、微細な
デザインルールで製造されるＬＳＩに広く適用すること
ができる。In the above embodiment, the case where the present invention is applied to a CMOS-LSI or a DRAM-logic mixed LSI has been described. However, the present invention is not limited to these, and is widely applied to an LSI manufactured according to fine design rules. Can be.
【００６５】[0065]
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。Advantageous effects obtained by typical ones of the inventions disclosed by the present application will be briefly described as follows.
It is as follows.
【００６６】本発明によれば、簡略な工程でセルフアラ
イン・コンタクト（ＳＡＣ）、ＬＤＤ構造およびソー
ス、ドレインのシリサイド化を実現することが可能とな
るので、ＭＩＳＦＥＴによって構成される半導体集積回
路装置の高集積化、高性能化を推進することができる。According to the present invention, a self-aligned contact (SAC), an LDD structure, and silicidation of a source and a drain can be realized by simple steps. High integration and high performance can be promoted.
【図１】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。FIG. 1 is a fragmentary cross-sectional view of a substrate, illustrating a method for manufacturing a semiconductor integrated circuit device according to Embodiment 1 of the present invention;
【図２】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。FIG. 2 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention;
【図３】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。FIG. 3 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention;
【図４】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。FIG. 4 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention;
【図５】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。FIG. 5 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention;
【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部平面図である。FIG. 6 is a fragmentary plan view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention;
【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。FIG. 7 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention;
【図８】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。FIG. 8 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention.
【図９】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。FIG. 9 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention.
【図１０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。FIG. 10 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention;
【図１１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部平面図である。FIG. 11 is a fragmentary plan view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention;
【図１２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。FIG. 12 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention;
【図１３】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。FIG. 13 is a fragmentary cross-sectional view of the substrate showing the method for manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention;
【図１４】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部平面図である。FIG. 14 is a main-portion plan view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention;
【図１５】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。FIG. 15 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the second embodiment of the present invention;
【図１６】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。FIG. 16 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the second embodiment of the present invention;
【図１７】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。FIG. 17 is a cross-sectional view of a principal part of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the second embodiment of the present invention;
【図１８】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。FIG. 18 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the second embodiment of the present invention;
【図１９】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。FIG. 19 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the third embodiment of the present invention;
【図２０】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。FIG. 20 is an essential part cross sectional view of the substrate for illustrating the method for manufacturing the semiconductor integrated circuit device of Embodiment 3 of the present invention.
【図２１】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。FIG. 21 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the third embodiment of the present invention;
【図２２】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。FIG. 22 is an essential part cross sectional view of the substrate showing the method for manufacturing the semiconductor integrated circuit device of Embodiment 3 of the present invention.
【図２３】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。FIG. 23 is an essential part cross sectional view of the substrate showing the method for manufacturing the semiconductor integrated circuit device of Embodiment 3 of the present invention.
【図２４】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。FIG. 24 is an essential part cross sectional view of the substrate for illustrating the method for manufacturing the semiconductor integrated circuit device of Embodiment 3 of the present invention.
【図２５】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。FIG. 25 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the third embodiment of the present invention;
【図２６】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。FIG. 26 is a fragmentary cross-sectional view of the substrate showing the method for manufacturing the semiconductor integrated circuit device according to the third embodiment of the present invention;
【図２７】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。FIG. 27 is an essential part cross sectional view of the substrate for illustrating the method of manufacturing the semiconductor integrated circuit device of Embodiment 3 of the present invention.
【図２８】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。FIG. 28 is a fragmentary cross-sectional view of the substrate showing the method for manufacturing the semiconductor integrated circuit device according to the third embodiment of the present invention;
【図２９】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。FIG. 29 is a fragmentary cross-sectional view of the substrate showing the method for manufacturing the semiconductor integrated circuit device according to the third embodiment of the present invention;
１ 半導体基板 ２ 素子分離溝 ３ 酸化シリコン膜 ４ ｐ型ウエル ５ ｎ型ウエル ６ ゲート酸化膜 ７ ゲート電極 ８ 窒化シリコン膜 ９ シリコン層 １１ ｎ- 型半導体領域 １２ ｐ- 型半導体領域 １３ 窒化シリコン膜 １４ 酸化シリコン膜 １５ フォトレジスト膜 １６〜１９ コンタクトホール ２０ ｎ+ 型半導体領域（ソース、ドレイン） ２１ ｐ+ 型半導体領域（ソース、ドレイン） ２２ サイドウォールスペーサ ２３ シリサイド層 ２４ プラグ ２５ 酸化シリコン膜 ２６、２７ スルーホール ２８ プラグ ３０〜３５ 配線 ４０、４１ コンタクトホール ４２ プラグ ４３ スルーホール ４４ コンタクトホール ４５、４６ コンタクトホール ４７ プラグ ４８ 窒化シリコン膜 ４９ 酸化シリコン膜 ５０〜５４ 配線溝 ５５〜５８ 配線 ６０ 下部電極 ６１ 容量絶縁膜 ６２ 上部電極 Ｂ ビット線 Ｃ 情報蓄積用容量素子 Ｌ 素子形成領域 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＷＬ ワード線REFERENCE SIGNS LIST 1 semiconductor substrate 2 element isolation trench 3 silicon oxide film 4 p-type well 5 n-type well 6 gate oxide film 7 gate electrode 8 silicon nitride film 9 silicon layer 11 n - type semiconductor region 12 p - type semiconductor region 13 silicon nitride film 14 Silicon oxide film 15 Photoresist film 16-19 Contact hole 20 n + type semiconductor region (source, drain) 21 p + type semiconductor region (source, drain) 22 Side wall spacer 23 Silicide layer 24 Plug 25 Silicon oxide films 26, 27 Through hole 28 Plug 30 to 35 Wiring 40, 41 Contact hole 42 Plug 43 Through hole 44 Contact hole 45, 46 Contact hole 47 Plug 48 Silicon nitride film 49 Silicon oxide film 50 to 54 Wiring groove 55 to 58 Wiring 60 Lower electrode 1 capacitor insulating film 62 upper electrode B bit lines C information storage capacitor L element formation region Qn n-channel type MISFET Qp p-channel type MISFET Qs for memory cell selection MISFET WL the word line
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/417 Ｈ０１Ｌ 29/78 ３０１Ｓ 29/78 21/336 (72)発明者 朝香 勝征 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 高倉 俊彦 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 4M104 AA01 BB01 BB20 BB25 CC01 DD04 DD08 DD37 DD43 DD46 DD75 DD84 EE09 EE12 EE14 EE17 FF18 FF21 FF22 GG09 GG10 GG14 HH14 HH16 5F040 DA10 DB03 EF02 EH07 EK05 FA05 FA07 FA10 FB01 FB04 FC19 FC21 FC22 5F048 AB01 AC03 BA01 BC06 BE03 BF03 BF06 BF07 BG14 DA27 DA30 5F083 AD10 AD29 AD49 JA32 JA35 JA39 JA40 JA53 MA02 MA03 MA05 MA06 NA01 PR03 PR06 PR09 PR21 PR22 PR29 PR36 PR40 PR48 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 7 Identification symbol FI theme coat ゛ (Reference) H01L 29/417 H01L 29/78 301S 29/78 21/336 (72) Inventor Katsuyuki Asaka Shinmachi, Ome-shi, Tokyo 3-16, Hitachi, Ltd., Device Development Center, Hitachi, Ltd. (72) Inventor Toshihiko Takakura 6-16, Shinmachi, Shinmachi, Ome-shi, Tokyo F-term, Hitachi, Ltd. Device Development Center F-term (reference) 4M104 AA01 BB01 BB20 BB25 CC01 DD04 DD08 DD37 DD43 DD46 DD75 DD84 EE09 EE12 EE14 EE17 FF18 FF21 FF22 GG09 GG10 GG14 HH14 HH16 5F040 DA10 DB03 EF02 EH07 EK05 FA05 FA07 FA10 FB01 FB04 FC19 FC21 FC22 5F048 AB01 AC03 BA03 BC06 BE03 AD03 JA32 JA35 JA39 JA40 JA53 MA02 MA03 MA05 MA06 NA01 PR03 PR06 PR09 PR21 PR22 PR29 PR36 PR40 PR48
Claims (5)
体集積回路装置の製造方法； （ａ）第１導電型の半導体基板の主面上にゲート電極を
形成した後、前記ゲート電極の両側の前記半導体基板に
不純物イオンを打ち込むことによって、低不純物濃度の
第２導電型半導体領域を形成する工程、（ｂ）前記ゲー
ト電極の上面および側面を覆うように窒化シリコン系の
第１絶縁膜を形成した後、前記第１絶縁膜の上部に酸化
シリコン系の第２絶縁膜を形成する工程、（ｃ）前記第
１絶縁膜に対する前記第２絶縁膜のエッチング速度が大
きい条件で前記第２絶縁膜をエッチングした後、前記第
１絶縁膜を異方的にエッチングすることによって、前記
低不純物濃度の第２導電型半導体領域の上部に前記ゲー
ト電極に対して自己整合で第１接続孔を形成する工程、
（ｄ）前記第１接続孔を通じて前記ゲート電極の両側の
前記半導体基板に不純物イオンを打ち込むことによっ
て、高不純物濃度の第２導電型半導体領域を形成する工
程、（ｅ）前記高不純物濃度の第２導電型半導体領域の
表面にシリサイド層を形成する工程。1. A method of manufacturing a semiconductor integrated circuit device, comprising the steps of: (a) forming a gate electrode on a main surface of a semiconductor substrate of a first conductivity type, and then forming both sides of the gate electrode; Forming a second impurity type semiconductor region having a low impurity concentration by implanting impurity ions into the semiconductor substrate, and (b) forming a silicon nitride-based first insulating film so as to cover an upper surface and side surfaces of the gate electrode. Forming a second insulating film of silicon oxide on the first insulating film after the formation; and (c) forming the second insulating film under a condition that an etching rate of the second insulating film with respect to the first insulating film is high. After the film is etched, the first insulating film is anisotropically etched to form a first connection hole above the low impurity concentration second conductivity type semiconductor region by self-alignment with the gate electrode. A process that,
(D) forming impurity-concentrated second conductivity type semiconductor regions by implanting impurity ions into the semiconductor substrate on both sides of the gate electrode through the first connection hole; Forming a silicide layer on the surface of the two-conductivity type semiconductor region;
造方法において、前記（ｃ）工程の後、前記（ｄ）工程
に先立って、前記低不純物濃度の第２導電型半導体領域
の表面にシリコン層を選択的に形成することを特徴とす
る半導体集積回路装置の製造方法。2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein after the step (c), prior to the step (d), the surface of the second conductive type semiconductor region having a low impurity concentration is formed. A method for manufacturing a semiconductor integrated circuit device, wherein a silicon layer is selectively formed.
装置の製造方法において、前記低不純物濃度の第２導電
型半導体領域の上部に前記第１接続孔を形成した後、前
記第１接続孔の内壁に酸化シリコン系の絶縁膜からなる
サイドウォールスペーサを形成することを特徴とする半
導体集積回路装置の製造方法。3. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein the first connection hole is formed above the low impurity concentration second conductivity type semiconductor region, and then the first connection hole is formed. Forming a sidewall spacer made of a silicon oxide-based insulating film on the inner wall of the semiconductor integrated circuit device.
回路装置の製造方法において、前記（ｅ）工程の後、
（ｆ）前記第１接続孔の内部に第１導体膜を形成した
後、前記第２絶縁膜の上部に第３絶縁膜を形成する工
程、（ｇ）前記第１接続孔の上部の前記第３絶縁膜に第
２接続孔を形成し、次いで前記第２接続孔の内部に第２
導体膜を形成した後、前記第３絶縁膜の上部にメタル配
線を形成する工程、をさらに含むことを特徴とする半導
体集積回路装置の製造方法。4. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein after the step (e),
(F) forming a first conductor film inside the first connection hole, and then forming a third insulation film on the second insulation film; and (g) forming the third conductor film on the first connection hole. (3) A second connection hole is formed in the insulating film, and then a second connection hole is formed inside the second connection hole.
Forming a metal film on the third insulating film after forming the conductive film.
導体集積回路装置の製造方法によって得られた半導体集
積回路装置であって、前記ゲート電極を挟んで隣り合う
前記第１接続孔のスペース（ｓ）は、ｓ＝［ゲート電極
の幅＋（ゲート電極の側面に形成された第１絶縁膜の膜
厚×２）−フォトレジスト膜の合わせ精度］であること
を特徴とする半導体集積回路装置。5. A semiconductor integrated circuit device obtained by the method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein the first connection holes adjacent to each other with the gate electrode interposed therebetween. Wherein the space (s) is s = [width of gate electrode + (thickness of first insulating film formed on side surface of gate electrode × 2) -alignment accuracy of photoresist film]. Integrated circuit device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11213438A JP2001044138A (en) | 1999-07-28 | 1999-07-28 | Manufacture of semiconductor integrated circuit device and semiconductor integrated circuit device |
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| Application Number | Priority Date | Filing Date | Title |
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| JP11213438A JP2001044138A (en) | 1999-07-28 | 1999-07-28 | Manufacture of semiconductor integrated circuit device and semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001044138A true JP2001044138A (en) | 2001-02-16 |
Family
ID=16639243
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| JP11213438A Pending JP2001044138A (en) | 1999-07-28 | 1999-07-28 | Manufacture of semiconductor integrated circuit device and semiconductor integrated circuit device |
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| Country | Link |
|---|---|
| JP (1) | JP2001044138A (en) |
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-
1999
- 1999-07-28 JP JP11213438A patent/JP2001044138A/en active Pending
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