JPH11204314A - 積層型電子部品アレイ - Google Patents

Abstract

(57)【要約】 【課題】 電子部品素子どうしのクロストークの低減が
可能な積層型電子部品アレイを提供する。 【解決手段】 共通グランド内部導体パターン３が表面
に形成された絶縁体シート４と、複数個の素子用内部導
体パターン５とクロストーク防止用の素子間グランド内
部導体パターン６が同一表面に形成された絶縁体シート
７とを交互に積み重ねて積層体を形成し、この積層体の
側面に素子用外部電極及びグランド外部電極を形成す
る。また、素子間グランド内部導体パターン６の長手方
向パターン部分６ａと直交方向パターン部分６ｂによ
り、絶縁体シート７を複数のエリアに区画し、各エリア
に素子用内部導体パターン５を配設することにより、素
子数の増大を可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数個の電子部品
素子が並列配置された積層型電子部品アレイに関し、詳
しくは、電子部品素子の間のクロストークの低減を図る
ことが可能な積層型電子部品アレイに関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】従来の
積層型電子部品アレイの一つに、例えば、図１３〜図１
５に示すような、サージ電圧の吸収等に用いられる積層
型バリスタアレイ（以下、適宜「バリスタアレイ」と略
記）がある。なお、図１３はバリスタアレイの全体を示
す外観斜視図、図１４はバリスタアレイの積層体を構成
する絶縁体（抵抗体）シートの斜視図、図１５はバリス
タアレイの等価回路図である。

【０００３】このバリスタアレイ６０（図１３）におい
ては、図１４（ａ）に示すように、６個のバリスタ素子
の直線状の素子用内部導体パターン６１が同一表面に形
成された絶縁体シート６２と、図１４（ｂ）に示すよう
に、６個のバリスタ素子の共通グランド内部導体パター
ン６３が表面に形成された絶縁体シート６４とが交互に
積層されており、絶縁体シート６２を介して、各素子用
内部導体パターン６１と共通グランド内部導体パターン
６３が対向することにより、各素子用内部導体パターン
６１ごとに１個のバリスタ素子が形成されるように構成
されている。なお、各絶縁体シート６２，６４は、必要
によりそれぞれ複数枚積層される。

【０００４】そして、図１３に示すように、積層体６５
の長辺側の両側面には各バリスタ素子の素子用外部電極
６６，６７がそれぞれ６個ずつ配設され、積層体６５の
短辺側の側面にはグランド外部電極６８，６９が配設さ
れている。そして、素子用内部導体パターン６１の一端
が個々の素子用外部電極６６に接続され、他端が個々の
素子用外部電極６７に接続されているとともに、共通グ
ランド内部導体パターン６３の両端がそれぞれグランド
外部電極６８，６９に接続されている。その結果、この
バリスタアレイ６０は、積層体６５に、合計６個のバリ
スタ素子Ｂａ（図１５）が独立して並列設置された構成
となっている。

【０００５】このバリスタアレイ６０は、アレイ１個を
基板に実装することにより６個のバリスタ素子Ｂａを一
括して基板へコンパクトに搭載することができるという
特徴を有しており、各バリスタ素子Ｂａの素子用外部電
極６６，６７から定格以上のサージ電圧が入力すると、
素子用内部導体パターン６１と共通グランド内部導体パ
ターン６３の間が導通状態となり、サージ吸収機能が発
揮されることになる。

【０００６】また、従来の他のバリスタアレイとして
は、図１６に示すようなバリスタアレイ７０がある。こ
のバリスタアレイ７０は、図１７の等価回路図に示すよ
うに、積層体７１（図１６）に並列設置されたバリスタ
素子Ｂａの数が３個となっているとともに、各バリスタ
素子Ｂａのそれぞれについて、積層体７１の長辺側の側
面に素子用外部電極７２が１個ずつ設けられている以外
は、先のバリスタアレイ７０と実質的に同様の構成を有
している。

【０００７】ところで、近年は、このようなバリスタア
レイ６０，７０にも、一層の小型化が要求されるに至っ
ている。しかし、上記従来のバリスタアレイ６０，７０
は、小型化に伴ってバリスタ素子間の距離が小さくなる
ため、素子間のクロストークが増大し、回路の誤動作が
発生しやすいという問題点がある。

【０００８】本発明は、上記問題点を解決するものであ
り、並列配置された電子部品素子間のクロストークを低
減することが可能な積層型電子部品アレイを提供するこ
とを目的とする。

【０００９】

【課題を解決するための手段】上記課題を達成するた
め、本発明に係る積層型電子部品アレイは、表面に複数
個の電子部品素子の素子用内部導体パターンが形成さ
れ、かつ、各素子用内部導体パターンの間に素子間グラ
ンド内部導体パターンが形成された絶縁体シートと、表
面に前記複数個の電子部品素子の共通グランド内部導体
パターンが形成された絶縁体シートとを交互に積層する
ことにより、複数個の電子部品素子が並列設置された積
層体が形成されているとともに、前記積層体の側面に
は、各電子部品素子の素子用外部電極及びグランド外部
電極が形成され、かつ、前記素子用内部導体パターンが
個々の素子用外部電極に接続されているとともに、前記
共通グランド内部導体パターン及び前記素子間グランド
内部導体パターンがグランド外部電極に接続されている
ことを特徴としている。

【００１０】絶縁体シートの表面に形成された複数個の
素子用内部導体パターンの間に、素子間グランド内部導
体パターンが形成されており、この素子間グランド内部
導体パターンによって、隣接する素子用内部導体パター
ンの間の電磁的・静電的カップリングが弱められるた
め、電子部品素子どうしのクロストークを抑制すること
が可能になる。

【００１１】また、請求項２の積層型電子部品アレイ
は、前記絶縁体シートの形状が略長方形であり、かつ、
前記積層体の形状が略直方体であって、前記素子間グラ
ンド内部導体パターンが、前記絶縁体シートの表面を長
手方向に沿って仕切ることにより二分する長手方向パタ
ーン部分と、長手方向と直交する方向に沿って仕切るこ
とにより複数個に区分する直交方向パターン部分とを備
えた形状を有し、前記絶縁体シートの表面の前記素子間
グランド内部導体パターンによって区画された各区画エ
リアごとに、前記素子用内部導体パターンが１個形成さ
れ、かつ、前記素子用外部電極及び前記グランド外部電
極が、前記積層体の長辺側の側面に形成されていること
を特徴としている。

【００１２】素子用内部導体パターンが形成された絶縁
体シートの表面が長手方向パターン部分と直交方向パタ
ーン部分によって複数のエリアに区画されており、この
各区画エリアごとに１個の素子用内部導体パターンが形
成された構成とした場合、電子部品素子が絶縁体シート
の長辺方向に沿って２列に並列設置されることから、ア
レイ１個当たりの電子部品素子の数を増やして、製品の
小型化を図ることが可能になる。

【００１３】また、請求項３の積層型電子部品アレイ
は、前記素子間グランド内部導体パターンが、前記絶縁
体シートの両短辺側の端部に、当該端部の略全長にわた
って形成された短辺側パターン部分を有しているととも
に、前記積層体の両短辺側の側面には、短辺側グランド
外部電極が配設されており、かつ、短辺側グランド外部
電極には、短辺側パターン部分の外縁及び長手方向パタ
ーン部分の両端縁が接続されていることを特徴としてい
る。

【００１４】素子間グランド内部導体パターンが絶縁体
シートの両短辺側の端部に短辺側パターン部分を有し、
積層体の両短辺側の側面には別の短辺側グランド外部電
極が配設され、この短辺側グランド外部電極に、短辺側
パターン部分の外縁及び長手方向パターン部分の両端縁
が接続された構成とした場合、短辺側パターン部分及び
短辺側グランド外部電極により積層体の短辺側における
電磁的・静電的カップリングが弱められるため、積層体
の短辺側において向き合う電子部品素子どうしのクロス
トークも抑制することが可能になり、本発明をより実効
あらしめることができる。

【００１５】また、請求項４の積層型電子部品アレイ
は、素子用外部電極とグランド外部電極の間隔Ｌ１，素
子用内部導体パターンと長手方向パターン部分の間隔Ｌ
２、及び、素子用内部導体パターンと直交方向パターン
部分の間隔Ｌ３を、絶縁体シートの厚みより大きくした
ことを特徴としている。

【００１６】前記間隔Ｌ１，Ｌ２，Ｌ３を、絶縁体シー
トの厚みより大きくすることにより、積層型電子部品ア
レイとして必要な耐圧を確保することが可能になり、本
発明をより実効あらしめることができる。

【００１７】また、請求項５の積層型電子部品アレイ
は、電子部品素子がバリスタ素子であって、バリスタア
レイ構成となっていることを特徴としている。本発明を
バリスタに適用することにより、複数のバリスタ素子が
並列配置された小型でクロストークを確実に回避するこ
とが可能なバリスタアレイを確実に構成することができ
る。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を示し
てその特徴とするところをさらに詳しく説明する。な
お、以下の実施形態では、積層型電子部品アレイとし
て、バリスタアレイを例にとって説明する。

【００１９】〔実施形態１〕図１は本発明の一実施形態
にかかるバリスタアレイ（積層型電子部品アレイ）の全
体を示す斜視図、図２はその等価回路図、図３はバリス
タアレイを構成する積層体の分解斜視図である。

【００２０】図１に示すバリスタアレイ１を構成する積
層体２は、図３に示すように、バリスタ素子の共通グラ
ンド内部導体パターン３が表面に形成された絶縁体（抵
抗体）シート４と、６個のバリスタ素子の素子用内部導
体パターン５と素子間グランド内部導体パターン６が同
一表面に形成された絶縁体（抵抗体）シート７を積層す
るとともに、その上下両面側に、パターン未形成のダミ
ー用（保護用）の絶縁体（抵抗体）シート８を配設する
ことにより形成されている。

【００２１】なお、上記の各絶縁体シート４，７は平面
形状が略長方形であり、積層体２は、図１に示すように
略直方体の形状を有している。そして、積層体２の長辺
側の両側面２ａ，２ｂには、それぞれ、３個の素子用外
部電極９及び２個のグランド外部電極１０が横方向に交
互に形成されている。また、図３に示すように、共通グ
ランド内部導体パターン３は、パターン形状が長方形で
あり、４個の引出し端部３ａがそれぞれグランド外部電
極１０（図１）に接続されている。

【００２２】また、素子間グランド内部導体パターン６
は、絶縁体シート７の表面の略中央を長手方向に沿って
仕切ることにより、絶縁体シート７を二分する長手方向
パターン部分６ａと、長手方向と直交する方向に沿って
仕切ることにより、絶縁体シート７を複数個に区分する
直交方向パターン部分６ｂとを備えたパターン形状を有
しており、絶縁体シート７の表面が、この素子間グラン
ド内部導体パターン６によって２列に６個のエリアに区
画されている。そして、各区画エリアごとに略正方形の
素子用内部導体パターン５が１個ずつ形成されている。
なお、前記長手方向パターン部分６ａの端部は素子用内
部導体パターン２５よりも絶縁体シート７の短辺側端縁
側にまで形成されていることが好ましい。各素子用内部
導体パターン５は、引出し端部５ａにより個々の素子用
外部電極９（図１）に接続されている。

【００２３】したがって、積層体２においては、絶縁体
シート４，７を介して各素子用内部導体パターン５と共
通グランド内部導体パターン３が対向することにより、
各素子用内部導体パターン５ごとにバリスタ素子が構成
されており、合計６個のバリスタ素子Ｂａが２列に配置
された構造となっている。なお、上下方向に重なる位置
にあって、同一の素子用外部電極９に並列接続されてい
る素子用内部導体パターン５は、同一のバリスタ素子Ｂ
ａを構成することになる。

【００２４】また、素子用外部電極９とグランド外部電
極１０の間隔Ｌ１（図１）、素子用内部導体パターン５
と長手方向パターン部分６ａの間隔Ｌ２（図３）、及
び、素子用内部導体パターン５と直交方向パターン部分
６ｂの間隔Ｌ３（図３）は、いずれも、絶縁体シート
４，７の厚みよりも大きく設定されており、必要な耐圧
が確保されるように構成されている。

【００２５】この実施形態１のバリスタアレイ１は、ア
レイ１個を基板に実装すれば、６個のバリスタ素子Ｂａ
を一括して基板にコンパクトに搭載することができると
いう特徴を有しており、各バリスタ素子Ｂａの素子用外
部電極９から定格以上のサージ電圧が入力すれば、素子
用内部導体パターン５と共通グランド内部導体パターン
３の間が導通状態となり、サージ吸収機能が発揮され
る。

【００２６】そして、各素子用内部導体パターン５の間
には、素子間グランド内部導体パターン６がそれぞれ形
成されており、隣接する素子用内部導体パターン５の間
の電磁的・静電的カップリングが弱められるため、バリ
スタ素子Ｂａどうしのクロストークを抑制することがで
きる。

【００２７】〔実施形態２〕次に、本発明の他の実施形
態（実施形態２）にかかるバリスタアレイについて説明
する。図４はこの実施形態２にかかるバリスタアレイの
全体を示す斜視図、図５はこの実施形態２のバリスタア
レイにおける素子用内部導体パターン及び素子間グラン
ド内部導体パターンを形成した絶縁体シートを示す斜視
図、図６はこの実施形態２のバリスタアレイの等価回路
図である。

【００２８】この実施形態２のバリスタアレイ１１にお
いては、図５に示すように、素子間グランド内部導体パ
ターン１２が、長手方向パターン部分１２ａ及び直交方
向パターン部分１２ｂの他に、絶縁体シート１３の短辺
側の両端部の略全長に沿って形成された短辺側パターン
部分１２ｃを有する。また、図４に示すように、積層体
１４における短辺側の両側面には、短辺側グランド外部
電極１５，１５が配設されている。そして、この短辺側
グランド外部電極１５，１５には、短辺側パターン部分
１２ｃの外縁及び長手方向パターン部分１２ａの両端縁
が接続されている。

【００２９】なお、その他の部分に関しては、上記実施
形態１の場合と同様の構成を有していることから、重複
を避けるため、図示及び説明を省略する。

【００３０】この実施形態２のバリスタアレイ１１にお
いては、素子間グランド内部導体パターン１２の短辺側
パターン部分１２ｃ及びグランド外部電極１５により積
層体１４の短辺側においても、電磁的・静電的カップリ
ングが十分に弱められるため、積層体１４の短辺側で向
き合うバリスタ素子どうしのクロストークを十分に抑制
することが可能になる。

【００３１】〔実施形態３〕次に、本発明のさらに他の
実施形態（実施形態３）にかかるバリスタアレイについ
て説明する。図７はこの実施形態３にかかるバリスタア
レイの全体を示す斜視図、図８はこの実施形態３のバリ
スタアレイにおける素子用内部導体パターン及び素子間
グランド内部導体パターンを形成した絶縁体シートを示
す斜視図、図９はこの実施形態３のバリスタアレイの等
価回路図である。

【００３２】実施形態３のバリスタアレイ１６（図７）
においては、図８に示すように、素子間グランド内部導
体パターン１７の長手方向パターン部分１７ａが絶縁体
シート２８の短辺側の両端縁に達する形状を有している
が、直交方向パターン部分１７ｂは、絶縁体シート２８
の両長辺端縁に達することなく、その手前側で終わって
いる。したがって、図７に示すように、バリスタアレイ
１６の積層体１８における長辺側の両側面には素子用外
部電極９だけが設けられ、グランド外部電極は設けられ
てはおらず、積層体１８における短辺側の両側面にだけ
グランド外部電極１５，１５が配設されている。なお、
その他の構成は、先の実施形態１と場合と同様であるこ
とから、重複を避けるため、図示及び説明を省略する。
なお、前記直交方向パターン部分１７ｂは、素子用内部
導体パターン５の引出し端部５ａ側を越えて形成されて
いることが好ましい。

【００３３】このように、バリスタアレイ１６において
は、積層体１８の長辺側の両側面にグランド外部電極を
形成する必要がないため、積層体１８の長辺側の両側面
全体を素子用外部電極９の形成領域として使用すること
が可能になり、設計の自由度を向上させることができ
る。

【００３４】〔実施形態４〕次に、本発明のさらに他の
実施形態（実施形態４）にかかるバリスタアレイについ
て説明する。図１０はこの実施形態４にかかるバリスタ
アレイの全体を示す斜視図、図１１はこの実施形態４の
バリスタアレイの等価回路図、図１２はこの実施形態４
のバリスタアレイを構成する積層体の分解斜視図であ
る。

【００３５】この実施形態４のバリスタアレイ１９の場
合、図１２に示すように、バリスタ素子の共通グランド
内部導体パターン３が表面に形成された絶縁体シート４
及びパターン未形成のダミー用（保護用）シート８につ
いては、実施形態１と同様のものが用いられているが、
素子用内部導体パターン及び素子間グランド内部導体パ
ターンが形成された絶縁体シート２０としては、同一表
面に、３個の直線状の素子用内部導体パターン２１が配
設されているとともに、各素子用内部導体パターン２１
の間に直線状の素子間グランド内部導体パターン２２が
形成されたものが用いられている。

【００３６】そして、絶縁体シート４，８，２０を、図
１２に示すように積み重ねて形成された積層体２３の長
辺側の両側面には、図１０に示すように、素子用外部電
極２４，２５及びグランド外部電極２６，２７が配設さ
れている。さらに、各素子用内部導体パターン２１（図
１２）の一端は素子用外部電極２４（図１０，図１１）
に接続されており、他端は素子用外部電極２５（図１
０，図１１）に接続されている。また、各素子間グラン
ド内部導体パターン２２（図１２）の一端はグランド外
部電極２６（図１０，図１１）に接続され、他端はグラ
ンド外部電極２７（図１０，図１１）に接続されてお
り、図１１に示す回路構成となっている。

【００３７】したがって、積層体２３では、絶縁体シー
ト４，２０を介して各素子用内部導体パターン２１と共
通グランド内部導体パターン３とが対向することによ
り、各素子用内部導体パターン２１ごとにバリスタ素子
が構成されている。なお、この実施形態４のバリスタア
レイの場合、合計３個のバリスタ素子Ｂａが１列に並列
配置されている。なお、その他の部分に関しては、先の
実施形態１と同様の構成を有しているため、図示及び説
明を省略する。

【００３８】この実施形態４のバリスタアレイにおいて
は、図１１に示すように、１個のバリスタ素子Ｂａに、
二つの素子用外部電極が設けられており、一方を入力用
電極に他方を出力用電極とする使い方が可能である。

【００３９】上記の各実施形態においては、バリスタ素
子Ｂａの数が３個の場合と６個の場合について説明した
が、アレイ内に設けられるバリスタ素子の数は用途に合
わせて適宜に増減することが可能である。

【００４０】また、上記実施形態では、電子部品素子が
バリスタ素子である場合を例にとって説明したが、電子
部品素子がコンデンサ素子やＬＣ素子である場合、ある
いは、インダクタンス素子であるような場合にも、本発
明を適用することが可能である。

【００４１】本発明はさらにその他の点においても上記
実施形態に限定されるものではなく、素子用内部電極パ
ターン、グランド内部電極パターン、及び各外部電極の
具体的な形状、各パターンの構成材料、積層体における
シートの積層数や積層形態、シートの材料（誘電体、磁
性体、抵抗体、半導体等）その他に関し、発明の要旨の
範囲内において、種々の応用、変形を加えることが可能
である。

【００４２】

【発明の効果】本発明（請求項１〜請求項５の各発明）
の積層型電子部品アレイにおいては、積層体内部の同一
表面に並列設置された複数個の電子部品素子の素子用内
部導体パターンの間に素子間グランド内部導体パターン
が形成されており、隣接する素子用内部導体パターンの
間の電磁的・静電的カップリングが弱められるため、電
子部品素子どうしのクロストークを抑制することが可能
になる。

【００４３】また、請求項２の積層型電子部品アレイの
ように、素子用内部導体パターンが形成された絶縁体シ
ートの表面を、素子間グランド内部導体パターンの長手
方向パターン部分と直交方向パターン部分によって複数
のエリアに区画し、この各区画エリアごとに１個の素子
用内部導体パターンを形成した場合、電子部品素子が絶
縁体シートの長辺方向に沿って２列に並列設置されるこ
とから、アレイ１個当たりの電子部品素子の数を増やし
て、製品の小型化を図ることが可能になる。

【００４４】また、請求項３の積層型電子部品アレイの
ように、素子間グランド内部導体パターンが短辺側パタ
ーン部分を有し、積層体の両短辺側の側面に別の短辺側
グランド外部電極が配設され、この短辺側グランド外部
電極に、短辺側パターン部分の外縁及び長手方向パター
ン部分の両端縁が接続された構成とした場合、短辺側パ
ターン部分及び短辺側グランド外部電極により、積層体
の短辺側における電磁的・静電的カップリングが弱めら
れるため、積層体の短辺側において向き合う電子部品素
子どうしのクロストークも十分に抑制することが可能に
なり、本発明をより実効あらしめることができる。

【００４５】また、請求項４の積層型電子部品アレイの
ように、素子用外部電極とグランド外部電極の間隔Ｌ
１，素子用内部導体パターンと長手方向パターン部分の
間隔Ｌ２、及び、素子用内部導体パターンと直交方向パ
ターン部分の間隔Ｌ３を、絶縁体シートの厚みより大き
くした場合、積層型電子部品アレイとして必要な耐圧を
確保することが可能になり、本発明をより実効あらしめ
ることができる。

【００４６】また、請求項５の積層型電子部品アレイの
ように、本発明をバリスタに適用した場合、小型でクロ
ストークを確実に回避することが可能なバリスタアレイ
を確実に構成することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態（実施形態１）にかかるバ
リスタアレイの全体を示す斜視図である。

【図２】本発明の一実施形態（実施形態１）にかかるバ
リスタアレイの等価回路図である。

【図３】本発明の一実施形態（実施形態１）にかかるバ
リスタアレイを構成する積層体の分解斜視図である。

【図４】本発明の一実施形態（実施形態２）にかかるバ
リスタアレイの全体を示す斜視図である。

【図５】本発明の一実施形態（実施形態２）にかかるバ
リスタアレイの積層体を構成する絶縁体シートの斜視図
である。

【図６】本発明の一実施形態（実施形態２）にかかるバ
リスタアレイの等価回路図である。

【図７】本発明の一実施形態（実施形態３）にかかるバ
リスタアレイの全体を示す斜視図である。

【図８】本発明の一実施形態（実施形態３）にかかるバ
リスタアレイの積層体を構成する絶縁体シートの斜視図
である。

【図９】本発明の一実施形態（実施形態３）にかかるバ
リスタアレイの等価回路図である。

【図１０】本発明の一実施形態（実施形態４）にかかる
バリスタアレイの全体を示す斜視図である。

【図１１】本発明の一実施形態（実施形態４）にかかる
バリスタアレイの等価回路図である。

【図１２】本発明の一実施形態（実施形態４）にかかる
バリスタアレイを構成する積層体の分解斜視図である。

【図１３】従来のバリスタアレイの全体を示す斜視図で
ある。

【図１４】従来のバリスタアレイの積層体を構成する絶
縁体シートの斜視図である。

【図１５】従来のバリスタアレイの等価回路図である。

【図１６】従来の他のバリスタアレイの全体を示す斜視
図である。

【図１７】従来の他のバリスタアレイの等価回路図であ
る。

【符号の説明】

１，１１，１６，１９ バリスタアレイ ２，１４，１８，２３ 積層体 ２ａ，２ｂ 積層体の長辺側の両側面 ３ 共通グランド内部導体パ
ターン ３ａ，５ａ 引出し端部 ４，７，１３，２０，２８ 絶縁体シート ５，２１ 素子用内部導体パターン ６，１２，１７，２２ 素子間グランド内部導体
パターン ６ａ，１２ａ，１７ａ 長手方向パターン部分 ６ｂ，１２ｂ，１７ｂ 直交方向パターン部分 ８ ダミー用（保護用）の絶
縁体シート ９，２４，２５ 素子用外部電極 １０，１５，２６，２７ グランド外部電極 １２ｃ 短辺側パターン部分 １５ グランド外部電極 Ｂａ バリスタ素子 Ｌ１ 素子用外部電極とグランド外部電極
の間隔 Ｌ２ 素子用内部導体パターンと長手方向
パターン部分の間隔 Ｌ３ 素子用内部導体パターンと直交方向
パターン部分の間隔

Claims (5)

【特許請求の範囲】
1. 【請求項１】表面に複数個の電子部品素子の素子用内部
   導体パターンが形成され、かつ、各素子用内部導体パタ
   ーンの間に素子間グランド内部導体パターンが形成され
   た絶縁体シートと、表面に前記複数個の電子部品素子の
   共通グランド内部導体パターンが形成された絶縁体シー
   トとを交互に積層することにより、複数個の電子部品素
   子が並列設置された積層体が形成されているとともに、 前記積層体の側面には、各電子部品素子の素子用外部電
   極及びグランド外部電極が形成され、かつ、 前記素子用内部導体パターンが個々の素子用外部電極に
   接続されているとともに、前記共通グランド内部導体パ
   ターン及び前記素子間グランド内部導体パターンがグラ
   ンド外部電極に接続されていることを特徴とする積層型
   電子部品アレイ。
2. 【請求項２】前記絶縁体シートの形状が略長方形であ
   り、かつ、前記積層体の形状が略直方体であって、 前記素子間グランド内部導体パターンが、前記絶縁体シ
   ートの表面を長手方向に沿って仕切ることにより二分す
   る長手方向パターン部分と、長手方向と直交する方向に
   沿って仕切ることにより複数個に区分する直交方向パタ
   ーン部分とを備えた形状を有し、 前記絶縁体シートの表面の前記素子間グランド内部導体
   パターンによって区画された各区画エリアごとに、前記
   素子用内部導体パターンが１個形成され、かつ、 前記素子用外部電極及び前記グランド外部電極が、前記
   積層体の長辺側の側面に形成されていることを特徴とす
   る請求項１記載の積層型電子部品アレイ。
3. 【請求項３】前記素子間グランド内部導体パターンが、
   前記絶縁体シートの両短辺側の端部に、当該端部の略全
   長にわたって形成された短辺側パターン部分を有してい
   るとともに、前記積層体の両短辺側の側面には、短辺側
   グランド外部電極が配設されており、かつ、短辺側グラ
   ンド外部電極には、短辺側パターン部分の外縁及び長手
   方向パターン部分の両端縁が接続されていることを特徴
   とする請求項２記載の積層型電子部品アレイ。
4. 【請求項４】前記素子用外部電極と前記グランド外部電
   極の間隔Ｌ１，前記素子用内部導体パターンと前記長手
   方向パターン部分の間隔Ｌ２、及び、前記素子用内部導
   体パターンと前記直交方向パターン部分の間隔Ｌ３を、
   前記絶縁体シートの厚みより大きくしたことを特徴とす
   る請求項２又は３記載の積層型電子部品アレイ。
5. 【請求項５】前記電子部品素子がバリスタ素子であっ
   て、バリスタアレイ構成となっていることを特徴とする
   請求項１〜４のいずれかに記載の積層型電子部品アレ
   イ。