JPH11194969A - Memory control circuit and memory device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To improve a memory throughput when a memory write-in access to the same address continues. SOLUTION: When memory write-in access to the same address continues, an address/command comparison circuit 2 compares command/address information of a following memory request with command/address information during an access to an accessed bank of a preceding memory request. When they do not coincide with each other, a memory access is performed by a bank busy circuit 4, an NOR gate 7 and an AND gate 8; when they coincide, data to be written in the memory bank 4 are updated to the write-in data of the following request, and the actual memory access is executed only once. Thus, it possible to increase a memory throughput when the write-in access to the same memory address continues.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、同一アドレスに対
するメモリ書き込みアクセスが連続したときに有効なメ
モリ制御回路および、このメモリ制御回路を使用したメ
モリ装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory control circuit that is effective when memory write accesses to the same address continue, and a memory device using the memory control circuit.

【０００２】[0002]

【従来の技術】従来のこの種のメモリ制御装置は、例え
ば、特開平７−２１０４５６号公報に記載されているよ
うに、そして図４に示すように、現在及び前回のメモリ
アクセス時の行アドレスをそれぞれ第１レジスタ３１及
び第２レジスタ３２に保持し、比較器により行アドレス
を比較することにより行アドレスの変化を検出する。そ
して、制御回路３４は、行アドレスに変化がないのに高
速アクセスモードとなっていない場合には、ＤＲＡＭ制
御部３５に行アドレスストローブ信号のオン時間を増加
させることにより、高速アクセスモードでのアクセスを
行うことを可能とし、メモリアクセス速度の向上を図っ
ている。逆に、行アドレスが変化したのに高速アクセス
モードとなっている場合には、制御回路３４はＤＲＡＭ
制御部３５に行アドレス信号のオン時間を減少させる。2. Description of the Related Art A conventional memory control device of this kind is disclosed in, for example, Japanese Patent Application Laid-Open No. Hei 7-210456, and as shown in FIG. Are held in the first register 31 and the second register 32, respectively, and a change in the row address is detected by comparing the row address with the comparator. Then, when the high-speed access mode is not set even when the row address does not change, the control circuit 34 increases the on-time of the row address strobe signal to the DRAM control unit 35, thereby controlling the access in the high-speed access mode. To improve the memory access speed. Conversely, if the high-speed access mode is set after the row address changes, the control circuit 34
The controller 35 reduces the ON time of the row address signal.

【０００３】この結果、メモリアクセスが同じ行アドレ
スについて繰り返し行われる場合は長時間にわたって高
速アクセスモードとなり、行アドレスが頻繁に変化する
場合には高速アクセスモードが短時間で終わるようにさ
れる。As a result, when memory access is repeatedly performed for the same row address, the high-speed access mode is set for a long time, and when the row address changes frequently, the high-speed access mode is completed in a short time.

【０００４】[0004]

【発明が解決しようとする課題】しかしながら、上述の
従来技術では同一アドレスのメモリ書き込みアクセスが
頻発するようなプログラムではメモリスループットが低
下するという問題がある。However, in the above-mentioned prior art, there is a problem that the memory throughput decreases in a program in which memory write access to the same address frequently occurs.

【０００５】その理由は、同一アドレスのメモリ書き込
みリクエストが連続した時、後続のメモリ書き込みリク
エストは先行リクエストと同一アドレス、すなわち同一
行アドレスにアクセスするため、高速アクセスモードで
アクセスするが、後続リクエストもメモリアクセスを行
わなければならず、後続リクエストの書き込みデータが
先行リクエストの書き込みデータと異なっていても、メ
モリ論理回路からアドレスレジスタへのアドレスの設
定，アドレスレジスタによるＤＲＡＭへのアクセス及び
ＤＲＡＭへの書き込みを行うからである。[0005] The reason is that, when memory write requests of the same address continue, the subsequent memory write request accesses the same address as the preceding request, that is, the same row address. Even if memory access must be performed and the write data of the subsequent request is different from the write data of the preceding request, setting of an address from the memory logic circuit to the address register, access to the DRAM by the address register, and writing to the DRAM Because it does.

【０００６】本発明の目的は、同一アドレスに対するメ
モリ書き込みアクセスが連続した時のメモリスループッ
トを向上させる。An object of the present invention is to improve the memory throughput when memory write accesses to the same address continue.

【０００７】[0007]

【課題を解決するための手段】本発明のメモリ制御回路
は、同一アドレスにメモリ書き込みリクエストが連続し
た時に、後続メモリリクエストのアドレス情報と先行メ
モリリクエストのアドレス情報を比較し、一致のとき
は、先行メモリリクエストに係るメモリ書き込み動作が
所定の時点を経過していなければ、メモリに書き込むデ
ータを後続メモリリクエストの書き込みデータに変更す
ることを特徴とする。A memory control circuit according to the present invention compares address information of a succeeding memory request with address information of a preceding memory request when memory write requests continue at the same address. If the memory write operation for the preceding memory request has not passed a predetermined time, the data to be written to the memory is changed to the write data for the subsequent memory request.

【０００８】より具体的には、本発明のメモリ制御回路
は、Ｎ個のメモリバンクを有するメモリ装置のメモリ制
御回路において、各メモリバンクの最新コマンド／アド
レス情報を入力としメモリリクエストのアクセス先バン
クアドレスをセレクト信号とするコマンド／アドレスセ
レクタ（図１の１）と、コマンド／アドレスセレクタの
出力とメモリリクエストの読み出しコマンド／アドレス
情報とを比較するコマンド／アドレス比較回路（図１の
２）と、メモリアクセス開始時に所定のバンクビジー時
間をセットしてクロックサイクル毎にカウントダウンす
ることにより、カウンタ値が”０”の時にバンクビジー
解除となるバンクビジーカウンタ（図１の１１）と、バ
ンクビジーカウンタを入力としメモリリクエストのアク
セス先バンクアドレスをセレクト信号とするバンクビジ
ーセレクタ（図１の３）と、ビジーセレクタ出力が”
０”でない時、つまりメモリリクエストのアクセス先バ
ンクがビジーである時バンクビジーを検出するバンクビ
ジー回路（図１の４）と、バンクビジーセレクタの出力
と所定の値と比較するバンクビジー比較回路（図１の
５）と、バンクビジー比較回路出力とコマンド／アドレ
ス比較回路出力との論理積をとりコマンド／アドレス一
致信号を生成するアンドゲート１（図１の６）と、コマ
ンド／アドレス一致信号とバンクビジーとのＮＯＲ論理
をるＮＯＲゲート（図１の７）と、ＮＯＲゲートの出力
とメモリリクエストの論理積をとるアンドゲート２（図
１の８）と、アンドゲート出力信号をイネーブルとして
メモリリクエストのバンクアドレスをデコードし、メモ
リリクエストのアクセス先バンクの起動信号を生成する
バンクデコーダ（図１の９）と、コマンド／アドレス一
致信号をイネーブルとしてメモリリクエストのバンクア
ドレスをデコードし、メモリリクエストのアクセス先バ
ンクのバンクアドレス一致信号を生成するアドレス一致
デコーダ（図１の１５）と、アクセス先バンクの起動信
号をセット信号とし、コマンド／アドレスをメモリバン
ク（図１の１４）に出力するコマンド／アドレスレジス
タ（図１の１３）と、バンク起動信号と前記バンクアド
レス一致信号を入力しその論理和をとるＯＲゲート（図
１の１０）と、ＯＲゲート出力をセット信号とし、メモ
リバンクに書き込みデータを出力する書き込みデータレ
ジスタ（図１の１２）とを有することを特徴とする。More specifically, a memory control circuit according to the present invention is a memory control circuit of a memory device having N memory banks, wherein the latest command / address information of each memory bank is input and a memory request access bank is provided. A command / address selector (1 in FIG. 1) using an address as a select signal; a command / address comparison circuit (2 in FIG. 1) for comparing the output of the command / address selector with read command / address information of a memory request; By setting a predetermined bank busy time at the start of memory access and counting down every clock cycle, a bank busy counter (11 in FIG. 1) which releases the bank busy when the counter value is "0" and a bank busy counter Access destination bank address of memory request as input Scan the bank busy selector to select signal (3 in Figure 1), the busy selector output "
When it is not 0 ", that is, when the access destination bank of the memory request is busy, a bank busy circuit (4 in FIG. 1) for detecting bank busy, and a bank busy comparison circuit (4 in FIG. 1) for comparing the output of the bank busy selector with a predetermined value ( 1), an AND gate 1 (6 in FIG. 1) which takes the logical product of the output of the bank busy comparison circuit and the output of the command / address comparison circuit to generate a command / address match signal, A NOR gate (7 in FIG. 1) that performs NOR logic with bank busy, an AND gate 2 (8 in FIG. 1) that performs a logical AND between the output of the NOR gate and the memory request, and a memory request by enabling the AND gate output signal. A bank decoder that decodes a bank address of a memory request and generates a start signal of a bank to which a memory request is accessed (see FIG. 9), an address match decoder (15 in FIG. 1) for enabling the command / address match signal, decoding the bank address of the memory request, and generating a bank address match signal for the access bank of the memory request, and , A command / address register (13 in FIG. 1) for outputting a command / address to a memory bank (14 in FIG. 1), a bank start signal and the bank address coincidence signal, and a logical sum thereof , And a write data register (12 in FIG. 1) which outputs the write data to the memory bank by using the output of the OR gate as a set signal.

【０００９】［作用］本発明では、Ｎ個のメモリバンク
を有するコンピュータの記憶装置において、同一アドレ
スに連続して書き込みアクセスが起こった時、後続メモ
リリクエストのコマンド／アドレス情報と先行メモリリ
クエストのアクセス先バンクのアクセス中コマンド／ア
ドレス情報を比較し、不一致の時はバンクビジー解除後
にメモリアクセスを行い、一致した時はメモリに書き込
むデータを後続リクエストの書き込みデータに更新し
て、実際のメモリアクセスは１回しか実行しない。この
ため、同一メモリアドレスに対する書き込みアクセスが
連続した時のメモリスループットを向上させることが可
能となる。According to the present invention, in a computer storage device having N memory banks, when a write access occurs continuously to the same address, command / address information of a subsequent memory request and access of a preceding memory request The command / address information during the access of the previous bank is compared. If they do not match, the memory access is performed after the bank busy is released. If they match, the data to be written to the memory is updated to the write data of the subsequent request. Execute only once. For this reason, it is possible to improve the memory throughput when the write access to the same memory address is continued.

【００１０】[0010]

【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。Next, an embodiment of the present invention will be described with reference to the drawings.

【００１１】図１は、本発明の第１の実施例である、Ｎ
個のバンクに対するメモリ制御回路を示す。本メモリ制
御回路は、コマンド／アドレスセレクタ１，コマンド／
アドレス比較回路２，バンクビジーセレクタ３，バンク
ビジー回路４，バンクビジー比較回路５，２つのアンド
ゲート６，８，ＮＯＲゲート７，バンクデコーダ９，Ｏ
Ｒゲート１０，バンクビジーカウンタ１１，書き込みデ
ータレジスタ１２，コマンド／アドレスレジスタ１３，
メモリバンク１４及びアドレス一致デコーダ１５を有す
る。FIG. 1 shows a first embodiment of the present invention.
2 shows a memory control circuit for a plurality of banks. The memory control circuit includes a command / address selector 1 and a command / address selector 1.
Address comparison circuit 2, bank busy selector 3, bank busy circuit 4, bank busy comparison circuit 5, two AND gates 6, 8, NOR gate 7, bank decoder 9, O
R gate 10, bank busy counter 11, write data register 12, command / address register 13,
It has a memory bank 14 and an address match decoder 15.

【００１２】コマンド／アドレスセレクタは各バンクに
アクセス中のコマンド／アドレス情報をコマンド／アド
レスレジスタ１３から入力し、メモリリクエストのアク
セス先のバンクアドレスをセレクト信号とし、受信した
リクエストのアクセス先バンクのコマンド／アドレス情
報をセレクトする。コマンド／アドレス比較回路２は、
コマンド／アドレスセレクタ１の出力と、受信したリク
エストのアドレス／書き込みコマンド情報とを比較し、
アドレスが一致しているか、書き込み命令かをチェック
して条件が満足しているとき、論理”１”を出力する。The command / address selector inputs the command / address information currently accessing each bank from the command / address register 13 and uses the bank address of the access destination of the memory request as a select signal, and receives the command of the access destination bank of the received request. / Select address information. The command / address comparison circuit 2
Compare the output of the command / address selector 1 with the address / write command information of the received request,
It is checked whether the addresses match or whether the instruction is a write instruction. If the condition is satisfied, a logical "1" is output.

【００１３】一方、各バンク内のバンクビジーカウンタ
１１には、メモリアクセス開始時に所定のバンクビジー
時間がセットされ、クロックサイクル毎にカウントダウ
ンすることにより、カウンタ値が”０”の時にバンクビ
ジー解除となる。バンクビジーセレクタ３は、各バンク
ビジーカウンタ１１の出力を入力とし、メモリリクエス
トのアクセス先のバンクアドレスをセレクト信号とす
る。このビジーセレクタ３の出力が”１”、すなわちメ
モリリクエストのアクセス先のバンクがビジーの時、バ
ンクビジー回路４はバンクビジー信号を論理”１”とし
て出力する。On the other hand, a predetermined bank busy time is set in the bank busy counter 11 in each bank at the start of memory access, and is counted down every clock cycle, so that when the counter value is "0", the bank busy is released. Become. The bank busy selector 3 receives an output of each bank busy counter 11 as an input, and uses a bank address of a memory request access destination as a select signal. When the output of the busy selector 3 is "1", that is, when the access destination bank of the memory request is busy, the bank busy circuit 4 outputs the bank busy signal as logic "1".

【００１４】バンクビジー比較回路５は、バンクビジー
セレクタ３の出力と、設定値”Ｘ”とを比較し、バンク
ビジーセレクタ３の出力値が設定値”Ｘ”より大きい時
に論理”１”を出力する。ここで、Ｘとは、ＤＲＡＭの
カラム信号が入力するタイミング値を意味する。The bank busy comparison circuit 5 compares the output of the bank busy selector 3 with the set value "X", and outputs a logical "1" when the output value of the bank busy selector 3 is larger than the set value "X". I do. Here, X means a timing value at which a column signal of the DRAM is input.

【００１５】アンドゲート６は、コマンド／アドレス比
較回路２の出力とバンクビジー比較回路５の出力との論
理積をとり、コマンド／アドレス一致信号を出力する。
ＮＯＲゲート７は、コマンド／アドレス一致信号とバン
クビジー信号とのＮＯＲ論理とり、アンドゲート８は本
論理信号とメモリリクエストの論理積を出力する。バン
クデコーダ９は、アンドゲート８の出力をイネーブルと
して、メモリリクエストのバンクアドレスをデコード
し、メモリリクエストのアクセス先バンクの起動信号を
生成する。また、アドレス一致デコーダ１５は、コマン
ド／アドレス一致信号をイネーブルとして、メモリリク
エストのバンクアドレスをデコードし、メモリリクエス
トのアクセス先バンクのアドレス一致信号を生成する。The AND gate 6 calculates the logical product of the output of the command / address comparison circuit 2 and the output of the bank busy comparison circuit 5, and outputs a command / address coincidence signal.
The NOR gate 7 performs NOR logic of the command / address match signal and the bank busy signal, and the AND gate 8 outputs a logical product of the logical signal and the memory request. The bank decoder 9 enables the output of the AND gate 8, decodes the bank address of the memory request, and generates a start signal for the access destination bank of the memory request. The address match decoder 15 enables the command / address match signal, decodes the bank address of the memory request, and generates an address match signal of the access destination bank of the memory request.

【００１６】各バンク内のコマンド／アドレスレジスタ
１３は、バンク起動信号をセット信号として、メモリバ
ンク１４に対して、コマンド／アドレス情報を出力しメ
モリアクセスを実行する。ＯＲゲート１０はバンク起動
信号とバンクアドレス一致信号の論理和を生成し、書き
込みデータレジスタ１２は、本論理和信号をセット信号
としてメモリバンク１４に書き込みデータを出力する。The command / address register 13 in each bank outputs command / address information to the memory bank 14 using the bank start signal as a set signal to execute memory access. The OR gate 10 generates a logical sum of the bank start signal and the bank address match signal, and the write data register 12 outputs the write data to the memory bank 14 using the logical sum signal as a set signal.

【００１７】従って、バンク起動信号は、バンクアドレ
ス一致が論理”１”、つまり受信リクエストのコマンド
／アドレスとアクセス先バンクに先行してアクセスして
いるコマンド／アドレス情報とが一致した時は出力され
ないことになる。このため、先行リクエストと後続リク
エストが同一アドレスの書き込み命令時には後続リクエ
ストのバンク起動信号は出力されず、バンクビジーカウ
ンタ１１とコマンド／アドレスレジスタ１３は動作しな
いが、バンクアドレス一致信号は出力され、ＯＲゲート
１０を介し書き込みデータレジスタ１２のセット信号と
なるため、書き込みデータは後続のメモリリクエストの
データに更新される。Therefore, the bank start signal is not output when the bank address match is logic "1", that is, when the command / address of the received request matches the command / address information accessed prior to the access destination bank. Will be. For this reason, when the preceding request and the subsequent request are write instructions of the same address, the bank activation signal of the subsequent request is not output, and the bank busy counter 11 and the command / address register 13 do not operate, but the bank address coincidence signal is output and the OR Since the signal becomes a set signal of the write data register 12 through the gate 10, the write data is updated to data of a subsequent memory request.

【００１８】図２に一例としてＤＲＡＭを使用した場合
のタイミングチャートを示し、本実施例の動作を説明す
る。FIG. 2 shows a timing chart when a DRAM is used as an example, and the operation of this embodiment will be described.

【００１９】同一アドレスに対する書き込みリクエスト
Ａ，Ｂを受信した時、リクエストＡに対してはバンク起
動信号が出力され、クロック１でコマンド／アドレスレ
ジスタ１３及び書き込みデータレジスタ１２に各値がセ
ットされる。クロック１では後続リクエストＢを受信し
ており、バンクアドレス一致信号が出力され、クロック
２で書き込みデータレジスタ１２の内容がリクエストＢ
による書き込みデータに更新される。書き込みデータの
更新が許される時間は、バンクビジーカウンタ１１の値
がバンクビジー比較回路５への入力の値”Ｘ”より大き
い場合であり、図２のタイミングチャートでは本”Ｘ”
の値は”５”となる。これは、汎用ＤＲＡＭやＳＤＲＡ
Ｍの書き込みデータの確定タイミングはＣＯＬ情報とほ
ぼ同じであるためである。つまり、先行リクエストによ
る書き込みが進行してしまっている場合には、そのまま
書き込み動作を続け、後続リクエストにより書き込み
は、あらためて行うのである。When write requests A and B for the same address are received, a bank start signal is output for request A, and each value is set in command / address register 13 and write data register 12 at clock 1. At clock 1, the subsequent request B is received, a bank address match signal is output, and at clock 2, the contents of the write data
Is updated to the write data. The time during which the update of the write data is permitted is when the value of the bank busy counter 11 is larger than the value "X" of the input to the bank busy comparison circuit 5, and in the timing chart of FIG.
Is "5". This is a general purpose DRAM or SDRA
This is because the decision timing of the M write data is almost the same as the COL information. That is, when the writing by the preceding request has progressed, the writing operation is continued as it is, and the writing is performed again by the subsequent request.

【００２０】次に、本発明の第２の実施例を図２に示
す。本実施例では、メモリリクエストがある度に、その
時のコマンド／アドレスが先行命令コマンド／アドレス
レジスタ２２にセットされる。このコマンド／アドレス
の内のアドレスはバンクアドレスを含む。Next, a second embodiment of the present invention is shown in FIG. In this embodiment, each time a memory request is issued, the command / address at that time is set in the preceding command / address register 22. The address of the command / address includes a bank address.

【００２１】ライトアドレス一致検出回路２３は、先行
命令コマンド／アドレスレジスタ２２の出力、即ち現時
点から１クロック前の先行命令のコマンド／アドレス
と、現時点のコマンド／アドレスとを比較する。この比
較の結果により、一致の場合にはインバータ２４によ
り、バンクデコーダ２１からのバンク起動信号の出力を
抑止し、不一致の場合はバンク起動信号の出力を許す。The write address match detection circuit 23 compares the output of the preceding instruction command / address register 22, that is, the command / address of the preceding instruction one clock before the present time, with the current command / address. According to the result of this comparison, the output of the bank start signal from the bank decoder 21 is suppressed by the inverter 24 in the case of a match, and the output of the bank start signal is permitted in the case of a mismatch.

【００２２】バンク起動信号は、第１の実施例における
のと同様に、該当するコマンド／アドレスレジスタ２５
に供給され、書き込みデータレジスタ２７の内容がメモ
リバンク２６に書き込まれる。The bank start signal is supplied to the corresponding command / address register 25 in the same manner as in the first embodiment.
And the contents of the write data register 27 are written to the memory bank 26.

【００２３】本実施例では、先行命令コマンド／アドレ
スレジスタ２２及びライトアドレス一致検出回路２３
は、バンクアドレスを含むアドレスを扱うものの、図１
に示した第１の実施例に比べて、回路構成はシンプルで
あり、ハードウェア量も少なくなる。In this embodiment, the preceding instruction command / address register 22 and the write address match detection circuit 23
Handles addresses including bank addresses,
The circuit configuration is simpler and the amount of hardware is smaller than that of the first embodiment shown in FIG.

【００２４】なお、以上に説明した実施例は、メモリが
複数バンクで構成されている場合における本発明の適用
例であり、メモリが１バンクであってもよい。その場合
には、第１の実施例におけるコマンド／アドレスセレク
タ１，バンクビジーセレクタ３，バンクデコーダ９及び
アドレス一致デコーダ１５、また第２の実施例における
バンクデコーダ２１及びバンクセレクタ２８は不要とな
る。The embodiment described above is an application example of the present invention in the case where the memory is composed of a plurality of banks, and the memory may be one bank. In that case, the command / address selector 1, bank busy selector 3, bank decoder 9 and address match decoder 15 in the first embodiment, and the bank decoder 21 and bank selector 28 in the second embodiment become unnecessary.

【００２５】また、以上に説明したメモリ制御回路を組
み込んだ記憶装置、それは基本的な主記憶装置であって
も、また拡張記憶装置であってもよいが、そのような記
憶装置は容易に構成できる。さらに、このような記憶装
置をコンピュータに組み込むことも容易である。A storage device incorporating the memory control circuit described above may be a basic main storage device or an extended storage device. Such a storage device is easily constructed. it can. Further, it is easy to incorporate such a storage device into a computer.

【００２６】[0026]

【発明の効果】本発明の効果は、同一アドレス対しメモ
リ書き込みアクセスが連続した時、メモリスループット
を向上可能とする。その理由は、同一アドレスに対しメ
モリ書き込みリクエストが連続した時、後続メモリリク
エストのコマンド／アドレス情報と先行メモリリクエス
トのアクセス先バンクのアクセス中のコマンド／アドレ
ス情報を比較し、不一致の時はバンクビジー解除後にメ
モリアクセスを行い、一致した時はメモリに書き込むデ
ータを後続リクエストの書き込みデータに更新して、実
際のメモリアクセスは１回しか実行しないからである。
同一アドレスが連続することは、スーパーコンピュータ
における行列計算等では頻発するので、この効果は大き
い。The effect of the present invention is that the memory throughput can be improved when memory write accesses to the same address continue. The reason is that, when memory write requests are consecutive for the same address, the command / address information of the succeeding memory request is compared with the command / address information of the access destination bank of the preceding memory request during access, and when they do not match, the bank is busy. This is because the memory access is performed after the release, and when they match, the data to be written to the memory is updated to the write data of the subsequent request, and the actual memory access is executed only once.
Since the same address continues frequently in a matrix calculation or the like in a supercomputer, this effect is large.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施例を示す。FIG. 1 shows a first embodiment of the present invention.

【図２】図１に示した実施例のタイミングチャートであ
る。FIG. 2 is a timing chart of the embodiment shown in FIG.

【図３】本発明の第２の実施例を示す。FIG. 3 shows a second embodiment of the present invention.

【図４】従来例を示す。FIG. 4 shows a conventional example.

【符号の説明】[Explanation of symbols]

１ コマンド／アドレスセレクタ ２ コマンド／アドレス比較回路 ３ バンクビジーセレクタ ４ バンクビジー回路 ５ バンクビジー比較回路 ６，８ アンドゲート ７ ＮＯＲゲート ９，２１ バンクデコーダ １０ ＯＲゲート １１ バンクビジーカウンタ １２，２７ 書き込みデータレジスタ １３，２５ コマンド／アドレスレジスタ １４，２６ メモリバンク １５ アドレス一致デコーダ ２２ 先行命令コマンド／アドレスレジスタ ２３ ライトアドレス一致検出回路 ２４ インバータ ２８ バンクセレクタ ３１ 第１レジスタ ３２ 第２レジスタ ３３ 比較器 ３４ 制御回路 ３５ ＤＲＡＭ制御部 DESCRIPTION OF SYMBOLS 1 Command / address selector 2 Command / address comparison circuit 3 Bank busy selector 4 Bank busy circuit 5 Bank busy comparison circuit 6,8 AND gate 7 NOR gate 9,21 Bank decoder 10 OR gate 11 Bank busy counter 12,27 Write data register 13, 25 command / address register 14, 26 memory bank 15 address match decoder 22 preceding command / address register 23 write address match detection circuit 24 inverter 28 bank selector 31 first register 32 second register 33 comparator 34 control circuit 35 DRAM Control unit

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 同一アドレスにメモリ書き込みリクエス
トが連続した時に、後続メモリリクエストのアドレス情
報と先行メモリリクエストのアドレス情報を比較し、一
致のときは、先行メモリリクエストに係るメモリ書き込
み動作が所定の時点を経過していなければ、メモリに書
き込むデータを後続メモリリクエストの書き込みデータ
に変更することを特徴とするメモリ制御回路。When a memory write request continues at the same address, address information of a succeeding memory request is compared with address information of a preceding memory request. A memory control circuit for changing the data to be written to the memory to the write data of a subsequent memory request if the time has not elapsed. 【請求項２】 Ｎ（Ｎ≧２）個のメモリバンクを有する
メモリ装置のメモリ制御回路において、各メモリバンク
の最新アドレス情報を入力としメモリリクエストのアク
セス先バンクアドレスをセレクト信号とするアドレスセ
レクタと、該セレクタの出力とメモリリクエストの書き
込みアドレス情報とを比較するコマンド／アドレス比較
回路とを設け、前記同一アドレスを示すアドレス一致信
号を検出することを特徴とする請求項１記載のメモリ制
御回路。2. A memory control circuit for a memory device having N (N.gtoreq.2) memory banks, comprising: an address selector for inputting the latest address information of each memory bank and selecting an access destination bank address of a memory request as a select signal; 2. The memory control circuit according to claim 1, further comprising a command / address comparison circuit for comparing an output of the selector with write address information of a memory request, and detecting an address coincidence signal indicating the same address. 【請求項３】 メモリアクセス開始時に所定のバンクビ
ジー時間をセットしてクロックサイクル毎にカウントダ
ウンすることにより、該カウンタ値が”０”の時にバン
クビジー解除となるバンクビジーカウンタと、該バンク
ビジーカウンタの出力を入力としメモリリクエストのア
クセス先バンクアドレスをセレクト信号とするバンクビ
ジーセレクタと、該ビジーセレクタによってセレクトさ
れるメモリリクエストのアクセス先バンクがビジーであ
る時バンクビジーを検出するバンクビジー回路と、 前記バンクビジーセレクタの出力と所定の値と比較する
バンクビジー比較回路と、該バンクビジー比較回路の出
力と前記コマンド／アドレス比較回路出力との論理積を
とりコマンド／アドレス一致信号を生成する第１のアン
ドゲートと、 前記コマンド／アドレス一致信号と前記バンクビジーと
のＮＯＲ論理をるＮＯＲゲートと、 前記ＮＯＲゲートの出力とメモリリクエストの論理積を
とる第２のアンドゲートと、該第２のアンドゲート出力
信号をイネーブルとしてメモリリクエストのバンクアド
レスをデコードし、メモリリクエストのアクセス先バン
クの起動信号を生成するバンクデコーダと、 前記コマンド／アドレス一致信号をイネーブルとしてメ
モリリクエストのバンクアドレスをデコードし、メモリ
リクエストのアクセス先バンクのバンクアドレス一致信
号を生成するアドレス一致デコーダとを設けたことを特
徴とする請求項２記載のメモリ制御回路。3. A bank busy counter that sets a predetermined bank busy time at the start of memory access and counts down every clock cycle to release the bank busy when the counter value is "0"; A bank busy selector that receives the output of the memory request and selects a bank address of a memory request to be accessed as a select signal, a bank busy circuit that detects a bank busy when an access destination bank of a memory request selected by the busy selector is busy, A bank busy comparison circuit for comparing an output of the bank busy selector with a predetermined value, and a first circuit for generating a command / address match signal by taking a logical product of an output of the bank busy comparison circuit and an output of the command / address comparison circuit AND gate and the frame A NOR gate that performs a NOR logic operation between a gate / address match signal and the bank busy, a second AND gate that performs an AND operation on an output of the NOR gate and a memory request, and enables the second AND gate output signal. A bank decoder that decodes a bank address of the memory request and generates a start signal of a bank to which the memory request is accessed; and a command / address match signal that is enabled to decode a bank address of the memory request and that of the bank to which the memory request is accessed. 3. The memory control circuit according to claim 2, further comprising an address match decoder for generating a bank address match signal. 【請求項４】 前記アクセス先バンクの起動信号をセッ
ト信号とし、コマンド／アドレスをメモリバンクに出力
するコマンド／アドレスレジスタと、 前記バンク起動信号と前記バンクアドレス一致信号を入
力しその論理和をとるＯＲゲートと、 前記ＯＲゲート出力をセット信号とし、前記メモリバン
クに書き込みデータを出力する書き込みデータレジスタ
とを有することを特徴とする請求項３記載のメモリ制御
回路。4. A command / address register which outputs a command / address to a memory bank by using a start signal of the access destination bank as a set signal, and inputs and logically ORs the bank start signal and the bank address coincidence signal. 4. The memory control circuit according to claim 3, further comprising: an OR gate; and a write data register that uses the output of the OR gate as a set signal and outputs write data to the memory bank. 【請求項５】 前記所定の時点又は前記所定の値が、Ｄ
ＲＡＭにおけるカラム信号のそれぞれイネーブル時点又
は該時点をクロック同期で除いた値であることを特徴と
する請求１又は請求項３記載のメモリ制御回路。5. The method according to claim 1, wherein the predetermined time or the predetermined value is D
4. The memory control circuit according to claim 1, wherein each of the column signals in the RAM is an enable time or a value obtained by removing the enable time by clock synchronization. 【請求項６】 請求項１記載のメモリ制御回路を有する
メモリ装置。6. A memory device having the memory control circuit according to claim 1.