JPH04646A - Memory access controller - Google Patents
Memory access controllerInfo
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- JPH04646A JPH04646A JP10226590A JP10226590A JPH04646A JP H04646 A JPH04646 A JP H04646A JP 10226590 A JP10226590 A JP 10226590A JP 10226590 A JP10226590 A JP 10226590A JP H04646 A JPH04646 A JP H04646A
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- 238000007689 inspection Methods 0.000 abstract 1
- 239000013598 vector Substances 0.000 description 16
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 101150004012 ctr4 gene Proteins 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリアクセス制御装置に間し、特に個別のメ
モリアクセスによるバンクビジー管理を行なうメモリア
クセス制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a memory access control device, and particularly to a memory access control device that performs bank busy management by individual memory access.
近年、ベクトルデータを効率よく処理するベクトルプロ
セッサが多数のメーカから提供され利用可能になってい
る。これらのベクトルプロセッサでは大量のベクトルデ
ータを高速でメモリにアクセスする必要があり、そのた
めマシンサイクルは次第に速くなる傾向がある。したが
って間断なくデータを供給するためにメモリを多バンク
化することが一般的である。In recent years, vector processors that efficiently process vector data have become available from many manufacturers. These vector processors require fast access to memory for large amounts of vector data, so machine cycles tend to become faster and faster. Therefore, it is common to have multiple banks of memory in order to supply data without interruption.
しかしながらマシンサイクルの高速化と多バンク化によ
り、個別にアクセスしようとするバンクがアクセス可能
状態にあるか否かを調べるバンクビジーチエツクを１マ
シンサイクル内に行なうことが困難になってきている。However, as the speed of machine cycles increases and the number of banks increases, it has become difficult to perform a bank busy check within one machine cycle to check whether a bank to be individually accessed is in an accessible state.
このようなマシンサイクルの短縮化を効果的にするため
に、ベクトルデータの各要素間の間隔が一定である場合
にはバンクの使用状態を予測してメモリをアクセスする
間隔を決定する方法が特開昭６０−５７４４７号に提案
されている。In order to effectively shorten the machine cycle, a special method is proposed that predicts the bank usage status and determines the memory access interval when the interval between each element of vector data is constant. It was proposed in 1982-57447.
しかしながら上述のメモリアクセス方式では、等間隔の
ベクトルの場合には多バンクと高速マシンサイクルの効
果が得られるが、ベクトルデータの各要素がそれぞれの
要素のアドレスを示す間接ベクトルのように各要素のア
ドレスが不規則な場合には、バンクビジーチエツクのサ
イクルが非存化し、そのメモリアクセススループットが
低下し、マシンサイクルの高速化の効率が全く得られな
いという欠点がある。However, in the above memory access method, the effects of multiple banks and high speed machine cycles can be obtained in the case of equally spaced vectors, but each element of the vector data is an indirect vector indicating the address of each element. If the addresses are irregular, the bank busy check cycle becomes non-existent, the memory access throughput decreases, and the efficiency of speeding up the machine cycle cannot be obtained at all.
本発明のメモリアクセス制御装置は、複数のバンクを有
する記憶装置へのアクセスを制御するメモリアクセス制
御装置において、アクセスしようとするアドレスのバン
クが使用状態にあるか否かを検査し前記バンクが使用状
態で無い時に前記記憶装置へのアクセス要求を送出する
バンク使用状態検査手段と、前記バンク使用状態検査手
段に対し検査要求を生成するアクセス制御手段とを具備
する。A memory access control device of the present invention is a memory access control device that controls access to a storage device having a plurality of banks, and checks whether a bank at an address to be accessed is in use. The storage device includes bank usage state checking means for sending an access request to the storage device when the storage device is not in the state, and access control means for generating a check request to the bank usage state checking means.
また、本発明のメモリアクセス制御装置において、前記
アクセス制御手段は前記記憶装置へのアクセス要求を複
数個蓄えるバッファ手段と、先行するアクセス要求のバ
ンク使用状態検査の結果が前記バンク使用状態検査手段
から戻る前に前記バッファ手段から読み出したアクセス
要求に対する検査要求を前記バンク使用状態検査手段に
送出する手段とを含む。Further, in the memory access control device of the present invention, the access control means includes a buffer means for storing a plurality of access requests to the storage device, and a bank use state check result of a preceding access request is sent from the bank use state check means. and means for sending a check request for the access request read from the buffer means to the bank usage state check means before returning.
また、本発明のメモリアクセス制御装置において、前記
アクセス制御手段はアクセス要求に対するバンク使用状
態検査の結果が使用状態にあるとき前記アクセス要求以
降のバンク使用状態検査要求を再度送出する手段を含む
。Further, in the memory access control device of the present invention, the access control means includes means for re-sending bank usage state check requests subsequent to the access request when the bank usage state test result for the access request is in the used state.
また、本発明のメモリアクセス制御装置において、前記
バンク使用状態検査手段は先行するアクセス要求に対す
るバンク使用状態検査の結果が使用状態にあるとき後続
のバンク使用状態検査を抑止する手段を含む。Furthermore, in the memory access control device of the present invention, the bank usage state checking means includes means for inhibiting a subsequent bank usage state check when the result of the bank usage state check for a preceding access request is in the used state.
次に、本発明について図面を参照して詳細に説明する。 Next, the present invention will be explained in detail with reference to the drawings.
第１図は本発明の一実施例を示すブロック図である。同
図においてＣＰＵ１は間接ベクトルアクセス要求を結線
１０１を介してアクセス制御部２、および間接ベクトル
のアドレスを結線１０２を介してアドレスバッファ３に
それぞれ供給する。FIG. 1 is a block diagram showing one embodiment of the present invention. In the figure, the CPU 1 supplies an indirect vector access request to the access control unit 2 via a connection 101 and an address of the indirect vector to the address buffer 3 via a connection 102, respectively.
アクセス制御部２はＣＰＵ１から結線１０１を介して供
給されるアクセス情報を基にしてアドレスバッファ３の
書込み制御および読出し制御を行なう６すなわち、結線
１０３を介してアドレスバッファ３の書込みアドレスカ
ウンタ５の歩進およびアドレスバッファ３の書込みを、
結線１０５を介してアドレスバッファ３の読出しアドレ
スカウンタ４の歩進ｔたは戻しの指示をそれぞれ行なう
。また、アクセス制御部２は間接ベクトルアクセスの終
了を検出し、結線１０６を介してＣＰＵ１に通知する。The access control unit 2 performs write control and read control of the address buffer 3 based on access information supplied from the CPU 1 via the connection 101 6 In other words, the access control unit 2 controls the steps of the write address counter 5 of the address buffer 3 via the connection 103 . write the decimal and address buffer 3,
Via the connection 105, instructions for incrementing or reversing the read address counter 4 of the address buffer 3 are given, respectively. Furthermore, the access control unit 2 detects the end of the indirect vector access and notifies the CPU 1 via the connection 106.
さらに結線１０７を介してバンクビジー制御部６にバン
クビジーチエツク指示を送出する。Furthermore, a bank busy check instruction is sent to the bank busy control section 6 via the connection 107.
アドレスバッファ３はＣＰＵＩから結線１０２を介して
送られてくる間接ベクトルのアドレスを保持する。すな
わち、アクセス制御部２から結線１０３を介して書込み
指示が、書込みアドレスカウンタ５から結線１０８を介
して書込みアドレスが、読出しアドレスカウンタ４から
結線１０９を介して読出しアドレスがそれぞれ供給され
、読出されたアドレスデータは結線１１０を介してバン
クビジー制御部６に送出される。Address buffer 3 holds the address of an indirect vector sent from CPUI via connection 102. That is, a write instruction is supplied from the access control unit 2 via the connection 103, a write address is supplied from the write address counter 5 via the connection 108, and a read address is supplied from the read address counter 4 via the connection 109, and the data is read. Address data is sent to bank busy control section 6 via connection 110.
読出しアドレスカウンタ（以後ＲＣＴＲと呼ぶ）４はア
ドレスバッファ３の読出しエントリを指示するカウンタ
であり、アクセス制御部２から結線１０５を介して与え
られる指示により１の加減を行なう。書込みアドレスカ
ウンタ（以後ＷＣＴＲと呼ぶ）５はアドレスバッファ３
の書込みエントリを指示するカウンタであり、アクセス
制御部２から結線１０３を介して歩進を指示する。A read address counter (hereinafter referred to as RCTR) 4 is a counter that instructs a read entry of the address buffer 3, and adds or subtracts by 1 according to an instruction given from the access control unit 2 via a connection 105. Write address counter (hereinafter referred to as WCTR) 5 is address buffer 3
This is a counter that instructs a write entry of , and is instructed to increment from the access control unit 2 via the connection 103.
バンクビジー制御部６は結線１１０により供給されるア
ドレスデータのバンクビジーをチエツクする。すなわち
、バンクビジーチエツク指示をアクセス制御部２から結
線１０７を介して受取り、チエツク結果を結線１１１を
介してアクセス制御部２に送り、結！１１１２を介して
メモリ７にアクセスする。The bank busy control section 6 checks whether the address data supplied through the connection 110 is bank busy. That is, a bank busy check instruction is received from the access control section 2 via the connection 107, the check result is sent to the access control section 2 via the connection 111, and the result is completed! The memory 7 is accessed via 1112.
第２図はアクセス制御部２を詳細に示したブロック図で
ある。ＣＰＵＩからはリクエスト信号１０１ａと要素数
１０１ｂが送られ、リクエスト信号１０１ａは書込みフ
ラグ１１のセットおよび書込み要素数カウンタ１３のク
リアを行ない、要素数１０１ｂはレジスタ１２にとり込
まれる。FIG. 2 is a block diagram showing the access control section 2 in detail. A request signal 101a and the number of elements 101b are sent from the CPUI, the request signal 101a sets the write flag 11 and clears the write element number counter 13, and the number of elements 101b is taken into the register 12.
アドレスデータはＣＰＵＩからアドレスバッファ２に連
続的に供給されるので、書込みフラグ１１は結線１０３
を介してアドレスバッファ３の書込み指示およびＷＣＴ
Ｒ５の歩進指示も行ない、さらに書込み要素数カウンタ
１３の歩進も行なう。書込み要素数カウンタ１３は書込
みフラグ１１が１′である間歩進を続け、レジスタ１２
に保持されている要素数より１小さい値になると比較回
路１５がこれを検出し、書込みフラグ１１をリセットす
る。また、書込みフラグ１１が１′になると次のタイミ
ングで読出しフラグ１４を“１°にセットする。Since address data is continuously supplied from the CPU to the address buffer 2, the write flag 11 is set to the connection 103.
Address buffer 3 write instruction and WCT via
It instructs R5 to increment, and also increments the write element number counter 13. The write element number counter 13 continues to increment while the write flag 11 is 1', and the register 12
When the value becomes one smaller than the number of elements held in , the comparator circuit 15 detects this and resets the write flag 11 . Further, when the write flag 11 becomes 1', the read flag 14 is set to "1" at the next timing.
読出しフラグ１４が１′になっていると、全要素が読出
されていないという条件で、ＡＮＤゲート１６を経てバ
ンクチエツク要求１０７をバンクビジー制御部６へ送出
する。また、バンクビジー制御部６から送られてくるバ
ンクビジー信号１１１により、１′でバンクとジーだっ
た場合はＡＮＤゲート１７を経てＲＣＴＲ減算指示１０
５ｂを また０′でバンクビジーでない場合はＡＮＤゲ
ート１８を経てＲＣＴＲ加算指示１０５ｂをそれぞれＲ
ＣＴＲ４に送出する。When the read flag 14 is 1', a bank check request 107 is sent to the bank busy control section 6 via the AND gate 16 on the condition that all elements have not been read. In addition, if the bank busy signal 111 sent from the bank busy control unit 6 indicates that the bank is at 1', the RCTR subtraction instruction 10 is passed through the AND gate 17.
5b is 0' and the bank is not busy, the RCTR addition instruction 105b is sent through the AND gate 18 to R.
Send to CTR4.
読出しの終了の検出は結線１０９を介して供給されるＲ
ＣＴＲ４の値とレジスタ１２に保持されている要素数を
比較回路２０で比較することにより行ない、ＲＣＴＲ４
がレジスタ１２より“１小さければ終了予測フラグ２１
を１′にする。Detection of the end of reading is provided via connection 109
This is done by comparing the value of CTR4 and the number of elements held in the register 12 in the comparator circuit 20.
If “1” is smaller than the register 12, the end prediction flag 21
Set to 1'.
終了予測フラグ２１は比較回路２０の出力を１サイクル
保持するフリップフロップであり、′Ｏ′の時にＡＮＤ
ゲート１６を有効にしてバンクチエツク要求を可能とし
、１′の時にＡＮＤゲート２３でバングビジーでない時
にアクセスの終了を検出して読出しフラグ１４をリセッ
トし、さらに結線１０６を介してＣＰＵ１にアクセスの
終了を報告する。The end prediction flag 21 is a flip-flop that holds the output of the comparison circuit 20 for one cycle, and when it is 'O', it is ANDed.
The gate 16 is enabled to enable a bank check request, and when the AND gate 23 is 1', the end of access is detected when the bank is not busy, the read flag 14 is reset, and the CPU 1 is requested to end the access via the connection 106. Report.
第３図は第１図におけるバンクビジー制御部６を詳細に
示したブロック図である。レジスタ５０〜５８はアドレ
スバッファ３から送られてきたアドレスを格納する縦続
接続されたレジスタ群であり、その内容はサイクルごと
に接続先のレジスタに転送される。レジスタ５１〜５８
の有効性はフラグ８０〜８８で示され、それぞれが１′
の場合は対応するレジスタ５０〜５８に保持されている
アドレスを含むバンクはビジー状態にある。ここで、８
０はバンクとジ−チエツク要求信号を受けただけのフリ
ップフロップであり、８１〜８８はメモリアクセス信号
を受けて時間的にシフトしていくフリップフロップ群で
ある。FIG. 3 is a block diagram showing in detail the bank busy control section 6 in FIG. 1. Registers 50 to 58 are a group of cascade-connected registers that store addresses sent from the address buffer 3, and their contents are transferred to the connected register every cycle. Registers 51-58
The validity of is indicated by flags 80 to 88, each with 1'
In this case, the bank containing the address held in the corresponding register 50-58 is in a busy state. Here, 8
0 is a flip-flop that only receives a bank and check request signal, and 81 to 88 are a group of flip-flops that shift in time in response to a memory access signal.
比較回路６０〜６８はレジスタ群５０〜５８のバンクア
ドレスと結線１１０により送られてくるバンクチエツク
要求に対応したアドレスのバンクを比較する。すなわち
、フラグ８０〜８８か１′の時にそれぞれが一致してい
ると１′を出力し、その出力はＯＲゲート７０て論理和
かとられ、どれか１つで一致すればそのバンクビジーチ
エツク要求ではバンクビジーとみなし、ＡＮＤゲート７
４を経てバンクビジーフラグ７５を１′にする。またバ
ンクビジー状態になければＮＯＴＯＲゲート７０びＡＮ
Ｄゲート７２を経て、バンクビジーチエツク要求があれ
ばメモリアクセスフラグ７３を１°にする。そしてメモ
リ７にアドレス１１２ｂとリクエスト信号１］２ａを送
出する６
第４図は上記のメモリアクセス制御装置の動作を示すタ
イムチャートである。同図において時刻ＴＯでＣＰＵＩ
から間接ベクトルのアクセス要求が結線１０１を介して
送られてくると、アクセス制御部２の書込みフラグ１１
が１゛にセットされ、要素数レジスタ１２に要素数（同
図の場合は４）が取込まれる。この書込みフラグ１１が
１゛になっていることにより、アクセス要求の次のタイ
ミングＴ１からＴ４の間に結線１０２から送られてくる
間接ベクトルのアドレスがアドレスバッファ２にＷＣＴ
Ｒ５て示されるエントリに格納される。Comparing circuits 60-68 compare the bank addresses of register groups 50-58 with the bank address corresponding to the bank check request sent via connection 110. That is, when flags 80 to 88 or 1' match, 1' is output, and the output is logically summed by the OR gate 70, and if any one matches, the bank busy check request is processed. Considered bank busy, AND gate 7
4, the bank busy flag 75 is set to 1'. Also, if the bank is not busy, the NOTOR gate 70 and AN
If there is a bank busy check request via the D gate 72, the memory access flag 73 is set to 1°. Then, the address 112b and the request signal 1]2a are sent to the memory 7.6 FIG. 4 is a time chart showing the operation of the above memory access control device. In the same figure, at time TO, the CPU
When an indirect vector access request is sent via the connection 101, the write flag 11 of the access control unit 2
is set to 1, and the number of elements (4 in the case of the figure) is taken into the element number register 12. Since the write flag 11 is set to 1, the address of the indirect vector sent from the connection 102 between the next timing T1 and T4 of the access request is stored in the address buffer 2 as WCT.
It is stored in the entry indicated as R5.
ＷＣＴＲ５は書込みフラグ１１が１゛になっている間歩
進し続け、アクセス制御部２内にある書込み要素数カウ
ンタ１３の値が時刻Ｔ４で３′になり書込みフラグ１１
が時刻Ｔ５でＯ°にリセットされるとＷＣＴＲ５は値゛
４′の状態で歩進を停止し、次のアクセス時の書込み開
始アドレスとなる。また書込みフラグ１］が“１′にセ
ットされると読出しフラグ１４も１′にセットされ、バ
ングビジーチエツク要求１０７がバンクビジー制御部６
に°１′として送られる。The WCTR 5 continues to advance while the write flag 11 is set to 1, and the value of the write element number counter 13 in the access control unit 2 becomes 3' at time T4, and the write flag 11 is set to 1.
When WCTR5 is reset to 0° at time T5, WCTR5 stops advancing with the value ``4'', and becomes the write start address for the next access. Furthermore, when the write flag 1] is set to "1', the read flag 14 is also set to 1', and the bank busy check request 107 is sent to the bank busy control unit 6.
is sent as °1'.
時刻Ｔ２〜Ｔ４でアドレスバッファ２から読出されたア
ドレスが第３図のレジスタ群５１〜５８に登録されてい
なければ、時刻Ｔ３〜Ｔ５でメモリアクセスフラグ７３
を“１”にし、バンクビジーフラグ７５はＯ°であれば
ＲＣＴＲ加算指示１０５ｂによってＲＣＴＲ４が１ずつ
加えられ、時刻Ｔ６では４゛になる。ここで最後の要素
のアドレスデータがレジスタ群５１〜５８に登録されて
いると時刻Ｔ６でバンクビジーフラグ７５が１゛になり
、ＲＣＴＲ減算指示１０５ａによってＲＣＴＲ４から１
減じられてＲＣＴＲ４は時刻Ｔ７で３°になり、時刻Ｔ
７で再度バンクビジーチエツク要求１０７がアクセス制
御部２からバンクビジー制御部６へ送られる。If the address read from the address buffer 2 at time T2-T4 is not registered in the register group 51-58 in FIG. 3, the memory access flag 73 is set at time T3-T5.
is set to "1", and if the bank busy flag 75 is O°, RCTR4 is added one by one according to the RCTR addition instruction 105b, and becomes 4° at time T6. Here, if the address data of the last element is registered in the register group 51 to 58, the bank busy flag 75 becomes 1' at time T6, and the RCTR subtraction instruction 105a causes the bank busy flag 75 to become 1' from RCTR4.
RCTR4 is reduced to 3° at time T7, and RCTR4 becomes 3° at time T7.
At step 7, the bank busy check request 107 is again sent from the access control section 2 to the bank busy control section 6.
読み出しの終了はＲＣＴＲ４がレジスタ１２に格納され
ている値より１゛小さい値であることを比較回路２０で
検出し、フリップフロップ２１を１゛にする。フリップ
フロップ２１は時刻Ｔ６およびＴ８で“１′になり、１
°になるとバンクビジーチエツク要求１０７を抑止する
。ｔたバンクビジー信号１１１が１′にならなければ最
後の要素がバンクビジーにならなかったことを示し、結
線１０６を介してＣＰＵＩにアクセスの終了を通知する
。さらに時刻Ｔ９で読出しフラグ１４をリセットするこ
とにより一連のアクセスを終了する。At the end of reading, the comparison circuit 20 detects that the value of RCTR4 is 1" smaller than the value stored in the register 12, and the flip-flop 21 is set to 1". The flip-flop 21 becomes “1” at times T6 and T8, and becomes “1”.
When the bank busy check request 107 is reached, the bank busy check request 107 is suppressed. If the bank busy signal 111 does not become 1', it indicates that the last element has not become bank busy, and notifies the CPUI via connection 106 of the end of the access. Further, at time T9, the read flag 14 is reset to end the series of accesses.
上記のように、本実施例は間接ベクトルについて述べた
が、一般のスカラアクセスによるバンクビジーチエツク
においても同様にしてバンクビジーの制御を行なうこと
ができる。As mentioned above, although this embodiment has been described with respect to indirect vectors, bank busy control can be performed in the same manner in bank busy check using general scalar access.
以上説明したように本発明は、先行要素のバンクビジー
チエツクの結果をみることなく続く要素のバンクビジー
チエツクを開始することにより、高速マシンサイクルの
効果を生かし間接ベクトルアクセスのスループットを高
めることができる。As explained above, the present invention can increase the throughput of indirect vector access by taking advantage of the effect of high-speed machine cycles by starting a bank busy check of a succeeding element without looking at the result of a bank busy check of a preceding element. .
なお、一般のスカラアクセスにおいても同様の効果が得
られる。Note that similar effects can be obtained with general scalar access.
第１図は本発明の一実施例を示すブロック図、第２図は
アクセス制御部を詳細に示すブロック図、第３図はバン
クビジー制御部を詳細に示すブロック図、第４図は動作
例を示すタイムチャートである。
１・・・ＣＰＵ、２・・・アクセス制御部、３・・・ア
ドレスバッファ、４・・・読出しアドレスカウンタ、５
・・書込みアドレスカウンタ、６・・・バンクビジー制
御部、７・・・メモリ。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a block diagram showing the access control section in detail, FIG. 3 is a block diagram showing the bank busy control section in detail, and FIG. 4 is an example of operation. It is a time chart showing. DESCRIPTION OF SYMBOLS 1... CPU, 2... Access control unit, 3... Address buffer, 4... Read address counter, 5
. . . Write address counter, 6. Bank busy control unit, 7. Memory.
Claims (1)
するメモリアクセス制御装置において、アクセスしよう
とするアドレスのバンクが使用状態にあるか否かを検査
し前記バンクが使用状態で無い時に前記記憶装置へのア
クセス要求を送出するバンク使用状態検査手段と、前記
バンク使用状態検査手段に対し検査要求を生成するアク
セス制御手段とを具備することを特徴とするメモリアク
セス制御装置。 ２、請求項１記載のメモリアクセス制御装置において、
前記アクセス制御手段は前記記憶装置へのアクセス要求
を複数個蓄えるバッファ手段と、先行するアクセス要求
のバンク使用状態検査の結果が前記バンク使用状態検査
手段から戻る前に前記バッファ手段から読み出したアク
セス要求に対する検査要求を前記バンク使用状態検査手
段に送出する手段とを含むことを特徴とするメモリアク
セス制御装置。 ３、請求項１または２記載のメモリアクセス制御装置に
おいて、前記アクセス制御手段はアクセス要求に対する
バンク使用状態検査の結果が使用状態にあるとき前記ア
クセス要求以降のバンク使用状態検査要求を再度送出す
る手段を含むことを特徴とするメモリアクセス制御装置
。 ４、請求項１または２または３記載のメモリアクセス制
御装置において、前記バンク使用状態検査手段は先行す
るアクセス要求に対するバンク使用状態検査の結果が使
用状態にあるとき後続のバンク使用状態検査を抑止する
手段を含むことを特徴とするメモリアクセス制御装置。[Scope of Claims] 1. In a memory access control device that controls access to a storage device having a plurality of banks, it is checked whether or not the bank at the address to be accessed is in the used state, and the bank is in the used state. A memory access control device comprising: bank usage state checking means for sending an access request to the storage device when the bank usage state checking means is not in use; and access control means for generating a check request to the bank usage state checking means. 2. The memory access control device according to claim 1,
The access control means includes a buffer means for storing a plurality of access requests to the storage device, and an access request read from the buffer means before the result of a bank usage state check of a preceding access request is returned from the bank usage state check means. A memory access control device comprising: means for sending a test request to the bank usage state test means. 3. The memory access control device according to claim 1 or 2, wherein the access control means re-sends a bank usage state check request subsequent to the access request when the result of the bank usage state check for the access request is in the used state. A memory access control device comprising: 4. The memory access control device according to claim 1, 2 or 3, wherein the bank usage state checking means inhibits a subsequent bank usage state check when the result of the bank usage state check for a preceding access request is in the used state. A memory access control device comprising: means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102265A JP2626154B2 (en) | 1990-04-18 | 1990-04-18 | Memory access control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102265A JP2626154B2 (en) | 1990-04-18 | 1990-04-18 | Memory access control device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04646A true JPH04646A (en) | 1992-01-06 |
| JP2626154B2 JP2626154B2 (en) | 1997-07-02 |
Family
ID=14322765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2102265A Expired - Lifetime JP2626154B2 (en) | 1990-04-18 | 1990-04-18 | Memory access control device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626154B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06161885A (en) * | 1992-11-26 | 1994-06-10 | Nec Corp | Memory access controller |
| US6724984B2 (en) | 2001-12-05 | 2004-04-20 | Takara Belmont Corporation | Hair treatment promoting apparatus with rotatable reflector |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52130246A (en) * | 1976-04-24 | 1977-11-01 | Fujitsu Ltd | Memory access control system |
| JPS6079445A (en) * | 1983-10-07 | 1985-05-07 | Nec Corp | Storage controller |
| JPS6191740A (en) * | 1984-10-12 | 1986-05-09 | Fujitsu Ltd | Memory access control system |
| JPS63229539A (en) * | 1987-03-19 | 1988-09-26 | Nec Corp | Memory access controller |
-
1990
- 1990-04-18 JP JP2102265A patent/JP2626154B2/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52130246A (en) * | 1976-04-24 | 1977-11-01 | Fujitsu Ltd | Memory access control system |
| JPS6079445A (en) * | 1983-10-07 | 1985-05-07 | Nec Corp | Storage controller |
| JPS6191740A (en) * | 1984-10-12 | 1986-05-09 | Fujitsu Ltd | Memory access control system |
| JPS63229539A (en) * | 1987-03-19 | 1988-09-26 | Nec Corp | Memory access controller |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06161885A (en) * | 1992-11-26 | 1994-06-10 | Nec Corp | Memory access controller |
| US6724984B2 (en) | 2001-12-05 | 2004-04-20 | Takara Belmont Corporation | Hair treatment promoting apparatus with rotatable reflector |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2626154B2 (en) | 1997-07-02 |
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