JPH11191613A - 容量電極の製造方法 - Google Patents
容量電極の製造方法Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】
【課題】 容量電極の表面に形成された凸部を消滅させ
ることなく、表面で不足した不純物を導入する。 【解決手段】 複数の凸部が表面に形成された容量電極
の製造方法において、容量電極４の表面にＨＳＧグレイ
ン５を形成した後に、ＨＳＧグレイン５に注入エネルギ
ーを２０〜５０ｋｅＶとし不純物をイオン注入する。
ることなく、表面で不足した不純物を導入する。 【解決手段】 複数の凸部が表面に形成された容量電極
の製造方法において、容量電極４の表面にＨＳＧグレイ
ン５を形成した後に、ＨＳＧグレイン５に注入エネルギ
ーを２０〜５０ｋｅＶとし不純物をイオン注入する。
Description
【０００１】
【発明の属する技術分野】本発明は、容量電極の製造方
法に関し、特にその表面に複数の微細な凸部を有する容
量電極の製造方法に関するものである。
法に関し、特にその表面に複数の微細な凸部を有する容
量電極の製造方法に関するものである。
【０００２】
【従来の技術】従来より、ＤＲＡＭ等のメモリ装置にお
いては、集積度の向上が絶えず望まれている。すなわ
ち、占有面積に対する容量をいかにして稼ぐかが課題と
なっており、このような課題を解決する手段の一つとし
てＨＳＧ（Hemi-Spherical-Grain）技術が提案されてい
る。このＨＳＧ技術とは容量電極の表面に、マッシュル
ーム状または半球状の微細な凸部を形成することによっ
て容量電極の表面積を拡大し、容量増加を図るものであ
る。
いては、集積度の向上が絶えず望まれている。すなわ
ち、占有面積に対する容量をいかにして稼ぐかが課題と
なっており、このような課題を解決する手段の一つとし
てＨＳＧ（Hemi-Spherical-Grain）技術が提案されてい
る。このＨＳＧ技術とは容量電極の表面に、マッシュル
ーム状または半球状の微細な凸部を形成することによっ
て容量電極の表面積を拡大し、容量増加を図るものであ
る。
【０００３】図５と図６は、ＨＳＧグレインを備えた容
量電極の従来の製造工程を示す断面図である。これらの
図において、（ａ）〜（ｃ）は製造工程の各段階におけ
る断面を示す。まず、図５（ａ）において、シリコン基
板１に拡散層２を形成し、シリコン基板１の表面には酸
化シリコンからなる層間絶縁膜３をＣＶＤ法を用いて堆
積させ。そして、層間絶縁膜３にコンタクトホールを開
口した後に、このコンタクトホールを介して拡散層２の
上に、リン（Ｐ）のドープされたアモルファスシリコン
により、スタックト・キャパシタの下部電極である容量
電極４を形成する。
量電極の従来の製造工程を示す断面図である。これらの
図において、（ａ）〜（ｃ）は製造工程の各段階におけ
る断面を示す。まず、図５（ａ）において、シリコン基
板１に拡散層２を形成し、シリコン基板１の表面には酸
化シリコンからなる層間絶縁膜３をＣＶＤ法を用いて堆
積させ。そして、層間絶縁膜３にコンタクトホールを開
口した後に、このコンタクトホールを介して拡散層２の
上に、リン（Ｐ）のドープされたアモルファスシリコン
により、スタックト・キャパシタの下部電極である容量
電極４を形成する。
【０００４】図５（ｂ）において、モノシラン（ＳｉＨ
4 ）を容量電極４の表面に照射してから５６０℃の下で
アニールを行う。すると、容量電極４の表面のシリコン
原子はマイグレーションを起こし、マッシュルーム状ま
たは半球状の微細な凸部（以下、ＨＳＧグレイン５とい
う）が形成される。
4 ）を容量電極４の表面に照射してから５６０℃の下で
アニールを行う。すると、容量電極４の表面のシリコン
原子はマイグレーションを起こし、マッシュルーム状ま
たは半球状の微細な凸部（以下、ＨＳＧグレイン５とい
う）が形成される。
【０００５】その後、図６（ｃ）に示すように容量電極
４の表面に容量絶縁膜７をＣＶＤ等を用いて堆積させ、
さらにその上にセルプレート電極８を形成することによ
り、スタックト・キャパシタが作られる。
４の表面に容量絶縁膜７をＣＶＤ等を用いて堆積させ、
さらにその上にセルプレート電極８を形成することによ
り、スタックト・キャパシタが作られる。
【０００６】ところが、ここで容量電極４の表面におけ
るリン（Ｐ）の濃度に注目すると、シリコン原子がマイ
グレーションを起こしてＨＳＧグレイン５が形成される
と、容量電極４の表面付近のリンが容量電極４の内側に
向かって拡散し、表面付近のリンの濃度が内側よりも低
くなってしまうことが知られている。その結果、容量電
極４の表面における空乏化（空乏層９）が大きくなって
しまい、容量電極４の表面に微細な凹凸を形成しても、
ＨＳＧの効果が十分得られないという問題点があった。
るリン（Ｐ）の濃度に注目すると、シリコン原子がマイ
グレーションを起こしてＨＳＧグレイン５が形成される
と、容量電極４の表面付近のリンが容量電極４の内側に
向かって拡散し、表面付近のリンの濃度が内側よりも低
くなってしまうことが知られている。その結果、容量電
極４の表面における空乏化（空乏層９）が大きくなって
しまい、容量電極４の表面に微細な凹凸を形成しても、
ＨＳＧの効果が十分得られないという問題点があった。
【０００７】そこで、従来においては、容量電極４全体
に８３０〜９００℃という高温のアニール処理を施すこ
とにより、内部に集中したリンを再度表面付近に拡散さ
せることが行われていたが（例えば、９００℃、３０分
間）、これからのプロセストレンドとしては、微細化に
ともない、ソースとドレインの間隔が短くなる傾向にあ
り、あまり高熱をかけるとこれらの領域の不純物が拡散
して、実効的なソース−ドレイン間隔が、さらに短くな
ってしまう。したがって、所望のソース−ドレイン間隔
を確保するためには、４００〜８２０℃という低温プロ
セスが主流となりつつあり、９００℃という高温のアニ
ール処理を実施すことは事実上困難である。
に８３０〜９００℃という高温のアニール処理を施すこ
とにより、内部に集中したリンを再度表面付近に拡散さ
せることが行われていたが（例えば、９００℃、３０分
間）、これからのプロセストレンドとしては、微細化に
ともない、ソースとドレインの間隔が短くなる傾向にあ
り、あまり高熱をかけるとこれらの領域の不純物が拡散
して、実効的なソース−ドレイン間隔が、さらに短くな
ってしまう。したがって、所望のソース−ドレイン間隔
を確保するためには、４００〜８２０℃という低温プロ
セスが主流となりつつあり、９００℃という高温のアニ
ール処理を実施すことは事実上困難である。
【０００８】ところが、容量電極４の内部に集中したリ
ンを、低温処理で表面へ拡散させることは難しく、例え
ば８００℃、３０分間の処理を行ってもリンを表面まで
拡散させることはできない。一方、上記のようにアニー
ル処理によってリンを拡散させる方法だけでなく、ノン
ドープのアモルファスシリコンの容量電極を形成し、Ｈ
ＳＧグレインを形成した後に、容量電極４に不純物を導
入するという方法も提案されている。
ンを、低温処理で表面へ拡散させることは難しく、例え
ば８００℃、３０分間の処理を行ってもリンを表面まで
拡散させることはできない。一方、上記のようにアニー
ル処理によってリンを拡散させる方法だけでなく、ノン
ドープのアモルファスシリコンの容量電極を形成し、Ｈ
ＳＧグレインを形成した後に、容量電極４に不純物を導
入するという方法も提案されている。
【０００９】図７は、ＨＳＧ形成後に不純物を導入する
従来例を示す断面図である。同図において、図５，６に
おける同一または同等のものには、同一符号を付してい
る。図７（ａ），（ｂ）の各段階は、図５（ａ），
（ｂ）のものとほぼ同様であり、ここではノンドープの
シリコンを堆積させて容量電極４を形成し、その後に図
７（ｃ）に示すようにＨＳＧグレイン５の上からリンの
イオン６を注入している。
従来例を示す断面図である。同図において、図５，６に
おける同一または同等のものには、同一符号を付してい
る。図７（ａ），（ｂ）の各段階は、図５（ａ），
（ｂ）のものとほぼ同様であり、ここではノンドープの
シリコンを堆積させて容量電極４を形成し、その後に図
７（ｃ）に示すようにＨＳＧグレイン５の上からリンの
イオン６を注入している。
【００１０】
【発明が解決しようとする課題】しかしながら、ＨＳＧ
グレインはその大きさが０．１μｍ程度という微細かつ
脆弱な凸部であるため、単純にリンをイオン注入したの
では、簡単に凹凸形状が消滅してしまい、ＨＳＧによる
効果を得ることはできなくなってしまう。このように、
従来においては４００〜８２０℃という低温プロセスで
使用できる容量電極の製造方法は存在しなかった。本発
明は、このような課題を解決するためのものであり、容
量電極の表面に形成された凸部を消滅させることなく、
表面で不足した不純物を導入することができる容量電極
の製造方法を提供することを目的とする。
グレインはその大きさが０．１μｍ程度という微細かつ
脆弱な凸部であるため、単純にリンをイオン注入したの
では、簡単に凹凸形状が消滅してしまい、ＨＳＧによる
効果を得ることはできなくなってしまう。このように、
従来においては４００〜８２０℃という低温プロセスで
使用できる容量電極の製造方法は存在しなかった。本発
明は、このような課題を解決するためのものであり、容
量電極の表面に形成された凸部を消滅させることなく、
表面で不足した不純物を導入することができる容量電極
の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】このような目的を達成す
るために、本発明の請求項１に係る容量電極の製造方法
は、複数の凸部が表面に形成された容量電極の製造方法
において、上記容量電極の表面に上記凸部を形成した後
に、上記凸部に注入エネルギーを２０〜５０ｋｅＶとし
て不純物をイオン注入するものである。また、本発明の
請求項２に係る容量電極の製造方法は、請求項１におい
て、上記不純物は、リン（Ｐ）またはヒ素（Ａｓ）であ
る。また、本発明の請求項３に係る容量電極の製造方法
は、請求項１または２において、上記不純物のイオン注
入量が、５Ｅ１５から５Ｅ１６である。また、本発明の
請求項４に係る容量電極の製造方法は、請求項１乃至３
の何れか一項において、上記容量電極は、アモルファス
シリコンまたはポリシリコンで形成されたものである。
また、本発明の請求項５に係る容量電極の製造方法は、
請求項１乃至３の何れか一項において、上記凸部は、Ｈ
ＳＧ処理によって形成された凸部である。また、本発明
の請求項６に係る容量電極の製造方法は、請求項１乃至
３の何れか一項において、上記容量電極は、スタックト
・キャパシタの下部電極である。また、本発明の請求項
７に係る容量電極の製造方法は、請求項１乃至３の何れ
か一項において、上記容量電極は、フローティング・ゲ
ートである。
るために、本発明の請求項１に係る容量電極の製造方法
は、複数の凸部が表面に形成された容量電極の製造方法
において、上記容量電極の表面に上記凸部を形成した後
に、上記凸部に注入エネルギーを２０〜５０ｋｅＶとし
て不純物をイオン注入するものである。また、本発明の
請求項２に係る容量電極の製造方法は、請求項１におい
て、上記不純物は、リン（Ｐ）またはヒ素（Ａｓ）であ
る。また、本発明の請求項３に係る容量電極の製造方法
は、請求項１または２において、上記不純物のイオン注
入量が、５Ｅ１５から５Ｅ１６である。また、本発明の
請求項４に係る容量電極の製造方法は、請求項１乃至３
の何れか一項において、上記容量電極は、アモルファス
シリコンまたはポリシリコンで形成されたものである。
また、本発明の請求項５に係る容量電極の製造方法は、
請求項１乃至３の何れか一項において、上記凸部は、Ｈ
ＳＧ処理によって形成された凸部である。また、本発明
の請求項６に係る容量電極の製造方法は、請求項１乃至
３の何れか一項において、上記容量電極は、スタックト
・キャパシタの下部電極である。また、本発明の請求項
７に係る容量電極の製造方法は、請求項１乃至３の何れ
か一項において、上記容量電極は、フローティング・ゲ
ートである。
【００１２】このように構成することにより本発明は、
容量電極の表面に、凸部を消滅させることなく不純物を
導入することができ、キャパシタの容量減少を防止する
ことができる。
容量電極の表面に、凸部を消滅させることなく不純物を
導入することができ、キャパシタの容量減少を防止する
ことができる。
【００１３】
【発明の実施の形態】次に、本発明の一つの実施の形態
について図を用いて説明する。図１と図２は、本発明の
一つの実施の形態を示す断面図である。同図において、
図６における同一または同等のものには、同一符号を付
しており、また図１（ａ），（ｂ）の各段階は、図５
（ａ），（ｂ）のものと同様である。
について図を用いて説明する。図１と図２は、本発明の
一つの実施の形態を示す断面図である。同図において、
図６における同一または同等のものには、同一符号を付
しており、また図１（ａ），（ｂ）の各段階は、図５
（ａ），（ｂ）のものと同様である。
【００１４】さて、図１（ｃ）においては、予め形成し
ておいた容量電極４の表面に、注入エネルギーを２０〜
５０ｋｅＶとし、注入量を５Ｅ１６ｃｍ-2としてリン
（Ｐ）をイオン注入した。また、イオンの注入方向を基
板表面に対して斜めの方向から行い、さらに基板を回転
させながらイオンを注入することで、側壁に形成された
ＨＳＧグレインや、ＨＳＧグレイン同士の間の凹部に対
しても良好に不純物を注入することができる。さらに、
従来のように不純物を熱拡散によってＨＳＧ表面に拡散
させる必要がないので、半導体基板を８３０℃以上の高
温にさらすことがなくなる。その結果、このような条件
の下では、ＨＳＧグレイン５がほとんど消滅しないこと
が確認され、詳細については後述する。その後、図２
（ｄ）に示すように、容量電極４の表面に容量絶縁膜５
を形成し、さらにその上にセルプレート電極８を形成す
ることによってスタックト・キャパシタができあがる。
ておいた容量電極４の表面に、注入エネルギーを２０〜
５０ｋｅＶとし、注入量を５Ｅ１６ｃｍ-2としてリン
（Ｐ）をイオン注入した。また、イオンの注入方向を基
板表面に対して斜めの方向から行い、さらに基板を回転
させながらイオンを注入することで、側壁に形成された
ＨＳＧグレインや、ＨＳＧグレイン同士の間の凹部に対
しても良好に不純物を注入することができる。さらに、
従来のように不純物を熱拡散によってＨＳＧ表面に拡散
させる必要がないので、半導体基板を８３０℃以上の高
温にさらすことがなくなる。その結果、このような条件
の下では、ＨＳＧグレイン５がほとんど消滅しないこと
が確認され、詳細については後述する。その後、図２
（ｄ）に示すように、容量電極４の表面に容量絶縁膜５
を形成し、さらにその上にセルプレート電極８を形成す
ることによってスタックト・キャパシタができあがる。
【００１５】ここで、本発明に係る実験結果について説
明する。図３は、キャパシタ容量のバイアス依存性を示
すグラフであり、単純にイオン注入した例（従来例）、
高温の熱処理をした例、低温の熱処理をした例、本発明
に係るイオン注入をした例について示している。測定方
法は、下部電極、すなわち容量電極４を接地電位に固定
し、上部電極、すなわちセルプレート電極８に−Ｖｉｎ
ｔ／２〜＋Ｖｉｎｔ／２の電圧を印加して、そのときの
容量変化を測定したものである。ここで、Ｖｉｎｔ／２
は、電源電圧に等しいものであり、１．５〜５Ｖ程度で
ある。ただし、実使用状態では上部電極に電源電圧の１
／２の固定バイアスを印加し、下部電極に記憶情報とし
て、０Ｖまたは電源電圧に近い電圧を与えるようにして
いる。上部電極を０Ｖまたは電源電圧に固定するより
も、１／２の電源電圧とすることで、容量膜の耐圧性を
稼ぎつつもバイアスの低減を図っている。さて、同図に
示すように単純にイオン注入を行ったものは、ＨＳＧの
凹凸が消滅して容量が小さくなったため、容量のバイア
ス依存性は少ないものの、ＨＳＧグレインの凹凸が消滅
しているので、容量が少なくなっている。すなわち、Ｈ
ＳＧによる効果が得られていないことがわかる。
明する。図３は、キャパシタ容量のバイアス依存性を示
すグラフであり、単純にイオン注入した例（従来例）、
高温の熱処理をした例、低温の熱処理をした例、本発明
に係るイオン注入をした例について示している。測定方
法は、下部電極、すなわち容量電極４を接地電位に固定
し、上部電極、すなわちセルプレート電極８に−Ｖｉｎ
ｔ／２〜＋Ｖｉｎｔ／２の電圧を印加して、そのときの
容量変化を測定したものである。ここで、Ｖｉｎｔ／２
は、電源電圧に等しいものであり、１．５〜５Ｖ程度で
ある。ただし、実使用状態では上部電極に電源電圧の１
／２の固定バイアスを印加し、下部電極に記憶情報とし
て、０Ｖまたは電源電圧に近い電圧を与えるようにして
いる。上部電極を０Ｖまたは電源電圧に固定するより
も、１／２の電源電圧とすることで、容量膜の耐圧性を
稼ぎつつもバイアスの低減を図っている。さて、同図に
示すように単純にイオン注入を行ったものは、ＨＳＧの
凹凸が消滅して容量が小さくなったため、容量のバイア
ス依存性は少ないものの、ＨＳＧグレインの凹凸が消滅
しているので、容量が少なくなっている。すなわち、Ｈ
ＳＧによる効果が得られていないことがわかる。
【００１６】それに対して、高温の熱処理を行うと容量
は全体的に最も高くなり、低温の熱処理では−Ｖｉｎｔ
／２の状態の時に容量が小さくなってしまう。これは、
低温の熱処理では、不純物濃度が不足しているため空乏
層が伸びやすく、容量にバイアスが印加されると容量が
低下することを意味している。この結果、ハイレベルの
情報を記憶したときには、ローレベルの情報を記憶した
ときより、容量が小さいので、記憶情報の保持時間が短
くなってしまう。すなわち、ホールド特性を満足できな
くなり、データの消失を招きかねない。これに対して高
温の熱処理を行うと、ＨＳＧ全体に不純物が拡散し、バ
イアスを印加しても空乏層ができにくくなるので、記憶
情報がハイレベルであってもローレベルであっても容量
が低下することがなくなり、良好なホールド特性を得る
ことができる。したがって、容量の観点だけからすれ
ば、高温処理を行うことが最も優れているのだが、これ
では前述の理由により今後の低温プロセスにおいては適
用することができない。
は全体的に最も高くなり、低温の熱処理では−Ｖｉｎｔ
／２の状態の時に容量が小さくなってしまう。これは、
低温の熱処理では、不純物濃度が不足しているため空乏
層が伸びやすく、容量にバイアスが印加されると容量が
低下することを意味している。この結果、ハイレベルの
情報を記憶したときには、ローレベルの情報を記憶した
ときより、容量が小さいので、記憶情報の保持時間が短
くなってしまう。すなわち、ホールド特性を満足できな
くなり、データの消失を招きかねない。これに対して高
温の熱処理を行うと、ＨＳＧ全体に不純物が拡散し、バ
イアスを印加しても空乏層ができにくくなるので、記憶
情報がハイレベルであってもローレベルであっても容量
が低下することがなくなり、良好なホールド特性を得る
ことができる。したがって、容量の観点だけからすれ
ば、高温処理を行うことが最も優れているのだが、これ
では前述の理由により今後の低温プロセスにおいては適
用することができない。
【００１７】そこで、注入エネルギーを２０〜５０ｋｅ
Ｖとし、注入量を５Ｅ１５〜５Ｅ１６ｃｍ-2、望ましく
は１Ｅ１６ｃｍ-2としてリン（Ｐ）をイオン注入した結
果、グラフに示されるように、容量のバイアス依存性の
少ないＨＳＧを得ることができた。この結果、記憶情報
がハイレベルであっても、ローレベルであっても、容量
が低下することがないため、良好なホールド特性を得る
ことができた。なお、不純物濃度としては、濃いほど望
ましいが注入するのに時間がかかるので１Ｅ１６ｃｍ-2
程度であればよい。
Ｖとし、注入量を５Ｅ１５〜５Ｅ１６ｃｍ-2、望ましく
は１Ｅ１６ｃｍ-2としてリン（Ｐ）をイオン注入した結
果、グラフに示されるように、容量のバイアス依存性の
少ないＨＳＧを得ることができた。この結果、記憶情報
がハイレベルであっても、ローレベルであっても、容量
が低下することがないため、良好なホールド特性を得る
ことができた。なお、不純物濃度としては、濃いほど望
ましいが注入するのに時間がかかるので１Ｅ１６ｃｍ-2
程度であればよい。
【００１８】さて、図４はイオン注入のエネルギーと容
量電極４の表面積との関係を示すグラフである。同図に
示すように、リンをその注入量を１Ｅ１６ｃｍ-2に固定
した状態でイオン注入した場合は、６０ｋｅＶあたりま
では表面積はだいたい一定しており、その後は急激に減
少している。同様に、ヒ素をその注入量を１Ｅ１６ｃｍ
-2固定した状態でイオン注入した場合も、５０ｋｅＶあ
たりまでは若干減少するものほぼ一定であり、その後は
急激に減少している。したがって、以上の結果から、リ
ンまたはヒ素を注入エネルギーを２０〜５０ｋｅＶと
し、注入量を１Ｅ１６ｃｍ-2としてイオン注入すれば、
ＨＳＧグレインが消滅しないことが、本願発明者によっ
て明らかにされた。
量電極４の表面積との関係を示すグラフである。同図に
示すように、リンをその注入量を１Ｅ１６ｃｍ-2に固定
した状態でイオン注入した場合は、６０ｋｅＶあたりま
では表面積はだいたい一定しており、その後は急激に減
少している。同様に、ヒ素をその注入量を１Ｅ１６ｃｍ
-2固定した状態でイオン注入した場合も、５０ｋｅＶあ
たりまでは若干減少するものほぼ一定であり、その後は
急激に減少している。したがって、以上の結果から、リ
ンまたはヒ素を注入エネルギーを２０〜５０ｋｅＶと
し、注入量を１Ｅ１６ｃｍ-2としてイオン注入すれば、
ＨＳＧグレインが消滅しないことが、本願発明者によっ
て明らかにされた。
【００１９】なお、本発明に係る容量電極を、ＤＲＡＭ
等のキャパシタの容量電極のみならず、ＥＥＰＲＯＭ等
のフローティング・ゲートに適用しても効果的であるこ
とは明らかである。
等のキャパシタの容量電極のみならず、ＥＥＰＲＯＭ等
のフローティング・ゲートに適用しても効果的であるこ
とは明らかである。
【００２０】
【発明の効果】以上説明したとおり本発明は、容量電極
の表面に凸部を形成した後に、凸部に注入エネルギーを
２０〜５０ｋｅＶとして不純物をイオン注入することに
より、凸部が消滅することなく容量電極にリンを導入す
ることができる。したがって、本発明を用いることによ
って凸部を消滅させることなく不足した不純物を導入す
ることができ、キャパシタ等の容量減少を容易に防止す
ることができる。
の表面に凸部を形成した後に、凸部に注入エネルギーを
２０〜５０ｋｅＶとして不純物をイオン注入することに
より、凸部が消滅することなく容量電極にリンを導入す
ることができる。したがって、本発明を用いることによ
って凸部を消滅させることなく不足した不純物を導入す
ることができ、キャパシタ等の容量減少を容易に防止す
ることができる。
【図１】 本発明の一つの実施の形態を示す断面図であ
る。
る。
【図２】 図１の続きを示す断面図である。
【図３】 キャパシタ容量のバイアス依存性を示すグラ
フである。
フである。
【図４】 イオン注入のエネルギーと容量電極４の表面
積との関係を示すグラフである。
積との関係を示すグラフである。
【図５】 従来例を示す断面図である。
【図６】 図５の続きを示す断面図である。
【図７】 従来例を示す断面図である。
１…シリコン基板、２…拡散層、３…層間絶縁膜、４…
容量電極、５…ＨＳＧグレイン、６…イオン、７…容量
絶縁膜、８…セルプレート電極、９…空乏層。
容量電極、５…ＨＳＧグレイン、６…イオン、７…容量
絶縁膜、８…セルプレート電極、９…空乏層。
Claims (7)
- 【請求項１】 複数の凸部が表面に形成された容量電極
の製造方法において、 前記容量電極の表面に前記凸部を形成した後に、前記凸
部に注入エネルギーを２０〜５０ｋｅＶとして不純物を
イオン注入することを特徴とする容量電極の製造方法。 - 【請求項２】 請求項１において、 前記不純物は、リン（Ｐ）またはヒ素（Ａｓ）であるこ
とを特徴とする容量電極の製造方法。 - 【請求項３】 請求項１または２において、 前記不純物のイオン注入量が、５Ｅ１５から５Ｅ１６で
あることを特徴とする容量電極の製造方法。 - 【請求項４】 請求項１乃至３の何れか一項において、 前記容量電極は、アモルファスシリコンまたはポリシリ
コンで形成されていることを特徴とする容量電極の製造
方法。 - 【請求項５】 請求項１乃至３の何れか一項において、 前記凸部は、ＨＳＧ処理によって形成された凸部である
ことを特徴とする容量電極の製造方法。 - 【請求項６】 請求項１乃至３の何れか一項において、 前記容量電極は、スタックト・キャパシタの下部電極で
あることを特徴とする容量電極の製造方法。 - 【請求項７】 請求項１乃至３の何れか一項において、 前記容量電極は、フローティング・ゲートであることを
特徴とする容量電極の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9360272A JPH11191613A (ja) | 1997-12-26 | 1997-12-26 | 容量電極の製造方法 |
| KR1019980058857A KR100342898B1 (ko) | 1997-12-26 | 1998-12-26 | 향상된저장전극을제조하는방법 |
| US09/221,074 US20020004273A1 (en) | 1997-12-26 | 1998-12-28 | Improved process for forming a storage electrode |
| TW087121737A TW550798B (en) | 1997-12-26 | 1998-12-28 | Manufacturing method of storage electrode |
| CN98126504A CN1131549C (zh) | 1997-12-26 | 1998-12-28 | 用于形成存储电极的改进工艺 |
| US10/308,886 US20030157743A1 (en) | 1997-12-26 | 2002-12-03 | Process for forming a storage electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9360272A JPH11191613A (ja) | 1997-12-26 | 1997-12-26 | 容量電極の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11191613A true JPH11191613A (ja) | 1999-07-13 |
Family
ID=18468679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9360272A Pending JPH11191613A (ja) | 1997-12-26 | 1997-12-26 | 容量電極の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US20020004273A1 (ja) |
| JP (1) | JPH11191613A (ja) |
| KR (1) | KR100342898B1 (ja) |
| CN (1) | CN1131549C (ja) |
| TW (1) | TW550798B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100363698B1 (ko) * | 1999-12-30 | 2002-12-05 | 주식회사 하이닉스반도체 | 커패시터의 전하저장전극 형성방법 |
| KR100463242B1 (ko) * | 2000-12-30 | 2004-12-29 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8172702B2 (en) * | 2000-06-16 | 2012-05-08 | Skyhawke Technologies, Llc. | Personal golfing assistant and method and system for graphically displaying golf related information and for collection, processing and distribution of golf related data |
| US6403455B1 (en) | 2000-08-31 | 2002-06-11 | Samsung Austin Semiconductor, L.P. | Methods of fabricating a memory device |
| US6689668B1 (en) * | 2000-08-31 | 2004-02-10 | Samsung Austin Semiconductor, L.P. | Methods to improve density and uniformity of hemispherical grain silicon layers |
| JP2006073997A (ja) * | 2004-08-02 | 2006-03-16 | Tokyo Electron Ltd | 成膜方法、成膜装置及び記憶媒体 |
| US8624738B2 (en) * | 2008-03-17 | 2014-01-07 | Radar Corporation | Golf club apparatuses and methods |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4321638A1 (de) * | 1992-09-19 | 1994-03-24 | Samsung Electronics Co Ltd | Halbleiterspeicherbauelement mit einem Kondensator und Verfahren zu seiner Herstellung |
| US5767005A (en) * | 1993-07-27 | 1998-06-16 | Micron Technology, Inc. | Method for fabricating a flash EEPROM |
| US5554566A (en) * | 1994-09-06 | 1996-09-10 | United Microelectronics Corporation | Method to eliminate polycide peeling |
| US5444013A (en) * | 1994-11-02 | 1995-08-22 | Micron Technology, Inc. | Method of forming a capacitor |
| KR970054170A (ja) * | 1995-12-25 | 1997-07-31 | ||
| US6030867A (en) * | 1997-09-12 | 2000-02-29 | United Microelectronics Corp. | Method of fabricating a Fin/HSG DRAM cell capacitor |
-
1997
- 1997-12-26 JP JP9360272A patent/JPH11191613A/ja active Pending
-
1998
- 1998-12-26 KR KR1019980058857A patent/KR100342898B1/ko not_active IP Right Cessation
- 1998-12-28 US US09/221,074 patent/US20020004273A1/en not_active Abandoned
- 1998-12-28 CN CN98126504A patent/CN1131549C/zh not_active Expired - Fee Related
- 1998-12-28 TW TW087121737A patent/TW550798B/zh active
-
2002
- 2002-12-03 US US10/308,886 patent/US20030157743A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100363698B1 (ko) * | 1999-12-30 | 2002-12-05 | 주식회사 하이닉스반도체 | 커패시터의 전하저장전극 형성방법 |
| KR100463242B1 (ko) * | 2000-12-30 | 2004-12-29 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1131549C (zh) | 2003-12-17 |
| CN1222755A (zh) | 1999-07-14 |
| KR100342898B1 (ko) | 2002-09-18 |
| US20030157743A1 (en) | 2003-08-21 |
| US20020004273A1 (en) | 2002-01-10 |
| KR19990063496A (ko) | 1999-07-26 |
| TW550798B (en) | 2003-09-01 |
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