KR100301735B1 - 반도체디바이스제조방법 - Google Patents
반도체디바이스제조방법 Download PDFInfo
- Publication number
- KR100301735B1 KR100301735B1 KR1019980014209A KR19980014209A KR100301735B1 KR 100301735 B1 KR100301735 B1 KR 100301735B1 KR 1019980014209 A KR1019980014209 A KR 1019980014209A KR 19980014209 A KR19980014209 A KR 19980014209A KR 100301735 B1 KR100301735 B1 KR 100301735B1
- Authority
- KR
- South Korea
- Prior art keywords
- amorphous silicon
- silicon layer
- oxide film
- ions
- forming
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 85
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 27
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 27
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 25
- 239000010703 silicon Substances 0.000 claims abstract description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 23
- 150000002500 ions Chemical class 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000000137 annealing Methods 0.000 claims abstract description 14
- 239000000463 material Substances 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 28
- 238000002156 mixing Methods 0.000 claims description 9
- 229910052785 arsenic Inorganic materials 0.000 claims description 8
- 229910052698 phosphorus Inorganic materials 0.000 claims description 8
- 239000011574 phosphorus Substances 0.000 claims description 8
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N argon Substances [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 3
- 229910052786 argon Inorganic materials 0.000 claims description 3
- 230000001678 irradiating effect Effects 0.000 claims description 3
- -1 arsenic ions Chemical class 0.000 claims 4
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 claims 2
- 239000010410 layer Substances 0.000 description 41
- 239000003990 capacitor Substances 0.000 description 30
- 230000015654 memory Effects 0.000 description 14
- 238000002425 crystallisation Methods 0.000 description 11
- 230000008025 crystallization Effects 0.000 description 11
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000010899 nucleation Methods 0.000 description 2
- 230000006911 nucleation Effects 0.000 description 2
- 235000001674 Agaricus brunnescens Nutrition 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
반도체 디바이스 제조시에, 실리콘(Si) 기판과 전기적으로 연결되는 소정의 두께를 갖는 비정질 실리콘층을 상기 실리콘 기판상의 실리콘 산화막상에 형성한다. 상기 실리콘 산화막과 상기 비정질 실리콘층간의 계면이 상기 비정질 실리콘층을 통해 이온을 주입하여 믹싱(mixing)된다. 상기 비정질 실리콘층의 어닐링 및 소정 물질의 조사에 통해, 상기 비정질 실리콘층의 표면 상에 핵이 형성된다. 상기 핵을 갖는 상기 비정질 실리콘층을 어닐링함으로써 상기 핵을 중심으로 하여 상기 비정질 실리콘층의 표면에 볼록면들이 형성된다.
Description
본 발명은 커패시터 소자 등이 통합된 반도체 디바이스의 제조 방법에 관한 것으로서, 특히 HSG(Hemi-Spherical-Grain) 기법을 사용한 반도체 디바이스의 제조 방법에 관한 것이다.
동적 랜덤 액세스 메모리(DRAMs) 등의 제조시에는, 고집적도가 통상적으로 요구되고 있다. 이러한 요구에 부합하기 위해서는, DRAM 내의 각각의 메모리 셀에 필요한 면적이 상당히 감소되게 된다. 예를 들어 1 MDRAM 또는 4 MDRAM에서는, 최소 설계 폭이 0.8㎛인 설계 룰이 채택되며, 16 MDRAM에서는 최소 설계 폭이 0.6㎛인 설계 룰이 채택된다.
이러한 방식에서는 메모리 용량은 증가하지만, 높은 제조 효율과 낮은 비용의 관점에서 반도체 칩 크기는 증가될 수 없다. 따라서, 메모리 셀 면적을 감소시킬수 있는 방법이 이러한 반도체 기술에서 중요한 문제이다.
메모리 셀 면적이 감소하면 전하 저장량 또한 적게 된다. 이러한 이유로, 메모리 셀의 집적도가 증가함에 따라서 메모리 셀에 필요한 전하량을 확보하기가 어렵게 된다. 이러한 문제점을 해결하기 위해, 종래에 트렌치(trench) 커패시터와 스택(stacked) 커패시터를 갖는 메모리 셀이 제안되어 실제로 사용되고 있다.
이러한 메모리 셀중에서, 스택 커패시터를 갖는 메모리 셀은 트렌치 커패시터를 갖는 메모리 셀의 구조에 비해 소프트웨어 에러(software errors)에 대한 내성이 높고 실리콘 기판(Si substrate)에 대해서는 손상(damage)을 주지 않는다는 이점이 있다. 스택 커패시터를 갖는 메모리 셀 구조는 차세대 메모리 셀 구조로서 기대를 모으고 있다.
스택 커패시터를 갖는 메모리 셀 구조는 전하 저장량을 증가시키기 위해 커패시터 소자의 표면에 다수의 볼록면을 형성하는 HSG 기법을 이용하여 형성된다.
스택 커패시터는 하부 전극, 커패시터 절연막, 및 상부 전극으로 이루어진다. 하부 전극은 층간 절연막 내에 형성된 컨택 홀을 통해 반도체 기판에 형성된 MOSFET (Metal Oxide Semiconductor Field Effect Transistor)에 전기적으로 접속된다. 이러한 경우에, 많은 반구형 그레인(grain)이 커패시터의 하부 전극으로서 동작하는 저장 전극의 표면에 형성되어 저장 전극의 표면적을 실질적으로 증가시키고 대용량의 커패시턴스가 얻어진다.
이용할 수 있는 몇 가지 HSG 기법이 있다. 이러한 기법들 중에서, SiH4등을 비정질 실리콘 표면상에 조사함으로써 핵(nuclei)을 형성하고 어닐링을 통해 볼록면을 형성하는 소위 핵형성 기법(nucleation)이 제안되었다.
도 4a 내지 도 4c는 종래 핵형성 기법을 이용한 커패시터 소자 제조 방법의 단계들을 도시한다. 도 4a에 도시된 바와 같이, 실리콘 기판(1)상의 BPSG (BoroPhosPhoSilicate Galss) 등으로 이루어진 실리콘 산화막(2)내에 커패시터 컨택 홀(capacitor contact hole)(2a)을 형성한 후에, 1E20 ㎝-3내지 1E21 ㎝-3의 농도로 인(P)을 함유하는 도핑된(doped) 비정질 실리콘을 성장시키고, 리소그라피 및 식각 기술을 이용하여 스택 형태(이후, 비정질 실리콘 스택이라 칭함)(3)로 형성한다.
도 4b에 도시된 바와 같이, 비정질 실리콘 스택을 세정하여 표면에 형성된 자연 산화막(native oxide film)을 제거한 후, 얻어진 구조를 HSG 형성 장치(도시되지 않음)내에서 570℃로 가열하고, 1mTorr로 40초 동안 다이실란(Si2H6)을 조사하여 비정질 실리콘 스택(3)의 표면에 핵(4)을 형성한다.
도 4c에 도시된 바와 같이, 다이실란의 조사시, 얻어진 구조를 고진공에서 570℃의 온도로 2분 동안 어닐링하여, 비정질 실리콘 스택(3)의 표면에 반구 또는 버섯 모양(a hemispherical or a mushroom-like shape)의 HSG 그레인(7)을 형성한다. 어닐링에 의해, 비정질 실리콘 스택(3)의 표면으로부터 내부로 결정화층(6)이 성장되고, 실리콘 산화막(2)과 비정질 실리콘 스택(3) 사이의 계면으로부터는 결정화층(5)이 성장된다.
이러한 어닐링 공정이 연속적으로 수행되면, 결정화층(5)은 HSG 그레인(7)이 완전히 성장하기 전에 결정화층(6)에 도달할 수 있다. 결정화층(5)이 결정화층(6)에 일단 도달하면, 이후의 HSG 형성 공정은 중지되고, 도 4c에 도시된 바와 같이, HSG 그레인(7)의 미성장 부분(10)이 형성될 수도 있다.
이러한 이유 때문에, 비정질 실리콘 스택(3)과 실리콘 산화막(2) 사이의 계면에 비도핑(undoped) 비정질 실리콘층을 형성함으로써 결정화층(5)의 성장을 억제하는 방법이 통상적으로 제안되어 왔다. 도 5a 내지 도 5c는 계면에 비도핑 비정질 실리콘층이 형성된 커패시터 소자를 제조하는 방법의 단계들을 도시한다.
도 5a에 도시된 바와 같이, 실리콘 기판(11)상의 BPSG 등으로 이루어진 실리콘 산화막(12)내에 커패시터 컨택 홀(12a)을 형성한 후에, 비도핑 비정질 실리콘층을 성장시킨다. 1E20 ㎝-3내지 1E21 ㎝-3의 농도로 인(P)을 함유하는 도핑된 비정질 실리콘을 비도핑 비정질 실리콘층(18)상에서 성장시킨 후 리소그라피 및 식각 기술을 이용하여 비정질 실리콘 스택(13)을 형성한다.
도 5b에 도시된 바와 같이, 비정질 실리콘 스택을 세정하여 표면에 형성된 자연 산화막을 제거한 후에, 얻어진 구조를 HSG 형성 장치(도시되지 않음)내에서 570℃로 가열하고, 1mTorr로 40초 동안 다이실란(Si2H6)을 조사하여 비정질 실리콘 스택(13)의 표면에 핵(14)을 형성한다.
도 5c에 도시된 바와 같이, 다이실란의 조사시, 얻어진 구조를 고진공에서 570℃의 온도로 2분 동안 어닐링하여, 비정질 실리콘 스택(13)의 표면에 반구 또는 버섯 모양의 HSG 그레인(17)을 형성한다. 도 4a 내지 4c의 단계와 마찬가지로, 어닐링에 의해, 비정질 실리콘 스택(13)의 표면으로부터 내부로 결정화층(16)이 성장되고, 실리콘 산화막(12)과 비정질 실리콘 스택(13) 사이의 계면으로부터는 결정화층(15)이 성장된다.
비도핑 비정질 실리콘층(18)이 실리콘 산화막(12)과 비정질 실리콘 스택(13)사이의 계면에 형성되기 때문에, 결정화층(15)의 성장율은 도 4a 내지 4c의 경우보다 낮다. 그래서, 결정화층(15)은 HSG 그레인(17)의 성장이 완료되기 전에 결정화층(16)에 도달되지 못한다.
상술한 종래의 예에 따르면, 비도핑 비정질 실리콘층(18)을 형성함으로써 결정화층의 성장을 억제할 수 있다. 그러나, 비도핑 비정질 실리콘층(18)을 형성하는 것은 비정질 실리콘 스택(13)과 실리콘 기판(11) 사이의 컨택 저항(contact resistance)을 바람직하지 않게 증가시킨다.
본 발명의 목적은 결정화층의 성장을 억제하고 비정질 실리콘층 표면에 볼록면을 효과적으로 형성하는 반도체 디바이스 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 컨택 저항을 작게 줄일 수 있는 반도체 디바이스 제조 방법을 제공하는 것이다.
상술한 목적을 달성하기 위하여, 본 발명에 따르면, 실리콘 기판상에 형성된 실리콘 산화막상에, 상기 실리콘 기판에 전기적으로 접속되는 소정의 두께를 갖는 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층을 통해 이온을 주입하여 상기 실리콘 산화막과 상기 비정질 실리콘층 사이의 계면을 믹싱(mixing)하는 단계, 상기 비정질 실리콘층의 어닐링 및 소정 물질의 조사에 의해 상기 비정질 실리콘층의 표면에 핵을 형성하는 단계, 및 상기 핵을 갖는 상기 비정질 실리콘층을 어닐링함으로써 상기 핵을 중심으로 이용하는 상기 비정질 실리콘층의 표면에 볼록면을 형성하는 단계를 포함하는 반도체 디바이스의 제조 방법을 제공한다.
도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 반도체 디바이스의 제조 방법의 각 단계를 도시하는 단면도.
도 2a 내지 도 2g는 본 발명의 제2 실시예에 따른 반도체 디바이스의 제조 방법의 각 단계를 도시하는 단면도.
도 3a 내지 도 3b는 보호된 영역과 이온 농도간의 관계를 각각 도시하는 단면도 및 그래프.
도 4a 내지 도 4c는 종래 반도체 디바이스의 제조 방법의 각 단계를 도시하는 단면도.
도 5a 내지 도 5c는 종래 반도체 디바이스의 다른 제조 방법의 각 단계를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 실리콘 기판
102 : 실리콘 산화막
102a : 커패시터 컨택 홀
103 : 비정질 실리콘 스택
104 : HSG 핵
107 : HSG 그레인
109 : 이온 주입층
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 DRAM 제조시의 각 단계를 도시한다. 도 1a를 참조하면, 실리콘 기판(101)에 도달하도록, 실리콘 기판(101)상의 BPSG 등으로 이루어진 실리콘 산화막(102)내에 커패시터 컨택 홀(102a)을 형성한다. 도 1b에 도시된 바와 같이, 커패시터 컨택 홀(102a) 상면과 주변부 상에 예를 들어 300㎚의 높이를 갖는 비정질 실리콘 스택(103)을 형성한다. 이때에, 비정질 실리콘 스택(103)은 또한 커패시터 컨택 홀(102a) 내부에 매립된다.
도 1c에 도시된 바와 같이, 비정질 실리콘 스택(103)과 실리콘 산화막(102) 사이의 계면 근방부에 실리콘 또는 아르곤(Ar) 이온을 주입하여 계면을 믹싱한다. 그 결과로, 커패시터 컨택 홀(102a)의 하면에서 노출되는 실리콘 기판(101)의 표면 및 커패시터 컨택 홀(102a) 주변의 실리콘 산화막(102)의 표면상에 이온 주입층(109)이 형성된다.
도 1d에 도시된 바와 같이, HF(hydrogen fluoride) 등으로 비정질 실리콘 스택(103)을 세정하여, 표면에 형성된 자연 산화막을 제거한다. 그런 다음에, 얻어진 구조를 HSG 형성 장치(도시되지 않음)내에서 550℃ 내지 570℃(바람직하게는 570℃)로 가열하고, 1mTorr로 40초 동안 다이실란(Si2H6)을 조사하여 비정질 실리콘 스택(103)의 표면에 HSG 핵(104)을 형성한다. 제1 실시예에서, 실리콘 산화막(102)의 두께는 600㎚, 커패시터 컨택 홀(102a)의 개구 지름은 400㎚, 그리고 하면의 지름은 200㎚이다.
도 1e에 도시된 바와 같이, HSG 형성 장치 내부의 온도를 850℃로 증가시켜 얻어진 구조를 30분 동안 어닐링한다. 그 결과로, 핵(104)을 중심으로 하여 반구 또는 버섯 모양의 볼록면 즉, HSG 그레인(107)이 비정질 실리콘 스택(103) 표면에 다수 형성된다.
도 1f에 도시된 바와 같이, 어닐링 결과 비정질 실리콘 스택(103) 전체가 결정화되고, 이온 주입층(109) 내의 이온들이 비정질 실리콘 스택(103)으로 확산되어 컨택 저항을 감소시킨다.
도 2a 내지 도 2g는 본 발명의 제2 실시예에 따른 반도체 디바이스 제조 방법의 단계들을 도시한다.
도 2a를 참조하면, 실리콘 기판(201)에 도달하도록, BPSG 등으로 이루어진 실리콘 산화막(202)내에 커패시터 컨택 홀(202a)을 형성한다. 도 2b에 도시된 바와 같이, 커패시터 컨택 홀(202a) 내벽과 그 주변부 상에 30㎚ 내지 50㎚의 두께를 갖는 비도핑 비정질 실리콘층(208)을 형성한다.
도 2c에 도시된 바와 같이, 비도핑 비정질 실리콘층(208)의 계면보다 약간 깊은 위치에 비소(As) 또는 인(P) 이온을 주입하여 계면을 믹싱한다. 그 결과로, 커패시터 컨택 홀(202a)의 하면에서 노출되는 실리콘 기판(201) 상에 그리고 커패시터 컨택 홀(202a) 주변의 실리콘 산화막(202) 표면상에 이온 주입층(209)이 형성된다.
도 2d에 도시된 바와 같이, 1E20/cm-3내지 1E21/cm-3의 농도로 인(P)을 함유하는 도핑된 비정질 실리콘을 커패시터 컨택 홀(202a) 상에 그리고 그 주변부 상에 성장시킨다. 이 때, 도핑된 비정질 실리콘(203)은 또한 커패시터 컨택 홀(202a) 내에 매립된다. 그 후, 리소그라피 및 식각 기술을 이용하여 도핑된 비정질 실리콘(203)을 스택 형태로 형성한다. 제2 실시예에서, 실리콘 산화막(202)의 두께는 600㎚, 커패시터 컨택 홀(202a)의 개구 지름은 400㎚, 그리고 하면의 지름은 200㎚이다.
도 2e에 도시된 바와 같이, HF 등으로 비정질 실리콘 스택(203)을 세정하여 표면에 형성된 자연 산화막을 제거한다. 그런 다음에, 얻어진 구조를 HSG 형성 장치(도시되지 않음)내에서 550℃ 내지 570℃(바람직하게는 570℃)로 가열하고, 1mTorr로 40초 동안 다이실란(Si2H6)을 조사하여 비정질 실리콘 스택(203)의 표면에 HSG 핵(204)을 형성한다.
도 2f에 도시된 바와 같이, HSG 형성 장치 내부의 온도를 850℃로 증가시켜, 얻어진 구조를 30분 동안 어닐링한다. 그 결과, 핵(204)을 중심으로 하여 반구 또는 버섯 모양의 볼록면 즉, HSG 그레인(207)이 비정질 실리콘 스택(203) 표면에 다수 형성된다.
도 2g에 도시된 바와 같이, 어닐링 결과 이온 주입층(209) 내의 이온(비소(As) 또는 인(P))이 이온 주입층(209)으로부터 비도핑 비정질 실리콘층(208)으로 확산되어 컨택 저항을 감소시킨다. 어닐링 결과 모든 스택이다결정 실리콘으로 변환된다.
주입되는 이온의 종류는 특정한 것으로 제한되지는 않지만, 수소(H) 또는 헬륨(He)과 같은 무게가 작은 원소들은 계면에서의 믹싱 효과가 작다. 비정질 실리콘 스택(103 또는 203) 내에 함유된 도펀트와 동일한 도전형을 나타내는 원소는 계면 믹싱 효과뿐만 아니라 컨택 저항의 감소가 달성된다.
비소(As) 및 인(P)을 사용할 때, 이하에 설정된 두가지 조건을 만족시키는 것이 바람직하다. I. 실리콘 산화막(102 또는 202)의 계면에서의 이온 농도는 1E20 ㎝-3보다 작게 설정된다. II. 이후의 어닐링을 통해, 이온들은 비정질 실리콘 스택(103 또는 203)으로 확산된다.
더 구체적으로, 30㎚의 막 두께를 얻기 위해서는, 비소(As)의 주입 에너지를 100 keV 내지 250 keV로 설정하고, 또는 막 두께의 2배 내지 4배의 투사 범위(projected range)를 얻기 위해서는 인(P)의 주입 에너지를 50 keV 내지 100 keV로 설정한다. 예를 들어, 주입된 이온의 투사 범위와 농도는 도 3a 및 3b에 도시된 관계를 가진다. 주입종이 도펀트로 이용되지 않을 때 즉, Si 또는 Ar이 도펀트로 이용될 때, 비소(As) 또는 인(P) 이온이 막 두께의 1배 내지 4배의 투사 범위로 주입된다. 원하는 믹싱 효과를 얻기 위해서 도즈(dose)는 5E14 ㎝-2내지 2E16 ㎝-2가 바람직하다.
상술한 실시예는 DRAM 내에 커패시터 소자를 제조하는 방법을 예시하였다. 본 발명은 DRAM으로 제한되지 않으며, EPROM(Electrically Programmable ROM) 및EEPROM(Electrically Erasable Programmable ROM)내에 부동 게이트 등의 표면 처리에 응용할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 비정질 실리콘층과 산화막 사이의 계면에 이온을 주입하여 계면을 믹싱하기 때문에, 비정질 실리콘층 내의 결정화층의 성장은 억제될 수 있다. 또한, 볼록면이 효과적으로 성장될 수 있으며, 컨택 저항은 작게 억제될 수 있다.
Claims (14)
- 반도체 디바이스를 제조하는 방법에 있어서,실리콘 기판(101, 201)상에 형성된 실리콘 산화막(102, 202)상에, 상기 실리콘 기판에 전기적으로 접속되는 소정의 두께를 갖는 비정질 실리콘층(103, 203, 208)을 형성하는 단계;상기 비정질 실리콘층을 통해 이온을 주입함으로써 상기 실리콘 산화막과 상기 비정질 실리콘층 사이의 계면(interface)을 믹싱(mixing)하는 단계;상기 비정질 실리콘층의 어닐링 및 소정 물질의 조사에 의해 상기 비정질 실리콘층의 표면상에 핵(nuclei; 104, 204)을 형성하는 단계; 및상기 핵을 갖는 상기 비정질 실리콘층을 어닐링함으로써 상기 비정질 실리콘층의 표면상에 상기 핵을 중심으로 하여 볼록면(107, 207)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제1항에 있어서, 상기 비정질 실리콘층을 형성하는 단계는, 상기 실리콘 기판상에 형성된 실리콘 산화막상에, 상기 실리콘 기판에 전기적으로 접속되는 소정의 두께를 갖는 도핑된(doped) 비정질 실리콘층(103)을 직접 형성하는 단계를 포함하고,상기 계면을 믹싱하는 단계는, 상기 도핑된 비정질 실리콘층을 통해 이온을 주입함으로써 상기 실리콘 산화막과 상기 도핑된 비정질 실리콘층 사이의 계면을믹싱하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제1항에 있어서, 상기 비정질 실리콘층을 형성하는 단계는,상기 실리콘 산화막상에, 상기 실리콘 기판에 전기적으로 접속되는 비도핑(nondoped) 비정질 실리콘층(208)을 직접 형성하는 단계, 및상기 비도핑 비정질 실리콘층상에 소정의 두께를 갖는 도핑된 비정질 실리콘층(203)을 형성하는 단계를 포함하고,상기 계면을 믹싱하는 단계는, 상기 비도핑 비정질 실리콘층을 통해 이온을 주입함으로써 상기 실리콘 산화막과 상기 비도핑 비정질 실리콘층 사이의 계면을 믹싱하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제1항에 있어서, 상기 비정질 실리콘층을 형성하는 단계는,상기 실리콘 기판에 도달되도록 상기 실리콘 산화막내에 컨택 홀(102a, 202a)을 형성하는 단계, 및상기 컨택 홀 위에 그리고 상기 컨택 홀 주변의 상기 실리콘 산화막상에 소정의 두께를 갖는 상기 비정질 실리콘층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제4항에 있어서, 상기 계면을 믹싱하는 단계는 상기 비정질 실리콘층을 통해 이온을 주입함으로써 상기 컨택 홀의 하면에서 노출되는 상기 실리콘 기판의 표면상에 이온 주입된 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제1항에 있어서, 상기 비정질 실리콘층의 상기 표면상에 형성된 상기 볼록면은 반구 모양 및 버섯 모양(a hemispherical shape and a mushroom-like shape) 중의 하나인 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제1항에 있어서, 상기 주입된 이온은 비소 이온 및 인 이온 중의 하나인 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제7항에 있어서, 상기 이온들은 막 두께의 2배 내지 4배의 투사 범위(projected range)를 얻을 수 있는 에너지로 주입되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제1항에 있어서, 상기 주입된 이온은 실리콘 이온 및 아르곤 이온 중의 하나인 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제9항에 있어서, 상기 이온들은 막 두께의 1배 내지 4배의 투사 범위를 얻을 수 있는 에너지로 주입되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제1항에 있어서, 상기 핵을 형성하는 단계는 상기 비정질 실리콘층을 550℃ 내지 570℃로 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제3항에 있어서, 상기 비도핑 비정질 실리콘층은 30㎚ 내지 50㎚의 두께로 형성되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제2항에 있어서, 상기 도핑된 비정질 실리콘층은 1E20 ㎝-3내지 1E21 ㎝-3농도의 비소 및 인 중의 하나를 함유하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제3항에 있어서, 상기 도핑된 비정질 실리콘층은 1E20 ㎝-3내지 1E21 ㎝-3농도의 비소 및 인 중의 하나를 함유하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9104551A JP2982739B2 (ja) | 1997-04-22 | 1997-04-22 | 半導体装置の製造方法 |
| JP97-104551 | 1997-04-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980081589A KR19980081589A (ko) | 1998-11-25 |
| KR100301735B1 true KR100301735B1 (ko) | 2001-09-06 |
Family
ID=14383618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980014209A KR100301735B1 (ko) | 1997-04-22 | 1998-04-21 | 반도체디바이스제조방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6090681A (ko) |
| JP (1) | JP2982739B2 (ko) |
| KR (1) | KR100301735B1 (ko) |
| CN (1) | CN1199246A (ko) |
| GB (1) | GB2324654A (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3850605B2 (ja) * | 1999-10-29 | 2006-11-29 | 文雄 岡田 | 固相エキシマデバイス及びその製造方法 |
| US20040152260A1 (en) * | 2001-09-07 | 2004-08-05 | Peter Rabkin | Non-volatile memory cell with non-uniform surface floating gate and control gate |
| JP2003282733A (ja) * | 2002-03-26 | 2003-10-03 | Oki Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555510A (ja) * | 1991-08-27 | 1993-03-05 | Oki Electric Ind Co Ltd | キヤパシタの製造方法 |
| JPH05304273A (ja) * | 1991-06-21 | 1993-11-16 | Nec Corp | 半導体装置の製造方法 |
| JPH08306881A (ja) * | 1995-05-11 | 1996-11-22 | Oki Electric Ind Co Ltd | Ｄｒａｍメモリセルの製造方法 |
| JPH08306646A (ja) * | 1995-03-06 | 1996-11-22 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2746606B2 (ja) * | 1987-09-18 | 1998-05-06 | ゼロックス コーポレーション | 大粒子多結晶質膜の製造方法 |
| US4904611A (en) * | 1987-09-18 | 1990-02-27 | Xerox Corporation | Formation of large grain polycrystalline films |
| US5569936A (en) * | 1993-03-12 | 1996-10-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device employing crystallization catalyst |
| JP3156590B2 (ja) * | 1996-06-28 | 2001-04-16 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2962250B2 (ja) * | 1996-11-12 | 1999-10-12 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
-
1997
- 1997-04-22 JP JP9104551A patent/JP2982739B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-21 GB GB9808455A patent/GB2324654A/en not_active Withdrawn
- 1998-04-21 KR KR1019980014209A patent/KR100301735B1/ko not_active IP Right Cessation
- 1998-04-22 US US09/064,067 patent/US6090681A/en not_active Expired - Lifetime
- 1998-04-22 CN CN98101627A patent/CN1199246A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05304273A (ja) * | 1991-06-21 | 1993-11-16 | Nec Corp | 半導体装置の製造方法 |
| JPH0555510A (ja) * | 1991-08-27 | 1993-03-05 | Oki Electric Ind Co Ltd | キヤパシタの製造方法 |
| JPH08306646A (ja) * | 1995-03-06 | 1996-11-22 | Nec Corp | 半導体装置の製造方法 |
| JPH08306881A (ja) * | 1995-05-11 | 1996-11-22 | Oki Electric Ind Co Ltd | Ｄｒａｍメモリセルの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2982739B2 (ja) | 1999-11-29 |
| GB9808455D0 (en) | 1998-06-17 |
| CN1199246A (zh) | 1998-11-18 |
| KR19980081589A (ko) | 1998-11-25 |
| JPH10294436A (ja) | 1998-11-04 |
| GB2324654A (en) | 1998-10-28 |
| US6090681A (en) | 2000-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5753558A (en) | Method of forming a capacitor | |
| US5492851A (en) | Method for fabricating attached capacitor cells in a semiconductor device having a thin film transistor | |
| US6300188B1 (en) | Fabrication process for reduced area storage node junction | |
| US20070202638A1 (en) | Vertical misfet manufacturing method, vertical misfet, semiconductor memory device manufacturing method, and semiconductor memory device | |
| US6159790A (en) | Method of controlling outdiffusion in doped three-dimensional film by using angled implants | |
| US6187659B1 (en) | Node process integration technology to improve data retention for logic based embedded dram | |
| US6159785A (en) | Semiconductor device and manufacturing method thereof | |
| KR100630584B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US6534815B2 (en) | Semiconductor device with stack electrode formed using HSG growth | |
| KR100301735B1 (ko) | 반도체디바이스제조방법 | |
| US6509263B1 (en) | Method for fabricating a semiconductor memory device having polysilicon with an enhanced surface concentration and reduced contact resistance | |
| US6245629B1 (en) | Semiconductor structures and manufacturing methods | |
| JPH11191613A (ja) | 容量電極の製造方法 | |
| US5646061A (en) | Two-layer polysilicon process for forming a stacked DRAM capacitor with improved doping uniformity and a controllable shallow junction contact | |
| US6103587A (en) | Method for forming a stacked structure capacitor in a semiconductor device | |
| US5710056A (en) | DRAM with a vertical channel structure and process for manufacturing the same | |
| US6335242B1 (en) | Method for fabricating semiconductor device having a HSG layer | |
| US6187630B1 (en) | Method for forming hemispherical silicon grains on designated areas of silicon layer | |
| US6228749B1 (en) | Method of manufacturing semiconductor device | |
| US6194266B1 (en) | Method for forming a capacitor having selective hemispherical grained polysilicon | |
| JP2004063527A (ja) | 半導体記憶装置およびその製造方法 | |
| US6207527B1 (en) | Method of manufacturing semiconductor device | |
| KR100620660B1 (ko) | 반도체 소자의 저장전극 제조 방법 | |
| CN115064499A (zh) | 半导体结构、存储结构及其制备方法 | |
| JPH03250761A (ja) | 半導体メモリ素子の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |