JPH11186566A - Manufacture of fine device - Google Patents
Manufacture of fine deviceInfo
- Publication number
- JPH11186566A JPH11186566A JP35675297A JP35675297A JPH11186566A JP H11186566 A JPH11186566 A JP H11186566A JP 35675297 A JP35675297 A JP 35675297A JP 35675297 A JP35675297 A JP 35675297A JP H11186566 A JPH11186566 A JP H11186566A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- etching
- manufacturing
- oxide film
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体基板のごと
き基板材料の上に機械的な微小構造を形成する方法に関
し、例えば微小な加速度センサやガスセンサ等における
ダイヤフラムなどの機構部分を形成する技術に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a mechanical microstructure on a substrate material such as a semiconductor substrate, and more particularly to a technique for forming a mechanical part such as a diaphragm in a micro acceleration sensor or gas sensor. Things.
【０００２】[0002]
【従来の技術】従来のＳＯＩ基板を用いた微小装置の製
造方法の例を、図１２に従って簡単に説明する。同図中
（Ａ）〜（Ｄ）は基板の断面図、（Ｅ）は基板の主面の
平面図である。2. Description of the Related Art An example of a conventional method for manufacturing a microdevice using an SOI substrate will be briefly described with reference to FIG. In the figures, (A) to (D) are cross-sectional views of the substrate, and (E) is a plan view of the main surface of the substrate.
【０００３】（Ａ）支持基板１００、埋め込み絶縁膜１
０１およびＳＯＩ層１０２からなるＳＯＩ基板の主面の
一部に、不純物拡散層や配線、あるいは層間膜などから
構成される回路部品（電子素子）またはこれらの回路か
らなる回路部品領域９００を、標準的なＩＣ製造プロセ
スを用いて形成する。また、領域９０１は、回路部品領
域９００以外のＳＯＩ層１０２を露出させた領域であっ
て、微小装置の機構部分を形成する領域である。埋め込
み絶縁膜１０１は、例えば張り合わせＳＯＩ基板の場合
は熱酸化膜である。(A) Support substrate 100, embedded insulating film 1
A circuit component (electronic element) composed of an impurity diffusion layer, a wiring, an interlayer film, or the like, or a circuit component region 900 composed of these circuits is provided on a part of the main surface of the SOI substrate composed of the SOI layer and the SOI layer 102 as a standard. Is formed using a typical IC manufacturing process. The region 901 is a region where the SOI layer 102 is exposed other than the circuit component region 900, and is a region where a mechanical part of the microdevice is formed. The buried insulating film 101 is, for example, a thermal oxide film in the case of a bonded SOI substrate.
【０００４】（Ｂ）上記構造体の主面にＳｉＮ膜をプラ
ズマＣＶＤの手法により形成し、フォトならびにドライ
エッチングの手法によってパターニングすることによ
り、回路部品領域９００をくるむようにＳｉＮ膜からな
る保護膜９０３を形成する。また、回路部品領域９００
の上の保護膜９０３の開口部９０４は、いわゆるＰＡＤ
開口部であり、回路部品領域９００の回路部品と外部と
の電気的接続を行なうためのＰＡＤがここから顔を出
す。(B) An SiN film is formed on the main surface of the structure by a plasma CVD method, and is patterned by a photo and dry etching method, so that a protective film 903 made of a SiN film surrounds the circuit component region 900. To form Also, the circuit component area 900
The opening 904 of the protective film 903 on the
A PAD for making an electrical connection between a circuit component in the circuit component region 900 and the outside is an opening, and a face comes out from here.
【０００５】（Ｃ）上記構造体の主面に酸化膜を常圧Ｃ
ＶＤの手法により形成し、フォトならびにドライエッチ
ングの手法によってパターニングすることにより、エッ
チングマスク９０５を形成する。(C) An oxide film is formed on the main surface of the structure at normal pressure C
An etching mask 905 is formed by VD technique and patterning by photo and dry etching techniques.
【０００６】（Ｄ）上記酸化膜マスク９０５をエッチン
グマスクとして、反応性イオンエッチングを行なうこと
により、上記構造体のＳＯＩ層１０２を貫通し、埋め込
み絶縁膜１０１に達する複数の分離溝１０３を形成す
る。(D) Reactive ion etching is performed using the oxide film mask 905 as an etching mask to form a plurality of isolation trenches 103 penetrating the SOI layer 102 of the structure and reaching the buried insulating film 101. .
【０００７】（Ｅ）上記構造体の主面の平面図を示す。
ａ−ａ断面が上記（Ｄ）である。複数の分離溝１０３の
うち、符号１０４を付した部分はエッチングホールであ
る。(E) A plan view of the main surface of the structure is shown.
The cross section aa is (D). Of the plurality of separation grooves 103, portions denoted by reference numeral 104 are etching holes.
【０００８】次に、上記構造体を、バッファードフッ酸
等のフッ酸を含むエッチング液に長時間浸漬し、分離溝
１０３（１０４を含む）からエッチング液を侵入させ、
埋め込み絶縁膜１０１を部分的に犠牲エッチングして除
去することにより、自立構造を有する微小装置を得る。
なお、トレンチエッチングのための酸化膜マスク９０５
は犠牲エッチング時に同時に除去される。Next, the above structure is immersed in an etching solution containing hydrofluoric acid such as buffered hydrofluoric acid for a long time, and the etching solution penetrates through the separation groove 103 (including 104).
By removing the buried insulating film 101 by partial sacrificial etching, a micro device having a free-standing structure is obtained.
Note that an oxide film mask 905 for trench etching is used.
Is removed at the same time as the sacrificial etching.
【０００９】次に、図１２の各工程によって形成された
微小装置の構造について図１３に従って説明する。図１
３において、（Ａ）は平面図、（Ｂ）は（Ａ）のｂ−ｂ
断面図、（Ｃ）は（Ａ）のｃ−ｃ断面図、（Ｄ）は
（Ａ）のｄ−ｄ断面図である。Next, the structure of the microdevice formed by each step of FIG. 12 will be described with reference to FIG. FIG.
3, (A) is a plan view, (B) is bb of (A)
(C) is a cc cross-sectional view of (A), (D) is a dd cross-sectional view of (A).
【００１０】１１１ならびに１１２の部分は大きな面積
を有しているので、直下の埋め込み絶縁膜は残存し、固
定部１２０ならびに１２１となる。１１３は両端が固定
部１２０ならびに１２１に接続された細い部位であり、
両持ち梁となる。１１５は片方の端が固定部１１２に接
続された細い部位であり、片持ち梁となる。１１４の部
分は、内部のエッチングホール１０４から侵入したエッ
チング液によって直下の埋め込み絶縁膜が全て除去さ
れ、梁１１６を介して固定部１１２に接続され、可動し
得る重りとなる。微小装置は、両持ち梁１１３、片持ち
梁１１５、重り１１４、固定部１１１、１１２を主たる
構成要素として、これらの組み合わせによって設計され
る。Since the portions 111 and 112 have a large area, the buried insulating film immediately below remains and becomes the fixing portions 120 and 121. 113 is a thin portion having both ends connected to the fixing portions 120 and 121,
It becomes a doubly supported beam. Reference numeral 115 denotes a thin portion having one end connected to the fixing portion 112, and serves as a cantilever. At 114, the embedded insulating film immediately below is entirely removed by the etchant that has entered through the internal etching hole 104, and the portion 114 is connected to the fixed portion 112 via the beam 116 and becomes a movable weight. The microdevice is designed by combining the cantilever 113, the cantilever 115, the weight 114, and the fixing parts 111 and 112 as main components.
【００１１】[0011]
【発明が解決しようとする課題】以上説明してきたよう
に、従来の微小装置の製造方法にあっては、ＳＯＩ基板
の埋め込み絶縁膜、すなわち熱酸化膜を犠牲エッチング
する手法となっていたために、フッ酸を含む薬液を用い
て長時間のエッチングを行なう必要があった。ところ
が、ＩＣ製造に一般的に用いられている導電性材料であ
るアルミは耐フッ酸性が乏しいため、長時間のエッチン
グを行なうとＰＡＤ部がぼろぼろに腐蝕してしまう。さ
らには、プラズマＳｉＮ膜の耐フッ酸性も、長時間の犠
牲エッチングには充分ではなく、長時間のエッチングを
行なうと回路部品領域のアルミ配線、燐ガラス等の層間
膜などが腐蝕してしまう、という問題点があった。As described above, in the conventional method for manufacturing a micro device, a buried insulating film of an SOI substrate, that is, a thermal oxide film is sacrificed. It has been necessary to perform etching for a long time using a chemical solution containing hydrofluoric acid. However, aluminum, which is a conductive material generally used in the manufacture of ICs, has poor resistance to hydrofluoric acid. Therefore, if etching is performed for a long time, the PAD portion will be eroded. Further, the hydrofluoric acid resistance of the plasma SiN film is not sufficient for a long-time sacrificial etching, and if the etching is performed for a long time, an aluminum wiring in a circuit component region, an interlayer film such as a phosphor glass, and the like are corroded. There was a problem.
【００１２】なお、回路部品領域の保護膜の耐フッ酸性
が充分でないことの対処として、犠牲エッチング時間が
短くてすむように、エッチングホール１０４を近づけて
形成することも考えられるが、この場合には重り内にお
けるエッチングホールの面積が大きくなるので、重りが
軽くなってしまい、例えば加速度センサの場合、感度が
低くなってしまう。In order to cope with the insufficient hydrofluoric acid resistance of the protective film in the circuit component region, it is conceivable to form the etching hole 104 close so that the sacrificial etching time can be shortened. Since the area of the etching hole in the weight becomes large, the weight becomes light. For example, in the case of an acceleration sensor, the sensitivity becomes low.
【００１３】また、ＳＯＩ基板の埋め込み絶縁膜を厚く
形成することは難しく、そのため固定部の直下の絶縁膜
を残存させるには固定部を大面積にする必要があり、従
って微小装置と支持基板との間の寄生容量を小さくする
ことが難しい、という問題点もあった。Further, it is difficult to form a thick buried insulating film of the SOI substrate. Therefore, the fixing portion needs to have a large area in order to leave the insulating film immediately below the fixing portion. However, there is a problem that it is difficult to reduce the parasitic capacitance between them.
【００１４】上記のように、従来のＳＯＩ基板を用い
て、回路部品あるいは回路と微小装置とを同一の基板に
形成することは非常に困難であり、一般的には微小装置
のみをＳＯＩ基板に形成している。例えば文献（Yoshin
ori Matsumoto、Moritaka Iwakiri、Hidekazu Tanaka、“A
Capacitive Accelerometer Using SDB-SOI Structur
e”、The 8th International Conference on Solid-Sta
te Sensors and Actuators, and Eurosensors IX. Stoc
kholm Sweden, June 25-29, 1995, pp550-553）におい
ては、ＳＯＩ基板には回路部品あるいは回路を有せず、
電極材料として耐フッ酸性のある金を使用したＳＯＩ基
板に微小装置を形成する方法について記載されている。As described above, it is very difficult to form a circuit component or a circuit and a microdevice on the same substrate using a conventional SOI substrate. Generally, only a microdevice is mounted on an SOI substrate. Has formed. For example, literature (Yoshin
ori Matsumoto, Moritaka Iwakiri, Hidekazu Tanaka, “A
Capacitive Accelerometer Using SDB-SOI Structur
e ”, The 8th International Conference on Solid-Sta
te Sensors and Actuators, and Eurosensors IX. Stoc
In kholm Sweden, June 25-29, 1995, pp550-553), the SOI substrate has no circuit components or circuits,
A method for forming a microdevice on an SOI substrate using hydrofluoric acid-resistant gold as an electrode material is described.
【００１５】本発明は、上記のごとき従来技術の問題点
を解決するためになされたものであり、ＩＣ製造ライン
との整合性が高く、犠牲エッチング時における回路部品
や回路部の保護が容易な微小装置の製造方法を提供する
ことを目的とする。The present invention has been made to solve the above-mentioned problems of the prior art, and has high compatibility with an IC manufacturing line, and can easily protect circuit components and circuit portions at the time of sacrificial etching. It is an object to provide a method for manufacturing a micro device.
【００１６】[0016]
【課題を解決するための手段】上記目的を達成するた
め、本発明においては特許請求の範囲に記載するような
構成をとる。すなわち本発明においては、エッチングさ
れやすい埋め込み絶縁層を構成し、犠牲エッチングを速
やかに行なうことにより、回路部品などに損傷を与えず
に微小構造を形成するようにしたものである。Means for Solving the Problems In order to achieve the above-mentioned object, the present invention has a structure as described in the claims. That is, in the present invention, a buried insulating layer which is easily etched is formed, and sacrifice etching is rapidly performed to form a microstructure without damaging circuit components and the like.
【００１７】まず、請求項１に記載の発明においては、
埋め込み絶縁膜が、少なくとも一方が絶縁膜である二つ
の膜を物理的機械的に接合した張り合わせ絶縁膜であ
り、上記の接合した部分に、バルクの酸化膜よりもエッ
チング用化学種が速く浸透する接合界面を有するように
構成している。なお、上記の「物理的機械的に接合し
た」とは、接着剤等の他の物質を介在させずに、例えば
熱処理で直接接合することを意味する。また、「エッチ
ング用化学種」とは、エッチングするための薬品、ガ
ス、プラズマなどを意味する。First, in the first aspect of the present invention,
The buried insulating film is a bonded insulating film in which at least one of the two insulating films is physically and mechanically bonded, and the bonding species penetrates into the bonded portion faster than the bulk oxide film. It is configured to have a bonding interface. Note that the term “physical mechanical bonding” means that the bonding is performed directly by, for example, a heat treatment without intervening other substances such as an adhesive. The “chemical species for etching” means a chemical, gas, plasma, or the like for etching.
【００１８】上記のように、少なくとも一方が絶縁膜で
ある二つの膜を物理的に接合すると、その接合界面はバ
ルクの酸化膜よりもエッチング用化学種が速く浸透する
ようになる。したがって浸透したエッチング用化学種に
よって広い面積で同時にエッチングが進行するので、従
来のように絶縁膜の端部からエッチングが行なわれる方
法に比較してエッチング速度が大幅に向上する。このエ
ッチング速度は接合する際の熱処理温度等によって異な
るが、通常のバルクの熱酸化膜におけるエッチング速度
の１００倍程度になり、したがってエッチング時間は１
００分の１程度に短縮することが出来る。そのため回路
部品等に損傷を与えることなく、微小構造を形成するこ
とが可能になる。As described above, when two films, at least one of which is an insulating film, are physically bonded, the bonding interface permeates the etching species faster than the bulk oxide film. Therefore, the etching proceeds over a wide area at the same time due to the permeated etching chemical species, so that the etching rate is greatly improved as compared with the conventional method in which etching is performed from the end of the insulating film. The etching rate varies depending on the heat treatment temperature at the time of bonding and the like, but is about 100 times the etching rate of a normal bulk thermal oxide film.
It can be reduced to about 1/00. Therefore, a minute structure can be formed without damaging circuit components and the like.
【００１９】また、請求項２に記載の発明においては、
埋め込み絶縁膜の一部がバルクの酸化膜よりもエッチン
グ用化学種が速く浸透する接合界面であり、他の一部が
それよりもエッチング用化学種の浸透速度が遅い接合界
面であって、上記のエッチング用化学種が速く浸透する
接合界面を形成している部分の埋め込み絶縁膜をエッチ
ング除去することにより、構造部材として残すべき箇所
と除去すべき箇所とを任意に設定できるようにしたもの
である。Further, in the invention according to claim 2,
A part of the buried insulating film is a bonding interface where the etching chemical species penetrates faster than the bulk oxide film, and another part is a bonding interface where the etching chemical species has a lower penetration rate than the bulk oxide film. By etching and removing the buried insulating film in the portion forming the bonding interface where the etching species permeate quickly, the portion to be left as a structural member and the portion to be removed can be arbitrarily set. is there.
【００２０】また、請求項３に記載の発明は、バルクの
酸化膜よりもエッチング用化学種が速く浸透する接合界
面として、酸化膜と酸化膜とを張り合わせた接合界面を
用いたものである。また、請求項４に記載の発明は、バ
ルクの酸化膜よりもエッチング用化学種が速く浸透する
接合界面として、酸化膜と窒化膜とを張り合わせた接合
界面を用いたものである。The third aspect of the present invention uses a bonding interface in which an oxide film and an oxide film are bonded to each other as a bonding interface through which a chemical species for etching permeates faster than a bulk oxide film. According to a fourth aspect of the present invention, a bonding interface in which an oxide film and a nitride film are bonded to each other is used as a bonding interface through which a chemical species for etching permeates faster than a bulk oxide film.
【００２１】また、請求項５に記載の発明は、バルクの
酸化膜よりもエッチング用化学種が速く浸透する接合界
面として、表面荒れを有する酸化膜と、酸化膜或いは他
の部材とを張り合わせた接合界面を用いたものである。
このように表面荒れを有する酸化膜を用いると、エッチ
ング用化学種の浸透速度を向上させることができる。According to the fifth aspect of the present invention, an oxide film having a rough surface and an oxide film or another member are bonded to each other as a bonding interface through which a chemical species for etching permeates faster than a bulk oxide film. This uses a bonding interface.
When an oxide film having such a rough surface is used, the permeation speed of etching species can be improved.
【００２２】また、請求項６に記載の発明においては、
エッチング用化学種の浸透速度が遅い接合界面として、
酸化膜と、単結晶シリコン、多結晶シリコンまたはアモ
ルファスシリコンのうちの何れか一つとを張り合わせた
接合界面を用いるように構成したものである。In the invention according to claim 6,
As a bonding interface where the penetration rate of etching species is slow,
It is configured to use a bonding interface in which an oxide film is bonded to one of single crystal silicon, polycrystal silicon, and amorphous silicon.
【００２３】また、請求項７に記載の発明は、請求項３
に記載した酸化膜と酸化膜とを張り合わせた接合界面を
用いる製造方法の具体的工程の一例を示すものである。The invention described in claim 7 is the third invention.
1 shows an example of specific steps of a manufacturing method using a bonding interface in which an oxide film and an oxide film are bonded to each other as described in 1).
【００２４】また、請求項８に記載の発明は、請求項４
に記載した、一部が酸化膜と窒化ケイ素膜とを張り合わ
せた接合界面を用いる製造方法の具体的工程の一例を示
すものである。[0024] The invention described in claim 8 is the same as the invention described in claim 4.
1 shows an example of a specific process of a manufacturing method using a bonding interface in which a part of an oxide film and a silicon nitride film are adhered to each other.
【００２５】また、請求項９に記載の発明は、請求項６
に記載した、一部が酸化膜と単結晶シリコン、多結晶シ
リコンあるいはアモルファスシリコンとを張り合わせた
接合界面を用いる製造方法の具体的工程の一例を示すも
のである。The invention according to claim 9 is the same as the claim 6.
1 shows an example of a specific process of a manufacturing method using a bonding interface in which an oxide film is partially bonded to single crystal silicon, polycrystalline silicon, or amorphous silicon.
【００２６】また、請求項１０に記載の発明は、エッチ
ング除去する犠牲層として多孔質絶縁膜を用いたもので
ある。この多孔質絶縁膜は多孔質であるため、バルクの
絶縁膜に比較して実質的に溶解すべき量が少ない。その
ためエッチング速度が速いので、エッチング時間を大幅
に短縮することが出来る。したがって回路部品等に損傷
を与えることなく、微小構造を形成することが可能にな
る。The invention according to claim 10 uses a porous insulating film as a sacrificial layer to be removed by etching. Since this porous insulating film is porous, the amount to be substantially dissolved is smaller than that of the bulk insulating film. Therefore, since the etching rate is high, the etching time can be greatly reduced. Therefore, it is possible to form a microstructure without damaging circuit components and the like.
【００２７】また、請求項１１に記載の発明は、エッチ
ング除去する犠牲層として多孔質絶縁膜を用いたもので
あって、かつ回路部品（電子素子）を形成する工程も含
むものである。The invention according to claim 11 uses a porous insulating film as a sacrificial layer to be removed by etching and includes a step of forming a circuit component (electronic element).
【００２８】また、請求項１２に記載の発明は、多孔質
絶縁膜として、ＳＯＩ基板の埋め込み絶縁膜を用いたも
のである。また、請求項１３に記載の発明は、埋め込み
絶縁膜として多孔質ガラスを用いたものである。The twelfth aspect of the present invention uses a buried insulating film of an SOI substrate as the porous insulating film. The invention according to claim 13 uses porous glass as the buried insulating film.
【００２９】また、請求項１４に記載の発明は、多孔質
ガラスとして発泡した燐ガラスを用いたものである。ま
た、請求項１５に記載の発明は、請求項１４に記載し
た、発泡した燐ガラスを用いた製造方法の具体的工程の
一例を示すものである。また、請求項１６に記載の発明
は、請求項１０または請求項１１に記載した製造方法の
具体的工程の一例を示すものである。The invention according to claim 14 uses foamed phosphorus glass as the porous glass. The invention described in claim 15 shows an example of specific steps of the production method using foamed phosphor glass described in claim 14. The invention according to claim 16 shows an example of specific steps of the manufacturing method according to claim 10 or 11.
【００３０】[0030]
【発明の効果】本発明によれば、従来の方法に比較して
エッチング速度が大幅に向上するので、エッチング時間
を大幅に短縮することが出来る。そのため回路部品等に
損傷を与えることなく、微小構造を形成することが可能
になる。したがってＩＣ製造ラインとの整合性が高く、
犠牲エッチング時における回路部品や回路部の保護が容
易になり、微小構造と回路部品とを同じＳＯＩ基板に形
成することが可能になる、という効果が得られる。According to the present invention, since the etching rate is greatly improved as compared with the conventional method, the etching time can be greatly reduced. Therefore, a minute structure can be formed without damaging circuit components and the like. Therefore, the consistency with the IC manufacturing line is high,
The effect is obtained that the circuit components and the circuit portion are easily protected during the sacrificial etching, and the microstructure and the circuit components can be formed on the same SOI substrate.
【００３１】また、従来方法において、導電性材料の耐
フッ酸性を向上させるために、金や白金などの貴金属を
用いた場合、密着性向上のためにクロムといった重金属
類を用いなければならず、またこれらの金属をパターニ
ングするために王水で溶解あるいはリフトオフするとい
う、標準的なＩＣ製造プロセスとは異なった特殊手法を
用いなければならず、従って、重金属イオンやパーティ
クル汚染の危険性が高く、ＩＣ製造ラインとの整合性が
悪いばかりか、貴金属の材料費のみならず特殊工程費用
など、製造コストを押し上げてしまうという問題があっ
たが、本発明によれば、上記のようにエッチング時間を
大幅に短縮することが出来るので、従来のように金や白
金あるいはクロムといった電極材料を使用する必要がな
くなるため、重金属やパーティクル汚染の危険性が低く
なるという利点もある。In the conventional method, when a noble metal such as gold or platinum is used to improve the hydrofluoric acid resistance of the conductive material, heavy metals such as chromium must be used to improve the adhesion. In addition, a special technique different from the standard IC manufacturing process of melting or lifting off with aqua regia to pattern these metals must be used, and therefore there is a high risk of heavy metal ions and particle contamination, Not only is the consistency with the IC production line poor, but there is a problem that the production cost is increased not only in the material cost of the precious metal but also in the special process, but according to the present invention, the etching time is reduced as described above. Because it can be greatly reduced, there is no need to use an electrode material such as gold, platinum, or chromium as in the past. There is also an advantage that the risk of and particle contamination is low.
【００３２】また、請求項２に記載の発明においては、
上記共通の効果に加えて、埋め込み絶縁膜の選択エッチ
ングができる、という効果が得られ、従ってマスタパタ
ーンの自由度が高く、また、犠牲エッチング時に時間コ
ントロールをするマージンが大きく、従って歩留りが向
上できる、という効果が得られる。また、請求項４に記
載の発明においては、上記共通の効果に加えて、可動部
の対向する支持基板表面に窒化膜（例えば窒化ケイ素
膜）が出来るため、可動部が支持基板に接触した場合に
おける摩耗を低減し、かつ電気的短絡を防止することが
できる、という効果が得られる。Further, in the invention according to claim 2,
In addition to the above-mentioned common effects, an effect that selective etching of the buried insulating film can be obtained is obtained, so that the degree of freedom of the master pattern is high, and a margin for time control at the time of sacrificial etching is large, so that the yield can be improved. Is obtained. According to the fourth aspect of the present invention, in addition to the above-mentioned common effect, a nitride film (for example, a silicon nitride film) is formed on the surface of the support substrate facing the movable portion. In this case, it is possible to obtain an effect of reducing abrasion and preventing an electrical short circuit.
【００３３】[0033]
【発明の実施の形態】（実施の形態１）図１は本発明の
第１の実施の形態における製造工程の一部を示す断面図
である。以下、各工程（Ａ）〜（Ｆ）に従って説明す
る。 （Ａ）第１のシリコン基板４００の主面に酸化膜４０１
を、熱酸化等の手法により厚さ０.１μｍ形成する。 （Ｂ）第２のシリコン基板４０２の主面に酸化膜４０３
を、熱酸化等の手法により厚さ２μｍ形成する。(Embodiment 1) FIG. 1 is a sectional view showing a part of a manufacturing process according to a first embodiment of the present invention. Hereinafter, the steps (A) to (F) will be described. (A) An oxide film 401 is formed on a main surface of a first silicon substrate 400.
Is formed to a thickness of 0.1 μm by a technique such as thermal oxidation. (B) An oxide film 403 is formed on the main surface of the second silicon substrate 402.
Is formed to a thickness of 2 μm by a technique such as thermal oxidation.
【００３４】（Ｃ）上記（Ａ）の構造体の主面の酸化膜
４０１と、上記（Ｂ）の構造体の主面の酸化膜４０３と
を重ね合わせ、酸素雰囲気中１１００℃にて１時間熱処
理して接合する。そして、第１のシリコン基板４００を
研削、研磨し、厚さ１０μｍのＳＯＩ層４０４を形成す
る。４１０は、酸化膜と酸化膜との接合界面を有する埋
め込み絶縁膜である。以上の工程により、ＳＯＩ基板が
形成される。なお、ＳＯＩ基板の裏面（４０２の下側）
の酸化膜は、図では剥離した場合を示しているが、ＳＯ
Ｉ基板のそりを押さえるために剥離しない場合もある。(C) The oxide film 401 on the main surface of the structure of (A) and the oxide film 403 on the main surface of the structure of (B) are overlapped with each other, and are placed in an oxygen atmosphere at 1100 ° C. for 1 hour. Heat treatment for bonding. Then, the first silicon substrate 400 is ground and polished to form an SOI layer 404 having a thickness of 10 μm. Reference numeral 410 denotes a buried insulating film having a bonding interface between the oxide films. Through the above steps, an SOI substrate is formed. The back surface of the SOI substrate (below 402)
In the figure, the oxide film of FIG.
In some cases, peeling is not performed to suppress the warp of the I substrate.
【００３５】（Ｄ）上記ＳＯＩ基板の主面の一部に、不
純物拡散層や配線、あるいは層間膜などから構成される
回路部品あるいはこれらの回路からなる回路部品領域４
０５を、標準的なＩＣ製造プロセスを用いて形成する。(D) On a part of the main surface of the SOI substrate, a circuit component composed of an impurity diffusion layer, a wiring, an interlayer film or the like, or a circuit component region 4 composed of these circuits
05 is formed using a standard IC manufacturing process.
【００３６】（Ｅ）上記構造体の主面にＳｉＮ膜をプラ
ズマＣＶＤの手法により形成し、フォトならびにドライ
エッチングの手法によりパターニングすることにより、
必要な部分にＳｉＮ膜を形成する。４０６は回路部品領
域４０５をくるむように形成されたＳｉＮ膜で、回路部
品領域４０５の保護膜である。回路部品領域４０５の上
の保護膜４０６の開口部４０７はいわゆるＰＡＤ開口部
であり、回路部品領域４０５の回路部品と外部との電気
的接続を行なうためのＰＡＤが顔を出す。(E) An SiN film is formed on the main surface of the above structure by a plasma CVD method, and is patterned by a photo and dry etching method.
An SiN film is formed at a necessary portion. Reference numeral 406 denotes a SiN film formed so as to surround the circuit component region 405, which is a protective film for the circuit component region 405. The opening 407 of the protective film 406 above the circuit component region 405 is a so-called PAD opening, and a PAD for making an electrical connection between the circuit component in the circuit component region 405 and the outside appears.
【００３７】（Ｆ）上記構造体の主面にＰＳＧ膜を形成
し、フォトならびにドライエッチングの手法によりパタ
ーニングすることにより、次工程のエッチングマスクと
なるＰＳＧマスク４０８を形成する。(F) A PSG film is formed on the main surface of the above-mentioned structure, and is patterned by photolithography and dry etching to form a PSG mask 408 serving as an etching mask in the next step.
【００３８】次に、上記の製造工程の続きを図２に従っ
て説明する。図２において、（Ａ）は平面図、（Ｂ）は
（Ａ）のａ−ａ断面図、（Ｃ）は平面図、（Ｄ）は
（Ｃ）のｂ−ｂ断面図、（Ｅ）は（Ｃ）のｃ−ｃ断面
図、（Ｆ）は（Ｃ）のｄ−ｄ断面図である。Next, the continuation of the above manufacturing process will be described with reference to FIG. In FIG. 2, (A) is a plan view, (B) is an aa sectional view of (A), (C) is a plan view, (D) is a bb sectional view of (C), and (E) is (C) is a cc cross-sectional view, and (F) is a dd cross-sectional view of (C).
【００３９】まず、前記図１の（Ｆ）に示した構造体に
おいて、ＰＳＧマスク４０８をエッチングマスクとして
反応性イオンエッチングの手法により、埋め込み絶縁膜
に達する分離溝４０９を形成した状態の平面図が図２
（Ａ）であり、そのａ−ａ断面図が図２（Ｂ）である。
なお、図２（Ａ）、（Ｂ）において、４０２は支持基
板、４０４はＳＯＩ層である。また、４１１はエッチン
グホールであり、その下にも分離溝が形成されている。First, in the structure shown in FIG. 1F, a plan view showing a state in which a separation groove 409 reaching the buried insulating film is formed by a reactive ion etching technique using the PSG mask 408 as an etching mask. FIG.
FIG. 2A is a sectional view taken along the line a-a in FIG.
2A and 2B, reference numeral 402 denotes a support substrate, and 404 denotes an SOI layer. Reference numeral 411 denotes an etching hole, under which a separation groove is formed.
【００４０】次に、上記構造体を、ＰＡＤ開口液（フッ
酸を主としたＰＳＧエッチング液であり、例えばＨＦ＋
ＮＨ4Ｆ＋ＣＨ3ＣＯＯＨ）に浸漬し、分離溝４０９なら
びにエッチングホール４１１からエッチング液を侵入せ
しめ、埋め込み絶縁膜４１０を部分的に犠牲エッチング
して除去し、自立構造を有する微小装置を得る。この状
態の平面図を図２（Ｃ）に示す。この際、トレンチエッ
チングのためのＰＳＧマスク４０８は犠牲エッチング時
に同時に除去される。Next, a PAD opening solution (a PSG etching solution mainly containing hydrofluoric acid, for example, HF +
The substrate is immersed in NH 4 F + CH 3 COOH, an etchant is allowed to enter through the separation groove 409 and the etching hole 411, and the embedded insulating film 410 is partially removed by sacrificial etching to obtain a micro device having a self-standing structure. FIG. 2C shows a plan view of this state. At this time, the PSG mask 408 for trench etching is removed at the same time as the sacrificial etching.
【００４１】また、図２（Ｄ）（Ｅ）（Ｆ）は図２
（Ｃ）の各断面図であり、前記図１３に示したものと同
様の微小構造が形成される。なお、図２（Ｃ）〜（Ｆ）
において、４２０ならびに４２１は固定部、４２２は両
持ち梁、４２３は片持ち梁、４２４は重りである。FIGS. 2D, 2E, and 2F are shown in FIG.
FIG. 14C is a cross-sectional view of the same, where a microstructure similar to that shown in FIG. 13 is formed. 2 (C) to 2 (F).
, 420 and 421 are fixed portions, 422 is a doubly supported beam, 423 is a cantilever beam, and 424 is a weight.
【００４２】次に、作用を説明する。上記の犠牲エッチ
ングの際、酸化膜と酸化膜との接合界面へのエッチング
液の浸透が速いため、埋め込み絶縁膜４１０は極めて速
やかに溶解除去可能であり、アルミ等の配線材料やプラ
ズマＳｉＮ膜等の保護膜に対する腐食性の小さなＰＡＤ
開口液を用いても十分なエッチング速度が得られる。従
って、アルミ等の配線材料やプラズマＳｉＮ膜等の保護
膜、ひいては回路部品領域の配線材料や層間膜材料を損
傷することなく、埋め込み絶縁膜４１０が犠牲エッチン
グされる。酸化膜と酸化膜との接合界面へのエッチング
液の浸透速度、すなわち化学的接合強度は、張り合わせ
ＳＯＩ基板を形成する際の張り合わせ熱処理工程の処理
条件、特に熱処理温度に大きく依存し、本実施の形態に
記載の条件（熱処理温度１１００℃）では、通常のバル
クの熱酸化膜のエッチング速度の約１００倍の速い速度
が得られた。Next, the operation will be described. In the above-described sacrificial etching, since the etchant penetrates quickly into the bonding interface between the oxide films, the buried insulating film 410 can be dissolved and removed very quickly, and a wiring material such as aluminum, a plasma SiN film, or the like can be used. PAD with low corrosiveness to protective film
Even if the opening liquid is used, a sufficient etching rate can be obtained. Therefore, the buried insulating film 410 is sacrificed etched without damaging the wiring material such as aluminum, the protective film such as the plasma SiN film, and the wiring material and the interlayer film material in the circuit component region. The permeation rate of the etching solution into the bonding interface between the oxide films and the oxide film, that is, the chemical bonding strength, largely depends on the processing conditions of the bonding heat treatment step when forming the bonded SOI substrate, particularly on the heat treatment temperature. Under the conditions described in the embodiment (heat treatment temperature of 1100 ° C.), a speed approximately 100 times faster than the etching rate of a normal bulk thermal oxide film was obtained.
【００４３】熱処理工程の温度が高くなるに従って酸化
膜と酸化膜との接合界面へのエッチング液の浸透速度の
増速効果は薄れ、１２００℃の張り合わせ熱処理を施し
た場合には、わずかに増速効果が認められる程度であ
る。As the temperature of the heat treatment process increases, the effect of increasing the penetration rate of the etching solution to the bonding interface between the oxide films decreases, and when the bonding heat treatment at 1200 ° C. is performed, the speed slightly increases. The effect is only recognized.
【００４４】一方、酸化膜と酸化膜との接合界面の物理
的機械的接合強度もまた、張り合わせＳＯＩ基板を形成
する際の張り合わせ熱処理工程の処理条件、特に熱処理
温度に大きく依存し、本実施の形態に記載の条件（熱処
理温度１１００℃）ならびにそれよりも高い温度では、
十分な接合強度が得られる。しかし、熱処理工程の温度
を下げ、１０００℃程度の張り合わせ熱処理を施した場
合には、物理的機械的接合強度の十分な張り合わせ基板
と不足している張り合わせ基板とが得られ、従って歩留
りが低下する。さらに熱処理温度を下げ、９００℃以下
の張り合わせ熱処理を施した場合では、もはや酸化膜と
酸化膜とを、物理的機械的に張り合わせることは困難で
ある。On the other hand, the physical and mechanical bonding strength of the bonding interface between the oxide films also greatly depends on the processing conditions of the bonding heat treatment step for forming the bonded SOI substrate, especially on the heat treatment temperature. Under the conditions described in the form (heat treatment temperature 1100 ° C.) and higher temperatures,
Sufficient bonding strength is obtained. However, when the temperature of the heat treatment step is lowered and a bonding heat treatment of about 1000 ° C. is performed, a bonded substrate with sufficient physical and mechanical bonding strength and a bonded substrate with insufficient bonding strength are obtained, and thus the yield is reduced. . In the case where the heat treatment temperature is further reduced and the bonding heat treatment is performed at 900 ° C. or less, it is difficult to physically and mechanically bond the oxide film and the oxide film.
【００４５】上記のように、物理的機械的に十分な接合
強度を有し、かつ接合界面へのエッチング液等の浸透速
度が速いという条件を満足するためには、１１００℃付
近の熱処理温度を用いることが望ましい。実用的には１
１００±７０℃程度で良好な特性が得られる。As described above, in order to satisfy the condition that the bonding strength is sufficient physically and mechanically and the penetration speed of the etching solution or the like into the bonding interface is high, the heat treatment temperature around 1100 ° C. is required. It is desirable to use. Practically 1
Good characteristics can be obtained at about 100 ± 70 ° C.
【００４６】なお、上記のごとき微小構造体の応用例と
しては、微小な加速度センサやガスセンサなどがある。
加速度センサの構成としては、例えば、重りの支持部付
近にピエゾ抵抗等の検出手段を形成する方法、可動部と
なる重りの底面とそれに対向する固定部とを電極として
静電容量の変化を検出する方法などがある。As an application example of the microstructure as described above, there are a micro acceleration sensor, a gas sensor, and the like.
As the configuration of the acceleration sensor, for example, a method of forming detection means such as a piezo resistor near the weight support portion, and detecting a change in capacitance using the bottom surface of the weight serving as a movable portion and the fixed portion facing the electrode as electrodes There are ways to do that.
【００４７】また、ガスセンサとしては、可動部となる
重りの底面とそれに対向する固定部とを電極とし、それ
らの電極に交番電圧を印加して可動部を振動させると共
に静電容量の変化から可動部の共振周波数を検出し、ガ
スの吸着による可動部重量の微小な変化に伴って共振周
波数が変化するのを検出する方法がある。Further, as the gas sensor, the bottom surface of the weight serving as the movable portion and the fixed portion opposed thereto are used as electrodes, and an alternating voltage is applied to these electrodes to oscillate the movable portion and to move from the change in capacitance. There is a method of detecting the resonance frequency of the moving part and detecting a change in the resonance frequency due to a minute change in the weight of the movable part due to gas adsorption.
【００４８】（実施の形態２）図３は本発明の第２の実
施の形態における製造工程の一部を示す断面図である。
以下、（Ａ）〜（Ｇ）の各工程に従って説明する。 （Ａ）第１のシリコン基板５００の主面（図では下面）
に厚さ０.５μｍの酸化膜５０１を熱酸化の手法により
形成し、次にフォトならびにドライエッチングの手法に
よってパターニングすることにより、開口部５０２を形
成する。(Embodiment 2) FIG. 3 is a sectional view showing a part of a manufacturing process according to a second embodiment of the present invention.
Hereinafter, description will be made in accordance with each of the steps (A) to (G). (A) Main surface of first silicon substrate 500 (lower surface in the figure)
An oxide film 501 having a thickness of 0.5 μm is formed by thermal oxidation, and then patterned by photo and dry etching to form an opening 502.
【００４９】（Ｂ）上記構造体の主面にＬＰ−ＣＶＤの
手法により厚さ２μｍのポリシリコン膜５０３を形成
し、酸化膜５０１と同じ厚さの０.５μｍになるまで選
択研磨する。 （Ｃ）第２のシリコン基板５０４の主面（図では上面）
に熱酸化の手法により酸化膜５０５を形成する。(B) A polysilicon film 503 having a thickness of 2 μm is formed on the main surface of the above structure by the LP-CVD method, and is selectively polished until the thickness becomes 0.5 μm which is the same thickness as the oxide film 501. (C) Main surface of second silicon substrate 504 (upper surface in the figure)
An oxide film 505 is formed by thermal oxidation.
【００５０】（Ｄ）上記（Ｂ）の構造体の主面（図では
下面）と、上記（Ｃ）の構造体の主面（図では上面）と
を重ね合わせ、酸素雰囲気中１１００℃にて１時間熱処
理して接合する。そして第１のシリコン基板５００を研
削、研磨し、厚さ１０μｍのＳＯＩ層５０８を形成す
る。図中の破線は、酸化膜と酸化膜との接合界面を示し
ている。以上の工程により、酸化膜と酸化膜との接合界
面５０６、および酸化膜とポリシリコンとの接合界面５
０７の二つの接合界面を有するＳＯＩ基板が得られる。
なお、ＳＯＩ基板の裏面の酸化膜は、図では剥離したも
のを示しているが、ＳＯＩ基板のそりを押さえるために
剥離しない場合もある。(D) The main surface (lower surface in the drawing) of the structure of (B) and the main surface (upper surface in the drawing) of the structure of (C) are overlapped, and the structure is placed at 1100 ° C. in an oxygen atmosphere. Heat treatment for 1 hour to join. Then, the first silicon substrate 500 is ground and polished to form an SOI layer 508 having a thickness of 10 μm. The broken line in the figure indicates the bonding interface between the oxide films. Through the above steps, the bonding interface 506 between the oxide film and the oxide film and the bonding interface 5 between the oxide film and the polysilicon are formed.
An SOI substrate having two junction interfaces of 07 is obtained.
Note that although the oxide film on the back surface of the SOI substrate is illustrated in the figure as peeled, the oxide film may not be peeled off in order to suppress the warpage of the SOI substrate.
【００５１】（Ｅ）上記ＳＯＩ基板の主面の一部に不純
物拡散層や配線、あるいは層間膜などから構成される回
路部品あるいはこれらの回路からなる回路部品領域５１
０を、標準的なＩＣ製造プロセスを用いて形成する。 （Ｆ）上記構造体の主面にＳｉＮ膜をプラズマＣＶＤの
手法により形成し、フォトならびにドライエッチングの
手法によりパターニングすることにより、回路部品領域
５１０をくるむような形状のＳｉＮ膜の保護膜５１１を
形成する。回路部品領域５１０の上の保護膜５１１の開
口部５１２はいわゆるＰＡＤ開口部であり、回路部品領
域５１０の回路部品と外部との電気的接続を行うための
ＰＡＤが顔を出す。(E) A circuit component composed of an impurity diffusion layer, wiring, an interlayer film or the like on a part of the main surface of the SOI substrate or a circuit component region 51 composed of these circuits
0 is formed using a standard IC manufacturing process. (F) An SiN film is formed on the main surface of the structure by a plasma CVD method, and is patterned by a photo and dry etching method to form a SiN film protection film 511 having a shape surrounding the circuit component region 510. Form. The opening 512 of the protective film 511 above the circuit component region 510 is a so-called PAD opening, and a PAD for making an electrical connection between the circuit component in the circuit component region 510 and the outside appears.
【００５２】（Ｇ）上記構造体の主面にＰＳＧ膜を形成
し、フォトならびにドライエッチングの手法によってパ
ターニングすることにより、次工程のエッチングマスク
となるＰＳＧマスク５１３を形成する。(G) A PSG mask 513 to be an etching mask in the next step is formed by forming a PSG film on the main surface of the above structure and patterning it by photo and dry etching.
【００５３】次に、上記製造工程の続きを図４に従って
説明する。図４において、（Ａ）は平面図、（Ｂ）は
（Ａ）のａ−ａ断面図、（Ｃ）は平面図、（Ｄ）は
（Ｃ）のｂ−ｂ断面図、（Ｅ）は（Ｃ）のｃ−ｃ断面
図、（Ｆ）は（Ｃ）のｄ−ｄ断面図である。まず、図３
（Ｇ）に示した構造体のＰＳＧマスク５１３をエッチン
グマスクとして反応性イオンエッチングの手法により、
埋め込み絶縁膜に達する分離溝５１４を形成する。図４
（Ａ）は上記の状態における平面図、（Ｂ）は断面図で
ある。なお、図４（Ａ）、（Ｂ）において、５０４は支
持基板、５０８はＳＯＩ層である。なお、５１５はエッ
チングホールであり、その下にも分離溝が形成されてい
る。Next, the continuation of the above manufacturing process will be described with reference to FIG. In FIG. 4, (A) is a plan view, (B) is an aa sectional view of (A), (C) is a plan view, (D) is a bb sectional view of (C), and (E) is (C) is a cc cross-sectional view, and (F) is a dd cross-sectional view of (C). First, FIG.
Using the PSG mask 513 of the structure shown in FIG.
A separation groove 514 reaching the buried insulating film is formed. FIG.
(A) is a plan view in the above state, and (B) is a cross-sectional view. 4A and 4B, reference numeral 504 denotes a support substrate, and 508 denotes an SOI layer. In addition, 515 is an etching hole, and a separation groove is formed below the etching hole.
【００５４】次に上記構造体を、ＰＡＤ開口液に浸漬
し、分離溝５１４ならびにエッチングホール５１５から
エッチング液を浸透せしめ、酸化膜５０１と酸化膜５０
５とからなる埋め込み絶縁膜を部分的に犠牲エッチング
して除去し、自立構造を有する微小装置を得る。この状
態の平面図を図４（Ｃ）に示す。この際、トレンチエッ
チングのためのＰＳＧマスク５１３は犠牲エッチング時
に同時に除去される。Next, the above-mentioned structure is immersed in a PAD opening solution, and an etching solution is permeated through the separation groove 514 and the etching hole 515 to form the oxide film 501 and the oxide film 50.
The buried insulating film 5 is partially removed by sacrificial etching to obtain a microdevice having a free-standing structure. FIG. 4C shows a plan view of this state. At this time, the PSG mask 513 for trench etching is removed at the same time as the sacrificial etching.
【００５５】また、図４（Ｄ）（Ｅ）（Ｆ）は図４
（Ｃ）の各断面図であり、前記図１３に示したものと同
様の微小構造が形成される。なお、図４（Ｃ）〜（Ｆ）
において、５２０ならびに５２１は固定部、５２２は両
持ち梁、５２３は片時ち梁、５２４は重りである。FIGS. 4D, 4E, and 4F show FIGS.
FIG. 14C is a cross-sectional view of the same, where a microstructure similar to that shown in FIG. 13 is formed. 4C to 4F.
, 520 and 521 are fixed portions, 522 is a doubly supported beam, 523 is a one-time beam, and 524 is a weight.
【００５６】次に作用を説明する。上記の犠牲エッチン
グの際、酸化膜５０１と酸化膜５０５との接合界面５０
６へのエッチング液の浸透が速く、重り５２４、片持ち
梁５２３、両持ち梁５２２の直下の埋め込み絶縁膜は極
めて速やかに溶解除去され、アルミ等の配線材料やプラ
ズマＳｉＮ膜等の保護膜に対する腐食性の小さなＰＡＤ
開口液を用いても十分なエッチング速度が得られる。従
って、アルミ等の配線材料やプラズマＳｉＮ膜等の保護
膜、ひいては回路部品領域の配線材料や層間膜材料を損
傷することなく、酸化膜５０１と酸化膜５０５からなる
埋め込み絶縁膜の部分が犠牲エッチングされる。Next, the operation will be described. At the time of the above-described sacrificial etching, the bonding interface 50 between the oxide films 501 and 505 is formed.
The etching solution permeates the weight 524, the cantilever beam 523, and the buried insulating film 522 immediately below the cantilever beam 522, and is very quickly dissolved and removed, thereby protecting the wiring material such as aluminum and the protective film such as the plasma SiN film. Small corrosive PAD
Even if the opening liquid is used, a sufficient etching rate can be obtained. Therefore, the sacrificial etching is performed on the portion of the buried insulating film made of the oxide film 501 and the oxide film 505 without damaging the wiring material such as aluminum, the protective film such as the plasma SiN film, and the wiring material and the interlayer film material in the circuit component region. Is done.
【００５７】一方、酸化膜５０５とポリシリコン５０３
との接合界面５０７へのエッチング液の浸透速度はバル
クの熱酸化膜と同程度であり、従ってエッチング速度は
上記の酸化膜５０１と酸化膜５０５からなる埋め込み絶
縁膜に比べて極めて遅くなる。そのため固定部直下の埋
め込み絶縁膜（５０３と５０５からなる）は選択的に残
存させ、可動部直下の埋め込み絶縁膜（５０１と５０５
からなる）は選択的に除去することができる。On the other hand, oxide film 505 and polysilicon 503
The permeation speed of the etching solution into the bonding interface 507 with the silicon oxide film is almost the same as that of the bulk thermal oxide film, and therefore, the etching speed is much lower than that of the buried insulating film composed of the oxide film 501 and the oxide film 505. Therefore, the buried insulating film (consisting of 503 and 505) immediately below the fixed portion is selectively left, and the buried insulating film (501 and 505) immediately below the movable portion is left.
) Can be selectively removed.
【００５８】（実施の形態３）図５は本発明の第３の実
施の形態における製造工程の一部を示す断面図である。
以下、（Ａ）〜（Ｇ）の各工程に従って説明する。 （Ａ）第１のシリコン基板６００の主面（図では上面）
に厚さ０.５μｍの窒化ケイ素膜６０１をＬＰ−ＣＶＤ
の手法により形成し、フォトならびにドライエッチング
の手法によりパターニングし、開口部６０２を形成す
る。(Embodiment 3) FIG. 5 is a cross-sectional view showing a part of a manufacturing process according to a third embodiment of the present invention.
Hereinafter, description will be made in accordance with each of the steps (A) to (G). (A) Main surface of first silicon substrate 600 (upper surface in the figure)
Of silicon nitride film 601 having a thickness of 0.5 μm by LP-CVD
And an opening 602 is formed by patterning using a photo and dry etching technique.
【００５９】（Ｂ）上記構造体の主面にＬＰ−ＣＶＤの
手法により厚さ２μｍのポリシリコン膜６０３を形成
し、窒化ケイ素膜６０１と同じ厚さの０.５μｍになる
まで選択研磨する。上記構造体の裏面の窒化ケイ素膜な
らびにポリシリコン膜は、ドライエッチングの手法によ
り、全面除去する。(B) A polysilicon film 603 having a thickness of 2 μm is formed on the main surface of the structure by LP-CVD, and is selectively polished until the thickness becomes 0.5 μm, which is the same thickness as the silicon nitride film 601. The entire surface of the silicon nitride film and the polysilicon film on the back surface of the structure is removed by dry etching.
【００６０】（Ｃ）第２のシリコン基板６０４の主面
（図では下面）に熱酸化の手法により酸化膜６０５を形
成する。 （Ｄ）上記（Ｂ）の構造体の主面（図では上面）と、上
記（Ｃ）の構造体の主面（図では下面）とを重ね合わ
せ、酸素雰囲気中１１００℃にて１時間熱処理して接合
し、第２のシリコン基板６０４を研削、研磨し、厚さ１
０μｍのＳＯＩ層６０８を形成する。(C) An oxide film 605 is formed on the main surface (lower surface in the figure) of the second silicon substrate 604 by a thermal oxidation technique. (D) The main surface (upper surface in the figure) of the above structure (B) and the main surface (lower surface in the figure) of the above structure (C) are overlapped and heat-treated at 1100 ° C. for 1 hour in an oxygen atmosphere. And the second silicon substrate 604 is ground and polished to a thickness of 1
A 0 μm SOI layer 608 is formed.
【００６１】以上の工程により、酸化膜と窒化ケイ素膜
との接合界面６０６と、酸化膜とポリシリコンとの接合
界面６０７とを有するＳＯＩ基板が得られる。なお、Ｓ
ＯＩ基板の裏面の酸化膜は、図では剥離した場合を示し
ているが、ＳＯＩ基板のそりを押さえるために剥離しな
い場合もある。Through the above steps, an SOI substrate having a bonding interface 606 between the oxide film and the silicon nitride film and a bonding interface 607 between the oxide film and the polysilicon is obtained. Note that S
Although the figure shows a case where the oxide film on the back surface of the OI substrate is peeled off, the oxide film may not be peeled off in order to suppress the warpage of the SOI substrate.
【００６２】（Ｅ）上記ＳＯＩ基板の主面の一部に不純
物拡散層や配線、あるいは層間膜などから構成される回
路部品あるいはこれらの回路からなる回路部品領域６１
０を、標準的なＩＣ製造プロセスを用いて形成する。(E) A circuit component composed of an impurity diffusion layer, wiring, an interlayer film, or the like on a part of the main surface of the SOI substrate or a circuit component region 61 composed of these circuits
0 is formed using a standard IC manufacturing process.
【００６３】（Ｆ）上記構造体の主面にＳｉＮ膜をプラ
ズマＣＶＤの手法により形成し、フォトならびにドライ
エッチングの手法によってパターニングすることによ
り、回路部品領域６１０をくるむような形状の保護膜６
１１を形成する。この保護膜６１１の開口部６１２はい
わゆるＰＡＤ開口部であり、回路部品領域６１０の回路
部品と外部との電気的接続を行うためのＰＡＤが顔を出
す。(F) An SiN film is formed on the main surface of the above structure by a plasma CVD method, and is patterned by photo and dry etching to form a protective film 6 surrounding the circuit component region 610.
11 is formed. The opening 612 of the protective film 611 is a so-called PAD opening, and a PAD for making an electrical connection between a circuit component in the circuit component region 610 and the outside appears.
【００６４】（Ｇ）上記構造体の主面にＰＳＧ膜を形成
し、フォトならびにドライエッチングの手法によってパ
ターニングすることにより、次工程のエッチングマスク
となるＰＳＧマスク６１３を形成する。(G) A PSG film 613 to be an etching mask in the next step is formed by forming a PSG film on the main surface of the above-mentioned structure and patterning the PSG film by photo and dry etching.
【００６５】次に、上記製造工程の続きを図６に従って
説明する。図６において、（Ａ）は平面図、（Ｂ）は
（Ａ）のａ−ａ断面図、（Ｃ）は平面図、（Ｄ）は
（Ｃ）のｂ−ｂ断面図、（Ｅ）は（Ｃ）のｃ−ｃ断面
図、（Ｆ）は（Ｃ）のｄ−ｄ断面図である。Next, the continuation of the above manufacturing process will be described with reference to FIG. In FIG. 6, (A) is a plan view, (B) is a sectional view taken along line aa of (A), (C) is a plan view, (D) is a sectional view taken along line bb of (C), and (E) is a sectional view. (C) is a cc cross-sectional view, and (F) is a dd cross-sectional view of (C).
【００６６】まず、前記図５（Ｇ）の構造体のＰＳＧマ
スク６１３をエッチングマスクとして反応性イオンエッ
チングの手法により、埋め込み絶縁膜に達する分離溝６
１４を形成する。図６（Ａ）は上記の状態における平面
図、（Ｂ）は断面図である。なお、６００は支持基板、
６０８はＳＯＩ層である。また、６１５はエッチングホ
ールであり、その下にも分離溝が形成されている。First, using the PSG mask 613 of the structure shown in FIG. 5G as an etching mask, the isolation trench 6 reaching the buried insulating film is formed by a reactive ion etching technique.
14 is formed. FIG. 6A is a plan view in the above state, and FIG. 6B is a cross-sectional view. Note that 600 is a support substrate,
608 is an SOI layer. Reference numeral 615 denotes an etching hole, under which a separation groove is formed.
【００６７】次に、上記構造体をＰＡＤ開口液に浸漬
し、分離溝６１４ならびにエッチングホール６１５から
エッチング液を浸透せしめ、酸化膜６０５と窒化ケイ素
膜６０１との接合界面６０６の部分における酸化膜６０
５を選択的に犠牲エッチングして除去し、自立構造を有
する微小装置を得る。この状態の平面図を図６（Ｃ）に
示す。この際、トレンチエッチングのためのＰＳＧマス
ク６１３は犠牲エッチング時に同時に除去される。Next, the above structure is immersed in a PAD opening solution, and an etching solution is permeated through the separation groove 614 and the etching hole 615 to form an oxide film 60 at a joint interface 606 between the oxide film 605 and the silicon nitride film 601.
5 is selectively removed by sacrificial etching to obtain a micro device having a free-standing structure. FIG. 6C shows a plan view of this state. At this time, the PSG mask 613 for trench etching is removed at the same time as the sacrificial etching.
【００６８】また、図６（Ｄ）（Ｅ）（Ｆ）は図６
（Ｃ）の各断面図であり、前記図１３に示したものと同
様の微小構造が形成される。なお、図６（Ｃ）〜（Ｆ）
において、６２０ならびに６２１は固定部、６２２は両
持ち梁、６２３は片持ち梁、６２４は重りである。FIGS. 6D, 6E, and 6F show FIGS.
FIG. 14C is a cross-sectional view of the same, where a microstructure similar to that shown in FIG. 13 is formed. 6 (C) to 6 (F).
In, 620 and 621 are fixed portions, 622 is a double-supported beam, 623 is a cantilever, and 624 is a weight.
【００６９】次に、作用を説明する。本犠牲エッチング
の際、酸化膜６０５と窒化ケイ素膜６０１との接合界面
６０６へのエッチング液の浸透が速く、重り６２４、片
時ち梁６２９、両持ち梁６２２の直下の酸化膜６０５
（埋め込み絶縁膜）は極めて速やかに溶解除去され、ア
ルミ等の配線材料やプラズマＳｉＮ膜等の保護膜に対す
る腐食性の小さなＰＡＤ開口液を用いても十分なエッチ
ング速度が得られる。従って、アルミ等の配線材料やプ
ラズマＳｉＮ膜等の保護膜、ひいては回路部品領域の配
線材料や層間膜材料を損傷することなく、埋め込み絶縁
膜が犠牲エッチングされる。Next, the operation will be described. In this sacrificial etching, the penetration of the etching solution into the bonding interface 606 between the oxide film 605 and the silicon nitride film 601 is fast, and the oxide film 605 immediately below the weight 624, the one-time beam 629, and the doubly supported beam 622.
The (buried insulating film) is dissolved and removed very quickly, and a sufficient etching rate can be obtained even when a PAD opening solution having a low corrosiveness to a wiring material such as aluminum or a protective film such as a plasma SiN film is used. Therefore, the buried insulating film is sacrificed etched without damaging the wiring material such as aluminum, the protective film such as the plasma SiN film, and the wiring material and the interlayer film material in the circuit component region.
【００７０】一方、酸化膜６０５とポリシリコン６０３
との接合界面６０７へのエッチング液の浸透速度はバル
クの熱酸化膜のエッチング速度と同程度であり、従って
エッチング速度は上記の酸化膜６０５と窒化ケイ素膜６
０１の部分に比べて極めて遅くなる。そのため固定部直
下の埋め込み絶縁膜（６０５と６０３からなる）は選択
的に残存させ、可動部直下の埋め込み絶縁膜（６０５と
６０１からなる埋め込み絶縁膜のうち６０５の部分）は
選択的に除去することができる。On the other hand, oxide film 605 and polysilicon 603
The rate of penetration of the etching solution into the bonding interface 607 with the silicon oxide film 605 is substantially the same as that of the bulk thermal oxide film.
It is much slower than the 01 part. Therefore, the buried insulating film (consisting of 605 and 603) immediately below the fixed portion is selectively left, and the buried insulating film (directly 605 of the buried insulating film of 605 and 601) immediately below the movable portion is selectively removed. be able to.
【００７１】（実施の形態４）図７、図８は、本発明の
第４の実施の形態における製造工程の一部を示す断面図
である。以下、（Ａ）〜（Ｈ）の各工程に従って説明す
る。 （Ａ）第１のシリコン基板２００の主面に酸化膜２０１
を、熱酸化等の手法により厚さ１μｍ形成する。 （Ｂ）上記構造体の主面に燐濃度５.５ｍｏｌ％のＰＳ
Ｇ膜２０２を、常圧ＣＶＤ等の手法により厚さ２μｍ成
膜し、窒素雰囲気中９５０℃にて３０分間熱処理する。 （Ｃ）上記構造体の主面に多結晶シリコン膜２０３を、
減圧ＣＶＤ等の手法によって厚さ２μｍ成膜し、該多結
晶シリコン膜２０３の主面を研磨して鏡面にする。(Embodiment 4) FIGS. 7 and 8 are cross-sectional views showing a part of a manufacturing process according to a fourth embodiment of the present invention. Hereinafter, description will be made in accordance with each of the steps (A) to (H). (A) An oxide film 201 is formed on a main surface of a first silicon substrate 200.
Is formed to a thickness of 1 μm by a technique such as thermal oxidation. (B) PS having a phosphorus concentration of 5.5 mol% is formed on the main surface of the structure.
A G film 202 is formed to a thickness of 2 μm by a method such as normal pressure CVD and heat-treated at 950 ° C. for 30 minutes in a nitrogen atmosphere. (C) A polycrystalline silicon film 203 is formed on the main surface of the structure.
A film having a thickness of 2 μm is formed by a technique such as low pressure CVD, and the main surface of the polycrystalline silicon film 203 is polished to a mirror surface.
【００７２】（Ｄ）上記構造体の主面（多結晶シリコン
膜２０３の面）と第２のシリコン基板２０４の主面とを
重ね合わせ、酸素雰囲気中１１５０℃にて１時間熱処理
して直接接合する。この張り合わせ熱処理により、上記
ＰＳＧ膜２０２は発泡して２倍の厚さに膨張し、酸化膜
２０１を加えた合計５μｍ厚の多孔質絶縁膜２０５が形
成される。ＰＳＧ膜２０２の膨張率は燐濃度に依存す
る。(D) The main surface of the above-mentioned structure (the surface of the polycrystalline silicon film 203) and the main surface of the second silicon substrate 204 are overlapped, and heat-treated at 1150 ° C. for 1 hour in an oxygen atmosphere to directly join them. I do. By this bonding heat treatment, the PSG film 202 foams and expands to twice the thickness, and the porous insulating film 205 having a total thickness of 5 μm including the oxide film 201 is formed. The expansion rate of the PSG film 202 depends on the phosphorus concentration.
【００７３】上記の膨張率と燐濃度との相関を図１１に
示す。図１１に示したように、燐濃度が５ｍｏｌ％以下
ではほとんど膨張が認められないが、５.５ｍｏｌ％で
約２倍、６ｍｏｌ％で約３倍に膨張し、多孔質絶縁体と
なる。FIG. 11 shows the correlation between the expansion coefficient and the phosphorus concentration. As shown in FIG. 11, when the phosphorus concentration is 5 mol% or less, almost no expansion is observed. However, when the phosphorus concentration is 5.5 mol%, the expansion is about 2 times, and when the phosphorus concentration is 6 mol%, the expansion is about 3 times.
【００７４】（Ｅ）上記構造体の主面の第１のシリコン
基板２００を研削・研磨し、１０μｍ厚のＳＯＩ層２０
６を形成する。図では裏面の酸化膜が剥離されている状
態を示している。以上の工程により、多孔質絶縁体２０
５を埋め込み絶縁膜とするＳＯＩ基板が形成される。(E) The first silicon substrate 200 on the main surface of the structure is ground and polished, and the SOI layer 20 having a thickness of 10 μm is formed.
6 is formed. The figure shows a state in which the oxide film on the back surface has been peeled off. By the above steps, the porous insulator 20
An SOI substrate having a buried insulating film 5 is formed.
【００７５】（Ｆ）ＳＯＩ基板の主面の一部に不純物拡
散層や配線、あるいは層間膜などから構成される回路部
品あるいはこれらの回路からなる回路部品領域９００
を、標準的なＩＣ製造プロセスを用いて形成する。(F) A circuit component composed of an impurity diffusion layer, wiring, an interlayer film, or the like on a part of the main surface of the SOI substrate or a circuit component region 900 composed of these circuits
Is formed using standard IC manufacturing processes.
【００７６】（Ｇ）上記構造体の主面にＳｉＮ膜をプラ
ズマＣＶＤの手法により形成し、フォトならびにドライ
エッチングの手法によってパターニングすることによ
り、回路部品領域９００をくるむような形状の保護膜９
０３を形成する。この保護膜９０３の開口部９０４はい
わゆるＰＡＤ開口部であり、回路部品領域９００の回路
部品と外部との電気的接続を行うためのＰＡＤが顔を出
す。(G) An SiN film is formed on the main surface of the structure by a plasma CVD method, and is patterned by photo and dry etching to form a protective film 9 having a shape surrounding the circuit component region 900.
03 is formed. The opening 904 of the protective film 903 is a so-called PAD opening, and a PAD for electrically connecting the circuit components in the circuit component region 900 to the outside appears.
【００７７】（Ｈ）上記構造体の主面にＰＳＧ膜を形成
し、フォトならびにドライエッチングの手法によってパ
ターニングすることにより、エッチングマスクとなるＰ
ＳＧマスク９０５を形成する。(H) A PSG film is formed on the main surface of the above-mentioned structure, and is patterned by photo and dry etching techniques, so that P
An SG mask 905 is formed.
【００７８】次に、上記製造工程の続きを図９に従って
説明する。図９において、（Ａ）は平面図、（Ｂ）は
（Ａ）のａ−ａ断面図、（Ｃ）は平面図、（Ｄ）は
（Ｃ）のｂ−ｂ断面図、（Ｅ）は（Ｃ）のｃ−ｃ断面
図、（Ｆ）は（Ｃ）のｄ−ｄ断面図である。Next, the continuation of the above manufacturing process will be described with reference to FIG. 9A is a plan view, FIG. 9B is a sectional view taken along line aa of FIG. 9A, FIG. 9C is a plan view, FIG. 9D is a sectional view taken along line bb of FIG. 9C, and FIG. (C) is a cc cross-sectional view, and (F) is a dd cross-sectional view of (C).
【００７９】まず、図８（Ｈ）の構造体のＰＳＧマスク
９０５をエッチングマスクとして反応性イオンエッチン
グの手法により、埋め込み絶縁膜に達する分離溝２１０
を形成する図９（Ａ）は上記の状態における平面図、
（Ｂ）は断面図である。なお、２００は支持基板、２０
５は多孔質絶縁体の埋め込み絶縁膜、２０６はＳＯＩ
層、２１０は分離溝である。また、２１１はエッチング
ホールであり、その下にも分離溝が形成されている。First, using the PSG mask 905 of the structure shown in FIG. 8H as an etching mask, the isolation trench 210 reaching the buried insulating film is formed by a reactive ion etching technique.
FIG. 9A is a plan view in the above state,
(B) is a sectional view. In addition, 200 is a support substrate, 20
5 is a buried insulating film of a porous insulator, and 206 is an SOI
Layer 210 is a separation groove. Reference numeral 211 denotes an etching hole, under which a separation groove is formed.
【００８０】次に、上記構造体をＰＡＤ開口液に浸漬
し、分離溝２１０からエッチング液を浸透せしめ、埋め
込み絶縁膜２０５を部分的に犠牲エッチングして除去
し、自立構造を有する微小装置を得る。Next, the above structure is immersed in a PAD opening solution, an etching solution is permeated from the separation groove 210, and the buried insulating film 205 is partially removed by sacrificial etching to obtain a micro device having a self-standing structure. .
【００８１】この状態の平面図を図９（Ｃ）に示す。こ
の際、トレンチエッチングのためのＰＳＧマスク９０５
は犠牲エッチング時に同時に除去される。FIG. 9C is a plan view showing this state. At this time, a PSG mask 905 for trench etching
Is removed at the same time as the sacrificial etching.
【００８２】また、図９（Ｄ）（Ｅ）（Ｆ）は図９
（Ｃ）の各断面図であり、前記図１３に示したものと同
様の微小構造が形成される。なお、図９（Ｃ）〜（Ｆ）
において、２２０ならびに２２１は固定部、２２２は両
持ち梁、２２３は片持ち梁、２２４は重りである。FIG. 9D, FIG. 9E and FIG.
FIG. 14C is a cross-sectional view of the same, where a microstructure similar to that shown in FIG. 13 is formed. 9 (C) to 9 (F).
, 220 and 221 are fixed portions, 222 is a double-supported beam, 223 is a cantilever, and 224 is a weight.
【００８３】次に、作用を説明する。本犠牲エッチング
の際、多孔質絶縁体２０５からなる埋め込み絶縁膜は多
孔質であるために、実質的に溶解すべき量が少なく、ま
た燐を含んでいることにより、極めて速やかに溶解除去
可能であり、アルミ等の配線材料やプラズマＳｉＮ膜等
の保護膜に対する腐食性の小さなＰＡＤ開口液を用いて
も十分なエッチング速度を有する。従って、アルミ等の
配線材料やプラズマＳｉＮ膜等の保護膜、ひいては回路
部品領域の配線材料や層間膜材料を損傷することなく、
埋め込み絶縁膜が犠牲エッチングされる。Next, the operation will be described. At the time of the sacrificial etching, the buried insulating film made of the porous insulator 205 is porous, so that the amount to be substantially dissolved is small, and the buried insulating film contains phosphorus, so that it can be dissolved and removed very quickly. Yes, it has a sufficient etching rate even when a PAD opening solution having low corrosiveness to a wiring material such as aluminum or a protective film such as a plasma SiN film is used. Therefore, the wiring material such as aluminum, the protective film such as the plasma SiN film, and the wiring material in the circuit component region and the interlayer film material are not damaged.
The buried insulating film is sacrificed.
【００８４】（実施の形態５）図１０は、本発明の第５
の実施の形態における製造工程を示す断面図である。な
お、図１０においては多孔質の埋め込み絶縁膜を有する
ＳＯＩ基板の形成までを説明する。その後の工程は前記
第４の実施の形態と同様である。(Embodiment 5) FIG. 10 shows a fifth embodiment of the present invention.
It is sectional drawing which shows the manufacturing process in Embodiment. Note that FIG. 10 illustrates the steps up to the formation of an SOI substrate having a porous embedded insulating film. Subsequent steps are the same as in the fourth embodiment.
【００８５】（Ａ）第１のシリコン基板３００の主面
に、陽極酸化等の手法により多孔質シリコン層３０１を
形成する。 （Ｂ）上記構造体の多孔質シリコン層３０１を熱酸化の
手法により酸化し、多孔質酸化膜３０２を形成する。 （Ｃ）第２のシリコン基板３０３の主面に熱酸化の手法
により酸化膜３０４を形成する。 （Ｄ）上記構造体の主面に、ボロン濃度１０ｍｏｌ％の
ボロンガラス３０９を形成する。(A) A porous silicon layer 301 is formed on the main surface of a first silicon substrate 300 by a technique such as anodic oxidation. (B) The porous silicon layer 301 of the above structure is oxidized by a thermal oxidation method to form a porous oxide film 302. (C) An oxide film 304 is formed on the main surface of the second silicon substrate 303 by a thermal oxidation technique. (D) A boron glass 309 having a boron concentration of 10 mol% is formed on the main surface of the structure.
【００８６】（Ｅ）上記（Ｂ）の構造体の主面３０２
と、上記（Ｄ）の構造体の主面３０９とを重ね合わせ、
酸素雰囲気中１１００℃にて３０分間熱処理して接合す
ると、多孔質酸化膜の埋め込み絶縁膜３０５が形成され
る。 （Ｆ）上記構造体の第１のシリコン基板３００を研削、
研磨してＳＯＩ層３０６を形成する。図では裏面の酸化
膜が剥離されてものを示している。 以上の工程により、多孔質絶縁体を埋め込み絶縁膜とす
るＳＯＩ基板が形成される。上記以後の工程、および作
用については前記第４の実施の形態と同様である。(E) Main surface 302 of the structure of (B) above
And the main surface 309 of the structure of (D) above,
When bonding is performed by heat treatment at 1100 ° C. for 30 minutes in an oxygen atmosphere, a buried insulating film 305 of a porous oxide film is formed. (F) grinding the first silicon substrate 300 of the above structure,
The SOI layer 306 is formed by polishing. The figure shows the case where the oxide film on the back surface is peeled off. Through the above steps, an SOI substrate using the porous insulator as a buried insulating film is formed. The subsequent steps and functions are the same as in the fourth embodiment.
【００８７】以上、第１〜第５の実施の形態に基づいて
本発明を説明してきたが、膜厚や成膜手法など、これら
の数値や文言、あるいは図に限定される訳ではない。以
下、その例を説明する。まず、第１、第２の実施の形態
においては、エッチング液の浸透速度が速い接合界面を
形成するために、張り合わせ熱処理の条件を用いて制御
したが、これに限定されるわけではなく、たとえば接合
する熱酸化膜の表面をドライエッチングにより表面荒れ
のある表面とする、あるいは表面荒れを有するＣＶＤ酸
化膜を用いることにより、エッチング液の浸透速度が速
い接合界面を実現することもできる。The present invention has been described based on the first to fifth embodiments. However, the present invention is not limited to these numerical values and words, such as film thickness and film forming method, or figures. Hereinafter, an example thereof will be described. First, in the first and second embodiments, in order to form a bonding interface having a high etching solution penetration rate, control is performed using conditions of the bonding heat treatment. However, the present invention is not limited to this. By making the surface of the thermal oxide film to be bonded a rough surface by dry etching, or by using a CVD oxide film having a rough surface, a bonding interface with a high penetration rate of an etchant can be realized.
【００８８】また、第２、第３の実施の形態において
は、エッチング液の浸透速度が速い接合界面と、遅い接
合界面との組み合わせを、酸化膜と酸化膜との接合界面
と、酸化膜とポリシリコンとの接合界面、ならびに、酸
化膜と窒化ケイ素膜との接合界面と、酸化膜とポリシリ
コンとの接合界面、の場合を例に説明してきたが、これ
らに限定される訳ではなく、接合界面へのエッチング液
の浸透速度の異なる組み合わせであれば、適用可能であ
る。また、犠牲エッチング工程では、フッ酸を含むエッ
チング液に浸漬する手法を例に説明してきたが、フッ酸
のガス雰囲気によるエッチングや他のエッチング手法を
用いてもよい。In the second and third embodiments, a combination of a bonding interface having a high etchant penetration rate and a bonding interface having a low etching rate is used as a combination of an oxide film and an oxide film. The bonding interface with polysilicon, and the bonding interface between the oxide film and the silicon nitride film and the bonding interface between the oxide film and the polysilicon have been described as examples, but are not limited thereto. Any combination of etching liquids having different penetration rates into the bonding interface can be applied. Further, in the sacrificial etching step, a method of immersion in an etching solution containing hydrofluoric acid has been described as an example. However, etching in a gas atmosphere of hydrofluoric acid or another etching method may be used.
【００８９】また、ポリシリコンの成膜方法は、ＬＰ−
ＣＶＤに限らず、常圧ＣＶＤの手法でも良い。また、シ
リコン基板同士を貼り合わせてＳＯＩ基板を形成する
例、すなわちシリコン単結晶のＳＯＩ層、埋め込み絶縁
膜、シリコン単結晶の支持基板という構成を例に説明し
てきたが、これに限られる訳ではなく、ＳＯＩ層は金属
でも良いし、支持基板はガラス基板であってもよい。Ｓ
ＯＩ層が金属の場合、ＳＯＩ基板とは一般的には呼ばな
いが、支持基板、犠牲層となる絶縁層ならびに微小装置
の構造材から構成されれば、同業者であれば本発明を適
用可能である。Also, the method of forming a polysilicon film is LP-
Not only the CVD but also a normal pressure CVD technique may be used. In addition, although an example in which an SOI substrate is formed by bonding silicon substrates to each other, that is, a configuration including a silicon single crystal SOI layer, a buried insulating film, and a silicon single crystal support substrate has been described as an example, the present invention is not limited to this. Instead, the SOI layer may be a metal, and the support substrate may be a glass substrate. S
When the OI layer is made of metal, it is not generally called an SOI substrate. However, if the OI layer is composed of a supporting substrate, an insulating layer serving as a sacrificial layer, and a structural material of a micro device, the same person can apply the present invention. It is.
【００９０】また、第４、第５の実施の形態において
は、張り合わせ熱処理工程にてＰＳＧ膜を発泡させて多
孔質絶縁体とする例を説明してきたが、ＳＯＩ基板を形
成した段階では発泡させず、微小装置の製造プロセスの
なかの熱処理工程で発泡させてもよい。例えば図７
（Ｂ）において、燐濃度５.５ｍｏｌ％のＰＳＧ膜２０
２を窒素雰囲気中１１５℃にて３０分間熱処理すれば、
図７（Ｄ）においてＰＳＧ膜２０２は発泡せず、微小装
置の製造プロセス（ＩＣ部分の製造過程、例えば半導体
ＩＣ部分を製造するときの熱処理工程）の熱拡散工程に
おいて、窒素雰囲気中１１７０℃にて１時間熱処理する
と、ＰＳＧ膜２０２は発泡して２倍の厚さに膨張し、酸
化膜２０１を加えた合計５μｍ厚の多孔質絶縁膜が形成
される。Further, in the fourth and fifth embodiments, an example has been described in which the PSG film is foamed into a porous insulator in the bonding heat treatment step. However, when the SOI substrate is formed, the PSG film is foamed. Instead, it may be foamed in a heat treatment step in the manufacturing process of the micro device. For example, FIG.
(B), the PSG film 20 having a phosphorus concentration of 5.5 mol%
2 is heat-treated at 115 ° C. for 30 minutes in a nitrogen atmosphere,
In FIG. 7D, the PSG film 202 does not foam, and is heated to 1170 ° C. in a nitrogen atmosphere in a heat diffusion process of a microdevice manufacturing process (a manufacturing process of an IC portion, for example, a heat treatment process for manufacturing a semiconductor IC portion). When the heat treatment is performed for one hour, the PSG film 202 foams and expands to a double thickness, and a total of 5 μm thick porous insulating film including the oxide film 201 is formed.
【００９１】また、犠牲エッチング工程では、フッ酸を
含むエッチング液に浸漬する手法を例に説明してきた
が、フッ酸のガス雰囲気によるエッチングや他のエッチ
ング手法を用いてもよい。In the sacrificial etching step, the method of immersion in an etching solution containing hydrofluoric acid has been described as an example. However, etching in a hydrofluoric acid gas atmosphere or another etching method may be used.
【００９２】また、第４の実施の形態において、接合層
としてのポリシリコン２０３と支持基板２０６との直接
接合を例に説明してきたが、直接接合に限らず、例えば
酸化膜を介して接合してもよい。接合層としてのポリシ
リコンの成膜方法は、ＬＰ−ＣＶＤに限らず、常圧ＣＶ
Ｄの手法でも良い。接合層としては、第４の実施の形態
におけるポリシリコン、第５の実施の形態におけるボロ
ンガラスに限らず、ボロン燐ガラス、あるいは低融点ガ
ラス等を用いてもよい。In the fourth embodiment, the direct bonding between the polysilicon 203 as the bonding layer and the supporting substrate 206 has been described as an example. However, the present invention is not limited to the direct bonding, and the bonding may be performed via an oxide film, for example. You may. The method for forming the polysilicon as the bonding layer is not limited to LP-CVD, and the normal pressure CV
The method of D may be used. The bonding layer is not limited to the polysilicon in the fourth embodiment and the boron glass in the fifth embodiment, but may be boron phosphorus glass, low melting point glass, or the like.
【図１】本発明の第１の実施の形態における製造工程の
一部を示す断面図。FIG. 1 is a sectional view showing a part of a manufacturing process according to a first embodiment of the present invention.
【図２】本発明の第１の実施の形態における製造工程の
他の一部を示す平面図および断面図。FIG. 2 is a plan view and a cross-sectional view illustrating another part of the manufacturing process according to the first embodiment of the present invention.
【図３】本発明の第２の実施の形態における製造工程の
一部を示す断面図。FIG. 3 is a sectional view showing a part of a manufacturing process according to a second embodiment of the present invention.
【図４】本発明の第２の実施の形態における製造工程の
他の一部を示す平面図および断面図。FIG. 4 is a plan view and a cross-sectional view illustrating another part of the manufacturing process according to the second embodiment of the present invention.
【図５】本発明の第３の実施の形態における製造工程の
一部を示す断面図。FIG. 5 is a sectional view showing a part of a manufacturing process according to a third embodiment of the present invention.
【図６】本発明の第３の実施の形態における製造工程の
他の一部を示す平面図および断面図。FIG. 6 is a plan view and a cross-sectional view illustrating another part of the manufacturing process according to the third embodiment of the present invention.
【図７】本発明の第４の実施の形態における製造工程の
一部を示す断面図。FIG. 7 is a sectional view showing a part of a manufacturing process according to a fourth embodiment of the present invention.
【図８】本発明の第４の実施の形態における製造工程の
他の一部を示す断面図。FIG. 8 is a sectional view showing another part of the manufacturing process according to the fourth embodiment of the present invention.
【図９】本発明の第４の実施の形態における製造工程の
他の一部を示す平面図および断面図。FIG. 9 is a plan view and a cross-sectional view illustrating another part of the manufacturing process according to the fourth embodiment of the present invention.
【図１０】本発明の第５の実施の形態における製造工程
の一部を示す断面図。FIG. 10 is a sectional view showing a part of a manufacturing process according to a fifth embodiment of the present invention.
【図１１】膨張率と燐濃度との関係を示す特性図。FIG. 11 is a characteristic diagram showing a relationship between an expansion coefficient and a phosphorus concentration.
【図１２】従来例における製造工程の一部を示す平面図
および断面図。FIG. 12 is a plan view and a cross-sectional view showing a part of a manufacturing process in a conventional example.
【図１３】従来例における製造工程の他の一部を示す平
面図および断面図。FIG. 13 is a plan view and a cross-sectional view showing another part of the manufacturing process in the conventional example.
１００…支持基板 １０１…埋め込み
絶縁膜 １０２…ＳＯＩ層 １０３…分離溝 １０４…エッチングホール １１１、１１２…
固定部 １１３…両持ち梁 １１４…重り １１５…片持ち梁 １１６…梁 １２０、１２１…固定部 ２００…第１のシ
リコン基板 ２０１…酸化膜 ２０２…ＰＳＧ膜 ２０３…多結晶シリコン膜 ２０４…第２のシ
リコン基板 ２０５…多孔質絶縁膜 ２０６…ＳＯＩ層 ２１０…分離溝 ２１１…エッチン
グホール ２２０、２２１…固定部 ２２２…両持ち梁 ２２３…片持ち梁 ２２４…重り ３００…第１のシリコン基板 ３０１…多孔質シ
リコン層 ３０２…多孔質酸化膜 ３０３…第２のシ
リコン基板 ３０４…酸化膜 ３０５…多孔質酸
化膜の埋め込み絶縁膜 ３０６…ＳＯＩ層 ３０９…ボロンガ
ラス ４００…第１のシリコン基板 ４０１…酸化膜 ４０２…第２のシリコン基板 ４０３…酸化膜 ４０４…ＳＯＩ層 ４０５…回路部品
領域 ４０６…保護膜 ４０７…開口部 ４０８…ＰＳＧマスク ４０９…分離溝 ４１０…酸化膜と酸化膜との接合界面を有する埋め込み
絶縁膜 ４１１…エッチングホール ４２０、４２１…
固定部 ４２２…両持ち梁 ４２３…片持ち梁 ４２４…重り ５００…第１のシ
リコン基板 ５０１…酸化膜 ５０２…開口部 ５０３…ポリシリコン膜 ５０４…第２のシ
リコン基板 ５０５…酸化膜 ５０６…酸化膜と
酸化膜との接合界面 ５０７…酸化膜とポリシリコンとの接合界面 ５０８…ＳＯＩ層 ５１０…回路部品
領域 ５１１…保護膜 ５１２…開口部 ５１３…ＰＳＧマスク ５１４…分離溝 ５１５…エッチングホール ５２０、５２１…
固定部 ５２２…両持ち梁 ５２３…片時ち梁 ５２４…重り ６００…第１のシ
リコン基板 ６０１…窒化ケイ素膜 ６０２…開口部 ６０３…ポリシリコン膜 ６０４…第２のシ
リコン基板 ６０５…酸化膜 ６０６…酸化膜と窒化ケイ素膜との接合界面 ６０７…酸化膜とポリシリコンとの接合界面 ６０８…ＳＯＩ層 ６１０…回路部品
領域 ６１１…保護膜 ６１２…開口部 ６１３…ＰＳＧマスク ６１４…分離溝 ６１５…エッチングホール ６２０、６２１…
固定部 ６２２…両持ち梁 ６２３…片持ち梁 ６２４…重り ９００…回路部品
領域 ９０１…回路部品領域以外のＳＯＩ層を露出させた領域 ９０３…保護膜 ９０４…開口部 ９０５…エッチングマスクREFERENCE SIGNS LIST 100 support substrate 101 buried insulating film 102 SOI layer 103 separation groove 104 etching holes 111 and 112
Fixed part 113 ... Double-handed beam 114 ... Weight 115 ... Cantilever 116 ... Beam 120, 121 ... Fixed part 200 ... First silicon substrate 201 ... Oxide film 202 ... PSG film 203 ... Polycrystalline silicon film 204 ... Second Silicon substrate 205 ... porous insulating film 206 ... SOI layer 210 ... separation groove 211 ... etching hole 220,221 ... fixed part 222 ... double-supported beam 223 ... cantilever beam 224 ... weight 300 ... first silicon substrate 301 ... porous Silicon layer 302 ... porous oxide film 303 ... second silicon substrate 304 ... oxide film 305 ... buried insulating film of porous oxide film 306 ... SOI layer 309 ... boron glass 400 ... first silicon substrate 401 ... oxide film 402 ... 2nd silicon substrate 403 ... oxide film 404 ... SOI layer 405 ... circuit component region 406 ... protective film 40 7 Opening 408 PSG mask 409 Separation groove 410 Buried insulating film having junction interface between oxide film and oxide film 411 Etching holes 420 and 421
Fixing part 422 ... Double-supported beam 423 ... Cantilever 424 ... Weight 500 ... First silicon substrate 501 ... Oxide film 502 ... Opening 503 ... Polysilicon film 504 ... Second silicon substrate 505 ... Oxide film 506 ... Oxide film Interface between oxide and oxide film 507 junction interface between oxide film and polysilicon 508 SOI layer 510 circuit component region 511 protective film 512 opening 513 PSG mask 514 separation groove 515 etching hole 520, 521 …
Fixed part 522 ... Double-supported beam 523 ... One-time beam 524 ... Weight 600 ... First silicon substrate 601 ... Silicon nitride film 602 ... Opening 603 ... Polysilicon film 604 ... Second silicon substrate 605 ... Oxide film 606 ... Junction interface between oxide film and silicon nitride film 607 Junction interface between oxide film and polysilicon 608 SOI layer 610 Circuit area 611 Protective film 612 Opening 613 PSG mask 614 Separation groove 615 Etching hole 620, 621 ...
Fixing part 622 ... Double-supported beam 623 ... Cantilever 624 ... Weight 900 ... Circuit component region 901 ... A region where the SOI layer other than the circuit component region is exposed 903 ... Protective film 904 ... Opening portion 905 ... Etching mask
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ // Ｇ０１Ｐ 15/12 Ｈ０１Ｌ 27/12 Ｂ Ｈ０１Ｌ 27/12 21/306 Ｄ ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 Identification symbol FI // G01P 15/12 H01L 27/12 B H01L 27/12 21/306 D
Claims (16)
少なくとも一部をエッチング除去することにより、該基
板の表面部分に該基板と間隔を隔てて対向する構造体を
形成する微小装置の製造方法であって、 上記埋め込み絶縁膜が、少なくとも一方が絶縁膜である
二つの膜を物理的機械的に接合した張り合わせ絶縁膜で
あり、上記の接合した部分に、バルクの酸化膜よりもエ
ッチング用化学種が速く浸透する接合界面を有すること
を特徴とする微小装置の製造方法。1. A method of manufacturing a micro device in which at least a part of a buried insulating film provided in a substrate is removed by etching to form a structure facing a surface of the substrate at a distance from the substrate. The method, wherein the buried insulating film is a bonded insulating film in which at least one of the two films, which is an insulating film, is physically and mechanically bonded, and the bonded portion is more etched than a bulk oxide film. A method for manufacturing a microdevice, comprising a bonding interface through which a chemical species permeates rapidly.
いて、 上記埋め込み絶縁膜の一部が上記バルクの酸化膜よりも
エッチング用化学種が速く浸透する接合界面を有し、他
の一部がそれよりもエッチング用化学種の浸透速度が遅
い接合界面を有し、上記バルクの酸化膜よりもエッチン
グ用化学種が速く浸透する接合界面を形成している部分
の埋め込み絶縁膜をエッチング除去することを特徴とす
る微小装置の製造方法。2. The method for manufacturing a microdevice according to claim 1, wherein a part of said buried insulating film has a bonding interface through which a chemical species for etching permeates faster than said bulk oxide film. The buried insulating film is removed by etching at the portion where the junction has a bonding interface where the etching species penetrates slower than that, and the junction interface where the etching species penetrates faster than the bulk oxide film. A method for manufacturing a microdevice.
の製造方法において、 上記バルクの酸化膜よりもエッチング用化学種が速く浸
透する接合界面が、酸化膜と酸化膜とを張り合わせた接
合界面であることを特徴とする微小装置の製造方法。3. The method for manufacturing a microdevice according to claim 1, wherein the bonding interface, in which the etching species penetrates faster than the bulk oxide film, is formed by bonding the oxide film to the oxide film. A method for manufacturing a microdevice, which is a bonding interface.
の製造方法において、 上記バルクの酸化膜よりもエッチング用化学種が速く浸
透する接合界面が、酸化膜と窒化膜とを張り合わせた接
合界面であることを特徴とする微小装置の製造方法。4. The method for manufacturing a microdevice according to claim 1, wherein the bonding interface in which the etching species penetrates faster than the bulk oxide film is formed by bonding an oxide film and a nitride film. A method for manufacturing a microdevice, which is a bonding interface.
の製造方法において、 上記バルクの酸化膜よりもエッチング用化学種が速く浸
透する接合界面が、表面荒れを有する酸化膜と、酸化膜
或いは他の部材とを張り合わせた接合界面であることを
特徴とする微小装置の製造方法。5. The method for manufacturing a microdevice according to claim 1, wherein the bonding interface through which the etching species penetrates faster than the bulk oxide film is formed of an oxide film having a roughened surface and an oxide film having a rough surface. A method for manufacturing a microdevice, which is a bonding interface in which a film or another member is bonded.
いて、 上記エッチング用化学種の浸透速度が遅い接合界面が、
酸化膜と、単結晶シリコン、多結晶シリコンまたはアモ
ルファスシリコンのうちの何れか一つとを張り合わせた
接合界面であることを特徴とする微小装置の製造方法。6. The method for manufacturing a microdevice according to claim 2, wherein the bonding interface having a low penetration rate of the etching species is:
A method for manufacturing a microdevice, comprising a bonding interface in which an oxide film is bonded to one of single crystal silicon, polycrystal silicon, and amorphous silicon.
いて、下記の工程を具備することを特徴とする微小装置
の製造方法。 （Ａ）第１の基板ならびに第２の基板の主面に酸化膜を
形成する工程。 （Ｂ）上記第１の基板と上記第２の基板を、上記主面側
同士を重ね合わせ、熱処理して張り合わせる工程。 （Ｃ）上記張り合わせ基板の第１の基板または第２の基
板を貫通する開口部を形成する工程。 （Ｄ）上記開口部からエッチング用化学種を侵入させ、
上記張り合わせられた酸化膜の少なくとも一部を除去す
る工程。7. A method for manufacturing a micro device according to claim 3, comprising the following steps. (A) A step of forming an oxide film on the main surfaces of the first substrate and the second substrate. (B) a step of laminating the first substrate and the second substrate by laminating the main surfaces thereof together and performing heat treatment. (C) a step of forming an opening penetrating the first substrate or the second substrate of the bonded substrate. (D) infiltrating etching species through the opening;
Removing at least a part of the bonded oxide film.
いて、下記の工程を具備することを特徴とする微小装置
の製造方法。 （Ａ）第１の基板の主面に酸化膜を、第２の基板の主面
に窒化ケイ素膜を形成する工程。 （Ｂ）上記第２の基板の主面の窒化ケイ素膜の一部を、
単結晶シリコン、多結晶シリコンまたはアモルファスシ
リコンで置き換える工程。 （Ｃ）上記第１の基板と上記第２の基板とを、上記主面
側同士を重ね合わせ、熱処理して張り合わせる工程。 （Ｄ）上記張り合わせ基板の第１の基板または第２の基
板を貫通する開口部を形成する工程。 （Ｅ）上記開口部からエッチング用化学種を侵入させ、
上記の酸化膜と窒化ケイ素膜とが張り合わされた部分の
少なくとも一部を除去する工程。8. The method for manufacturing a micro device according to claim 4, comprising the following steps. (A) a step of forming an oxide film on the main surface of the first substrate and forming a silicon nitride film on the main surface of the second substrate. (B) a part of the silicon nitride film on the main surface of the second substrate,
The process of replacing with monocrystalline silicon, polycrystalline silicon or amorphous silicon. (C) a step of laminating the first substrate and the second substrate on the principal surfaces thereof, and heat-treating the first substrate and the second substrate. (D) a step of forming an opening penetrating the first substrate or the second substrate of the bonded substrate. (E) Infiltrating etching species through the opening,
Removing at least a part of the portion where the oxide film and the silicon nitride film are bonded to each other.
いて、下記の工程を具備することを特徴とする微小装置
の製造方法。 （Ａ）第１の基板ならびに第２の基板の主面に酸化膜を
形成する工程。 （Ｂ）上記第１の基板または上記第２の基板の主面の酸
化膜の一部を、単結晶シリコン、多結晶シリコンあるい
はアモルファスシリコンで置き換える工程。 （Ｃ）上記第１の基板と上記第２の基板とを、上記主面
側同士を重ね合わせ、熱処理して張り合わせる工程。 （Ｄ）上記張り合わせ基板の第１の基板または第２の基
板を貫通する開口部を形成する工程。 （Ｅ）上記開口部からエッチング用化学種を侵入させ、
上記の酸化膜同士が張り合わされた部分の少なくとも一
部を除去する工程。9. A method for manufacturing a micro device according to claim 6, comprising the following steps. (A) A step of forming an oxide film on the main surfaces of the first substrate and the second substrate. (B) a step of replacing part of the oxide film on the main surface of the first substrate or the second substrate with single-crystal silicon, polycrystalline silicon, or amorphous silicon. (C) a step of laminating the first substrate and the second substrate on the principal surfaces thereof, and heat-treating the first substrate and the second substrate. (D) a step of forming an opening penetrating the first substrate or the second substrate of the bonded substrate. (E) Infiltrating etching species through the opening,
A step of removing at least a part of the portion where the oxide films are bonded to each other.
も一部をエッチング除去することにより、該基板の表面
部分に該基板と間隔を隔てて対向する構造体を形成する
微小装置の製造方法であって、 上記領域が多孔質絶縁膜からなることを特徴とする微小
装置の製造方法。10. A method for manufacturing a microdevice, comprising: forming at least a part of a region provided inside a substrate by etching to form a structure opposed to the substrate at an interval on a surface portion of the substrate. A method for manufacturing a microdevice, wherein the region is made of a porous insulating film.
る微小装置の製造方法であって、 半導体−多孔質絶縁膜−半導体からなる構造の半導体基
体を形成する工程と、 その表面に回路部品を形成する工程と、 前記半導体基体の所定部分について前記半導体基体表面
から前記多孔質絶縁膜までエッチングする工程と、 前記多孔質絶縁膜の所定部分をエッチングする工程と、
を有することを特徴とする微小装置の製造方法。11. A method for manufacturing a microdevice for forming a space inside a surface of a semiconductor substrate, comprising the steps of: forming a semiconductor substrate having a structure of semiconductor-porous insulating film-semiconductor; Forming a semiconductor substrate, etching a predetermined portion of the semiconductor substrate from the surface of the semiconductor substrate to the porous insulating film, and etching a predetermined portion of the porous insulating film;
A method for manufacturing a microdevice, comprising:
小装置の製造方法において、 上記多孔質絶縁膜が、ＳＯＩ基板の埋め込み絶縁膜であ
ることを特徴とする微小装置の製造方法。12. The method for manufacturing a micro device according to claim 10, wherein said porous insulating film is a buried insulating film of an SOI substrate.
において、 上記埋め込み絶縁膜が多孔質ガラスからなることを特徴
とする微小装置の製造方法。13. The method for manufacturing a micro device according to claim 12, wherein said buried insulating film is made of porous glass.
において、 上記多孔質ガラスが発泡した燐ガラスからなることを特
徴とする微小装置の製造方法。14. The method for manufacturing a micro device according to claim 13, wherein the porous glass is made of foamed phosphorus glass.
において、下記の工程を具備することを特徴とする微小
装置の製造方法。 （Ａ）第１の基板の主面に燐ガラスを成膜する工程。 （Ｂ）上記第１の基板と第２の基板とを、主面側同士を
重ね合わせ、熱処理して張り合わせる工程。 （Ｃ）上記張り合わせ基板の第１の基板または第２の基
板を貫通する開口部を形成する工程。 （Ｄ）上記（Ｂ）または（Ｃ）の工程後の生成物に、熱
処理を行なって上記燐ガラスを多孔質化する工程。 （Ｅ）上記開口部からエッチング用化学種を侵入させ、
上記燐ガラスの少なくとも一部を除去する工程。15. The method of manufacturing a micro device according to claim 14, comprising the following steps. (A) a step of forming a phosphor glass on the main surface of the first substrate. (B) a step of laminating the first substrate and the second substrate on the principal surfaces thereof and heat-treating the first substrate and the second substrate. (C) a step of forming an opening penetrating the first substrate or the second substrate of the bonded substrate. (D) a step of subjecting the product after the step (B) or (C) to a heat treatment to make the phosphorus glass porous. (E) Infiltrating etching species through the opening,
Removing at least a portion of the phosphor glass.
小装置の製造方法において、下記の工程を具備すること
を特徴とする微小装置の製造方法。 （Ａ）第１の基板の主面を多孔質化または絶縁性多孔質
化する工程。 （Ｂ）上記第１の基板の主面と、第２の基板の主面とを
重ね合わせ、熱処理して張り合わせる工程。 （Ｄ）上記張り合わせ基板の第１の基板または第２の基
板を貫通する開口部を形成する工程。 （Ｅ）上記開口部からエッチング用化学種を侵入させ、
上記の多孔質化または絶縁性多孔質化した部分の少なく
とも一部を除去する工程。16. A method for manufacturing a microdevice according to claim 10, comprising the following steps. (A) A step of making the main surface of the first substrate porous or insulating porous. (B) a step of laminating the main surface of the first substrate and the main surface of the second substrate, and performing heat treatment and bonding. (D) a step of forming an opening penetrating the first substrate or the second substrate of the bonded substrate. (E) Infiltrating etching species through the opening,
A step of removing at least a part of the porous or insulating porous portion.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35675297A JP4032476B2 (en) | 1997-12-25 | 1997-12-25 | Manufacturing method of micro device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35675297A JP4032476B2 (en) | 1997-12-25 | 1997-12-25 | Manufacturing method of micro device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11186566A true JPH11186566A (en) | 1999-07-09 |
| JP4032476B2 JP4032476B2 (en) | 2008-01-16 |
Family
ID=18450599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35675297A Expired - Fee Related JP4032476B2 (en) | 1997-12-25 | 1997-12-25 | Manufacturing method of micro device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4032476B2 (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002270856A (en) * | 2001-03-12 | 2002-09-20 | Kazusuke Maenaka | Integrated multi sensor |
| JP2008514441A (en) * | 2004-09-30 | 2008-05-08 | トラシット テクノロジーズ | Novel structure of microelectronics and microsystem, and manufacturing method thereof |
| JP2011101062A (en) * | 2011-02-21 | 2011-05-19 | Canon Inc | Method of manufacturing thin-film semiconductor device |
| WO2012108121A1 (en) * | 2011-02-09 | 2012-08-16 | 信越半導体株式会社 | Laminated substrate and method of manufacturing thereof |
| WO2012153461A1 (en) * | 2011-05-11 | 2012-11-15 | 信越半導体株式会社 | Method for producing laminated substrate having insulating layer at portion of substrate |
| WO2016103342A1 (en) * | 2014-12-24 | 2016-06-30 | 株式会社日立製作所 | Inertial sensor and method for manufacturing same |
-
1997
- 1997-12-25 JP JP35675297A patent/JP4032476B2/en not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002270856A (en) * | 2001-03-12 | 2002-09-20 | Kazusuke Maenaka | Integrated multi sensor |
| JP2011098435A (en) * | 2004-09-30 | 2011-05-19 | Soitec Silicon On Insulator Technologies | New structure for microelectronics and micro system and manufacturing method for the same |
| JP2008514441A (en) * | 2004-09-30 | 2008-05-08 | トラシット テクノロジーズ | Novel structure of microelectronics and microsystem, and manufacturing method thereof |
| JP2011098434A (en) * | 2004-09-30 | 2011-05-19 | Soitec Silicon On Insulator Technologies | Microelectronics, new structure for micro system, and method for manufacturing the same |
| KR20140014115A (en) * | 2011-02-09 | 2014-02-05 | 신에쯔 한도타이 가부시키가이샤 | Laminated substrate and method of manufacturing thereof |
| WO2012108121A1 (en) * | 2011-02-09 | 2012-08-16 | 信越半導体株式会社 | Laminated substrate and method of manufacturing thereof |
| JP2012164904A (en) * | 2011-02-09 | 2012-08-30 | Shin Etsu Handotai Co Ltd | Attached substrate and manufacturing method for the same |
| US8900971B2 (en) | 2011-02-09 | 2014-12-02 | Shin-Etsu Handotai Co., Ltd. | Bonded substrate and manufacturing method thereof |
| JP2011101062A (en) * | 2011-02-21 | 2011-05-19 | Canon Inc | Method of manufacturing thin-film semiconductor device |
| WO2012153461A1 (en) * | 2011-05-11 | 2012-11-15 | 信越半導体株式会社 | Method for producing laminated substrate having insulating layer at portion of substrate |
| JP2012238712A (en) * | 2011-05-11 | 2012-12-06 | Shin Etsu Handotai Co Ltd | Manufacturing method for bonding substrate having insulation layer in part of substrate |
| US8877609B2 (en) | 2011-05-11 | 2014-11-04 | Shin-Etsu Handotai Co., Ltd. | Method for manufacturing bonded substrate having an insulator layer in part of bonded substrate |
| WO2016103342A1 (en) * | 2014-12-24 | 2016-06-30 | 株式会社日立製作所 | Inertial sensor and method for manufacturing same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4032476B2 (en) | 2008-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7655538B2 (en) | MEMS device and interposer and method for integrating MEMS device and interposer | |
| US6227049B1 (en) | Acceleration sensor and process for the production thereof | |
| US8199963B2 (en) | Microphone arrangement and method for production thereof | |
| JPS6197572A (en) | Manufacture of semiconductor acceleration sensor | |
| US6846724B2 (en) | Method for fabricating a microelectromechanical system (MEMS) device using a pre-patterned bridge | |
| JP2010153406A (en) | Semiconductor device and method of manufacturing the same | |
| JP4081868B2 (en) | Manufacturing method of micro device | |
| JP4032476B2 (en) | Manufacturing method of micro device | |
| JP2000155030A (en) | Manufacture of angular velocity sensor | |
| JP4000615B2 (en) | Manufacturing method of micromachine | |
| US6815243B2 (en) | Method of fabricating a microelectromechanical system (MEMS) device using a pre-patterned substrate | |
| JP3290047B2 (en) | Acceleration sensor and method of manufacturing the same | |
| JPH0472190B2 (en) | ||
| JPH02218172A (en) | Manufacture of semiconductor acceleration sensor | |
| JPH10284771A (en) | Microdevice and manufacture therefor | |
| KR940010492B1 (en) | Silicon structure for sensor and manufacturing method thereof | |
| JPH11126910A (en) | Manufacture of semiconductor substrate for pressure sensor | |
| JPH05203519A (en) | Manufacture of pressure sensor | |
| JPH0636980A (en) | Manufacture of thin film | |
| KR100578259B1 (en) | Electronic device and film formation method for electronic device | |
| JP3337110B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2000150917A (en) | Manufacture of semiconductor dynamical quantity sensor and semiconductor wafer for manufacture the same | |
| JP2000124471A (en) | Manufacture of electrostatic capacity type pressure sensor | |
| JPH0766430A (en) | Wiring structure of semiconductor substrate and its manufacture | |
| JPH06216397A (en) | Manufacture of acceleration sensor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070619 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070807 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20070807 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070828 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070910 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071002 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071015 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 3 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |