JPH11186504A - Semiconductor device and manufacture of semiconductor device - Google Patents
Semiconductor device and manufacture of semiconductor deviceInfo
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- JPH11186504A JPH11186504A JP9354626A JP35462697A JPH11186504A JP H11186504 A JPH11186504 A JP H11186504A JP 9354626 A JP9354626 A JP 9354626A JP 35462697 A JP35462697 A JP 35462697A JP H11186504 A JPH11186504 A JP H11186504A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置および
半導体装置の製造方法に関するものであり、特に電極の
抵抗が低い半導体装置およびその半導体装置の製造方法
に関する。The present invention relates to a semiconductor device and a method of manufacturing a semiconductor device, and more particularly to a semiconductor device having a low electrode resistance and a method of manufacturing the semiconductor device.
【０００２】[0002]
【従来の技術】キャパシタンス半導体装置の従来例を図
９に示す。キャパシタンス半導体装置１００は、半導体
基板１０１、フィールド酸化膜１０３、下部電極１０
５、サイドウォール１０７、ＯＮＯ膜１０９、上部電極
１１３、層間膜１１５、コンタクト電極１１７、パッシ
ベーション膜１１９を有している。下部電極１０５およ
び上部電極１１３は、ポリシリンコンによって形成され
ている。2. Description of the Related Art FIG. 9 shows a conventional example of a capacitance semiconductor device. The capacitance semiconductor device 100 includes a semiconductor substrate 101, a field oxide film 103, a lower electrode 10
5, a sidewall 107, an ONO film 109, an upper electrode 113, an interlayer film 115, a contact electrode 117, and a passivation film 119. The lower electrode 105 and the upper electrode 113 are formed of polysilicon.
【０００３】次に、キャパシタンス半導体装置１００の
製造方法を簡単に説明する。半導体半導体基板１０１上
に、フィールド酸化膜１０３を形成した後、ポリシリコ
ンを堆積させ、エッチングを施し下部電極１０５を形成
する。次に、サイドウォール１０７を形成した後に、Ｏ
ＮＯ膜１０９を形成する。Next, a method of manufacturing the capacitance semiconductor device 100 will be briefly described. After a field oxide film 103 is formed on a semiconductor substrate 101, polysilicon is deposited and etched to form a lower electrode 105. Next, after the sidewall 107 is formed,
An NO film 109 is formed.
【０００４】このＯＮＯ膜１０９は、次のようにして形
成する。まず、下部電極１０５に接するＯ膜（シリコン
酸化膜）を熱酸化により形成する。この際の反応温度は
９００℃程度である。続いて、Ｎ膜（シリコン窒化膜）
を減圧ＣＶＤ法により形成する。続いて、その上にＯ膜
（シリコン酸化膜）を先に形成したＯ膜（シリコン酸化
膜）と同様に、熱酸化によって形成する。The ONO film 109 is formed as follows. First, an O film (silicon oxide film) in contact with the lower electrode 105 is formed by thermal oxidation. The reaction temperature at this time is about 900 ° C. Then, N film (silicon nitride film)
Is formed by a low pressure CVD method. Subsequently, an O film (silicon oxide film) is formed thereon by thermal oxidation similarly to the O film (silicon oxide film) previously formed.
【０００５】ＯＮＯ膜１０９を形成した後、その上にポ
リシリコンを堆積させる。そして、エッチングを施し上
部電極１１３を形成する。次に、全体にＢＰＳＧ（Boro
-Phospho-Silicate Glass）を堆積させた後に、リフロ
ー処理を行ない層間膜１１５を形成する。その後、コン
タクト電極用の開口部を形成し、アルミニウム等を使っ
てコンタクト電極１１７を形成する。最後に、パッシベ
ーション膜１１９を形成する。After the ONO film 109 is formed, polysilicon is deposited thereon. Then, etching is performed to form the upper electrode 113. Next, BPSG (Boro
After depositing -Phospho-Silicate Glass), a reflow process is performed to form an interlayer film 115. Thereafter, an opening for a contact electrode is formed, and the contact electrode 117 is formed using aluminum or the like. Finally, a passivation film 119 is formed.
【０００６】[0006]
【発明が解決しようとする課題】前述のキャパシタンス
半導体装置１００には、以下のような問題点がある。多
結晶シリコンは、最も安定で特性の優れた電極材料とし
て利用されてきた。しかし、近年、ＬＳＩでは微細化・
高集積化が進んでいる。このような状況のなか、多結晶
シリコンが有する層抵抗の大きさが問題となっている。
この層抵抗のために、多結晶シリコン内を伝播する電気
信号のスピードが急激に低下し、ＬＳＩの高速動作を妨
げるようになってきているのである。The above-mentioned capacitance semiconductor device 100 has the following problems. Polycrystalline silicon has been used as the most stable and excellent electrode material. However, in recent years, LSI has become smaller and smaller.
High integration is in progress. Under such circumstances, the magnitude of the layer resistance of polycrystalline silicon has become a problem.
Due to this layer resistance, the speed of an electric signal propagating in polycrystalline silicon is rapidly reduced, and high-speed operation of an LSI is being hindered.
【０００７】多結晶シリコンの層抵抗値を低減する方法
として、シリコンと金属との化合物であるシリサイドを
用いる方法がある。シリサイドは、多結晶シリコンと比
較して１桁低い比抵抗を持ち、かつ高温プロセスに安定
であり、耐薬品性がある等の利点を有している。As a method for reducing the layer resistance of polycrystalline silicon, there is a method using silicide which is a compound of silicon and a metal. Silicide has advantages that it has a specific resistance one digit lower than that of polycrystalline silicon, is stable to high-temperature processes, has chemical resistance, and the like.
【０００８】このシリサイドを電極に用いる場合、多結
晶シリコンとシリサイドの２層構造からなるゲートを形
成するのが一般的である。これは、仕事関数、表面準位
密度等の界面状態を安定な多結晶シリコン電極と同一に
するのが目的である。なお、現在、主として用いられる
シリサイドは高融点金属シリサイドであり、タングステ
ンシリサイド（WSi2）等が代表例である。When this silicide is used for an electrode, it is common to form a gate having a two-layer structure of polycrystalline silicon and silicide. The purpose of this is to make the interface state such as work function and surface state density the same as that of a stable polycrystalline silicon electrode. The silicide mainly used at present is a high-melting-point metal silicide, such as tungsten silicide (WSi 2 ).
【０００９】しかし、キャパシタンス半導体装置１００
の製造工程上から、下部電極１０５をシリサイド化する
ことは、非常に困難なことである。なぜなら、前述のキ
ャパシタンス半導体装置１００においては、キャパシタ
の容量膜としてＯＮＯ膜１０９を使用している。したが
って、下部電極１０５上にＯＮＯ膜１０９のＯ膜（シリ
コン酸化膜）を形成しなければならない。このＯ膜（シ
リコン酸化膜）は熱酸化によって形成される。However, the capacitance semiconductor device 100
It is very difficult to silicify the lower electrode 105 from the above manufacturing process. This is because in the capacitance semiconductor device 100 described above, the ONO film 109 is used as a capacitor capacitance film. Therefore, the O film (silicon oxide film) of the ONO film 109 must be formed on the lower electrode 105. This O film (silicon oxide film) is formed by thermal oxidation.
【００１０】一方、下部電極１０５を、例えばタングス
テン等を用いてシリサイド化するとする。この場合、下
部電極１０５のシリサイド化面が熱酸化の影響を受けて
しまう。熱酸化工程では非常に高温で酸化処理が行なわ
れるので、シリサイド化したタングステンが酸化されて
しまう。このため、シリサイドが有する”多結晶シリコ
ンと比較して１桁低い比抵抗”という特徴が失われてし
まう。On the other hand, it is assumed that the lower electrode 105 is silicided using, for example, tungsten. In this case, the silicided surface of the lower electrode 105 is affected by thermal oxidation. In the thermal oxidation step, the oxidation treatment is performed at a very high temperature, so that silicified tungsten is oxidized. For this reason, the feature of “specific resistance lower by one digit compared to polycrystalline silicon” of silicide is lost.
【００１１】このように、Ｏ膜（シリコン酸化膜）形成
時における熱酸化工程のために、下部電極１０５をシリ
サイド化することによって、層抵抗を低減することは非
常に困難なことなのである。As described above, it is very difficult to reduce the layer resistance by silicidating the lower electrode 105 for the thermal oxidation step at the time of forming the O film (silicon oxide film).
【００１２】そこで、本発明は、下部電極の層抵抗を低
減することができる半導体装置を提供することを目的と
する。Accordingly, an object of the present invention is to provide a semiconductor device that can reduce the layer resistance of a lower electrode.
【００１３】[0013]
【課題を解決するための手段】請求項１にかかる半導体
装置は、半導体基板上に形成される下部電極、前記下部
電極上に形成される絶縁層、前記絶縁層上に形成される
上部電極、を有する半導体装置であって、前記下部電極
は、酸素透過抑制材料によって形成される保護部および
前記酸素透過抑制材料より低い抵抗値を有する嫌酸素性
材料によって形成される低抵抗部とを有しており、前記
低抵抗部と前記絶縁層との間に、前記保護部が存在す
る、ことを特徴とする。A semiconductor device according to claim 1, wherein a lower electrode formed on a semiconductor substrate, an insulating layer formed on the lower electrode, an upper electrode formed on the insulating layer, Wherein the lower electrode has a protective portion formed of an oxygen permeation suppressing material and a low resistance portion formed of an anaerobic material having a lower resistance value than the oxygen permeation suppressing material. And the protection section is present between the low resistance section and the insulating layer.
【００１４】請求項２にかかる半導体装置は、請求項１
にかかる半導体装置おいて、前記酸素透過抑制材料は、
多結晶シリコンであり、前記嫌酸素性材料は、高融点金
属とシリコンとの化合物であるシリサイドである、こと
を特徴とする。According to a second aspect of the present invention, there is provided a semiconductor device.
In the semiconductor device according to the above, the oxygen permeation suppression material,
It is polycrystalline silicon, and the anaerobic material is a silicide which is a compound of a high melting point metal and silicon.
【００１５】請求項３にかかる半導体装置は、請求項１
にかかる半導体装置において、前記上部電極は、低抵抗
化されている、ことを特徴とする。According to a third aspect of the present invention, there is provided a semiconductor device according to the first aspect.
Wherein the upper electrode has a reduced resistance.
【００１６】請求項４にかかる半導体装置の製造方法
は、半導体基板上に導電性を有する嫌酸素性材料で構成
される低抵抗部を形成し、前記低抵抗部上に酸素透過抑
制材料で構成される保護部を形成し、前記保護部上に熱
酸化により絶縁層を形成し、前記絶縁層上に上部電極を
形成する、ことを特徴とする。According to a fourth aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a low-resistance portion made of a conductive anaerobic material on a semiconductor substrate; Forming a protective portion, forming an insulating layer on the protective portion by thermal oxidation, and forming an upper electrode on the insulating layer.
【００１７】請求項５にかかる半導体装置の製造方法
は、請求項４にかかる半導体装置の製造方法において、
前記嫌酸素性材料は、高融点金属とシリコンとの化合物
であるシリサイドであり、前記酸素透過抑制材料は、多
結晶シリコンである、ことを特徴とする。According to a fifth aspect of the present invention, in the method of manufacturing a semiconductor device according to the fourth aspect,
The anaerobic material is silicide which is a compound of a high melting point metal and silicon, and the oxygen permeation suppressing material is polycrystalline silicon.
【００１８】請求項６にかかる半導体装置の製造方法
は、請求項４にかかる半導体装置の製造方法において、
さらに、上部電極を低抵抗化する、ことを特徴とする。According to a sixth aspect of the present invention, in the method of manufacturing a semiconductor device according to the fourth aspect,
Further, the resistance of the upper electrode is reduced.
【００１９】[0019]
【発明の効果】請求項１にかかる半導体装置では、下部
電極は、酸素透過抑制材料によって形成される保護部お
よび酸素透過抑制材料より低い抵抗値を有する嫌酸素性
材料によって形成される低抵抗部とを有している。ま
た、低抵抗部と絶縁層との間に、保護部が存在する。In the semiconductor device according to the first aspect of the present invention, the lower electrode has a protective portion formed of an oxygen permeation suppressing material and a low resistance portion formed of an anaerobic material having a lower resistance than the oxygen permeation suppressing material. And In addition, a protection part exists between the low resistance part and the insulating layer.
【００２０】これにより、例えば絶縁層を熱酸化によっ
て形成する場合でも、酸素透過抑制材料によって形成さ
れる保護部が嫌酸素性材料によって形成される低抵抗部
の酸化を防止するので、酸素透過抑制材料より低い抵抗
値を有する低抵抗部を得ることができる。すなわち、下
部電極の層抵抗を低減することができる。Thus, for example, even when the insulating layer is formed by thermal oxidation, the protective portion formed of the oxygen permeation suppressing material prevents the oxidation of the low resistance portion formed of the anaerobic material. A low resistance portion having a lower resistance value than the material can be obtained. That is, the layer resistance of the lower electrode can be reduced.
【００２１】請求項２にかかる半導体装置では、酸素透
過抑制材料は、多結晶シリコンであり、嫌酸素性材料
は、高融点金属とシリコンとの化合物であるシリサイド
である。これにより、例えば絶縁層を熱酸化によって形
成する場合にでも、多結晶シリコンによって形成される
保護部がシリサイドによって形成される低抵抗部の酸化
を防止するので、酸素透過抑制材料より低い抵抗値を有
する低抵抗部を得ることができる。In the semiconductor device according to the second aspect, the oxygen permeation suppressing material is polycrystalline silicon, and the anaerobic material is silicide which is a compound of a high melting point metal and silicon. Thereby, for example, even when the insulating layer is formed by thermal oxidation, the protection part formed of polycrystalline silicon prevents oxidation of the low resistance part formed by silicide, so that the resistance value is lower than that of the oxygen permeation suppression material. A low resistance portion can be obtained.
【００２２】したがって、多結晶シリコンおよびシリサ
イドを用いることによって、容易に下部電極の層抵抗を
低減することができる。Therefore, the layer resistance of the lower electrode can be easily reduced by using polycrystalline silicon and silicide.
【００２３】請求項３にかかる半導体装置では、上部電
極は、低抵抗化されている。これにより、上部電極の抵
抗も低減することができる。したがって、電極全体の抵
抗をいっそう低くすることができる。In the semiconductor device according to the third aspect, the upper electrode has a low resistance. Thereby, the resistance of the upper electrode can also be reduced. Therefore, the resistance of the entire electrode can be further reduced.
【００２４】請求項４にかかる半導体装置の製造方法で
は、半導体基板上に導電性を有する嫌酸素性材料で構成
される低抵抗部を形成し、低抵抗部上に酸素透過抑制材
料で構成される保護部を形成し、保護部上に熱酸化によ
り絶縁層を形成する。According to a fourth aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein a low resistance portion made of a conductive anaerobic material is formed on a semiconductor substrate, and the low resistance portion is made of an oxygen permeation suppressing material. A protective portion is formed, and an insulating layer is formed on the protective portion by thermal oxidation.
【００２５】よって、絶縁層を熱酸化によって形成する
際に、保護部が低抵抗部の酸化を防止するので、低抵抗
部の導電性を損なうことがない。これにより、下部電極
の層抵抗の低い半導体装置を容易に製造することができ
る。Therefore, when the insulating layer is formed by thermal oxidation, the protection portion prevents oxidation of the low-resistance portion, so that the conductivity of the low-resistance portion is not impaired. Thereby, a semiconductor device having a lower layer resistance of the lower electrode can be easily manufactured.
【００２６】請求項５にかかる半導体装置の製造方法で
は、嫌酸素性材料は、高融点金属とシリコンとの化合物
であるシリサイドであり、酸素透過抑制材料は、多結晶
シリコンである。According to a fifth aspect of the present invention, the anaerobic material is silicide which is a compound of a high melting point metal and silicon, and the oxygen permeation suppressing material is polycrystalline silicon.
【００２７】これにより、絶縁層を熱酸化によって形成
する際に、保護部は低抵抗部のシリサイドが酸化される
ことを防止するので、低抵抗部を酸素透過抑制材料より
低い抵抗値に維持することができる。つまり、多結晶シ
リコンおよびシリサイドを用いることによって、下部電
極の層抵抗が低い半導体装置をさらに容易に製造するこ
とができる。Thus, when the insulating layer is formed by thermal oxidation, the protection portion prevents the silicide of the low-resistance portion from being oxidized, so that the low-resistance portion has a lower resistance value than the oxygen permeation suppressing material. be able to. That is, by using polycrystalline silicon and silicide, a semiconductor device having a lower layer resistance of the lower electrode can be manufactured more easily.
【００２８】請求項６にかかる半導体装置の製造方法で
は、上部電極を低抵抗化している。これにより、上部電
極の抵抗も低減した半導体装置を製造することができ
る。したがって、電極全体の抵抗がいっそう低い半導体
装置を容易に製造することができる。In the method of manufacturing a semiconductor device according to the sixth aspect, the resistance of the upper electrode is reduced. Thereby, a semiconductor device in which the resistance of the upper electrode is reduced can be manufactured. Therefore, a semiconductor device in which the resistance of the entire electrode is even lower can be easily manufactured.
【００２９】[0029]
【発明の実施の形態】本発明にかかる半導体装置の一実
施形態をキャパシタンス半導体装置１を例として以下に
おいて説明する。キャパシタンス半導体装置１が従来の
キャパシタンス半導体装置と最も相違する点は、下部電
極をシリサイド化することによって、下部電極の低抵抗
化を実現している点である。これにより、本実施例にか
かるキャパシタンス半導体装置１は、従来と比して、よ
り高い周波数を有する外部信号に対しても、正確に応答
することができる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of a semiconductor device according to the present invention will be described below using a capacitance semiconductor device 1 as an example. The most different point of the capacitance semiconductor device 1 from the conventional capacitance semiconductor device is that the lower electrode is silicided to realize lower resistance of the lower electrode. As a result, the capacitance semiconductor device 1 according to the present embodiment can accurately respond to an external signal having a higher frequency than the conventional one.
【００３０】［キャパシタンス半導体装置の構成］キャ
パシタンス半導体装置１の要部断面図を図１に示す。キ
ャパシタンス半導体装置１は、半導体基板３、フィール
ド酸化膜５、下部電極７、サイドウォール９、ＯＮＯ膜
１１、上部電極１３、層間膜１５、コンタクト電極１７
およびパッシベーション膜１９を有している。[Configuration of Capacitance Semiconductor Device] FIG. 1 is a cross-sectional view of a main part of the capacitance semiconductor device 1. The capacitance semiconductor device 1 includes a semiconductor substrate 3, a field oxide film 5, a lower electrode 7, a sidewall 9, an ONO film 11, an upper electrode 13, an interlayer film 15, and a contact electrode 17.
And a passivation film 19.
【００３１】なお、下部電極７は、多結晶シリコンによ
って形成されるシリコン下部電極層７ａ、タングステン
とシリコンとの化合物であるタングステンシリサイドに
よって形成されるタングステンシリサイド層７ｂおよび
多結晶シリコンによって形成されるシリコン保護層７ｃ
の３層構造となっている。The lower electrode 7 includes a silicon lower electrode layer 7a formed of polycrystalline silicon, a tungsten silicide layer 7b formed of tungsten silicide which is a compound of tungsten and silicon, and silicon formed of polycrystalline silicon. Protective layer 7c
In a three-layer structure.
【００３２】また、上部電極１３は、多結晶シリコンに
よって形成されるシリコン上部電極層１３ａおよびチタ
ンとシリコンとの化合物であるチタンシリサイドによっ
て形成されるチタンシリサイド層１３ｂの２層構造とな
っている。The upper electrode 13 has a two-layer structure of a silicon upper electrode layer 13a formed of polycrystalline silicon and a titanium silicide layer 13b formed of titanium silicide which is a compound of titanium and silicon.
【００３３】ここで、各請求項の構成要素と本実施例の
構成要素との対応関係を示す。ＯＮＯ膜１１は絶縁層
に、多結晶シリコンは酸素透過抑制材料に、シリコン保
護層７ｃは保護部に、タングステンシリサイドは嫌酸素
性材料に、タングステンシリサイド層７ｂは低抵抗部
に、タングステンは高融点金属にそれぞれ対応する。Here, the correspondence between the components of each claim and the components of the present embodiment will be described. ONO film 11 is an insulating layer, polycrystalline silicon is an oxygen permeation suppressing material, silicon protective layer 7c is a protective part, tungsten silicide is an anaerobic material, tungsten silicide layer 7b is a low resistance part, and tungsten has a high melting point. Each corresponds to a metal.
【００３４】これにより、ＯＮＯ膜１１を熱酸化によっ
て形成しても、多結晶シリコンによって形成されるシリ
コン保護層７ｃがタングステンシリサイドによって形成
されるタングステンシリサイド層７ｂの酸化を防止する
ので、多結晶シリコンより低い抵抗値を有するタングス
テンシリサイド層７ｂを形成することができる。Thus, even if the ONO film 11 is formed by thermal oxidation, the silicon protective layer 7c formed of polycrystalline silicon prevents the oxidation of the tungsten silicide layer 7b formed of tungsten silicide. A tungsten silicide layer 7b having a lower resistance value can be formed.
【００３５】したがって、下部電極７の抵抗を低減する
ことができる。つまり、より高い周波数を有する外部信
号に対しても、正確に応答することができるキャパシタ
ンス半導体装置１を提供することができる。Therefore, the resistance of the lower electrode 7 can be reduced. That is, it is possible to provide the capacitance semiconductor device 1 that can accurately respond to an external signal having a higher frequency.
【００３６】［キャパシタンス半導体装置の製造方法］
次に、キャパシタンス半導体装置１の製造方法を図２〜
図５を参照しながら説明する。まず、半導体基板３上に
フィールド酸化膜５を５５００オングストローム形成す
る（図２Α参照）。形成したフィールド酸化膜５上に多
結晶シリコン層３１を１５００オングストローム形成す
る（図２Ｂ参照）。[Method of Manufacturing Capacitance Semiconductor Device]
Next, a method for manufacturing the capacitance semiconductor device 1 will be described with reference to FIGS.
This will be described with reference to FIG. First, a field oxide film 5 is formed to 5500 Å on the semiconductor substrate 3 (see FIG. 2 （). A polycrystalline silicon layer 31 is formed on the formed field oxide film 5 at 1500 angstrom (see FIG. 2B).
【００３７】この後、多結晶シリコン層３１に導電性を
もたせるために、POcl3拡散あるいはイオン注入等を用
いて、高濃度のリン（Phosphorus）を１０20cm-3以上添
加する。これにより、多結晶シリコン層３１をｎ+ポリ
シコンとする。Thereafter, in order to make the polycrystalline silicon layer 31 conductive, a high concentration of phosphorus (Phosphorus) is added by 10 20 cm −3 or more by POCl 3 diffusion or ion implantation. Thereby, the polycrystalline silicon layer 31 is made to be n + polysilicon.
【００３８】そして、多結晶シリコン層３１上にタング
ステンシリコン化合物層３３を１５００オングストロー
ム形成する（図２Ｃ参照）。タングステンシリコン化合
物層３３上に多結晶シリコン層３５を６００オングスト
ローム形成する（図２Ｄ参照）。なお、多結晶シリコン
層３１は減圧ＣＶＤ法によって、タングステンシリコン
化合物層３３はスパッタ法によって、そして多結晶シリ
コン層３５は減圧ＣＶＤ法によって形成される。Then, a tungsten silicon compound layer 33 is formed on the polycrystalline silicon layer 31 to a thickness of 1500 angstroms (see FIG. 2C). A polycrystalline silicon layer 35 is formed to a thickness of 600 Å on the tungsten silicon compound layer 33 (see FIG. 2D). The polycrystalline silicon layer 31 is formed by a low pressure CVD method, the tungsten silicon compound layer 33 is formed by a sputtering method, and the polycrystalline silicon layer 35 is formed by a low pressure CVD method.
【００３９】次に、リソグラフィおよびエッチングによ
り、下部電極７を形成する（図３Α参照）。続いて、サ
イドウォール９を形成する（図３Ｂ参照）。そして、下
部電極７上にＯＮＯ膜１１を形成する（図３Ｃ参照）。Next, the lower electrode 7 is formed by lithography and etching (see FIG. 3A). Subsequently, a sidewall 9 is formed (see FIG. 3B). Then, an ONO film 11 is formed on the lower electrode 7 (see FIG. 3C).
【００４０】ＯＮＯ膜１１の上下のＯ膜（シリコン酸化
膜）は熱酸化によって形成される。この時の熱処理を利
用して、タングステンシリコン化合物層３３中のタング
ステンとシリコンとを反応させて、タングステンシリサ
イド層７ｂを形成する。これにより、シリコン下部電極
層７ａ、タングステンシリサイド層７ｂおよびシリコン
保護層７ｃの３層構造を有する下部電極７を形成するこ
とができる。なお、ＯＮＯ膜１１のＮ膜（シリコン窒化
膜）は減圧ＣＶＤ法によって形成する。The O films (silicon oxide films) above and below the ONO film 11 are formed by thermal oxidation. Utilizing the heat treatment at this time, tungsten in the tungsten silicon compound layer 33 reacts with silicon to form a tungsten silicide layer 7b. Thereby, the lower electrode 7 having a three-layer structure of the silicon lower electrode layer 7a, the tungsten silicide layer 7b, and the silicon protective layer 7c can be formed. The N film (silicon nitride film) of the ONO film 11 is formed by a low pressure CVD method.
【００４１】ＯＮＯ膜１１上に多結晶シリコン層３７を
２０００オングストローム形成する（図３Ｄ参照）。下
部電極７を形成する時と同様に、リソグラフィおよびエ
ッチングを用いてシリコン上部電極層１３ａを形成する
（図４Α参照）。次いでシリサイド化を行なうが、その
前にシリサイド化しない領域にＴＥＯＳ系酸化膜３９を
形成し、シリサイド化しない領域をブロックする（図４
Ｂ参照）。A polycrystalline silicon layer 37 is formed on the ONO film 11 to a thickness of 2000 Å (see FIG. 3D). As in the case of forming the lower electrode 7, the silicon upper electrode layer 13a is formed using lithography and etching (see FIG. 4A). Next, silicidation is performed. Before that, a TEOS-based oxide film 39 is formed in a region not silicided, and the region not silicidized is blocked (FIG. 4).
B).
【００４２】チタン層４１をスパッタ法により形成する
（図４Ｃ参照）。そして、熱処理を行ない、チタンシリ
サイド層１３ｂを形成する。この際、ＴＥＯＳ系酸化膜
３９上に堆積したチタンは、直接多結晶シリコンとは接
していないのでシリサイド化されない。選択的にエッチ
ングを行ない、シリサイド化されなかったチタンのみを
除去する。これにより、上部電極１３を形成する（図４
Ｄ参照）。A titanium layer 41 is formed by a sputtering method (see FIG. 4C). Then, heat treatment is performed to form a titanium silicide layer 13b. At this time, titanium deposited on the TEOS-based oxide film 39 is not directly silicified because it does not directly contact the polycrystalline silicon. Etching is selectively performed to remove only the titanium that has not been silicided. Thereby, the upper electrode 13 is formed (FIG. 4).
D).
【００４３】上部電極１３上にＢＰＳＧ（Boro-Phospho
-Silicate Glass）を堆積させ、熱処理を加えて層間膜
１５を形成する（図５Α参照）。リソグラフィおよびエ
ッチングを用いて、コンタクトホールを形成する（図５
Ｂ参照）。On the upper electrode 13, BPSG (Boro-Phospho
(Silicate Glass) is deposited and heat treatment is applied to form an interlayer film 15 (see FIG. 5Α). A contact hole is formed using lithography and etching (FIG. 5)
B).
【００４４】層間膜１５上にアルミニウムをスパッタ法
により堆積し、その後エッチング等を行なうことによ
り、コンタクトホールにコンタクト電極１７を形成する
（図５Ｃ参照）。最後に、表面保護のためのパッシベー
ション膜１９を形成する（図５Ｄ参照）。以上のような
工程によりキャパシタンス半導体装置１を形成する。Aluminum is deposited on the interlayer film 15 by a sputtering method, followed by etching or the like to form a contact electrode 17 in a contact hole (see FIG. 5C). Finally, a passivation film 19 for surface protection is formed (see FIG. 5D). The capacitance semiconductor device 1 is formed by the steps described above.
【００４５】［キャパシタンス半導体装置の特性］ま
ず、一般的なキャパシタンス半導体装置の上部電極およ
び下部電極が有する抵抗成分とその等価回路について図
６を用いて説明する。図６Αは一般的なキャパシタンス
半導体装置７０の要部断面図であり、基板より上を示し
たものである。キャパシタンス半導体装置７０は、コン
タクト電極７１、７５、下部電極７２、容量膜７３、上
部電極７４を有している。[Characteristics of Capacitance Semiconductor Device] First, resistance components of an upper electrode and a lower electrode of a general capacitance semiconductor device and an equivalent circuit thereof will be described with reference to FIG. FIG. 6A is a cross-sectional view of a main part of a general capacitance semiconductor device 70, which is above the substrate. The capacitance semiconductor device 70 has contact electrodes 71 and 75, a lower electrode 72, a capacitance film 73, and an upper electrode 74.
【００４６】下部電極７２および上部電極７４にはそれ
ぞれ抵抗成分Ｒl、Ｒuが存在する。これは、各電極を構
成する電極材料が固有の抵抗成分を有しているからであ
る。このキャパシタンス半導体装置７０の等価回路を図
６Ｂに示す。この等価回路から抵抗成分Ｒl、Ｒuは、キ
ャパシタンス半導体装置７０の時定数を決定する要因と
なりうることがわかる。[0046] Each resistance component to the lower electrode 72 and the upper electrode 74 R l, R u is present. This is because the electrode material constituting each electrode has a unique resistance component. FIG. 6B shows an equivalent circuit of the capacitance semiconductor device 70. The resistance component from the equivalent circuit R l, R u is found to can be a factor that determines the time constant of the capacitance semiconductor device 70.
【００４７】したがって、抵抗成分Ｒl、Ｒuが小さくな
ればキャパシタンス半導体装置７０の時定数は小さくな
る。つまり、応答が速くなり、充電にかかる時間が短く
なる。図７に抵抗成分による充電時間等の変化をしめ
す。図７Αは抵抗成分の値が大きい場合、図７Ｂは抵抗
成分の値が小さい場合を示している。[0047] Thus, the resistance component R l, the time constant of the capacitance semiconductor device 70 having smaller R u is small. That is, the response becomes faster and the time required for charging becomes shorter. FIG. 7 shows changes in the charging time and the like due to the resistance component. 7A shows a case where the value of the resistance component is large, and FIG. 7B shows a case where the value of the resistance component is small.
【００４８】なお、図７Α、Ｂともに、外部からの充電
信号Ｐ1と放電信号Ｐ2との間隔が最小となる場合を示す
図である。つまり、充電し終わると同時に放電が始まる
ように、各信号Ｐ1、Ｐ2を発生させたものである。FIGS. 7B and 7B both show a case where the interval between the externally applied charge signal P 1 and discharge signal P 2 is minimized. In other words, the signals P 1 and P 2 are generated so that the discharge is started at the same time when the charging is completed.
【００４９】この図７Α、Ｂから明らかなように、図７
Ｂの場合、つまり抵抗成分が小さい場合の方が充電信号
Ｐ1と放電信号Ｐ2との間の時間が短い（Ｔa＞Ｔb）。し
たがって、各電極の抵抗成分が小さい方が、外部信号に
対してより高い周波数に追従できることになる。As is apparent from FIGS. 7A and 7B, FIG.
For B, i.e. towards when the resistance component is small is short time between the charging signal P 1 and the discharge signal P 2 (T a> T b ). Therefore, the smaller the resistance component of each electrode, the higher the frequency following an external signal.
【００５０】ここで、従来のキャパシタンス半導体装置
と本実施例にかかる半導体装置１との外部信号に対する
応答特性のシミュレーション結果を図８に示す。図８に
おいて、横軸は外部信号の周波数、縦軸はキャパシタン
ス半導体装置１に蓄積される蓄積電荷である。FIG. 8 shows simulation results of response characteristics of the conventional capacitance semiconductor device and the semiconductor device 1 according to the present embodiment to external signals. 8, the horizontal axis represents the frequency of the external signal, and the vertical axis represents the accumulated charge stored in the capacitance semiconductor device 1.
【００５１】図８より、従来のキャパシタンス半導体装
置より、下部電極７等を低抵抗化した本実施例にかかる
半導体装置１の方が、より高い周波数を有する外部信号
に対して追従できることがわかる。なお、図８におい
て、本実施例にかかるキャパシタンス半導体装置１の各
電極の抵抗値は、従来のキャパシタンス半導体装置の各
電極が有する抵抗値の（１／１０）としている。これ
は、各電極をチタンによりシリサイド化した場合に得ら
れる抵抗値と同程度のものである。FIG. 8 shows that the semiconductor device 1 according to the present embodiment in which the lower electrode 7 and the like have a lower resistance can follow an external signal having a higher frequency than the conventional capacitance semiconductor device. In FIG. 8, the resistance value of each electrode of the capacitance semiconductor device 1 according to the present embodiment is (1/10) of the resistance value of each electrode of the conventional capacitance semiconductor device. This is about the same as the resistance obtained when each electrode is silicided with titanium.
【００５２】［その他の効果］一般的に、半導体基板上
にキャパシタンス半導体装置１を形成する際には、半導
体基板上の他の領域にその他の素子（ＦＥＴ等）が同時
に形成される。ＦＥＴは、ＬＳＩの高速化にともない、
ゲート電極やソース領域、ドレイン領域をシリサイド化
する必要がある場合もある。[Other Effects] In general, when forming the capacitance semiconductor device 1 on a semiconductor substrate, other elements (FETs, etc.) are simultaneously formed in other regions on the semiconductor substrate. FETs have become
In some cases, the gate electrode, the source region, and the drain region need to be silicided.
【００５３】したがって、ＦＥＴのゲート電極、ソース
領域、ドレイン領域をシリサイド化する工程と同時に、
キャパシタンス半導体装置１の上部電極もシリサイド化
することができる。つまり、本実施例にかかるキャパシ
タンス半導体装置１の上部電極をシリサイド化する際に
は、なんら特別な工程を必要とすることなく、従来の製
造工程をそのまま利用することができる。Therefore, simultaneously with the step of silicidating the gate electrode, the source region, and the drain region of the FET,
The upper electrode of the capacitance semiconductor device 1 can also be silicided. That is, when the upper electrode of the capacitance semiconductor device 1 according to the present embodiment is silicided, the conventional manufacturing process can be used without any special process.
【００５４】［その他の実施形態］前述の実施形態にか
かるキャパシタンス半導体装置１においては、下部電極
７をタングステン、上部電極１３をチタンによってシリ
サイド化したが、各電極をシリサイド化することに用い
る高融点金属は例示のものに限定されない。つまり、コ
バルトや、ニッケル等の高融点金属であってもよい。[Other Embodiments] In the capacitance semiconductor device 1 according to the above embodiment, the lower electrode 7 is silicided with tungsten and the upper electrode 13 is silicided with titanium. The metal is not limited to the example. That is, high melting point metals such as cobalt and nickel may be used.
【００５５】また、前述の実施形態にかかるキャパシタ
ンス半導体装置１では、嫌酸素性材料として、高融点金
属とシリコンとの化合物であるシリサイドを示したが、
嫌酸素性材料であって電極が有する抵抗を低減できるも
のであればこれに限定されない。In the capacitance semiconductor device 1 according to the above-described embodiment, silicide which is a compound of a refractory metal and silicon is shown as the anaerobic material.
The material is not limited to this as long as it is an anaerobic material and can reduce the resistance of the electrode.
【００５６】さらに、前述の実施例にかかるキャパシタ
ンス半導体装置１では、酸素透過抑制材料として多結晶
シリコンを例示したが、嫌酸素性材料（実施例において
はタングステン及びチタン）を酸素から保護できるもの
であればこれに限定されない。Further, in the capacitance semiconductor device 1 according to the above-described embodiment, polycrystalline silicon is exemplified as the oxygen permeation suppressing material, but an oxygen-anaerobic material (tungsten and titanium in the embodiment) can be protected from oxygen. If it is, it is not limited to this.
【００５７】たとえば、酸素透過抑制材料として単結晶
シリコン等を用いてもよい。単結晶シリコンを用いる場
合、タングステンシリコン化合物層３３上に形成される
単結晶シリコン層はスパッタ法により形成されることに
なる。For example, single crystal silicon or the like may be used as the oxygen permeation suppressing material. When single crystal silicon is used, the single crystal silicon layer formed on the tungsten silicon compound layer 33 is formed by a sputtering method.
【００５８】したがって、多結晶シリコン層３１が形成
された後、タングステンシリコン化合物層３３およびそ
の上の単結晶シリコン層が、スパッタ法により連続的に
形成されることになる（図２Ｄ参照）。Therefore, after the polycrystalline silicon layer 31 is formed, the tungsten silicon compound layer 33 and the single crystal silicon layer thereon are continuously formed by the sputtering method (see FIG. 2D).
【００５９】さらに、前述の実施例にかかるキャパシタ
ンス半導体装置１においては、上部電極１３、下部電極
７ともに低抵抗化を施したが、下部電極７だけであって
もよい。Further, in the capacitance semiconductor device 1 according to the above-described embodiment, the resistance of both the upper electrode 13 and the lower electrode 7 is reduced, but only the lower electrode 7 may be used.
【図１】本発明にかかる半導体装置の実施形態を説明す
るための図であり、キャパシタンス半導体装置１の要部
断面図を示している。FIG. 1 is a view for explaining an embodiment of a semiconductor device according to the present invention, and shows a cross-sectional view of a main part of a capacitance semiconductor device 1;
【図２】図１にかかるキャパシタンス半導体装置１の製
造工程を説明するための図である。FIG. 2 is a view for explaining a manufacturing process of the capacitance semiconductor device 1 according to FIG. 1;
【図３】図１にかかるキャパシタンス半導体装置１の製
造工程を説明するための図である。FIG. 3 is a view for explaining a manufacturing process of the capacitance semiconductor device 1 according to FIG. 1;
【図４】図１にかかるキャパシタンス半導体装置１の製
造工程を説明するための図である。FIG. 4 is a view for explaining a manufacturing process of the capacitance semiconductor device 1 according to FIG. 1;
【図５】図１にかかるキャパシタンス半導体装置１の製
造工程を説明するための図である。FIG. 5 is a view for explaining a manufacturing process of the capacitance semiconductor device 1 according to FIG. 1;
【図６】キャパシタンス半導体装置の上部電極、下部電
極に寄生する抵抗成分を示す図であり、Αはキャパシタ
ンス半導体装置の要部断面図を、Ｂは等価回路を示す。FIG. 6 is a diagram showing resistance components parasitic on an upper electrode and a lower electrode of the capacitance semiconductor device, in which Α indicates a sectional view of a main part of the capacitance semiconductor device, and B indicates an equivalent circuit.
【図７】キャパシタンス半導体装置の時定数と外部信号
に対する応答特性を説明するための図であり、Αは時定
数が大きい場合、Ｂは時定数が小さい場合を示す。FIG. 7 is a diagram for explaining a time constant of the capacitance semiconductor device and a response characteristic to an external signal; Α indicates a case where the time constant is large;
【図８】キャパシタンス半導体装置１の外部信号に対す
る応答特性を説明するための図である。FIG. 8 is a diagram for explaining a response characteristic of the capacitance semiconductor device 1 to an external signal.
【図９】従来のキャパシタンス半導体装置１００の要部
断面図である。FIG. 9 is a sectional view of a main part of a conventional capacitance semiconductor device 100.
１・・・・・キャパシタンス半導体装置 ３・・・・・半導体基板 ７ａ・・・・・シリコン下部電極層 ７ｂ・・・・・タングステンシリサイド層 ７ａ・・・・・シリコン保護層 １１・・・・・ＯＮＯ膜 １３・・・・・上部電極 1 Capacitance semiconductor device 3 Semiconductor substrate 7a Silicon lower electrode layer 7b Tungsten silicide layer 7a Silicon protective layer 11 · ONO film 13 · · · · Top electrode
Claims (6)
酸素透過抑制材料より低い抵抗値を有する嫌酸素性材料
によって形成される低抵抗部とを有しており、 前記低抵抗部と前記絶縁層との間に、前記保護部が存在
する、 ことを特徴とする半導体装置。1. A semiconductor device comprising: a lower electrode formed on a semiconductor substrate; an insulating layer formed on the lower electrode; and an upper electrode formed on the insulating layer. It has a protection part formed by an oxygen permeation suppression material and a low resistance part formed by an anaerobic material having a lower resistance value than the oxygen permeation suppression material. A semiconductor device, wherein the protection unit exists between the semiconductor devices.
であるシリサイドである、 ことを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein said oxygen permeation suppressing material is polycrystalline silicon, and said anaerobic material is silicide which is a compound of a high melting point metal and silicon. A semiconductor device characterized by the above-mentioned.
料で構成される低抵抗部を形成し、 前記低抵抗部上に酸素透過抑制材料で構成される保護部
を形成し、 前記保護部上に熱酸化により絶縁層を形成し、 前記絶縁層上に上部電極を形成する、 ことを特徴とする半導体装置の製造方法。4. A method according to claim 1, further comprising: forming a low resistance portion made of an anaerobic material having conductivity on a semiconductor substrate; forming a protection portion made of an oxygen permeation suppression material on the low resistance portion; Forming an insulating layer on the portion by thermal oxidation, and forming an upper electrode on the insulating layer.
おいて、 前記嫌酸素性材料は、高融点金属とシリコンとの化合物
であるシリサイドであり、 前記酸素透過抑制材料は、多結晶シリコンである、 ことを特徴とする半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 4, wherein the anaerobic material is silicide, which is a compound of a high melting point metal and silicon, and the oxygen permeation suppressing material is polycrystalline silicon. A method for manufacturing a semiconductor device, comprising:
おいて、さらに、 上部電極を低抵抗化する、 ことを特徴とする半導体装置の製造方法。6. The method for manufacturing a semiconductor device according to claim 4, further comprising lowering the resistance of the upper electrode.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9354626A JPH11186504A (en) | 1997-12-24 | 1997-12-24 | Semiconductor device and manufacture of semiconductor device |
| US09/939,524 US6696346B2 (en) | 1997-12-24 | 2001-08-24 | Method of manufacturing semiconductor device |
| US09/967,720 US6642621B2 (en) | 1997-12-24 | 2001-09-28 | Capacitor-type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9354626A JPH11186504A (en) | 1997-12-24 | 1997-12-24 | Semiconductor device and manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186504A true JPH11186504A (en) | 1999-07-09 |
Family
ID=18438836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9354626A Pending JPH11186504A (en) | 1997-12-24 | 1997-12-24 | Semiconductor device and manufacture of semiconductor device |
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| Country | Link |
|---|---|
| JP (1) | JPH11186504A (en) |
-
1997
- 1997-12-24 JP JP9354626A patent/JPH11186504A/en active Pending
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