JPH11168208A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
- Publication number
- JPH11168208A JPH11168208A JP9333292A JP33329297A JPH11168208A JP H11168208 A JPH11168208 A JP H11168208A JP 9333292 A JP9333292 A JP 9333292A JP 33329297 A JP33329297 A JP 33329297A JP H11168208 A JPH11168208 A JP H11168208A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- amorphous
- semiconductor device
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、ゲート電極の電気抵抗率の低
いＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ：Meta
l Oxide Semiconductor Field Effect Transistor）を
備えた半導体装置及びその製造方法に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a MOS field effect transistor (MOSFET: Meta
The present invention relates to a semiconductor device having an Oxide Semiconductor Field Effect Transistor) and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】従来、シリコン（Ｓｉ）基板上に形成さ
れたＭＯＳＦＥＴ（半導体装置）においては、ゲ−ト電
極を低抵抗化するために、多結晶シリコン膜をゲ−ト電
極とし、このゲ−ト電極上にシリサイド膜を形成した構
造が一般に用いられていた。ところで、近年のデバイス
の縮小化に伴い、ゲート電極抵抗においてもより一層の
低抵抗化が求められており、様々な検討・提案がなされ
ている（例えば、特開平１−３０３７５９号公報等参照
のこと）。2. Description of the Related Art Conventionally, in a MOSFET (semiconductor device) formed on a silicon (Si) substrate, a polycrystalline silicon film is used as a gate electrode to reduce the resistance of the gate electrode. A structure in which a silicide film is formed on a gate electrode has been generally used. By the way, with the recent miniaturization of devices, further reduction in gate electrode resistance has been required, and various studies and proposals have been made (for example, see Japanese Patent Application Laid-Open No. 1-303759 and the like). thing).
【０００３】中でも、従来のシリサイド膜よりも低抵抗
である金属膜の採用が検討されているが、単に金属膜と
多結晶シリコン膜とを積層して２層構造としたのでは、
熱処理中にこの金属膜と多結晶シリコンとが反応してシ
リサイド化してしまい、金属膜の低抵抗化を保持するこ
とができないという問題点があった。そこで、金属膜と
多結晶シリコン膜との間に、シリサイド化を防止するた
めのバリヤ膜を形成した３層構造が提案されている。こ
の３層構造は、導電体である多結晶シリコン膜の上に多
結晶窒化チタン（ＴｉＮ）からなるバリヤ膜を形成し、
このバリヤ膜の上に高融点のタングステン（Ｗ）等から
なる金属膜を形成したものである。[0003] Above all, the use of a metal film having a lower resistance than the conventional silicide film has been studied. However, if a metal film and a polycrystalline silicon film are simply laminated to form a two-layer structure,
During the heat treatment, the metal film and the polycrystalline silicon react with each other to form silicide, so that there is a problem that the resistance of the metal film cannot be kept low. Therefore, a three-layer structure in which a barrier film for preventing silicidation is formed between a metal film and a polycrystalline silicon film has been proposed. In this three-layer structure, a barrier film made of polycrystalline titanium nitride (TiN) is formed on a polycrystalline silicon film which is a conductor,
A metal film made of high melting point tungsten (W) or the like is formed on the barrier film.
【０００４】[0004]
【発明が解決しようとする課題】ところで、従来の３層
構造のＭＯＳＦＥＴでは、Ｗ等からなる金属膜は、多結
晶ＴｉＮ膜の上に堆積されるために、金属膜の結晶構造
が下地である多結晶ＴｉＮ膜に影響され、その結果、金
属膜の結晶粒径が微細化されてしまい、金属膜の電気抵
抗率が高くなってしまう。その結果、バリヤ膜上に堆積
した金属膜としては、その抵抗率を十分低くすることが
できず、デバイスの高速化、低消費電力化に対応するこ
とができないという問題点があった。In a conventional MOSFET having a three-layer structure, a metal film made of W or the like is deposited on a polycrystalline TiN film. The effect is affected by the polycrystalline TiN film, and as a result, the crystal grain size of the metal film is reduced, and the electrical resistivity of the metal film is increased. As a result, there is a problem that the resistivity of the metal film deposited on the barrier film cannot be sufficiently reduced, and it is not possible to cope with high-speed and low power consumption of the device.
【０００５】本発明は、上記の事情に鑑みてなされたも
のであって、金属膜の抵抗率を十分低くすることがで
き、したがって、デバイスの高速化、低消費電力化に対
応することのできる半導体装置及びその製造方法を提供
することを目的とする。The present invention has been made in view of the above circumstances, and can sufficiently reduce the resistivity of a metal film, and can cope with a high-speed and low-power device. It is an object to provide a semiconductor device and a method for manufacturing the same.
【０００６】[0006]
【課題を解決するための手段】上記課題を解決するため
に、本発明は次の様な半導体装置及びその製造方法を提
供する。すなわち、本発明の半導体装置は、半導体基板
上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板上に該ゲート電極に整合して形成された
ソース・ドレイン領域を備えたもので、前記ゲート電極
を、多結晶シリコン膜を下層、アモルファス膜を中間
層、金属膜を上層とする多層膜により構成したものであ
る。In order to solve the above-mentioned problems, the present invention provides the following semiconductor device and a method of manufacturing the same. That is, the semiconductor device of the present invention includes a gate electrode formed on a semiconductor substrate with a gate insulating film interposed therebetween,
A source / drain region formed on the semiconductor substrate so as to match the gate electrode, wherein the gate electrode is a polycrystalline silicon film as a lower layer, an amorphous film as an intermediate layer, and a metal film as an upper layer; It is composed of a film.
【０００７】前記アモルファス膜を絶縁膜としてもよ
く、この絶縁膜を、例えば、シリコン酸化膜、シリコン
窒化膜、シリコン窒化酸化膜より選択された１種により
構成してもよい。また、前記アモルファス膜を導電膜と
してもよく、この導電膜を、例えば、窒化チタン膜、窒
化タンタル膜より選択された１種により構成してもよ
い。[0007] The amorphous film may be used as an insulating film, and the insulating film may be made of, for example, one selected from a silicon oxide film, a silicon nitride film, and a silicon nitride oxide film. Further, the amorphous film may be a conductive film, and the conductive film may be made of, for example, one selected from a titanium nitride film and a tantalum nitride film.
【０００８】本発明の半導体装置の製造方法は、半導体
基板上にゲート絶縁膜を形成する工程と、該ゲート絶縁
膜上に、多結晶シリコン膜、アモルファス膜及び金属膜
を順次形成しゲート電極とする工程と、前記半導体基板
上に該ゲート電極に整合するソース・ドレイン領域を形
成する工程とを備えた方法である。According to the method of manufacturing a semiconductor device of the present invention, a step of forming a gate insulating film on a semiconductor substrate, a step of sequentially forming a polycrystalline silicon film, an amorphous film and a metal film on the gate insulating film are performed. And forming a source / drain region matching the gate electrode on the semiconductor substrate.
【０００９】本発明の半導体装置では、ゲート電極を、
多結晶シリコン膜を下層、アモルファス膜を中間層、金
属膜を上層とする多層膜により構成したことにより、ア
モルファス膜を金属膜の下地バリヤ膜として用いること
で、この金属膜の結晶構造が下地バリヤ膜の影響を受け
て微細化する虞が無くなり、金属膜の結晶粒径が大型化
し、アモルファス膜上に堆積した金属膜の電気抵抗率が
低くなる。これにより、金属膜の抵抗率を十分低下させ
ることが可能になり、デバイスの高速化、低消費電力化
に対応することが可能になる。In the semiconductor device of the present invention, the gate electrode is
By using a multi-layered film having a polycrystalline silicon film as a lower layer, an amorphous film as an intermediate layer, and a metal film as an upper layer, the amorphous film is used as a base barrier film for the metal film, and the crystal structure of the metal film is changed to a base barrier. There is no danger of miniaturization under the influence of the film, the crystal grain size of the metal film increases, and the electrical resistivity of the metal film deposited on the amorphous film decreases. As a result, the resistivity of the metal film can be sufficiently reduced, and it is possible to cope with higher speed and lower power consumption of the device.
【００１０】前記アモルファス膜としては、絶縁膜と導
電膜の２種類がある。アモルファス絶縁膜の場合、上層
の金属膜と下層の多結晶シリコン膜の電気導通が必要で
あるが、中間層のバリヤ膜の膜厚がリ−ク電流が流れる
程度に薄い場合には、チャネル領域への電圧印加が可能
であり、絶縁膜をバリヤ膜として用いることが可能であ
る。一方、アモルファス導電膜の場合、上層の金属膜と
下層の多結晶シリコン膜のシリサイド化反応を抑制する
ことができる膜厚があればバリヤ膜として使用可能であ
る。したがって、金属膜の下地バリヤ膜としてアモルフ
ァス膜を用いた３層構造をゲート電極としたデバイス構
造を採用することにより、ゲート電極の電気抵抗を低下
させ、デバイス性能を向上させることが可能になる。As the amorphous film, there are two types, an insulating film and a conductive film. In the case of an amorphous insulating film, electrical conduction between the upper metal film and the lower polycrystalline silicon film is necessary. However, if the thickness of the intermediate barrier film is small enough to allow a leak current to flow, the channel region is not formed. Voltage can be applied to the insulating film, and the insulating film can be used as a barrier film. On the other hand, an amorphous conductive film can be used as a barrier film as long as it has a film thickness capable of suppressing a silicidation reaction between an upper metal film and a lower polycrystalline silicon film. Therefore, by adopting a device structure in which a gate electrode is a three-layer structure using an amorphous film as a base barrier film of a metal film, it is possible to reduce the electric resistance of the gate electrode and improve device performance.
【００１１】本発明の半導体装置の製造方法では、半導
体基板上にゲート絶縁膜を形成する工程と、該ゲート絶
縁膜上に、多結晶シリコン膜、アモルファス膜及び金属
膜を順次形成しゲート電極とする工程と、前記半導体基
板上に該ゲート電極に整合するソース・ドレイン領域を
形成する工程とを備えたことにより、アモルファス膜を
金属膜の下地バリヤ膜として用いることで、金属膜の結
晶粒径を大型化させ、該金属膜の電気抵抗率を低くした
半導体装置を製造することが可能になる。これにより、
高速化、低消費電力化に対応した半導体装置を製造する
ことが可能になる。In the method of manufacturing a semiconductor device according to the present invention, a step of forming a gate insulating film on a semiconductor substrate and a step of sequentially forming a polycrystalline silicon film, an amorphous film and a metal film on the gate insulating film are performed. And forming a source / drain region corresponding to the gate electrode on the semiconductor substrate, whereby the amorphous film is used as a base barrier film of the metal film, so that the crystal grain size of the metal film is reduced. It is possible to manufacture a semiconductor device in which the size of the metal film is increased and the electric resistivity of the metal film is reduced. This allows
It becomes possible to manufacture a semiconductor device corresponding to high speed and low power consumption.
【００１２】[0012]
【発明の実施の形態】本発明の半導体装置及びその製造
方法の各実施形態について図面に基づき説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of a semiconductor device and a method of manufacturing the same according to the present invention will be described with reference to the drawings.
【００１３】［第１の実施形態］図１は本発明の第１の
実施形態であるＭＯＳＦＥＴ（半導体装置）を示す断面
図であり、このＭＯＳＦＥＴは、シリコン（Ｓｉ）基板
１上に、ＬＯＣＯＳ法により素子分離酸化膜２を形成す
ることにより素子形成領域３が区画され、この素子形成
領域３の中央部にゲート酸化膜４が形成され、このゲー
ト酸化膜４上に、多結晶シリコン膜５を下層とし、アモ
ルファス絶縁膜６を中間層とし、金属膜７を上層とする
３層構造のゲート電極膜８が形成されている。FIG. 1 is a sectional view showing a MOSFET (semiconductor device) according to a first embodiment of the present invention. This MOSFET is formed on a silicon (Si) substrate 1 by a LOCOS method. The element formation region 3 is defined by forming an element isolation oxide film 2 by means of the above. A gate oxide film 4 is formed at the center of the element formation region 3, and a polycrystalline silicon film 5 is formed on the gate oxide film 4. A gate electrode film 8 having a three-layer structure is formed as a lower layer, an amorphous insulating film 6 as an intermediate layer, and a metal film 7 as an upper layer.
【００１４】このゲート電極膜８の側部には、ＳｉＯ2
からなるゲート電極側壁膜１１が形成され、一方、ゲー
ト電極膜８の両側部の素子形成領域３には、ソース・ド
レイン領域１２がＳｉ基板１上にゲート電極膜８に整合
するように形成されている。アモルファス絶縁膜６は、
リ−ク電流が流れる程度の薄膜であり、かつ熱処理によ
りシリサイド化反応が生じない程度の厚さである。この
アモルファス絶縁膜６としては、シリコン酸化膜、シリ
コン窒化膜、シリコン窒化酸化膜のいずれか１種で構成
される薄膜が好ましく、この薄膜の膜厚は１〜１Ｏｎｍ
程度が好ましい。On the side of the gate electrode film 8, SiO 2
On the other hand, in the element forming region 3 on both sides of the gate electrode film 8, source / drain regions 12 are formed on the Si substrate 1 so as to match the gate electrode film 8. ing. The amorphous insulating film 6
The thickness is such that a leakage current flows and the silicidation reaction does not occur by heat treatment. As the amorphous insulating film 6, a thin film composed of any one of a silicon oxide film, a silicon nitride film, and a silicon nitride oxide film is preferable, and the thickness of the thin film is 1 to 10 nm.
The degree is preferred.
【００１５】ここでは、このＭＯＳＦＥＴのゲ−ト長は
０．２５μｍで、ゲ−ト電極膜８は、２００ｎｍ厚の多
結晶シリコン膜５と、２ｎｍ厚のシリコン酸化膜からな
るアモルファス絶縁膜６と、スパッタ法により堆積され
てなる５０ｎｍ厚のタングステン（Ｗ）膜からなる金属
膜７の３層構造により構成されている。Here, the gate length of this MOSFET is 0.25 μm, and the gate electrode film 8 is composed of a polycrystalline silicon film 5 having a thickness of 200 nm and an amorphous insulating film 6 made of a silicon oxide film having a thickness of 2 nm. And a three-layer structure of a metal film 7 made of a 50 nm-thick tungsten (W) film deposited by a sputtering method.
【００１６】このＭＯＳＦＥＴでは、金属膜７として６
μΩ・ｃｍの電気抵抗率を有するタングステン膜が形成
されている。また、１ＯＯＯ℃の熱処理温度において
も、タングステン膜のシリサイド化反応は生じなかっ
た。これは、シリコン酸化膜がシリサイド化反応を防止
した為である。このＭＯＳＦＥＴでは、ゲ−ト電極膜８
の上層の金属膜７は、下地であるアモルファス絶縁膜６
により低抵抗膜が得られる。In this MOSFET, the metal film 7 is 6
A tungsten film having an electric resistivity of μΩ · cm is formed. Even at a heat treatment temperature of 1 000 ° C., no silicidation reaction of the tungsten film occurred. This is because the silicon oxide film prevented the silicidation reaction. In this MOSFET, the gate electrode film 8
The upper metal film 7 is an amorphous insulating film 6 serving as a base.
As a result, a low resistance film is obtained.
【００１７】次に、このＭＯＳＦＥＴの製造方法につい
て図２に基づき説明する。まず、図２（ａ）に示すよう
に、ＬＯＣＯＳ法によりＳｉ基板１上に素子分離酸化膜
２を形成して素子形成領域３を区画し、次いで、熱酸化
法によりこの素子形成領域３に絶縁膜である厚さが５ｎ
ｍのゲ−ト酸化膜４を形成する。Next, a method of manufacturing the MOSFET will be described with reference to FIG. First, as shown in FIG. 2A, an element isolation oxide film 2 is formed on a Si substrate 1 by a LOCOS method to divide an element formation region 3, and then the element formation region 3 is insulated by a thermal oxidation method. The film thickness is 5n
The gate oxide film 4 of m is formed.
【００１８】次いで、同図（ｂ）に示すように、通常の
ＣＶＤ法、例えば減圧ＣＶＤ法により２００ｎｍの厚さ
の多結晶シリコン膜５を堆積し、次いで、急速熱処理法
により、多結晶シリコン膜５上にシリコン酸化膜、シリ
コン窒化膜、シリコン窒化酸化膜のいずれかからなるア
モルファス絶縁膜６を１〜１０ｎｍの厚さに堆積し、次
いで、スパッタ法により高融点金属からなる金属膜７を
１０〜１００ｎｍの厚さに堆積する。ここでは、急速熱
処理法として、シリコンの表面を酸素雰囲気中で９５０
℃で熱処理した場合、該シリコンの表面が酸化されて２
ｎｍのシリコン酸化膜が形成される。また、金属膜７と
しては、厚さが５０ｎｍのタングステン膜が好適であ
る。Next, as shown in FIG. 1B, a polycrystalline silicon film 5 having a thickness of 200 nm is deposited by a normal CVD method, for example, a low pressure CVD method, and then a polycrystalline silicon film is formed by a rapid heat treatment method. An amorphous insulating film 6 made of any one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film is deposited on the film 5 to a thickness of 1 to 10 nm. Deposit to a thickness of １００100 nm. Here, as a rapid heat treatment method, the surface of silicon is exposed to 950 in an oxygen atmosphere.
When heat treatment is carried out at a temperature of 200 ° C., the surface of the silicon
nm of a silicon oxide film is formed. Further, as the metal film 7, a tungsten film having a thickness of 50 nm is preferable.
【００１９】次いで、同図（ｃ）に示すように、通常の
リソグラフィ工程とエッチング工程によりゲ−ト長が
０．２５μｍのゲ−ト電極膜８を形成し、ゲ−ト電極膜
８にＳｉＯ2からなるゲート電極側壁膜１１を形成した
後、Ｓｉ基板１にヒ素あるいはＢＦ2をイオン注入し、
その後熱処理することにより不純物を活性化してソース
・ドレイン領域１２を形成し、ＭＯＳＦＥＴを完成す
る。イオン注入の条件は、ヒ素の場合、３×１０15ｃｍ
-2、２０ｋｅＶであり、ＢＦ2の場合、３×１０15ｃｍ
-2、１０ｋｅＶである。Next, as shown in FIG. 1C, a gate electrode film 8 having a gate length of 0.25 μm is formed by a normal lithography process and an etching process. after forming the gate electrode side wall film 11 consisting of two, arsenic or BF 2 ions are implanted into the Si substrate 1,
Thereafter, heat treatment is performed to activate the impurities to form the source / drain regions 12, thereby completing the MOSFET. The condition for ion implantation is 3 × 10 15 cm for arsenic.
-2 , 20 keV, 3 × 10 15 cm for BF 2
-2 , 10 keV.
【００２０】本実施形態のＭＯＳＦＥＴでは、ゲート電
極膜８のバリヤ層としてアモルファス絶縁膜６を用いた
ので、上層の金属膜７の結晶粒経を大型化することがで
き、その結果として、電気抵抗率を低下させることがで
きる。また、高融点金属からなる金属膜７を用いたの
で、高温熱処理を行う際においても、下層の多結晶シリ
コン膜５と上層の金属膜７のシリサイド化反応を防止す
ることができる。In the MOSFET of this embodiment, since the amorphous insulating film 6 is used as the barrier layer of the gate electrode film 8, the crystal grain size of the upper metal film 7 can be increased, and as a result, the electric resistance Rate can be reduced. In addition, since the metal film 7 made of a high melting point metal is used, even when a high-temperature heat treatment is performed, a silicidation reaction between the lower polycrystalline silicon film 5 and the upper metal film 7 can be prevented.
【００２１】［第２の実施形態］図３は本発明の第２の
実施形態であるＭＯＳＦＥＴ（半導体装置）を示す断面
図であり、このＭＯＳＦＥＴはゲ−ト長が０．２０μｍ
で、Ｓｉ基板１上にトレンチ法により素子分離酸化膜２
を形成することにより素子形成領域３が区画され、この
素子形成領域３の中央部にゲート酸化膜４が形成され、
このゲート酸化膜４上にゲート電極膜２１が形成されて
いる。このゲート電極膜２１は、下層が１５Ｏｎｍ厚の
多結晶シリコン膜５、中間層が３ｎｍ厚のシリコン窒化
酸化膜からなるアモルファス絶縁膜２２、上層が７０ｎ
ｍ厚の高融点金属のモリブデン（Ｍｏ）膜からなる金属
膜２３の３層構造より構成されている。[Second Embodiment] FIG. 3 is a sectional view showing a MOSFET (semiconductor device) according to a second embodiment of the present invention. This MOSFET has a gate length of 0.20 μm.
Then, an element isolation oxide film 2 is formed on a Si substrate 1 by a trench method.
Is formed, the element forming region 3 is partitioned, and a gate oxide film 4 is formed in the center of the element forming region 3.
A gate electrode film 21 is formed on gate oxide film 4. The gate electrode film 21 has a lower layer of a polycrystalline silicon film 5 having a thickness of 150 nm, an intermediate layer having an amorphous insulating film 22 made of a silicon nitride oxide film having a thickness of 3 nm, and an upper layer having a thickness of 70 nm.
It has a three-layer structure of a metal film 23 made of a molybdenum (Mo) film of a high melting point metal having a thickness of m.
【００２２】中間層のアモルファス絶縁膜２２は、ＮＯ
ガス雰囲気中での急速熱処理法により、シリコン膜表面
を窒化酸化することにより形成されたシリコン窒化酸化
膜である。また、上層の金属膜２３は、スパッタ法でＭ
ｏを堆積した薄膜であり、このＭｏ膜の電気抵抗率は
６．５μΩ・ｃｍである。また、このＭｏ膜は、９５０
度の熱処理温度においてもシリサイド化しないことが認
められた。The intermediate amorphous insulating film 22 is made of NO
This is a silicon oxynitride film formed by nitriding and oxidizing the surface of the silicon film by a rapid heat treatment method in a gas atmosphere. The upper metal film 23 is formed by sputtering with M
This is a thin film on which o is deposited, and the electrical resistivity of this Mo film is 6.5 μΩ · cm. The Mo film has a thickness of 950.
It was recognized that silicidation did not occur even at a moderate heat treatment temperature.
【００２３】次に、このＭＯＳＦＥＴの製造方法につい
て図４に基づき説明する。まず、図４（ａ）に示すよう
に、トレンチ法によりＳｉ基板１上に素子分離酸化膜２
を形成して素子形成領域３を区画し、次いで、熱酸化法
によりこの素子形成領域３に絶縁膜である厚さが５ｎｍ
のゲ−ト酸化膜４を形成する。Next, a method of manufacturing the MOSFET will be described with reference to FIG. First, as shown in FIG. 4A, an element isolation oxide film 2 is formed on a Si substrate 1 by a trench method.
Is formed to partition the element formation region 3, and then a thickness of 5 nm as an insulating film is formed on the element formation region 3 by a thermal oxidation method.
The gate oxide film 4 is formed.
【００２４】次いで、同図（ｂ）に示すように、減圧Ｃ
ＶＤ法により２００ｎｍの厚さの多結晶シリコン膜５を
堆積し、次いで、ＮＯガス雰囲気中の８００℃での急速
熱処理法によりシリコン表面を窒化酸化して厚さ３ｎｍ
のシリコン窒化酸化膜からなるアモルファス絶縁膜２２
を形成し、次いで、スパッタ法により７０ｎｍ厚のＭｏ
からなる金属膜２３を堆積する。Next, as shown in FIG.
A polycrystalline silicon film 5 having a thickness of 200 nm is deposited by the VD method, and then the silicon surface is nitrided and oxidized by a rapid heat treatment method at 800 ° C. in an NO gas atmosphere to have a thickness of 3 nm.
Amorphous insulating film 22 made of silicon oxynitride film
Is formed, and then a 70 nm-thick Mo is formed by sputtering.
Is deposited.
【００２５】次いで、同図（ｃ）に示すように、通常の
リソグラフィ工程とエッチング工程によりゲ−ト長が
０．２μｍのゲ−ト電極膜２１を形成し、ゲ−ト電極膜
２１にＳｉＯ2からなるゲート電極側壁膜１１を形成し
た後、Ｓｉ基板１にヒ素あるいはＢＦ2をイオン注入
し、その後熱処理することにより不純物を活性化してソ
ース・ドレイン領域１２を形成し、ＭＯＳＦＥＴを完成
する。Next, as shown in FIG. 1C, a gate electrode film 21 having a gate length of 0.2 μm is formed by a normal lithography step and an etching step. after forming the gate electrode side wall film 11 consisting of two, arsenic or BF 2 ions are implanted into the Si substrate 1, to activate the impurities to form the source and drain regions 12 by subsequent heat treatment to complete the MOSFET.
【００２６】本実施形態のＭＯＳＦＥＴでは、ゲート電
極膜２１のバリヤ層として、シリコン窒化酸化膜からな
るアモルファス絶縁膜２２を用いたので、上層の金属膜
２３の結晶粒経を大型化することができ、その結果とし
て、電気抵抗率を低下させることができる。また、高融
点金属のＭｏからなる金属膜２３を用いたので、高温熱
処理を行う際においても、下層の多結晶シリコン膜５と
上層の金属膜２３のシリサイド化反応を防止することが
できる。In the MOSFET of this embodiment, since the amorphous insulating film 22 made of a silicon oxynitride film is used as the barrier layer of the gate electrode film 21, the crystal grain size of the upper metal film 23 can be increased. As a result, the electrical resistivity can be reduced. Further, since the metal film 23 made of high melting point metal Mo is used, the silicidation reaction between the lower polycrystalline silicon film 5 and the upper metal film 23 can be prevented even when a high-temperature heat treatment is performed.
【００２７】［第３の実施形態］図５は本発明の第３の
実施形態であるＭＯＳＦＥＴ（半導体装置）を示す断面
図であり、このＭＯＳＦＥＴは、シリコン（Ｓｉ）基板
１上に素子分離酸化膜２を形成することにより素子形成
領域３が区画され、この素子形成領域３の中央部にゲー
ト酸化膜４が形成され、このゲート酸化膜４上にゲート
電極膜３１が形成されている。[Third Embodiment] FIG. 5 is a sectional view showing a MOSFET (semiconductor device) according to a third embodiment of the present invention. This MOSFET is formed on a silicon (Si) substrate 1 by element isolation oxidation. The element formation region 3 is defined by forming the film 2, a gate oxide film 4 is formed in the center of the element formation region 3, and a gate electrode film 31 is formed on the gate oxide film 4.
【００２８】ゲ−ト電極膜３１は、多結晶シリコン膜５
と、アモルファス導電膜３２と、高融点金属からなる金
属膜７の３層構造により構成されている。このゲート電
極膜３１の側部にはゲート電極側壁膜１１が形成され、
一方、ゲート電極膜３１の両側部の素子形成領域３に
は、ソース・ドレイン領域１２がＳｉ基板１上にゲート
電極膜３１に整合するように形成されている。The gate electrode film 31 is formed of the polycrystalline silicon film 5
, An amorphous conductive film 32 and a metal film 7 made of a high melting point metal. A gate electrode side wall film 11 is formed on a side portion of the gate electrode film 31,
On the other hand, source / drain regions 12 are formed on the Si substrate 1 in the element forming regions 3 on both sides of the gate electrode film 31 so as to match the gate electrode film 31.
【００２９】そして、アモルファス導電膜３２の膜厚
は、熱処埋によりシリサイド化反応が生じない程度の厚
みであり、かつゲ−ト電極膜３１全体の電気抵抗を低く
する程度の厚みである。このアモルファス導電膜３２と
しては、窒化チタン（ＴｉＮ）膜あるいは窒化タンタル
（ＴａＮ）膜で構成されるものが好ましく、膜厚として
は２〜２０ｎｍ程度が好ましい。The thickness of the amorphous conductive film 32 is such that the silicidation reaction does not occur due to the heat treatment and that the electrical resistance of the entire gate electrode film 31 is reduced. The amorphous conductive film 32 is preferably made of a titanium nitride (TiN) film or a tantalum nitride (TaN) film, and preferably has a thickness of about 2 to 20 nm.
【００３０】ここでは、ＭＯＳＦＥＴのゲ−ト長は０．
１５μｍで、ゲ−ト電極膜３１は、１００ｎｍ厚の多結
晶シリコン膜５と、４ｎｍ厚の窒化チタン（ＴｉＮ）膜
からなるアモルファス導電膜３２と、４０ｎｍ厚のタン
グステン（Ｗ）膜からなる金属膜７の３層構造により構
成されている。Here, the gate length of the MOSFET is equal to 0.
The gate electrode film 31 having a thickness of 15 μm is formed of a polycrystalline silicon film 5 having a thickness of 100 nm, an amorphous conductive film 32 formed of a titanium nitride (TiN) film having a thickness of 4 nm, and a metal film formed of a tungsten (W) film having a thickness of 40 nm. 7 has a three-layer structure.
【００３１】下層の多結晶シリコン膜５は、ＣＶＤ法で
堆積されたシリコン膜である。中間層のアモルファス導
電膜３２は、基板温度が−２０℃である低温スパッタ法
により形成されたアモルファス窒化チタン（ＴｉＮ）膜
である。上層の金属膜７は、スパッタ法で堆積されたタ
ングステン（Ｗ）薄膜である。このＭＯＳＦＥＴでは、
５．５μΩ・ｃｍの電気抵抗率を有するＷ膜が形成でき
ている。また、９５０度の熱処理温度においてもシリサ
イド化反応は生じなかった。これは、ＴｉＮ膜がシリサ
イド化反応を防止したためである。The lower polycrystalline silicon film 5 is a silicon film deposited by the CVD method. The intermediate amorphous conductive film 32 is an amorphous titanium nitride (TiN) film formed by a low-temperature sputtering method at a substrate temperature of −20 ° C. The upper metal film 7 is a tungsten (W) thin film deposited by a sputtering method. In this MOSFET,
A W film having an electric resistivity of 5.5 μΩ · cm was formed. Further, even at the heat treatment temperature of 950 ° C., no silicidation reaction occurred. This is because the TiN film prevented the silicidation reaction.
【００３２】図６は、ＴｉＮ膜の結晶状態の違いによる
Ｗ膜の電気抵抗率を示したものである。この図によれ
ば、従来のように下地バリヤ膜として多結晶ＴｉＮ膜を
用いた場合では、結晶粒径の大小にかかわらず、上層の
Ｗ膜の結晶粒径が微細化するために電気抵抗率が大きい
が、アモルファスＴｉＮ膜を用いた場合では、上層のＷ
膜の結晶粒径が大型化するために電気抵抗率が小さくな
ることがわかる。このＭＯＳＦＥＴでは、ゲ−ト電極膜
３１の上層の金属膜７は、下地のアモルファス導電膜３
２により結晶粒径が大型化するために電気抵抗率が小さ
くなり、低抵抗膜を得ることができる。FIG. 6 shows the electrical resistivity of the W film depending on the crystal state of the TiN film. According to this figure, when a polycrystalline TiN film is used as a base barrier film as in the prior art, regardless of the size of the crystal grain size, the upper W film has a finer crystal grain size. Is large, but when an amorphous TiN film is used, the upper layer W
It can be seen that the electrical resistivity decreases because the crystal grain size of the film increases. In this MOSFET, the upper metal film 7 of the gate electrode film 31 is formed of the underlying amorphous conductive film 3.
By (2), the crystal grain size is increased, the electric resistivity is reduced, and a low-resistance film can be obtained.
【００３３】次に、このＭＯＳＦＥＴの製造方法につい
て図７に基づき説明する。まず、図７（ａ）に示すよう
に、トレンチ法によりＳｉ基板１上に素子分離酸化膜２
を形成して素子形成領域３を区画し、次いで、熱酸化法
によりこの素子形成領域３にゲ−ト酸化膜４を形成す
る。Next, a method of manufacturing the MOSFET will be described with reference to FIG. First, as shown in FIG. 7A, an element isolation oxide film 2 is formed on a Si substrate 1 by a trench method.
Is formed to partition the element formation region 3, and then a gate oxide film 4 is formed in the element formation region 3 by a thermal oxidation method.
【００３４】次いで、同図（ｂ）に示すように、通常の
ＣＶＤ法により多結晶シリコン膜５を堆積し、次いで、
０℃以下の基板温度で反応性スパッタ法により、ＴｉＮ
膜、窒化タンタル（ＴａＮ）膜のいずれかからなるアモ
ルファス導電膜３２を２〜２０ｎｍの厚さに堆積し、次
いで、スパッタ法により高融点金属からなる金属膜７を
１０〜８０ｎｍの厚さに堆積する。ここでは、アモルフ
ァス導電膜３２として、基板温度が一２０℃である低温
スパッタ法によリ４ｎｍ厚のアモルファス状の窒化チタ
ン膜を堆積し、さらに、金属膜７として、スパッタ法に
よリ４Ｏｎｍ厚のタングステン膜を堆積する。Next, as shown in FIG. 3B, a polycrystalline silicon film 5 is deposited by a normal CVD method.
TiN by reactive sputtering at a substrate temperature of 0 ° C or less
An amorphous conductive film 32 made of any one of a film and a tantalum nitride (TaN) film is deposited to a thickness of 2 to 20 nm, and then a metal film 7 made of a high melting point metal is deposited to a thickness of 10 to 80 nm by sputtering. I do. Here, an amorphous titanium nitride film having a thickness of 4 nm is deposited as the amorphous conductive film 32 by a low-temperature sputtering method at a substrate temperature of −20 ° C., and a metal film 7 is formed to a thickness of 4 nm by a sputtering method. Is deposited.
【００３５】次いで、同図（ｃ）に示すように、通常の
リソグラフィ工程とエッチング工程によりゲ−ト長が
０．１５μｍのゲ−ト電極膜３１を形成し、ゲ−ト電極
膜３１にゲート電極側壁膜１１を形成した後、Ｓｉ基板
１にヒ素あるいはＢＦ2をイオン注入し、その後熱処理
することにより不純物を活性化してソース・ドレイン領
域１２を形成し、ＭＯＳＦＥＴを完成する。イオン注入
の条件は、ヒ素の場合、２×１０15ｃｍ-2、１０ｋｅＶ
であり、ＢＦ2の場合、２×１０15ｃｍ-2、８ｋｅＶで
ある。Next, as shown in FIG. 3C, a gate electrode film 31 having a gate length of 0.15 μm is formed by a usual lithography step and etching step, and a gate electrode film 31 is formed on the gate electrode film 31. after forming the electrode sidewall film 11, arsenic or BF 2 ions are implanted into the Si substrate 1, to activate the impurities to form the source and drain regions 12 by subsequent heat treatment to complete the MOSFET. The conditions for ion implantation are as follows: arsenic: 2 × 10 15 cm −2 , 10 keV
In the case of BF 2 , it is 2 × 10 15 cm −2 and 8 keV.
【００３６】本実施形態のＭＯＳＦＥＴでは、ゲート電
極膜３１のバリヤ層としてアモルファス導電膜３２を用
いたので、上層の金属膜７の結晶粒経を大型化すること
ができ、その結果として、電気抵抗率を低下させること
ができる。また、高融点金属からなる金属膜７を用いた
ので、高温熱処理を行う際においても、下層の多結晶シ
リコン膜５と上層の金属膜７のシリサイド化反応を防止
することができる。In the MOSFET of the present embodiment, since the amorphous conductive film 32 is used as the barrier layer of the gate electrode film 31, the crystal grain size of the upper metal film 7 can be increased, and as a result, the electric resistance Rate can be reduced. In addition, since the metal film 7 made of a high melting point metal is used, even when a high-temperature heat treatment is performed, a silicidation reaction between the lower polycrystalline silicon film 5 and the upper metal film 7 can be prevented.
【００３７】［第４の実施形態］図８は本発明の第４の
実施形態であるＭＯＳＦＥＴ（半導体装置）を示す断面
図であり、このＭＯＳＦＥＴはゲ−ト長が０．１８μｍ
で、Ｓｉ基板１上にトレンチ法により素子分離酸化膜２
を形成することにより素子形成領域３が区画され、この
素子形成領域３の中央部にゲート酸化膜４が形成され、
このゲート酸化膜４上にゲート電極膜４１が形成されて
いる。このゲート電極膜４１は、下層が２０Ｏｎｍ厚の
多結晶シリコン膜５、中間層が５ｎｍ厚の窒化タンタル
（ＴａＮ）膜からなるアモルファス導電膜４２、上層が
５０ｎｍ厚の高融点金属のモリブデン（Ｍｏ）膜からな
る金属膜２３の３層構造より構成されている。[Fourth Embodiment] FIG. 8 is a sectional view showing a MOSFET (semiconductor device) according to a fourth embodiment of the present invention. This MOSFET has a gate length of 0.18 μm.
Then, an element isolation oxide film 2 is formed on a Si substrate 1 by a trench method.
Is formed, the element forming region 3 is partitioned, and a gate oxide film 4 is formed in the center of the element forming region 3.
A gate electrode film 41 is formed on gate oxide film 4. The gate electrode film 41 includes a polycrystalline silicon film 5 having a thickness of 20 nm as a lower layer, an amorphous conductive film 42 made of a tantalum nitride (TaN) film having a thickness of 5 nm, and a high melting point metal molybdenum (Mo) having a thickness of 50 nm as an upper layer. It has a three-layer structure of a metal film 23 made of a film.
【００３８】中間層のアモルファス導電膜４２は、基板
温度が−１０℃である低温スパッタ法により形成された
アモルファス窒化タンタル膜である。上層の金属膜２３
は、スパッタ法で堆積されたモリブデン薄膜である。こ
のＭＯＳＦＥＴでは、６．５μΩ・ｃｍの電気抵抗率を
有するモリブデン膜が形成できている。また、熱処埋温
度が１０００度の場合においても、シリサイド化反応は
生じなかった。The amorphous amorphous conductive film 42 is an amorphous tantalum nitride film formed by a low-temperature sputtering method at a substrate temperature of -10.degree. Upper metal film 23
Is a molybdenum thin film deposited by a sputtering method. In this MOSFET, a molybdenum film having an electric resistivity of 6.5 μΩ · cm can be formed. Also, even when the heat treatment temperature was 1000 degrees, no silicidation reaction occurred.
【００３９】次に、このＭＯＳＦＥＴの製造方法につい
て図９に基づき説明する。まず、図９（ａ）に示すよう
に、トレンチ法によりＳｉ基板１上に素子分離酸化膜２
を形成して素子形成領域３を区画し、次いで、熱酸化法
によりこの素子形成領域３に絶縁膜である厚さが５ｎｍ
のゲ−ト酸化膜４を形成する。Next, a method of manufacturing the MOSFET will be described with reference to FIG. First, as shown in FIG. 9A, an element isolation oxide film 2 is formed on a Si substrate 1 by a trench method.
Is formed to partition the element formation region 3, and then a thickness of 5 nm as an insulating film is formed on the element formation region 3 by a thermal oxidation method.
The gate oxide film 4 is formed.
【００４０】次いで、同図（ｂ）に示すように、減圧Ｃ
ＶＤ法により２００ｎｍの厚さの多結晶シリコン膜５を
堆積し、次いで、基板温度が−１０℃である低温スパッ
タ法により５ｎｍ厚のアモルファス状のＴａＮからなる
アモルファス導電膜４２を堆積し、さらに、スパッタ法
によリ５Ｏｎｍ厚のＭｏからなる金属膜２３を堆積す
る。Next, as shown in FIG.
A polycrystalline silicon film 5 having a thickness of 200 nm is deposited by a VD method, and an amorphous conductive film 42 made of amorphous TaN having a thickness of 5 nm is deposited by a low-temperature sputtering method at a substrate temperature of -10 ° C. A metal film 23 made of Mo and having a thickness of 50 nm is deposited by a sputtering method.
【００４１】次いで、同図（ｃ）に示すように、通常の
リソグラフィ工程とエッチング工程によりゲ−ト長が
０．１８μｍのゲ−ト電極膜４１を形成し、ゲ−ト電極
膜４１にゲート電極側壁膜１１を形成する。さらに、Ｓ
ｉ基板１にヒ素を３×１０15ｃｍ-2、２０ｋｅＶの条
件、あるいはＢＦ2を４×１０15ｃｍ-2、１５ｋｅＶの
条件でイオン注入し、その後熱処理することにより不純
物を活性化してソース・ドレイン領域１２を形成し、Ｍ
ＯＳＦＥＴを完成する。Next, as shown in FIG. 4C, a gate electrode film 41 having a gate length of 0.18 μm is formed by a usual lithography step and etching step, and a gate electrode film 41 is formed on the gate electrode film 41. An electrode side wall film 11 is formed. Furthermore, S
Arsenic is ion-implanted into the i-substrate 1 under the conditions of 3 × 10 15 cm −2 and 20 keV, or BF 2 is implanted under the conditions of 4 × 10 15 cm −2 and 15 keV. A drain region 12 is formed, and M
Complete the OSFET.
【００４２】本実施形態のＭＯＳＦＥＴでは、ゲート電
極膜４１のバリヤ層として、ＴａＮからなるアモルファ
ス導電膜４２を用いたので、上層の金属膜２３の結晶粒
経を大型化することができ、その結果として、電気抵抗
率を低下させることができる。また、高融点金属のＭｏ
からなる金属膜２３を用いたので、高温熱処理を行う際
においても、下層の多結晶シリコン膜５と上層の金属膜
２３のシリサイド化反応を防止することができる。In the MOSFET of this embodiment, since the amorphous conductive film 42 made of TaN is used as the barrier layer of the gate electrode film 41, the crystal grain size of the upper metal film 23 can be increased. As a result, the electric resistivity can be reduced. In addition, the high melting point metal Mo
Since the metal film 23 made of is used, the silicidation reaction between the lower polycrystalline silicon film 5 and the upper metal film 23 can be prevented even when high-temperature heat treatment is performed.
【００４３】請求項の記載に関連して、本発明はさらに
次の態様をとりうる。 （１）請求項ｌ記載の半導体装置において、前記金属膜
は、高融点金属膜からなることを特徴とする。 （２）前記（１）の半導体装置において、前記金属膜
は、Ｗ、Ｍｏから選択された１種を含む金属材料である
ことを特徴とする。In connection with the description of the claims, the present invention can further take the following aspects. (1) The semiconductor device according to claim 1, wherein the metal film is made of a high melting point metal film. (2) In the semiconductor device according to (1), the metal film is a metal material including one selected from W and Mo.
【００４４】（３）請求項６記載の半導体装置の製造方
法において、前記ゲート電極を形成する工程は、急速熱
処理法を用いてアモルファス絶縁膜を形成する工程を含
むことを特徴とする。 （４）請求項６記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程は、反応性スパッタ法を
用いて低温基板上にアモルファス導電膜を形成する工程
を含むことを特徴とする。(3) In the method of manufacturing a semiconductor device according to the sixth aspect, the step of forming the gate electrode includes a step of forming an amorphous insulating film by using a rapid heat treatment method. (4) The method of manufacturing a semiconductor device according to claim 6,
The step of forming the gate electrode includes a step of forming an amorphous conductive film on a low-temperature substrate using a reactive sputtering method.
【００４５】[0045]
【発明の効果】以上説明した様に、本発明の半導体装置
によれば、ゲート電極を、多結晶シリコン膜を下層、ア
モルファス膜を中間層、金属膜を上層とする多層膜によ
り構成したので、前記金属膜の結晶構造が下地バリヤ膜
の影響を受けることなく結晶粒径を大型化することがで
き、アモルファス膜上に堆積した金属膜の電気抵抗率を
低くすることができる。したがって、前記金属膜の抵抗
率を十分低下させることができ、デバイスの高速化、低
消費電力化に対応することができる。以上の効果は、ゲ
−ト長が０．２５μｍ以下の半導体装置に対して特に顕
著な効果をもたらす。As described above, according to the semiconductor device of the present invention, the gate electrode is composed of a multilayer film having a polycrystalline silicon film as a lower layer, an amorphous film as an intermediate layer, and a metal film as an upper layer. The crystal grain size can be increased without the crystal structure of the metal film being affected by the underlying barrier film, and the electrical resistivity of the metal film deposited on the amorphous film can be reduced. Therefore, the resistivity of the metal film can be sufficiently reduced, and it is possible to cope with high-speed and low power consumption of the device. The above effect is particularly remarkable for a semiconductor device having a gate length of 0.25 μm or less.
【００４６】本発明の半導体装置の製造方法によれば、
半導体基板上にゲート絶縁膜を形成する工程と、該ゲー
ト絶縁膜上に、多結晶シリコン膜、アモルファス膜及び
金属膜を順次形成しゲート電極とする工程と、前記半導
体基板上に該ゲート電極に整合するソース・ドレイン領
域を形成する工程とを備えたので、アモルファス膜を金
属膜の下地バリヤ膜として用いることで結晶粒径が大型
化した金属膜を得ることができる。したがって、該金属
膜の電気抵抗率が低く、高速化、低消費電力化に対応し
得る半導体装置を製造することができる。According to the method of manufacturing a semiconductor device of the present invention,
Forming a gate insulating film on the semiconductor substrate; forming a polycrystalline silicon film, an amorphous film and a metal film on the gate insulating film in order to form a gate electrode; and forming the gate electrode on the semiconductor substrate. Forming a matching source / drain region; thus, a metal film having a large crystal grain size can be obtained by using an amorphous film as a base barrier film of the metal film. Therefore, it is possible to manufacture a semiconductor device in which the electrical resistivity of the metal film is low and which can cope with high speed and low power consumption.
【図１】 本発明の第１の実施形態のＭＯＳＦＥＴを示
す断面図である。FIG. 1 is a sectional view showing a MOSFET according to a first embodiment of the present invention.
【図２】 本発明の第１の実施形態のＭＯＳＦＥＴの製
造方法を示す過程図である。FIG. 2 is a process chart showing a method for manufacturing the MOSFET according to the first embodiment of the present invention.
【図３】 本発明の第２の実施形態のＭＯＳＦＥＴを示
す断面図である。FIG. 3 is a cross-sectional view illustrating a MOSFET according to a second embodiment of the present invention.
【図４】 本発明の第２の実施形態のＭＯＳＦＥＴの製
造方法を示す過程図である。FIG. 4 is a process chart showing a method for manufacturing a MOSFET according to a second embodiment of the present invention.
【図５】 本発明の第３の実施形態のＭＯＳＦＥＴを示
す断面図である。FIG. 5 is a sectional view showing a MOSFET according to a third embodiment of the present invention.
【図６】 下地ＴｉＮ膜の３種類の結晶状態それぞれに
対するＷ膜の電気抵抗率を示す図である。FIG. 6 is a diagram showing the electrical resistivity of a W film with respect to each of three types of crystal states of a base TiN film.
【図７】 本発明の第３の実施形態のＭＯＳＦＥＴの製
造方法を示す過程図である。FIG. 7 is a process chart showing a method for manufacturing a MOSFET according to a third embodiment of the present invention.
【図８】 本発明の第４の実施形態のＭＯＳＦＥＴを示
す断面図である。FIG. 8 is a sectional view showing a MOSFET according to a fourth embodiment of the present invention.
【図９】 本発明の第４の実施形態のＭＯＳＦＥＴの製
造方法を示す過程図である。FIG. 9 is a process chart showing a method for manufacturing a MOSFET according to a fourth embodiment of the present invention.
１ シリコン（Ｓｉ）基板 ２ 素子分離酸化膜 ３ 素子形成領域 ４ ゲート酸化膜 ５ 多結晶シリコン膜 ６ アモルファス絶縁膜 ７ 金属膜 ８ ゲート電極膜 １１ ゲート電極側壁膜 １２ ソース・ドレイン領域 ２１ ゲート電極膜 ２２ アモルファス絶縁膜 ２３ 金属膜 ３１ ゲ−ト電極膜 ３２ アモルファス導電膜 ４１ ゲート電極膜 ４２ アモルファス導電膜 DESCRIPTION OF SYMBOLS 1 Silicon (Si) substrate 2 Element isolation oxide film 3 Element formation region 4 Gate oxide film 5 Polycrystalline silicon film 6 Amorphous insulating film 7 Metal film 8 Gate electrode film 11 Gate electrode sidewall film 12 Source / drain region 21 Gate electrode film 22 Amorphous insulating film 23 Metal film 31 Gate electrode film 32 Amorphous conductive film 41 Gate electrode film 42 Amorphous conductive film
Claims (6)
形成されたゲート電極と、前記半導体基板上に該ゲート
電極に整合して形成されたソース・ドレイン領域を備え
た半導体装置において、 前記ゲート電極は、多結晶シリコン膜を下層、アモルフ
ァス膜を中間層、金属膜を上層とする多層膜からなるこ
とを特徴とする半導体装置。1. A semiconductor device comprising: a gate electrode formed on a semiconductor substrate via a gate insulating film; and a source / drain region formed on the semiconductor substrate so as to match the gate electrode. A semiconductor device, wherein the gate electrode comprises a multilayer film having a polycrystalline silicon film as a lower layer, an amorphous film as an intermediate layer, and a metal film as an upper layer.
とを特徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein said amorphous film is an insulating film.
ン窒化膜、シリコン窒化酸化膜より選択された１種であ
ることを特徴とする請求項２記載の半導体装置。3. The semiconductor device according to claim 2, wherein said insulating film is one selected from a silicon oxide film, a silicon nitride film, and a silicon nitride oxide film.
とを特徴とする請求項１記載の半導体装置。4. The semiconductor device according to claim 1, wherein said amorphous film is a conductive film.
タル膜より選択された１種であることを特徴とする請求
項４記載の半導体装置。5. The semiconductor device according to claim 4, wherein the conductive film is one selected from a titanium nitride film and a tantalum nitride film.
工程と、該ゲート絶縁膜上に、多結晶シリコン膜、アモ
ルファス膜及び金属膜を順次形成しゲート電極とする工
程と、前記半導体基板上に該ゲート電極に整合するソー
ス・ドレイン領域を形成する工程とを備えたことを特徴
とする半導体装置の製造方法。6. A step of forming a gate insulating film on a semiconductor substrate, a step of sequentially forming a polycrystalline silicon film, an amorphous film, and a metal film on the gate insulating film to form a gate electrode, Forming a source / drain region matching the gate electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9333292A JPH11168208A (en) | 1997-12-03 | 1997-12-03 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9333292A JPH11168208A (en) | 1997-12-03 | 1997-12-03 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11168208A true JPH11168208A (en) | 1999-06-22 |
Family
ID=18264474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9333292A Pending JPH11168208A (en) | 1997-12-03 | 1997-12-03 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11168208A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003101015A (en) * | 2001-09-27 | 2003-04-04 | Takehide Shirato | Mis field-effect transistor and manufacturing method therefor |
| JP2003101016A (en) * | 2001-09-27 | 2003-04-04 | Takehide Shirato | Mis field-effect transistor and manufacturing method therefor |
| JP2006310842A (en) * | 2005-04-27 | 2006-11-09 | Samsung Electronics Co Ltd | Semiconductor device having polymetal gate electrode and manufacturing method therefor |
-
1997
- 1997-12-03 JP JP9333292A patent/JPH11168208A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003101015A (en) * | 2001-09-27 | 2003-04-04 | Takehide Shirato | Mis field-effect transistor and manufacturing method therefor |
| JP2003101016A (en) * | 2001-09-27 | 2003-04-04 | Takehide Shirato | Mis field-effect transistor and manufacturing method therefor |
| JP2006310842A (en) * | 2005-04-27 | 2006-11-09 | Samsung Electronics Co Ltd | Semiconductor device having polymetal gate electrode and manufacturing method therefor |
| JP2013102219A (en) * | 2005-04-27 | 2013-05-23 | Samsung Electronics Co Ltd | Manufacturing method for semiconductor device having polymetal gate electrode |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6368923B1 (en) | Method of fabricating a dual metal gate having two different gate dielectric layers | |
| US20020037615A1 (en) | Semiconductor device and method of fabricating the same | |
| US20080227247A1 (en) | Barrier dielectric stack for seam protection | |
| JP2000252370A (en) | Complementary integrated circuit and its manufacture | |
| JP2000174132A (en) | Manufacture of semiconductor device | |
| JPH11220130A (en) | Wiring of semiconductor device and semiconductor device and manufacturing method therefor | |
| JPH11261063A (en) | Manufacture of semiconductor device | |
| JPH08116057A (en) | Manufacture of tin gate electrode on semiconductor device | |
| JP2001298095A (en) | Method of manufacturing mos semiconductor device | |
| JPH10270380A (en) | Semiconductor device | |
| JP4347479B2 (en) | Field effect transistor | |
| JPH11168208A (en) | Semiconductor device and manufacture thereof | |
| JPS59195870A (en) | Semiconductor device | |
| JP3061027B2 (en) | Method for manufacturing semiconductor device | |
| JP2918914B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH04137562A (en) | Semiconductor device and its manufacture | |
| JPS6165470A (en) | Semiconductor ic device | |
| JP2005294422A (en) | Semiconductor device and its manufacturing method | |
| JPH09283464A (en) | Manufacture of semiconductor device | |
| US20010019159A1 (en) | Local interconnect structure for integrated circuit devices, source structure for the same, and method for fabricating the same | |
| JPH10125676A (en) | Production of aluminum wiring | |
| JP4018843B2 (en) | Manufacturing method of semiconductor device | |
| JP2004022690A (en) | Semiconductor device and its fabricating process | |
| JPH04103172A (en) | Gate electrode structure of semiconductor device | |
| JP3238804B2 (en) | Method for manufacturing semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000425 |