JPH11184804A

JPH11184804A - 情報処理装置及び情報処理方法

Info

Publication number: JPH11184804A
Application number: JP9365909A
Authority: JP
Inventors: Junichi Takahashi; 淳一高橋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-12-22
Filing date: 1997-12-22
Publication date: 1999-07-09
Also published as: DE19859594A1; TW406230B; CN1232216A; KR19990063487A; US6249833B1

Abstract

(57)【要約】【課題】ＣＰＵの稼働率を上昇させ装置全体のスルー
プットを向上させる。【解決手段】開示される情報処理装置は、互いに独立
して設けられた内部バス２９，３０と、内部バス２９に
接続された内部メモリ２４と、内部バス３０に接続され
たタイマ２５、Ａ／Ｄコンバータ２６、第１及び第２シ
リアル・インターフェイス２７及び２８と、少なくとも
１本の内部バス２９，３０を占有して内部メモリ２４や
タイマ２５等のＩ／Ｏ装置におけるデータ入出力を制御
するＣＰＵ２２及びＤＭＡＣ２３とを備える。ＤＭＡＣ
２３は、少なくとも１本の内部バス２９，３０を占有し
て内部メモリ２４等におけるデータ入出力を制御してい
るＣＰＵ２２に対して、リクエスト信号ＲＥＱを供給
し、ＣＰＵ２２から供給されるアクノリッジ信号ＡＣＫ
に基づいて、内部バス２９，３０いずれか一方又は両方
を占有して内部メモリ２４等におけるデータ入出力を制
御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、情報処理装置及
び情報処理方法に関し、詳しくは、中央処理装置（ＣＰ
Ｕ）と、メモリと、複数の入出力（Ｉ／Ｏ）装置と、少
なくとも２本のバスと、ダイレクト・メモリ・アクセス
・コントローラ（ＤＭＡＣ）とを備えた情報処理装置及
び情報処理方法に関する。

【０００２】

【従来の技術】図２７は、特開平５−２７４２５０号公
報に開示された従来の情報処理装置の電気的構成例を示
すブロック図である。この例の情報処理装置は、１チッ
プ・マイクロ・コンピュータ１と、ダイレクト・メモリ
・アクセス・コントローラ（ＤＭＡＣ）２と、入出力
（Ｉ／Ｏ）装置３と、外部メモリ４とから概略構成され
ており、これらは外部バス５を介して互いに接続されて
いる。１チップ・マイクロ・コンピュータ１は、中央処
理装置（ＣＰＵ）６と、内部メモリ７と、バス・アービ
タ８と、内部バス９とが同一チップ上に形成されて構成
されており、ＣＰＵ６、内部メモリ７及びバス・アービ
タ８は、内部バス９を介して互いに接続されている。Ｃ
ＰＵ６は、内部バス９との接続／切断を制御するバス・
コントローラ１０を有する。バス・コントローラ１０
は、バス・アービタ８からの内部バス９の解放要求を示
すリクエスト信号が入力されると共に、バス・アービタ
８に対し内部バス９の解放許可を示すアクノリッジ信号
を供給する。

【０００３】バス・アービタ８は、内部バス９及び外部
バス５が接続されており、ＤＭＡＣ２からの外部バス５
及び内部バス９の解放要求を示す外部リクエスト信号が
入力されると共に、ＤＭＡＣ２に対し外部バス５及び内
部バス９の解放許可を示す外部アクノリッジ信号を供給
する。バス・アービタ８は、モード選択ビット１１の状
態に応じて、ＤＭＡＣ２に対して、内部バス９と外部バ
ス５との接続を絶縁して外部バス５だけを解放するか、
あるいは外部バス５と内部バス９とを接続した状態でい
ずれも解放する。モード選択ビット１１の状態は、ＣＰ
Ｕ６及びＤＭＡＣ２からのプログラムによって書換可能
である。バス・アービタ８は、ＤＭＡＣ２が外部バス５
を占有しており、Ｉ／Ｏ装置３又は外部メモリ４へのデ
ータ転送がウエイト状態にあったＣＰＵ６のバス・サイ
クルを再実行させるためのリトライ信号をＣＰＵ６のバ
ス・コントローラ１０へ供給する。

【０００４】このような構成によれば、プログラム実行
中であっても、モード選択ビット１１を書き換えると共
に、ＤＭＡＣ２からバス・アービタ８へ外部リクエスト
信号を供給することにより、バス・アービタ８がＤＭＡ
Ｃ２に対して、外部バス５及び内部バス９のいずれも解
放していない第１の状態から外部バス５及び内部バス９
を接続した状態でいずれも解放している第２の状態又は
外部バス５だけを解放している第３の状態へ、第２の状
態又は第３の状態から第１の状態へ、あるいは第２の状
態から第３の状態へ遷移させるので、ＣＰＵ６とＤＭＡ
Ｃ２とが並行してそれぞれのバスを使用でき、ＣＰＵ６
の稼働率が上がり全体のスループットが向上する。

【０００５】

【発明が解決しようとする課題】ところで、上記した従
来の情報処理装置においては、バス・アービタ８が外部
バス５と内部バス９とを切断する第３の状態では、１チ
ップ・マイクロ・コンピュータ１の内部と外部とでＣＰ
Ｕ６とＤＭＡＣ２とが並行して内部バス９及び外部バス
５をそれぞれ使用できる。しかし、バス・アービタ８が
外部バス５と内部バス９とを直列接続する第１の状態及
び第２の状態では、ＣＰＵ６又はＤＭＡＣ２が外部バス
と内部バス９の両方を同時に独占して使用するため、例
えば、ＣＰＵ６が外部メモリ４に記憶されているデータ
を読み出しつつ、ＤＭＡＣ２が内部メモリ７に記憶され
ているデータをＩ／Ｏ装置３へ転送するというような処
理は不可能である。このような場合には、ＣＰＵ６又は
ＤＭＡＣ２のいずれか一方が処理を中断しなければなら
ない。したがって、上記した従来の情報処理装置の構成
では、ＣＰＵ６の稼働率の上昇、ひいては装置全体のス
ループットの向上に限界があるという欠点があった。こ
のような欠点は、上記公報に開示されているように、図
２７に示す構成すべてを１チップ化しても解決されな
い。

【０００６】この発明は、上述の事情に鑑みてなされた
もので、ＣＰＵの稼働率を上昇させ、装置全体のスルー
プットを向上させることができる情報処理装置及び情報
処理方法を提供することを目的としている。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明に係る情報処理装置は、互いに
独立して設けられた少なくとも２本のバスと、少なくと
も１本のバスに接続され、データが入出力される複数の
入出力手段と、少なくとも１本のバスを占有して上記入
出力手段におけるデータ入出力を制御する第１及び第２
の制御手段とを備え、上記第１又は第２の制御手段は、
少なくとも１本のバスを占有して上記入出力手段におけ
るデータ入出力を制御している相手方に対して、占有し
ているバスの解放を要求し、相手方による当該バスの解
放に基づいて、当該バス又は当該バス及び他のバスを占
有して上記入出力手段におけるデータ入出力を制御する
ことを特徴としている。

【０００８】請求項２記載の発明に係る情報処理装置
は、互いに独立して設けられた少なくとも２本のバス
と、少なくとも１本のバスに接続され、データが入出力
される複数の入出力手段と、少なくとも１本のバスを占
有して上記入出力手段におけるデータ入出力を制御する
第１の制御手段と、上記第１の制御手段に対し、少なく
とも１本のバスの解放を要求し、上記第１の制御手段に
よる上記少なくとも１本のバスの解放に基づいて、上記
少なくとも１本のバスを占有して上記入出力手段におけ
るデータ入出力を制御する第２の制御手段とを備え、上
記第１の制御手段は、上記第２の制御手段からの少なく
とも１本のバスの解放要求と自己の稼働状態とに基づい
て、解放を要求されたバスを解放することを特徴として
いる。

【０００９】請求項３記載の発明は、請求項１又は２記
載の情報処理装置に係り、上記少なくとも２本のバス
と、上記複数の入出力手段と、上記第１及び第２の制御
手段とは、同一チップ上に形成された１チップ・マイク
ロ・コンピュータにより構成されていることを特徴とし
ている。

【００１０】請求項４記載の発明に係る情報処理装置
は、互いに独立して設けられた少なくとも２本の内部バ
スと、少なくとも１本の外部バスと、少なくとも１本の
内部バスに接続され、データが入出力される複数の内部
入出力手段と、少なくとも１本の外部バスに接続され、
データが入出力される複数の外部入出力手段と、少なく
とも１本のバスを占有して上記入出力手段におけるデー
タ入出力を制御する第１及び第２の制御手段とを備え、
上記第１又は第２の制御手段は、少なくとも１本のバス
を占有して上記入出力手段におけるデータ入出力を制御
している相手方に対して、占有しているバスの解放を要
求し、相手方による当該バスの解放に基づいて、当該バ
ス又は当該バス及び他のバスを占有して上記入出力手段
におけるデータ入出力を制御することを特徴としてい
る。

【００１１】請求項５記載の発明に係る情報処理装置
は、互いに独立して設けられた２本の内部バスと、１本
の外部バスと、少なくとも１本の内部バスに接続され、
データが入出力される複数の内部入出力手段と、上記外
部バスに接続され、データが入出力される複数の外部入
出力手段と、少なくとも１本のバスを占有して上記入出
力手段におけるデータ入出力を制御する第１の制御手段
と、上記第１の制御手段に対し、少なくとも１本のバス
の解放を要求し、上記第１の制御手段による上記少なく
とも１本のバスの解放に基づいて、上記少なくとも１本
のバスを占有して上記入出力手段におけるデータ入出力
を制御する第２の制御手段とを備え、上記第１の制御手
段は、上記第２の制御手段からの少なくとも１本のバス
の解放要求と自己の稼働状態とに基づいて、解放を要求
されたバスを解放することを特徴としている。

【００１２】請求項６記載の発明は、請求項５記載の情
報処理装置に係り、上記２本の内部バス及び上記外部バ
スの上記第１の制御手段による占有状態は、上記２本の
内部バス及び上記外部バスのいずれも解放していない第
１の状態、上記２本の内部バスのいずれ一方を解放して
いる第２の状態、上記２本の内部バスの両方を解放して
いる第３の状態、上記外部バスだけを解放している第４
の状態、上記外部バス及び上記２本の内部バスのいずれ
か一方を解放している第５の状態のいずれかであり、上
記第２の制御手段は、上記入出力手段におけるデータ入
出力制御の形態に応じて、上記第１の制御手段に対し、
現在の第１乃至第５の状態から第２乃至第５の状態への
遷移を要求し、上記第１の制御手段による要求した状態
への遷移に基づいて、当該状態で上記入出力手段におけ
るデータ入出力を制御することを特徴としている。

【００１３】請求項７記載の発明は、請求項４乃至６の
いずれか１に記載の情報処理装置に係り、上記内部バス
と、上記複数の内部入出力手段と、上記第１及び第２の
制御手段とは、同一チップ上に形成された１チップ・マ
イクロ・コンピュータにより構成されていることを特徴
としている。

【００１４】請求項８記載の発明は、請求項１乃至７の
いずれか１に記載の情報処理装置に係り、上記複数の入
出力手段におけるデータ入出力には、それぞれ予め優先
順位が設定されており、上記第１又は第２の制御手段
は、上記優先順位に基づいて、上記相手方又は第１の制
御手段に対し、上記少なくとも１本のバスの解放を要求
し、上記相手方又は上記第１の制御手段による上記少な
くとも１本のバスの解放に基づいて、上記少なくとも１
本のバスを占有して上記入出力手段におけるデータ入出
力を制御することを特徴としている。

【００１５】請求項９記載の発明は、請求項２、５乃至
８のいずれか１に１記載の情報処理装置に係り、上記第
１の制御手段は、自己による少なくとも１本のバスを占
有しての上記入出力手段におけるデータ入出力制御と共
に、上記第２の制御手段に少なくとも１本のバスを占有
しての上記入出力手段におけるデータ入出力制御を行わ
せる場合には、上記第２の制御手段に対し、行わせるべ
き入出力手段におけるデータ入出力制御に関する情報を
供給し、上記第２の制御手段は、上記情報に基づいて、
上記第１の制御手段に対し、上記少なくとも１本のバス
の解放を要求し、上記第１の制御手段による上記少なく
とも１本のバスの解放に基づいて、上記少なくとも１本
のバスを占有して上記入出力手段におけるデータ入出力
を制御することを特徴としている。

【００１６】請求項１０記載の発明は、請求項２、５乃
至９のいずれか１に記載の情報処理装置に係り、記第２
の制御手段は、データの入出力をすべき入出力手段、プ
ログラム、あるいは外部による要求に基づいて、上記第
１の制御手段に対し、上記少なくとも１本のバスの解放
を要求し、上記第１の制御手段による上記少なくとも１
本のバスの解放に基づいて、上記少なくとも１本のバス
を占有して上記入出力手段におけるデータ入出力を制御
することを特徴としている。

【００１７】請求項１１記載の発明は、請求項１乃至１
０のいずれか１に記載の情報処理装置に係り、上記第１
又は第２の制御手段は、上記相手方又は上記第１の制御
手段に対し、上記少なくとも１本のバスの一部の解放を
要求し、上記相手方又は上記第１の制御手段による上記
少なくとも１本のバスの一部の解放に基づいて、上記少
なくとも１本のバスの一部を占有して上記入出力手段に
おけるデータ入出力を制御することを特徴としている。

【００１８】請求項１２記載の発明は、請求項１乃至１
１のいずれか１に記載の情報処理装置に係り、上記複数
の入出力手段は、少なくとも２本のバスに接続されたバ
ス接続手段とそれぞれ接続されており、第１又は第２の
制御手段による上記バス接続手段の制御により、いずれ
かのバスと接続され、データが入出力されることを特徴
としている。

【００１９】請求項１３記載の発明に係る情報処理装置
は、互いに独立して設けられた少なくとも２本のバス
と、少なくとも１本のバスに接続され、データが入出力
される複数の入出力手段と、少なくとも１本のバスを占
有して上記入出力手段におけるデータ入出力を制御する
第１及び第２の制御手段とを備え、上記第１又は第２の
制御手段は、少なくとも１本のバスを占有して上記入出
力手段におけるデータ入出力を制御している相手方に対
して、占有していない少なくとも１本のバスの解放を要
求し、相手方による上記占有していない少なくとも１本
のバスの解放に基づいて、相手方が占有していない少な
くとも１本のバスを占有して上記入出力手段におけるデ
ータ入出力を制御することを特徴としている。

【００２０】請求項１４記載の発明に係る情報処理方法
は、互いに独立して設けられた少なくとも２本のバス
と、少なくとも１本のバスに接続され、データが入出力
される複数の入出力手段と、少なくとも１本のバスを占
有して上記入出力手段におけるデータ入出力を制御する
第１及び第２の制御手段とを備え、上記第１又は第２の
制御手段は、少なくとも１本のバスを占有して上記入出
力手段におけるデータ入出力を制御している一方の相手
方に対して、上記一方の相手方が占有していない少なく
とも１本のバスの解放を要求し、上記一方の相手方は、
上記要求と自己の稼働状態とに基づいて、自己が占有し
ていない少なくとも１本のバスを解放するか否かを判断
し、他方の相手方に対して、その旨を通知し、上記他方
の相手方は、上記通知に基づいて、上記一方の相手方が
占有していない少なくとも１本のバスを占有して上記入
出力手段におけるデータ入出力を制御することを特徴と
している。

【００２１】

【作用】この発明の構成によれば、第１及び第２の制御
手段がバスを有効に利用することができるので、第１及
び第２の制御手段の稼働率が上昇し、装置全体のスルー
プットを向上させることができる。

【００２２】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。Ａ．第１の実施例図１は、この発明の第１の実施例である情報処理装置２
１の電気的構成を示すブロック図である。この例の情報
処理装置２１は、ＣＰＵ２２と、ＤＭＡＣ２３と、内部
メモリ２４と、タイマ２５と、Ａ／Ｄ・コンバータ２６
と、第１及び第２シリアル・インターフェイス２７及び
２８と、内部バス２９及び３０とが同一チップ上に形成
された１チップ・マイクロ・コンピュータによって構成
されている。ＣＰＵ２２と、ＤＭＡＣ２３と、内部メモ
リ２４とは、３２ｂｉｔのデータ等が転送可能な内部バ
ス２９を介して互いに接続され、ＣＰＵ２２と、ＤＭＡ
Ｃ２３と、タイマ２５と、Ａ／Ｄ・コンバータ２６と、
第１及び第２シリアル・インターフェイス２７及び２８
とは、１６ｂｉｔのデータ等が転送可能な内部バス３０
を介して互いに接続されている。

【００２１】ＣＰＵ２２は、内部バス２９，３０との接
続／切断を制御すると共に、内部バス２９，３０の獲得
／解放に関する信号が入出力されるバス・コントローラ
３１を有する。バス・コントローラ３１は、ＤＭＡＣ２
３から供給される内部バス２９又は３０のいずれか一
方、あるいは両方の解放要求を示す２ビットのリクエス
ト信号ＲＥＱとＣＰＵ２２の稼働状態とに基づいて、内
部バス２９又は３０のいずれか一方、あるいは両方の解
放を許可すべきか否かを判断し、その旨を示すアクノリ
ッジ信号ＡＣＫをＤＭＡＣ２３へ供給する。ここで、リ
クエスト信号ＲＥＱの値と解放すべき内部バス２９，３
０との関係について説明する。この実施例においては、
リクエスト信号ＲＥＱの値が"００"の場合には、内部バ
ス２９及び３０いずれの解放も要求しないことを示し、
以下同様に、リクエスト信号ＲＥＱの値が"０１"の場合
には、内部バス２９だけの解放要求、値が"１０"の場合
には、内部バス３０だけの解放要求、値が"１１"の場合
には、内部バス２９及び３０両方の解放要求であること
を示すものとする。ＤＭＡＣ２３は、タイマ２５等の４
個のＩ／Ｏ装置からそれぞれ供給される内部バス２９，
３０の解放要求を示す内部リクエスト信号ＩＲＥＱ₀〜
ＩＲＥＱ₃からなる４ビットの内部リクエスト信号ＩＲ
ＥＱや、外部から供給される内部バス２９，３０の解放
要求を示す４ビットの外部リクエスト信号ＥＲＥＱなど
に基づいて、リクエスト信号ＲＥＱを生成してバス・コ
ントローラ３１へ供給する。また、ＤＭＡＣ２３は、バ
ス・コントローラ３１からアクノリッジ信号ＡＣＫが供
給されることにより、内部メモリ２４やタイマ２５等の
Ｉ／Ｏ装置相互間、あるいは内部メモリ２４の各アドレ
ス間でのデータのＤＭＡ転送を制御する。なお、内部メ
モリ２４や、タイマ２５等のＩ／Ｏ装置には、内部バス
２９又は３０との接続／切断を制御するバス・コントロ
ーラが設けられており、リクエスト信号ＲＥＱの値が"
００"の場合には、ＣＰＵ２２が全てのバス・コントロ
ーラを制御し、リクエスト信号ＲＥＱの値が"００"以外
の場合には、ＤＭＡＣ２３がバス・コントローラ３１を
含めた全てのバス・コントローラを制御する。

【００２２】次に、ＤＭＡＣ２３の構成について図２〜
図７を参照して説明する。ＤＭＡＣ２３は、チャネル・
コントロール・ユニット３２と、データ・コントロール
・ユニット３３と、アドレス・コントロール・ユニット
３４と、ＤＭＡ・コントロール・レジスタ３５とから概
略構成されている。チャネル・コントロール・ユニット
３２は、図３に示すように、オア・ゲート３６と、プラ
イオリティ・エンコーダ３７と、ＤＭＡ・サイクル・シ
ーケンサ３８とから概略構成されている。オア・ゲート
３６には、それぞれ４ビットの内部リクエスト信号ＩＲ
ＥＱ、外部リクエスト信号ＥＲＥＱ及び、ＤＭＡ・コン
トロール・レジスタ３３から供給される４ビットのソフ
トウェア転送リクエスト信号ＳＲＥＱが入力され、それ
らの論理和を取り、４ビットのバス・リクエスト信号Ｂ
ＲＥＱとしてプライオリティ・エンコーダ３７へ供給す
る。プライオリティ・エンコーダ３７は、オア・ゲート
３６から供給されたバス・リクエスト信号ＢＲＥＱに基
づいて、４ビットのチャネル有効信号ＴＣＡを生成し
て、ＤＭＡ・コントロール・レジスタ３５及びＤＭＡ・
サイクル・シーケンサ３８へ供給する。このチャネル有
効信号ＴＣＡの各ビットＴＣＡ₀〜ＴＣＡ₃は、バス・リ
クエスト信号ＢＲＥＱの各ビットＢＲＥＱ₀〜ＢＲＥＱ₃
と、後述するＤＭＡ・コントロール・レジスタ３５を構
成する４個のチャネルの番号とが図４に示す関係にある
ので、以下に示す式（１）〜式（４）にバス・リクエス
ト信号ＢＲＥＱの各ビットＢＲＥＱ₀〜ＢＲＥＱ₃を代入
して生成する。

【００２３】

【数１】ＴＣＡ₀＝ＢＲＥＱ₀……（１）

【００２４】

【数２】ＴＣＡ₁＝（／ＢＲＥＱ₀）・ＢＲＥＱ₁……（２）

【００２５】

【数３】ＴＣＡ₂＝（／ＢＲＥＱ₀）・（／ＢＲＥＱ₁）・ＢＲＥＱ₂……（３）

【００２６】

【数４】ＴＣＡ₃＝（／ＢＲＥＱ₀）・（／ＢＲＥＱ₁）・（／ＢＲＥＱ₂）・ＢＲＥＱ₃……（４）

【００２７】式（１）〜式（４）において、「／」が付
されていないビットは、値が"１"、即ち、アクティブ状
態であることを意味し、「／」が付されているビット
は、値が"０"、即ち、ノンアクティブ状態であることを
意味する。チャネル有効信号ＴＣＡは、ＤＭＡ・サイク
ル・シーケンサ３８から供給されるチャネル・クリア信
号ＣＨＣによって無効化される。なお、ここでいうプラ
イオリティ（優先順位）とは、第０〜第３チャネル４３
〜４６間におけるプライオリティを意味し、第０チャネ
ル４３が最も高く、第１チャネル４４、第２チャネル４
５の順で低くなり、第３チャネル４６が最も低い。した
がって、内部リクエスト信号ＩＲＥＱ、外部リクエスト
信号ＥＲＥＱ及びソフトウェア転送リクエスト信号ＳＲ
ＥＱ間ではプライオリティはなく、いわゆる早いもの順
であるが、各チャネル毎にこれらの信号間のプライオリ
ティを設けても良い。

【００２８】ＤＭＡ・サイクル・シーケンサ３８は、チ
ャネル有効信号ＴＣＡが入力されると、後述するＤＭＡ
・コントロール・レジスタ３５の各チャネルを構成する
ソース・アドレス・レジスタ、ディストネーション・ア
ドレス・レジスタ及びバイト・カウント・レジスタそれ
ぞれの内容の読出及び書換のタイミングを与えるための
３ビットのアドレス・カウンタ・リード・ストローブＡ
ＣＲＳをＤＭＡ・コントロール・レジスタ３５へ供給し
て、チャネル有効信号ＴＣＡによって有効とされたＤＭ
Ａ・コントロール・レジスタ３５のチャネルからそれぞ
れ１６ビットのＤＭＡ・アドレス信号ＤＭＡＤ及びＤＭ
Ａ・コントロール信号ＤＭＣの供給を受け、それぞれの
内容に応じて、ＤＭＡＣ２３が各種制御を行うＤＭＡサ
イクルを起動する。ＤＭＡ・アドレス信号ＤＭＡＤは、
データの転送元である内部メモリ２４やタイマ２５等の
Ｉ／Ｏ装置（以下、ソースという）のメモリ・マップ上
の該当するアドレスを示すソース・アドレスＳＡＤ、デ
ータの転送先である内部メモリ２４やタイマ２５等のＩ
／Ｏ装置（以下、ディストネーションという）のメモリ
・マップ上の該当するアドレスを示すディストネーショ
ン・アドレスＤＡＤ及び、データの転送回数を示すバイ
ト・カウント値ＢＣ等からなる。ＤＭＡ・コントロール
信号ＤＭＣは、バイト・カウント値ＢＣから減算すべき
値β、ソース・アドレスＳＡＤ及びディストネーション
・アドレスＤＡＤを１回のＤＭＡ転送毎に何バイトずつ
更新すべきかを示すディスプレースメント値α等からな
る。ディスプレースメント値αは、８ビットのデータ転
送の場合には１、１６ビットのデータ転送の場合には
２、３２ビットのデータ転送の場合には４となる。

【００２９】ＤＭＡ・サイクル・シーケンサ３８は、Ｄ
ＭＡ・アドレス信号ＤＭＡＤによって示されたソース・
アドレスＳＡＤ及びディストネーション・アドレスＤＡ
ＤをデコードしてどのようなＤＭＡ転送であるかを判断
し、それに応じたリクエスト信号ＲＥＱを、ＤＭＡ・コ
ントロール信号ＤＭＣによって示されたＤＭＡサイクル
（２サイクル転送又はフライバイ（flyby）転送）によ
り、ＣＰＵ２２のバス・コントローラ３１へ出力する。
そして、バス・コントローラ３１からアクノリッジ信号
ＡＣＫが供給されると、ＤＭＡ・サイクル・シーケンサ
３８は、内部バス２９，３０へのデータ入出力を指示す
るデータ・コントロール信号ＤＴＣ及び、内部バス２
９，３０へのアドレス出力を指示するアドレス・コント
ロール信号ＡＤＣを生成して、それぞれデータ・コント
ロール・ユニット３３及びアドレス・コントロール・ユ
ニット３４へ供給する。ここで、２サイクル転送とは、
ソースから転送すべきデータを読み出す１サイクルと、
読み出したデータをディストネーションへ書き込む１サ
イクルとの２回のバス・サイクルが発生するデータ転送
形態をいう。また、フライバイ転送とは、一般に、内部
メモリ２４と外部Ｉ／Ｏ装置との間におけるデータ転送
に用いられ、１回のバス・サイクルでＤＭＡ転送が終了
するデータ転送形態をいう。また、ＤＭＡ・サイクル・
シーケンサ３８は、ディスプレースメント値α及びバイ
ト・カウント値ＢＣから減算すべき値βをディスプレー
スメント信号ＤＰＬとしてＤＭＡ・コントロール・レジ
スタ３５へ供給する。

【００３０】データ・コントロール・ユニット３３は、
図５に示すように、データ・バス・コントローラ３９
と、データ・ラッチ４０と、バス・サイクル・コントロ
ーラ４１とから概略構成されている。データ・バス・コ
ントローラ３９は、チャネル・コントロール・ユニット
３２から供給されるデータ・コントロール信号ＤＴＣに
基づいて、バス・サイクル・コントロール信号ＢＣＣ及
びデータ・ラッチ・イネーブルＤＬＥを生成してバス・
サイクル・コントローラ４０及びデータ・ラッチ４１へ
供給する。バス・サイクル・コントローラ４０は、デー
タ・バス・コントローラ３９から供給されるバス・サイ
クル・コントロール信号ＢＣＣに基づいて、内部バス２
９又は３０のいずれか一方、あるいは両方に対してバス
・サイクルを起動し、内部バス２９又は３０のいずれか
一方から入力されたデータをデータ・バス４２を介して
データ・ラッチ４１へ供給すると共に、データ・ラッチ
４１にラッチされたデータをデータ・バス４２を介して
入力し、内部バス２９又は３０のいずれか一方へ出力す
る。データ・ラッチ４１は、バス・サイクル・コントロ
ーラ４０からデータ・バス４２を介して供給されたデー
タを、データ・バス・コントローラ３９から供給された
データ・ラッチ・イネーブルＤＬＥによりラッチする。
アドレス・コントロール・ユニット３４は、チャネル・
コントロール・ユニット３２から供給されるアドレス・
コントロール信号ＡＤＣに基づいて、内部バス２９，３
０へアドレスを出力する。

【００３１】ＤＭＡ・コントロール・レジスタ３５は、
図６に示すように、４個の第０〜第３チャネル４３〜４
６と、２個のセレクタ４７及び４８と、加減算器４９と
から概略構成されている。第０〜第３チャネル４３〜４
６には、ＣＰＵ２２により内部バス３０を介して、それ
ぞれソース・アドレスＳＡＤ等の各種データの書込及び
読出が可能である。第０〜第３チャネル４３〜４６から
出力されたＤＭＡ・アドレス信号ＤＭＡＤ₀〜ＤＭＡＤ₃
は、セレクタ４７に入力され、それらのうちチャネル有
効信号ＴＣＡによって選択された信号がＤＭＡ・アドレ
ス信号ＤＭＡＤとして出力され、チャネル・コントロー
ル・ユニット３２へ供給されると共に、加減算器４９へ
供給される。加減算器４９は、セレクタ４７から供給さ
れたＤＭＡ・アドレス信号ＤＭＡＤと、チャネル・コン
トロール・ユニット３２から供給されたディスプレース
メント信号ＤＰＬとを加減算して、演算結果ＣＯＵＴを
出力する。演算結果ＣＯＵＴは、アドレス・カウンタ・
リード・ストローブＡＣＲＳの立ち下がりで対応するチ
ャネルの対応するレジスタに書き込まれる。また、第０
〜第３チャネル４３〜４６から出力されたＤＭＡ・コン
トロール信号ＤＭＣ₀〜ＤＭＣ₃は、セレクタ４８に入力
され、それらのうちチャネル有効信号ＴＣＡによって選
択された信号がＤＭＡ・コントロール信号ＤＭＣとして
出力され、チャネル・コントロール・ユニット３２へ供
給される。さらに、第０〜第３チャネル４３〜４６から
出力されたソフトウェア転送リクエスト信号ＳＲＥＱ₀
〜ＳＲＥＱ₃は、そのまま４ビットのソフトウェア転送
リクエスト信号ＳＲＥＱを構成して、チャネル・コント
ロール・ユニット３２へ供給される。

【００３２】第０チャネル４３は、図７に示すように、
ソース・アドレス・レジスタ５０と、ディストネーショ
ン・アドレス・レジスタ５１と、バイト・カウント・レ
ジスタ５２と、チャネル・コントロール・レジスタ５３
と、セレクタ５４とから概略構成されている。ソース・
アドレス・レジスタ５０、ディストネーション・アドレ
ス・レジスタ５１及びバイト・カウント・レジスタ５２
はいずれも、ＣＰＵ２２により内部バス３０を介して、
それぞれソース・アドレスＳＡＤ、ディストネーション
・アドレスＤＡＤ及びバイト・カウント値ＢＣの書込及
び読出が可能である。また、チャネル有効信号ＴＣＡに
よって第０チャネル４３が有効とされた場合には、レジ
スタ５０〜５２のうち、アドレス・カウンタ・リード・
ストローブＡＣＲＳの３ビットのアクティブ状態となっ
たビットに対応したレジスタ（今、ソース・アドレス・
レジスタ５０とする）からセレクタ５４に供給されてい
る信号（今の場合、ソース・アドレスＳＡＤ）が選択さ
れてセレクタ５４からＤＭＡ・アドレス信号ＤＭＡＤ₀
として出力される。したがって、このＤＭＡ・アドレス
信号ＤＭＡＤ₀は、セレクタ４７において再び選択され
てＤＭＡ・アドレス信号ＤＭＡＤとして出力された後、
加減算器４９において、チャネル・コントロール・ユニ
ット３２から供給されたディスプレースメント信号ＤＰ
Ｌと加減算されるので、演算結果ＣＯＵＴが、アドレス
・カウンタ・リード・ストローブＡＣＲＳの立ち下がり
で第０チャネル４３のソース・アドレス・レジスタ５０
に書き込まれる。このようにしてソース・アドレスＳＡ
Ｄその他の値が更新される。

【００３３】チャネル・コントロール・レジスタ５３
も、ＣＰＵ２２により内部バス３０を介して、その内
容、即ち、ディスプレースメント値α、バイト・カウン
ト値ＢＣから減算すべき値β、ＤＭＡ転送のタイプ及び
モード、ソフトウェア転送要求等の書込及び読出が可能
である。これらの内容のうち、ソフトウェア転送要求以
外がＤＭＡ・コントロール信号ＤＭＣ₀として出力さ
れ、セレクタ４８へ供給される。ここで、ＤＭＡ転送の
タイプ及びモードのうち、ＤＭＡ転送のタイプは、上記
した２サイクル転送及びフライバイ転送をいう。また、
ＤＭＡ転送のモードには、シングル転送モード、シング
ル・ステップ転送モード及びブロック転送モードがあ
る。シングル転送モードでは、ＤＭＡＣ２３が１回のＤ
ＭＡ転送が終了する度に今まで獲得していたバスを解放
し、ＤＭＡ・サイクル・シーケンサ３８がチャネル・ク
リア信号ＣＨＣを出力する。シングル・ステップ転送モ
ードでは、ＤＭＡＣ２３が１回のＤＭＡ転送が終了する
度に今まで獲得していたバスを解放する点はシングル転
送モードと同様であるが、有効となっているチャネルの
バイト・カウント値が０になるまではそのチャネルのＤ
ＭＡ転送を行い、バイト・カウント値が０になるとＤＭ
Ａ・サイクル・シーケンサ３８がチャネル・クリア信号
ＣＨＣを出力する。ブロック転送モードでは、ＤＭＡＣ
２３が１度ＤＭＡ転送の要求を受け付けると、有効とな
っているチャネルのバイト・カウント値が０になるまで
はそのチャネルのＤＭＡ転送を行い、その間は現在のチ
ャネルよりプライオリティの高いチャネルのＤＭＡ転送
の要求があった場合でもチャネルは変更せず、ＣＰＵの
バイト・サイクルも割り込めず、バイト・カウント値が
０になるとＤＭＡ・サイクル・シーケンサ３８がチャネ
ル・クリア信号ＣＨＣを出力する。ソフトウェア転送要
求は、ソフトウェア転送リクエスト信号ＳＲＥＱ₀とし
て他の第１〜第３チャネル４４〜４６からのソフトウェ
ア転送リクエスト信号ＳＲＥＱ₁〜ＳＲＥＱ₃と共に４ビ
ットのソフトウェア転送リクエスト信号ＳＲＥＱを構成
して、チャネル・コントロール・ユニット３２へ供給さ
れる。

【００３４】なお、図６及び図７に示す３個のセレクタ
４７、４８及び５４はいずれも、セレクト信号であるチ
ャネル有効信号ＴＣＡ及びアドレス・カウンタ・リード
・ストローブＡＣＲＳの全てのビットがノンアクティブ
状態である場合には、全てのビットが"０"の信号を出力
することにより、誤動作を防止している。他の第１〜第
３チャネル４４〜４６の構成も、上記した第０チャネル
４３の構成とほぼ同様であるので、その説明を省略す
る。

【００３５】次に、上記構成の情報処理装置の動作につ
いて説明する。まず、この情報処理装置のメモリ・マッ
プの構成が図８に示すものであるとする。図８において
は、アドレスｐ〜（ｑ−１）がタイマに、アドレスｑ〜
（ｒ−１）がＡ／Ｄ・コンバータ２６を構成するサンプ
リング・メモリに、アドレスｒ〜（ｓ−１）が第１シリ
アル・インターフェイス２７を構成する第１シリアル・
コントロール・レジスタに、アドレスｓ〜（ｔ−１）が
第２シリアル・インターフェイス２８を構成する第２シ
リアル・コントロール・レジスタに、アドレスｕ〜ＦＦ
ＦＦＦＦが内部メモリ２４に、それぞれ割り当てられて
いる。そして、アナログ信号をＡ／Ｄ・コンバータ２６
において所定の周波数でサンプリングすることによりデ
ジタル信号に変換し、得られたＹバイト分のデータを内
部メモリ２４のアドレスＸ以降へ２サイクル転送及びシ
ングル・ステップ転送モードでＤＭＡ転送するものとす
る。この場合、Ａ／Ｄ・コンバータ２６の要求によるＤ
ＭＡ転送は、プライオリティが２番目に高く、ＤＭＡ・
コントロール・レジスタ３５を構成する第１チャネル４
４が割り当てられているとする。この場合、ＣＰＵ２２
がＡ／Ｄ・コンバータ制御を開始する段階では、内部バ
ス２９及び３０はいずれもＣＰＵ２２が獲得しており、
また、バス・リクエスト信号ＢＲＥＱはいずれもアクテ
ィブ状態ではないものとする。

【００３６】まず、ＣＰＵ２２は、プログラム実行中
に、アナログ信号をＡ／Ｄ・コンバータ２６で変換する
命令コードを獲得（フェッチ）すると、ソース・アドレ
スＳＡＤとしてソースであるＡ／Ｄ・コンバータ２６を
構成するサンプリング・メモリのアドレスｑを、ディス
トネーション・アドレスＤＡＤとしてディストネーショ
ンである内部メモリ２４のアドレスＸを、バイト・カウ
ント値ＢＣとして転送すべきデータのバイト数Ｙを、Ｄ
ＭＡ転送のタイプ及びモードとして２サイクル転送及び
シングル・ステップ転送モードを、その他ディスプレー
スメント値αやバイト・カウント値ＢＣから減算すべき
値β等を、内部バス３０を介してＤＭＡＣ２３のＤＭＡ
・コントロール・レジスタ３５へ転送すると共に、Ａ／
Ｄ・コンバータ２６へ内部バス３０を介してサンプリン
グ開始命令を発行する。

【００３７】これにより、第１チャネル４４において
は、ソース・アドレス・レジスタ５０、ディストネーシ
ョン・アドレス・レジスタ５１及びバイト・カウント・
レジスタ５２に、それぞれアドレスｑ、アドレスＸ及び
バイト数Ｙが書き込まれ、チャネル・コントロール・レ
ジスタ５３にディスプレースメント値α、バイト・カウ
ント値ＢＣから減算すべき値β、ＤＭＡ転送のタイプ
（今の場合、２サイクル転送）及びモード（今の場合、
シングル・ステップ転送モード）等が書き込まれる。Ａ
／Ｄ・コンバータ２６は、内部バス３０を介してＣＰＵ
２２からサンプリング開始命令を受けると、入力される
アナログ信号を所定の周波数でサンプリングしてデジタ
ル信号へ変換し、得られたＹバイト分のデータを一旦内
部のサンプリング・メモリに格納した後、内部リクエス
ト信号ＩＲＥＱ₁をＤＭＡＣ２３へ供給する。したがっ
て、内部リクエスト信号ＩＲＥＱ₁が図３に示すオア・
ゲート３６を経てバス・リクエスト信号ＢＲＥＱとして
プライオリティ・エンコーダ３７へ供給されるので、プ
ライオリティ・エンコーダ３７は、バス・リクエスト信
号ＢＲＥＱに基づいて、今の場合、式（２）により第１
チャネル４４を有効とすべきチャネル有効信号ＴＣＡを
生成して、ＤＭＡ・コントロール・レジスタ３５及びＤ
ＭＡ・サイクル・シーケンサ３８へ供給する。

【００３８】第１チャネル４４を有効とすべきチャネル
有効信号ＴＣＡが入力されると、ＤＭＡ・サイクル・シ
ーケンサ３８は、３ビットのアドレス・カウンタ・リー
ド・ストローブＡＣＲＳをＤＭＡ・コントロール・レジ
スタ３５へ供給する。これにより、ＤＭＡ・コントロー
ル・レジスタ３５は、第１チャネル４４において、セレ
クタ５４によりソース・アドレス・レジスタ５０、ディ
ストネーション・アドレス・レジスタ５１及びバイト・
カウント・レジスタ５２から供給されているソース・ア
ドレスＳＡＤ、ディストネーション・アドレスＤＡＤ及
びバイト・カウント値ＢＣを順次選択してＤＭＡ・アド
レス信号ＤＭＡＤ₁として出力すると共に、セレクタ４
７及び４８により第１チャネル４４から供給されている
ＤＭＡ・アドレス信号ＤＭＡＤ₁及びＤＭＡ・コントロ
ール信号ＤＭＣ₁をそれぞれＤＭＡ・アドレス信号ＤＭ
ＡＤ及びＤＭＡ・コントロール信号ＤＭＣとして選択し
てＤＭＡ・サイクル・シーケンサ３８へ供給する。

【００３９】したがって、ＤＭＡ・サイクル・シーケン
サ３８は、ＤＭＡ・アドレス信号ＤＭＡＤによって示さ
れたソース・アドレスＳＡＤ及びディストネーション・
アドレスＤＡＤをデコードすることにより、Ａ／Ｄ・コ
ンバータ２６から内部メモリ２４へのＤＭＡ転送である
と判断し、それに応じたリクエスト信号ＲＥＱ、今の場
合、内部バス２９及び３０両方の解放を要求する値が"
１１"のリクエスト信号ＲＥＱを、ＤＭＡ・コントロー
ル信号ＤＭＣによって示されたバス・サイクル、今の場
合、２サイクル転送により、ＣＰＵ２２のバス・コント
ローラ３１へ出力する。

【００４０】ここで、バス・コントローラ３１のアクノ
リッジ信号ＡＣＫをＤＭＡＣ２３へ供給する動作につい
て、図９に示すフローチャートを参照して説明する。バ
ス・コントローラ３１は、ＤＭＡＣ２３から２ビットの
リクエスト信号ＲＥＱが供給されると、ステップＳＰ１
へ進み、リクエスト信号ＲＥＱの値が"０１"であるか否
か、即ち、内部バス２９だけの解放要求であるか否かを
判断する。今の場合、リクエスト信号ＲＥＱの値が"１
１"であるので、ステップＳＰ１の判断結果は、「Ｎ
Ｏ」となり、ステップＳＰ２へ進む。一方、ステップＳ
Ｐ１の判断結果が「ＹＥＳ」の場合、即ち、内部バス２
９だけの解放要求である場合には、ステップＳＰ４へ進
む。ステップＳＰ２では、リクエスト信号ＲＥＱの値
が"１０"であるか否か、即ち、内部バス３０だけの解放
要求であるか否かを判断する。今の場合、リクエスト信
号ＲＥＱの値が"１１"であるので、ステップＳＰ２の判
断結果は、「ＮＯ」となり、ステップＳＰ３へ進む。一
方、ステップＳＰ２の判断結果が「ＹＥＳ」の場合、即
ち、内部バス３０だけの解放要求である場合には、ステ
ップＳＰ４へ進む。ステップＳＰ３では、リクエスト信
号ＲＥＱの値が"１１"であるか否か、即ち、内部バス２
９及び３０両方の解放要求であるか否かを判断する。今
の場合、リクエスト信号ＲＥＱの値が"１１"であるの
で、ステップＳＰ３の判断結果は、「ＹＥＳ」となり、
ステップＳＰ４へ進む。一方、ステップＳＰ３の判断結
果が「ＮＯ」の場合、即ち、リクエスト信号ＲＥＱの値
が"００"であり、内部バス２９及び３０いずれの解放も
要求していない場合には、ステップＳＰ６へ進む。ステ
ップＳＰ４では、ＣＰＵ２２がバス・サイクルを実行中
か否か、即ち、内部バス２９，３０を使用中か否かを判
断する。この判断結果が「ＹＥＳ」の場合には、同判断
を繰り返す。そして、ＣＰＵ２２が今まで実行していた
バス・サイクルを終了し、バス・コントローラ３１がそ
れを確認すると、ステップＳＰ４の判断結果が「ＮＯ」
となり、ステップＳＰ５へ進む。ステップＳＰ５では、
アクノリッジ信号ＡＣＫをアクティブ状態にしてＤＭＡ
Ｃ２３へ供給する。一方、ステップＳＰ６では、アクノ
リッジ信号ＡＣＫをインアクティブ状態のままＤＭＡＣ
２３へ供給する。以上の説明において、ステップＳＰ４
の処理は、ＣＰＵ・サイクル・スチールと呼ばれるＤＭ
Ａ転送方式の１つに関するものであるが、これに限定さ
れないことはいうまでもない。例えば、内部メモリ２４
の空時間を利用してデータ転送するメモリ・サイクル・
スチールや、ホールド入力でＣＰＵ２２の動作を停止さ
せて、その間にデータ転送するインタロック等の他のＤ
ＭＡ転送方式を用いても良い。

【００４１】そして、バス・コントローラ３１がアクノ
リッジ信号ＡＣＫをＤＭＡ・サイクル・シーケンサ３８
へ供給すると、ＤＭＡ・サイクル・シーケンサ３８は、
内部バス２９及び３０両方が自由にアクセス可能な状態
であるとみなし、バス・コントローラ３１を制御してＣ
ＰＵ２２と内部バス２９及び３０両方との電気的な接続
を切断すると共に、内部メモリ２４及びＡ／Ｄコンバー
タ２６それぞれのバス・コントローラを制御してそれぞ
れを内部バス２９及び３０と電気的に接続する。また、
ＤＭＡ・サイクル・シーケンサ３８は、内部バス２９か
らのデータの入力及び内部バス３０へのデータの出力を
指示するデータ・コントロール信号ＤＴＣと、内部バス
２９へのディストネーション・アドレスＤＡＤの及び内
部バス３０へのソース・アドレスＳＡＤの出力を指示す
るアドレス・コントロール信号ＡＤＣとを生成して、そ
れぞれデータ・コントロール・ユニット３３及びアドレ
ス・コントロール・ユニット３４へ供給する。

【００４２】ここで、ＤＭＡ転送中の第１チャネル４４
の動作について、図６、図７及び、図１０に示すタイミ
ング・チャートを参照して、説明する。今、第１チャネ
ル４４のソース・アドレス・レジスタ５０、ディストネ
ーション・アドレス・レジスタ５１及びバイト・カウン
ト・レジスタ５２には、図１０（５）〜（７）に示すよ
うに、ＣＰＵ２２から内部バス３０を介して供給され
た、アドレスｑがソース・アドレスＳＡＤとして、アド
レスＸがディストネーション・アドレスＤＡＤとして、
バイト数Ｙがバイト・カウント値ＢＣとしてそれぞれ設
定されているとする。また、図１０（２）〜（４）に示
すように、ＤＭＡ・サイクル・シーケンサ３８から供給
されているアドレス・カウンタ・リード・ストローブＡ
ＣＲＳの全てのビットＡＣＲＳ₀〜ＡＣＲＳ₂がノンアク
ティブ状態であるので、図１０（８）に示すように、セ
レクタ５４からは全てのビットが"０"のＤＭＡ・アドレ
ス信号ＤＭＡＤ₁が出力されている。さらに、今Ａ／Ｄ
コンバータ２６の要求によるＤＭＡ転送であるので、図
６に示すセレクタ４７には、第１チャネル４４を有効と
すべきチャネル有効信号ＴＣＡが入力されており、セレ
クタ４７は、ＤＭＡ・アドレス信号ＤＭＡＤ₁を選択し
て出力している。

【００４３】このような状態において、ＤＭＡ・サイク
ル・シーケンサ３８からクロックＣＫ（図１０（１）参
照）に同期したアドレス・カウンタ・リード・ストロー
ブＡＣＲＳが供給されると、セレクタ５４は、図１０
（２）〜（４）に示すアドレス・カウンタ・リード・ス
トローブＡＣＲＳの各ビットＡＣＲＳ₀〜ＡＣＲＳ₂の立
ち上がりで、アドレスｑ、アドレスＸ及びバイト数Ｙを
順次選択してＤＭＡ・アドレス信号ＤＭＡＤ₁として出
力する（図１０（８）参照）。したがって、ＤＭＡ・ア
ドレス信号ＤＭＡＤ₁は、セレクタ５４及び４７を経て
ＤＭＡ・アドレス信号ＤＭＡＤとして出力された後、加
減算器４９において、チャネル・コントロール・ユニッ
ト３２から供給されたディスプレースメント信号ＤＰ
Ｌ、即ち、ディスプレースメント値α及びバイト・カウ
ント値ＢＣから減算すべき値βと順次加減算されるの
で、その演算結果ＣＯＵＴ、今の場合、「ｑ＋α」、
「Ｘ＋α」及び「Ｙ−β」が、図１０（２）〜（４）に
示すアドレス・カウンタ・リード・ストローブＡＣＲＳ
の各ビットＡＣＲＳ₀〜ＡＣＲＳ₂の立ち下がりで、図１
０（５）〜（７）に示すように、ソース・アドレス・レ
ジスタ５０、ディストネーション・アドレス・レジスタ
５１及びバイト・カウント・レジスタ５２に順次書き込
まれる。そして、セレクタ５４は、図１０（２）〜
（４）に示すアドレス・カウンタ・リード・ストローブ
ＡＣＲＳの各ビットＡＣＲＳ₀〜ＡＣＲＳ₂の次の立ち上
がりで、新たなアドレス「ｑ＋α」、アドレス「Ｘ＋
α」及びバイト・カウント値「Ｙ−β」を順次選択して
ＤＭＡ・アドレス信号ＤＭＡＤ₁として出力する（図１
０（８）参照）。このようにしてソース・アドレスＳＡ
Ｄ、ディストネーション・アドレスＤＡＤ及びバイト・
カウント値ＢＣが順次更新され、ＤＭＡ・アドレス信号
ＤＭＡＤとしてＤＭＡ・サイクル・シーケンサ３８へ供
給される。

【００４４】したがって、図１０（８）に示すＤＭＡ・
アドレス信号ＤＭＡＤが供給されると、ＤＭＡ・サイク
ル・シーケンサ３８は、順次更新されるソース・アドレ
スＳＡＤ、ディストネーション・アドレスＤＡＤ及びバ
イト・カウント値ＢＣに基づいて、データ・コントロー
ル信号ＤＴＣ及びアドレス・コントロール信号ＡＤＣと
を生成して、それぞれデータ・コントロール・ユニット
３３及びアドレス・コントロール・ユニット３４へ供給
する。これにより、アドレス・コントロール・ユニット
３４がチャネル・コントロール・ユニット３２から順次
供給されるアドレス・コントロール信号ＡＤＣに基づい
て、内部バス２９及び３０を介して内部メモリ２４及び
Ａ／Ｄコンバータ２６へアドレスを出力するので、デー
タ・コントロール・ユニット３３は、チャネル・コント
ロール・ユニット３２から順次供給されるデータ・コン
トロール信号ＤＴＣに基づいて、内部バス２９及び３０
両方に対してバス・サイクルを起動し、Ａ／Ｄコンバー
タ２６の該当アドレスから内部バス３０を介して入力さ
れたデータをデータ・ラッチ４１でラッチした後、内部
バス２９を介して内部メモリ２４の該当アドレスへ転送
する。

【００４５】以上説明した動作により、Ａ／Ｄコンバー
タ２６のサンプリング・メモリに記憶されたＹバイト分
のデータが、内部バス３０、ＤＭＡＣ２３及び内部バス
２９を経て内部メモリ２４のアドレスＸ以降へ２サイク
ル転送タイプ及びシングル・ステップ転送モードでＤＭ
Ａ転送される。ここで、図１１に上記シングル・ステッ
プ転送モードでのＤＭＡ転送における内部バス２９，３
０の獲得状態ＢＭＳと他の信号との関係の一例を示すタ
イミング・チャートを表す。図１１（２）において、Ｃ
ＰＵ及びＤＭＡとあるのは、該当するバス・サイクルで
はＣＰＵ２２又はＤＭＡＣ２３が解放要求された内部バ
ス２９又は３０のいずれか一方、あるいは両方を獲得し
ていることを示している。この意味は、図１２、図１４
〜図１６においても同様である。図１１からわかるよう
に、シングル・ステップ転送モードでは、１度リクエス
ト信号（今の場合、内部リクエスト信号ＩＲＥＱ₁）が
供給される（図１１（１）参照）と、ＤＭＡＣ２３が１
回のＤＭＡ転送を終了する度に今まで獲得していた内部
バス２９，３０を解放するが、有効となっている第１チ
ャネル４４のバイト・カウント値ＢＣが０になるまでは
チャネル有効信号ＴＣＡのビットＴＣＡ₁がアクティブ
状態（図１１（４）参照）であり、第１チャネル４４の
ＤＭＡ転送を続行し、バイト・カウント値ＢＣが０にな
ると、ＤＭＡ・サイクル・シーケンサ３８がチャネル・
クリア信号ＣＨＣ（図１１（３）参照）を出力するの
で、チャネル有効信号ＴＣＡが無効化され、ビットＴＣ
Ａ₁がノンアクティブ状態（図１１（４）参照）とな
る。ただし、リクエスト信号がアクティブ状態の期間中
にＣＰＵ２２が内部バス２９，３０を使用しない場合に
は、連続してＤＭＡ転送が行われる。このことは、図１
２、図１４〜図１６においても同様である。また、図１
２にシングル転送モードでのＤＭＡ転送における内部バ
ス２９，３０の獲得状態ＢＭＳと他の信号との関係の一
例を示すタイミング・チャートを表す。シングル転送モ
ードでは、１度リクエスト信号（今の場合、内部リクエ
スト信号ＩＲＥＱ₁）が供給される（図１２（１）参
照）と、ＤＭＡＣ２３が１回のＤＭＡ転送を終了する度
に今まで獲得していた内部バス２９，３０を解放し、Ｄ
ＭＡ・サイクル・シーケンサ３８がチャネル・クリア信
号ＣＨＣを出力する。リクエスト信号がノンアクティブ
状態になった後、再び同一のリクエスト信号がアクティ
ブ状態になる（図１２（１）参照）と、ＤＭＡＣ２３が
内部バス２９，３０を獲得してＤＭＡ転送を行う。

【００４６】以上の説明では、ＤＭＡＣ２３に１個のＩ
／Ｏ装置から内部リクエスト信号が入力されている例を
示したが、次に、ＤＭＡＣ２３に複数の内部リクエスト
信号ＩＲＥＱ、外部リクエスト信号ＥＲＥＱ、あるいは
ソフトウェア転送リクエスト信号ＳＲＥＱが入力されて
いる場合について説明する。上記内部リクエスト信号Ｉ
ＲＥＱ、外部リクエスト信号ＥＲＥＱ及びソフトウェア
転送リクエスト信号ＳＲＥＱは、ＤＭＡＣ２３を構成す
るチャネル・コントロール・ユニット３２のオア・ゲー
ト３６において論理和が取られ、４ビットのバス・リク
エスト信号ＢＲＥＱとしてプライオリティ・エンコーダ
３７へ供給される（図３参照）。バス・リクエスト信号
ＢＲＥＱの各ビットＢＲＥＱ₀〜ＢＲＥＱ₃と、第０〜第
３チャネル４３〜４６とが対応しており、第０チャネル
４３のプライオリティが最も高く、第１チャネル４４、
第２チャネル４５の順で低くなり、第３チャネル４６の
プライオリティが最も低いから、バス・リクエスト信号
ＢＲＥＱの各ビットＢＲＥＱ₀〜ＢＲＥＱ₃が図１３
（１）〜（４）に示すように変化するとすると、プライ
オリティ・エンコーダ３７は、上記プライオリティに従
って、チャネル有効信号ＴＣＡの各ビットＴＣＡ₀〜Ｔ
ＣＡ₃は、図１３（５）〜（８）に示すように変化させ
て出力する。即ち、第０チャネル４３は最もプライオリ
ティが高いため、バス・リクエスト信号ＢＲＥＱのビッ
トＢＲＥＱ₀の変化と、チャネル有効信号ＴＣＡのビッ
トＴＣＡ₀の変化は等しい。つまり、バス・リクエスト
信号ＢＲＥＱのビットＢＲＥＱ₀に対応したリクエスト
信号を出力したＩ／Ｏ装置その他の装置は、要求通りの
ＤＭＡ転送を行うことができる。また、第１チャネル４
４は２番目にプライオリティが高いため、バス・リクエ
スト信号ＢＲＥＱのビットＢＲＥＱ₁の変化と、チャネ
ル有効信号ＴＣＡのビットＴＣＡ₁の変化は、ビットＢ
ＲＥＱ₀がアクティブ状態でない箇所だけ等しい。つま
り、バス・リクエスト信号ＢＲＥＱのビットＢＲＥＱ₁
に対応したリクエスト信号を出力したＩ／Ｏ装置その他
の装置は、ほぼ要求通りのＤＭＡ転送を行うことができ
る。以下、プライオリティが低くなるに従って、プライ
オリティの低いリクエスト信号を出力したＩ／Ｏ装置そ
の他の装置は、要求通りのＤＭＡ転送を行うことができ
なくなっていく。なお、図１３（９）に示すチャネル・
クリア信号ＣＨＣは、シングル・ステップ転送モード及
びブロック転送モードにおいては、ＤＭＡ・サイクル・
シーケンサ３８が当該チャネルのバイト・カウント・レ
ジスタ５２のバイト・カウント値ＢＣの値から判断し、
当該チャネルのＤＭＡ転送終了直前に出力される。例え
ば、あるバス・サイクルにおいて１回のＤＭＡ転送を終
了したときのバイト・カウント値ＢＣの値が「＋１」の
場合には、次のバス・サイクルにおけるＤＭＡ転送でＤ
ＭＡ転送が終了すると判断することができる。

【００４７】そこで、図１４に、バス・リクエスト信号
ＢＲＥＱのビットＢＲＥＱ₀及びＢＲＥＱ₃がアクティブ
状態になった場合のシングル転送モードでのＤＭＡ転送
における内部バス２９，３０の獲得状態ＢＭＳと他の信
号との関係の一例を示すタイミング・チャートを表す。
図からわかるように、期間Ｔ₁においては、ビットＢＲ
ＥＱ₃だけがアクティブ状態であるので、ビットＢＲＥ
Ｑ₃に対応したチャネル有効信号ＴＣＡのビットＴＣＡ₃
が１回のＤＭＡ転送毎にアクティブ状態となり、ビット
ＢＲＥＱ₃に対応したリクエスト信号を供給した装置が
ＤＭＡ転送できる。しかし、ビットＢＲＥＱ₃がアクテ
ィブ状態である期間Ｔ₂のうち、期間Ｔ₂₁においては、
プライオリティの高いビットＢＲＥＱ₀もアクティブ状
態であるので、ビットＢＲＥＱ₀に対応したチャネル有
効信号ＴＣＡのビットＴＣＡ₀が１回のＤＭＡ転送毎に
アクティブ状態となり、ビットＢＲＥＱ₀に対応したリ
クエスト信号を供給した装置が優先的にＤＭＡ転送す
る。そして、残りの期間Ｔ₂₂においては、ビットＢＲＥ
Ｑ₃だけがアクティブ状態であるので、ビットＢＲＥＱ₃
に対応したチャネル有効信号ＴＣＡのビットＴＣＡ₃が
１回のＤＭＡ転送毎にアクティブ状態となり、ビットＢ
ＲＥＱ₃に対応したリクエスト信号を供給した装置がＤ
ＭＡ転送できる。

【００４８】次に、図１５に、バス・リクエスト信号Ｂ
ＲＥＱのビットＢＲＥＱ₀及びＢＲＥＱ₃がアクティブ状
態になった場合のシングル・ステップ転送モードでのＤ
ＭＡ転送における内部バス２９，３０の獲得状態ＢＭＳ
と他の信号との関係の一例を示すタイミング・チャート
を表す。図１５からわかるように、期間Ｔ₁において
は、ビットＢＲＥＱ₃が１度アクティブ状態になったこ
とがあるだけであり、ビットＢＲＥＱ₃に対応したチャ
ネル有効信号ＴＣＡのビットＴＣＡ₃がアクティブ状態
を維持するので、１回のＤＭＡ転送を終了する度にＤＭ
ＡＣ２３が内部バス２９，３０を解放するが、ビットＢ
ＲＥＱ₃に対応したリクエスト信号を供給した装置がＤ
ＭＡ転送を続行することができる。しかし、期間Ｔ₂に
おいては、プライオリティの高いビットＢＲＥＱ₀が１
度アクティブ状態となるので、ビットＢＲＥＱ₀に対応
したチャネル有効信号ＴＣＡのビットＴＣＡ₀が第０チ
ャネル４３のバイト・カウント値ＢＣが０になるまでア
クティブ状態を維持し、１回のＤＭＡ転送を終了する度
にＤＭＡＣ２３が内部バス２９，３０を解放するが、ビ
ットＢＲＥＱ₀に対応したリクエスト信号を供給した装
置がＤＭＡ転送を続行する。そして、当該バイト・カウ
ント値ＢＣが０になると、ＤＭＡ・サイクル・シーケン
サ３８がチャネル・クリア信号ＣＨＣ（図１５（４）参
照）を出力するので、チャネル有効信号ＴＣＡが無効化
され、ビットＴＣＡ₀がノンアクティブ状態（図１５
（５）参照）となる。これにより、期間Ｔ₃において
は、第３チャネル４６のバイト・カウント値ＢＣがまだ
０になっていないので、ＤＭＡ・サイクル・シーケンサ
３８は、再びリクエスト信号ＲＥＱをバス・コントロー
ラ３１へ供給することにより、バス・コントローラ３１
からアクノリッジ信号ＡＣＫの供給を受けて再び内部バ
ス２９，３０を獲得した後、ビットＢＲＥＱ₃に対応し
たチャネル有効信号ＴＣＡのビットＴＣＡ₃を第３チャ
ネル４６のバイト・カウント値ＢＣが０になるまでアク
ティブ状態とする。したがって、ビットＴＣＡ₃がアク
ティブ状態である期間、ビットＢＲＥＱ₃に対応したリ
クエスト信号を供給した装置がＤＭＡ転送できる。

【００４９】次に、図１６に、バス・リクエスト信号Ｂ
ＲＥＱのビットＢＲＥＱ₀及びＢＲＥＱ₃がアクティブ状
態になった場合のブロック転送モードでのＤＭＡ転送に
おける内部バス２９，３０の獲得状態ＢＭＳと他の信号
との関係の一例を示すタイミング・チャートを表す。図
１６からわかるように、期間Ｔ₁においては、ビットＢ
ＲＥＱ₃が先にアクティブ状態になっているので、その
後プライオリティの高いビットＢＲＥＱ₀がアクティブ
状態となったとしても、ビットＢＲＥＱ₃に対応したチ
ャネル有効信号ＴＣＡのビットＴＣＡ₃が第３チャネル
４６のバイト・カウント値ＢＣが０になるまでアクティ
ブ状態を維持するので、ＤＭＡＣ２３が内部バス２９，
３０を解放することなく、ビットＢＲＥＱ₃に対応した
リクエスト信号を供給した装置が連続的にＤＭＡ転送す
ることができる。そして、当該バイト・カウント値ＢＣ
が０になると、ＤＭＡ・サイクル・シーケンサ３８がチ
ャネル・クリア信号ＣＨＣ（図１６（４）参照）を出力
するので、チャネル有効信号ＴＣＡが無効化され、ビッ
トＴＣＡ₃がノンアクティブ状態（図１６（６）参照）
となる。次に、期間Ｔ₂においては、既にビットＢＲＥ
Ｑ₀が１度アクティブ状態となっているので、ＤＭＡＣ
２３が内部バス２９，３０を解放することなく、直ちに
ビットＢＲＥＱ₀に対応したチャネル有効信号ＴＣＡの
ビットＴＣＡ₀をアクティブ状態にして、第０チャネル
４３のバイト・カウント値ＢＣが０になるまで維持する
ので、ビットＢＲＥＱ₀に対応したリクエスト信号を供
給した装置が連続的にＤＭＡ転送することができる。

【００５０】Ｂ．第２の実施例次に、第２の実施例について説明する。図１７はこの発
明の第２の実施例である情報処理装置６１の電気的構成
を示すブロック図である。この図において、図１の各部
に対応する部分には同一の符号を付け、その説明を省略
する。この例の情報処理装置６１は、ＣＰＵ６２と、Ｄ
ＭＡＣ６３と、内部メモリ２４と、タイマ２５と、Ａ／
Ｄ・コンバータ２６と、第１及び第２シリアル・インタ
ーフェイス２７及び２８と、内部バス２９及び３０と、
外部バス・コントローラ６４とが同一チップ上に形成さ
れた１チップ・マイクロ・コンピュータによって構成さ
れている。ＣＰＵ６２と、ＤＭＡＣ６３と、内部メモリ
２４とは、内部バス２９を介して互いに接続され、ＣＰ
Ｕ６２と、ＤＭＡＣ６３と、タイマ２５と、Ａ／Ｄ・コ
ンバータ２６と、第１及び第２シリアル・インターフェ
イス２７及び２８とは、内部バス３０を介して互いに接
続されている。ＣＰＵ６２と外部バス・コントローラ６
４とは、第１アドレス・バスＡＢＳ１と第１データ・バ
スＤＢＳ１とを介して接続されている。ＣＰＵ６２から
外部バス・コントローラ６４へは、外部バス・コントロ
ーラ６４が各種バス・サイクルをシステム・バス６５上
に発行するための第１データ・アクセス制御信号ＤＡＣ
１が供給され、外部バス・コントローラ６４からＣＰＵ
６２へは、データ転送を許可することを示す第１データ
・アクノリッジ信号ＤＡＣＫ１が供給される。また、Ｄ
ＭＡＣ６３と外部バス・コントローラ６４とは、第２ア
ドレス・バスＡＢＳ２と第２データ・バスＤＢＳ２とを
介して接続されている。ＤＭＡＣ６３から外部バス・コ
ントローラ６４へは、外部バス・コントローラ６４が各
種バス・サイクルをシステム・バス６５上に発行するた
めの第２データ・アクセス制御信号ＤＡＣ２が供給さ
れ、外部バス・コントローラ６４からＤＭＡＣ６３へ
は、データ転送を許可することを示す第２データ・アク
ノリッジ信号ＤＡＣＫ２が供給される。また、情報処理
装置６１には、外部バス・コントローラ６４を介して外
部バス６５が接続されている。この外部バス６５には、
第１及び第２外部メモリ６６及び６７と、第１及び第２
パラレル・インターフェイス６８及び６９とが接続され
ている。さらに、情報処理装置６１には、第２シリアル
・インターフェイス２８を介してプリンタ７０が接続さ
れている。プリンタ７０は、シリアル・インターフェイ
ス７１及び印字モジュール７２を有しており、第２シリ
アル・インターフェイス２８及びシリアル・インターフ
ェイス７１を介して、シリアル・クロックＳＣＫと共
に、８ビットのシリアル・データが供給され、シリアル
・インターフェイス７１内部のシリアル・コントロール
・レジスタ（図示略）に一時記憶された後、印字モジュ
ール７２に供給されて印字される。

【００５１】ＣＰＵ６２は、内部バス２９，３０との接
続／切断を制御すると共に、内部バス２９，３０及び外
部バス６５の獲得／解放に関する信号が入出力されるバ
ス・コントローラ７３を有する。バス・コントローラ７
３は、ＤＭＡＣ６３から供給される、内部バス２９又は
３０のいずれか一方、あるいは両方の解放要求を示す２
ビットの内部リクエスト信号ＩＮＲＥＱと、外部バス６
５の解放要求を示す１ビットの外部リクエスト信号ＥＸ
ＲＥＱと、ＣＰＵ６２の稼働状態とに基づいて、内部バ
ス２９，３０及び外部バス６５のいずれの解放を許可す
べきか否かを判断し、その旨を示す２ビットの内部アク
ノリッジ信号ＩＮＡＣＫ及び１ビットの外部アクノリッ
ジ信号ＥＸＡＣＫをＤＭＡＣ６３へ供給する。この実施
例においては、ＣＰＵ６２が、内部バス２９，３０及び
外部バス６５のいずれも解放していない状態を状態Ａ、
内部バス２９又は３０のいずれ一方を解放している状態
を状態Ｂ、内部バス２９及び３０の両方を解放している
状態を状態Ｃ、外部バス６５だけを解放している状態を
状態Ｄ、外部バス６５と、内部バス２９又は３０のいず
れか一方を解放している状態を状態Ｅとする。なお、内
部バス２９，３０及び外部バス６５のいずれも解放する
状態はＣＰＵの稼働率との関係上存在しない。また、状
態Ｂと状態Ｄ間の遷移は、そのような状態遷移が通常考
えられないので、設定されていない。さらに、状態Ｂと
状態Ｅ間の遷移は、いわゆるデッドロックが発生してし
まうので、禁止されている。そして、バス・コントロー
ラ７３は、内部リクエスト信号ＩＮＲＥＱの各ビットＩ
ＮＲＥＱ₀及びＩＮＲＥＱ₁の値並びに外部リクエスト信
号ＥＸＲＥＱの値に基づいて、上記５つの状態間をどの
ように遷移させるかを判断する。ここで、図１８に上記
５つの状態間の遷移と、２ビットの内部リクエスト信号
ＩＮＲＥＱの各ビットＩＮＲＥＱ₀及びＩＮＲＥＱ₁の値
並びに外部リクエスト信号ＥＸＲＥＱの値との関係を示
す。図１８において、「／」が付されていないビット
は、値が"１"、即ち、アクティブ状態であることを意味
し、「／」が付されているビットは、値が"０"、即ち、
ノンアクティブ状態であることを意味する。また、
「＋」は論理和、「・」は論理積を意味する。また、バ
ス・コントローラ７３は、ＣＰＵ６２又はＤＭＡＣ６３
のいずれと外部との間でデータ転送を行うかを示すデー
タ選択信号ＤＳＴを外部バス・コントローラ６４へ供給
する。データ選択信号ＤＳＴは、例えば、値が"１"の場
合にＤＭＡＣ６３と外部との間のデータ転送を、値が"
０"の場合にＣＰＵ６２と外部との間のデータ転送を指
示する。

【００５２】ＤＭＡＣ６３は、タイマ２５等の４個のＩ
／Ｏ装置からそれぞれ供給される内部バス２９，３０又
は外部バス６５の解放要求を示す内部リクエスト信号Ｉ
ＲＥＱ₀〜ＩＲＥＱ₃からなる４ビットの内部リクエスト
信号ＩＲＥＱや、外部から供給される内部バス２９，３
０又は外部バス６５の解放要求を示す４ビットの外部リ
クエスト信号ＥＲＥＱなどに基づいて、内部リクエスト
信号ＩＮＲＥＱ及び外部リクエスト信号ＥＸＲＥＱを生
成してバス・コントローラ７３へ供給する。また、ＤＭ
ＡＣ２３は、バス・コントローラ７３から内部アクノリ
ッジ信号ＩＮＡＣＫ又は外部アクノリッジ信号ＥＸＡＣ
Ｋが供給されることにより、内部メモリ２４やタイマ２
５等の内部のＩ／Ｏ装置相互間、内部メモリ２４の各ア
ドレス間、あるいは内部のＩ／Ｏ装置と外部のＩ／Ｏ装
置との間でのデータのＤＭＡ転送等を制御する。なお、
内部メモリ２４や、タイマ２５等のＩ／Ｏ装置には、内
部バス２９又は３０との接続／切断を制御するバス・コ
ントローラが設けられており、内部リクエスト信号ＩＮ
ＲＥＱがインアクティブ状態の場合には、ＣＰＵ６２が
全てのバス・コントローラを制御し、内部リクエスト信
号ＩＮＲＥＱがアクティブ状態の場合には、ＤＭＡＣ６
３がバス・コントローラ７３を含めた全てのバス・コン
トローラを制御する。

【００５３】次に、ＤＭＡＣ６３の構成について図１９
を参照して説明する。図１９において、図２の各部に対
応した部分には同一の符号を付け、その説明を省略す
る。この図に示すＤＭＡＣ６３においては、図２に示す
チャネル・コントロール・ユニット３２、データ・コン
トロール・ユニット３３及びアドレス・コントロール・
ユニット３４に代えて、チャネル・コントロール・ユニ
ット７４、データ・コントロール・ユニット７５及びア
ドレス・コントロール・ユニット７６が新たに設けられ
ている。チャネル・コントロール・ユニット７４は、図
２０に示すように、オア・ゲート３６と、プライオリテ
ィ・エンコーダ３７と、ＤＭＡ・サイクル・シーケンサ
７７とから概略構成されており、ＤＭＡ・サイクル・シ
ーケンサ７７以外の構成については、図３に示すチャネ
ル・コントロール・ユニット３２の構成と同様であるの
で、その説明を省略する。ＤＭＡ・サイクル・シーケン
サ７７は、チャネル有効信号ＴＣＡが入力されると、ア
ドレス・カウンタ・リード・ストローブＡＣＲＳをＤＭ
Ａ・コントロール・レジスタ３５へ供給して、チャネル
有効信号ＴＣＡによって有効とされたＤＭＡ・コントロ
ール・レジスタ３５のチャネルからＤＭＡ・アドレス信
号ＤＭＡＤ及びＤＭＡ・コントロール信号ＤＭＣの供給
を受ける。次に、ＤＭＡ・サイクル・シーケンサ７７
は、ＤＭＡ・アドレス信号ＤＭＡＤによって示されたソ
ース・アドレスＳＡＤ及びディストネーション・アドレ
スＤＡＤをデコードしてどのようなＤＭＡ転送であるか
を判断し、それに応じた内部リクエスト信号ＩＮＲＥ
Ｑ、あるいは外部リクエスト信号ＥＸＲＥＱを、ＤＭＡ
・コントロール信号ＤＭＣによって示されたＤＭＡサイ
クルにより、ＣＰＵ６２のバス・コントローラ７３へ出
力する。そして、バス・コントローラ７３から内部アク
ノリッジ信号ＩＮＡＣＫ又は外部アクノリッジ信号ＥＸ
ＡＣＫが供給されると、ＤＭＡ・サイクル・シーケンサ
７７は、内部バス２９，３０又は外部バス６５へのデー
タ入出力を指示するデータ・コントロール信号ＤＴＣ及
び、内部バス２９，３０又は外部バス６５へのアドレス
出力を指示するアドレス・コントロール信号ＡＤＣを生
成して、それぞれデータ・コントロール・ユニット７５
及びアドレス・コントロール・ユニット７５へ供給す
る。なお、ＤＭＡ・サイクル・シーケンサ７７は、外部
アクノリッジ信号ＥＸＡＣＫが供給された場合には、デ
ータ・コントロール信号ＤＴＣ及びアドレス・コントロ
ール信号ＡＤＣを生成する前に、第２データ・アクセス
制御信号ＤＡＣ２を外部バス・コントローラ６４へ供給
し、外部バス・コントローラ６４から第２データ・アク
ノリッジ信号ＤＡＣＫ２が供給されるまで待機する。ま
た、ＤＭＡ・サイクル・シーケンサ７７は、ディスプレ
ースメント値α及びバイト・カウント値ＢＣから減算す
べき値βをディスプレースメント信号ＤＰＬとしてＤＭ
Ａ・コントロール・レジスタ３５へ供給する。データ・
コントロール・ユニット７５及びアドレス・コントロー
ル・ユニット７６の構成は、基本的には、データ・コン
トロール・ユニット３３及びアドレス・コントロール・
ユニット３４と同様であるが、それぞれ新たに第２デー
タ・バスＤＢＳ２及び第２アドレス・バスＡＢＳ２とが
設けられており、共にそれらを介して外部バス・コント
ローラ６４と接続されている。

【００５４】外部バス・コントローラ６４は、図２１に
示すように、バス・サイクル・コントローラ７８と、４
個のセレクタ７９〜８２とから概略構成されている。Ｃ
ＰＵ６２から第１アドレス・バスＡＢＳ１を介して供給
されたアドレスがセレクタ７９の第１の入力端に入力さ
れ、ＤＭＡＣ６３から第２アドレス・バスＡＢＳ２を介
して供給されたアドレスがセレクタ７９の第２の入力端
に入力され、データ選択信号ＤＳＴの値によっていずれ
かのアドレスがバス・サイクル・コントローラ７８へ供
給される。セレクタ８０は、第１の入出力端が第１デー
タ・バスＤＢＳ１と接続され、第２の入出力端が第２デ
ータ・バスＤＢＳ２と接続されると共に、第３の入出力
端がバス・サイクル・コントローラ７８と接続され、デ
ータ選択信号ＤＳＴの値によって、バス・サイクル・コ
ントローラ７８と、第１データ・バスＤＢＳ１又は第２
データ・バスＤＢＳ２とが接続される。セレクタ８１に
おいては、バス・サイクル・コントローラ７８から出力
されたデータ・アクノリッジ信号ＤＡＣＫがデータ選択
信号ＤＳＴの値によって、第１データ・アクノリッジ信
号ＤＡＣＫ１又は第２データ・アクノリッジ信号ＤＡＣ
Ｋ２として出力され、ＣＰＵ６２又はＤＭＡＣ６３へ供
給される。

【００５５】次に、上記構成の情報処理装置の動作につ
いて説明する。まず、この情報処理装置のメモリ・マッ
プの構成が図２２に示すものであるとする。図２２にお
いては、アドレス０〜（ｐ−１）が第１外部メモリ６６
に、アドレスｐ〜（ｑ−１）が第２外部メモリ６７に、
アドレスｓ〜（ｔ−１）が第２シリアル・インターフェ
イス２８を構成する第２シリアル・コントロール・レジ
スタに、アドレスｕ〜ＦＦＦＦＦＦが内部メモリ２４
に、それぞれ割り当てられている。そして、ＣＰＵ６２
が第１外部メモリ６６に記憶されているプリンタ制御プ
ログラムを実行して、第２外部メモリ６７に記憶されて
いるアウトライン・フォントを一旦内部メモリ２４にＤ
ＭＡ転送した後、内部メモリ２４にビットマップ・デー
タを展開し、最終的に第２シリアル・インターフェイス
２８を介してプリンタ７２のシリアル・インターフェイ
ス７１へＤＭＡ転送することにより、プリンタ７０がそ
のビットマップ・データに基づいて印字するものとす
る。この場合、ＣＰＵ６２がプリンタ制御を開始する段
階では、内部バス２９，３０及び外部バス６５の状態は
状態Ａであるとし、バス・リクエスト信号ＢＲＥＱはい
ずれもアクティブ状態ではないものとする。なお、以下
の説明においては、各部の動作のうち、上記した第１の
実施例において説明した動作と同様なものについては、
その詳細な説明を省略する。

【００５６】ＣＰＵ６２は、システム・リセット解除
後、第１外部メモリ６６に記憶されているプリンタ制御
プログラムの命令コードを獲得（フェッチ）すると、プ
リンタ制御を開始する。まず、第２外部メモリ６７に記
憶されているアウトライン・フォントを内部メモリ２４
へＤＭＡ転送する。この場合、ＣＰＵ６２は、ソース・
アドレスＳＡＤとしてソースである第２外部メモリ６７
のアドレスｐを、ディストネーション・アドレスＤＡＤ
としてディストネーションである内部メモリ２４のアド
レスｕを、バイト・カウント値ＢＣとして転送すべきア
ウトライン・フォント・データの大きさに応じた転送回
数を、その他ソフトウェア転送要求、ＤＭＡ転送のタイ
プ及びモード、ディスプレースメント値αやバイト・カ
ウント値ＢＣから減算すべき値β等を、内部バス３０を
介してＤＭＡＣ６３へ転送する。これにより、ＤＭＡＣ
６３は、ＤＭＡ・アドレス信号ＤＭＡＤによって示され
たソース・アドレスＳＡＤ及びディストネーション・ア
ドレスＤＡＤをデコードすることにより、第２外部メモ
リ６７から内部メモリ２４へのＤＭＡ転送であると判断
し、それに応じた外部リクエスト信号ＥＸＲＥＱ及び内
部リクエスト信号ＩＮＲＥＱをＣＰＵ６２のバス・コン
トローラ７３へ供給する。今の場合、内部バス２９及び
外部バス６５を獲得する必要があるので、図１８に示す
状態Ａから状態Ｅへ状態を遷移させるために、外部リク
エスト信号ＥＸＲＥＱ及び内部リクエスト信号ＩＮＲＥ
ＱのビットＩＮＲＥＱ₀をアクティブ状態とし、内部リ
クエスト信号ＩＮＲＥＱのビットＩＮＲＥＱ₁をノンア
クティブ状態とする。バス・コントローラ７３は、ＤＭ
ＡＣ６３から供給される内部リクエスト信号ＩＮＲＥＱ
と、外部リクエスト信号ＥＸＲＥＱと、ＣＰＵ６２の稼
働状態とに基づいて、図９に示すフローチャートと同様
な判断をした後、内部バス２９及び外部バス６５を解放
する場合には、その旨を示す内部アクノリッジ信号ＩＮ
ＡＣＫ及び外部アクノリッジ信号ＥＸＡＣＫをＤＭＡＣ
６３へ供給する。また、バス・コントローラ７３は、値
が"１"、即ち、ＤＭＡＣ６３と外部との間でデータ転送
を行うことを示すデータ選択信号ＤＳＴを外部バス・コ
ントローラ６４へ供給する。そして、バス・コントロー
ラ７３から内部アクノリッジ信号ＩＮＡＣＫ及び外部ア
クノリッジ信号ＥＸＡＣＫが供給されると、ＤＭＡＣ６
３は、第２データ・アクセス制御信号ＤＡＣ２を外部バ
ス・コントローラ６４へ供給する。そして、外部バス・
コントローラ６４から第２データ・アクノリッジ信号Ｄ
ＡＣＫ２が供給されると、内部バス２９及び外部バス６
５が使用可能となるので、ＤＭＡＣ６３は、外部バス・
コントローラ６４及び外部バス６５を介して第２外部メ
モリ６７へ順次更新される読み出しアドレスを供給する
と共に、内部バス２９を介して内部メモリ２４へ順次更
新される書き込みアドレスを供給することにより、第２
外部メモリ６７に記憶されているアウトライン・フォン
トを外部バス６５及び外部バス・コントローラ６４を介
して読み出し、内部バス２９を介して内部メモリ２４へ
ＤＭＡ転送する動作をバイト・カウント値ＢＣが"０"に
なるまで実行する。

【００５７】次に、ＣＰＵ６２は、内部メモリ２４に記
憶されたアウトライン・フォントを解凍して、内部メモ
リ２４にビットマップ・データを展開する。この場合に
は、状態Ａであるとする。また、上記ＣＰＵ６２の動作
は、内部メモリ２４の各アドレス間のデータ転送である
ので、ＣＰＵ６２が関与せず、ＤＭＡ転送でも良い。そ
の場合には、上記状態Ｅから内部バス２９だけを解放し
た状態Ｂへ遷移させることになる。この場合には、ＣＰ
Ｕ６２の稼働率をさらに高めることが可能となる。次
に、内部メモリ２４に展開されたビットマップ・データ
を第２シリアル・インターフェイス２８へＤＭＡ転送す
る。この場合も、ＣＰＵ６２は、ソース・アドレスＳＡ
Ｄとしてソースである内部メモリ２４のビットマップ・
データが記憶されているアドレスを、ディストネーショ
ン・アドレスＤＡＤとしてディストネーションである第
２シリアル・インターフェイス２８を構成する第２シリ
アル・コントロール・レジスタのアドレスｓを、バイト
・カウント値ＢＣとして転送すべきビットマップ・デー
タの量に応じた転送回数を、その他ソフトウェア転送要
求、ＤＭＡ転送のタイプ及びモード、ディスプレースメ
ント値αやバイト・カウント値ＢＣから減算すべき値β
等を、内部バス３０を介してＤＭＡＣ６３へ転送する。
これにより、ＤＭＡＣ６３は、ＤＭＡ・アドレス信号Ｄ
ＭＡＤによって示されたソース・アドレスＳＡＤ及びデ
ィストネーション・アドレスＤＡＤをデコードすること
により、内部メモリ２４から第２シリアル・インターフ
ェイス２８へのＤＭＡ転送であると判断し、それに応じ
た内部リクエスト信号ＩＮＲＥＱをＣＰＵ６２のバス・
コントローラ７３へ出力する。今の場合、内部バス２９
及び３０を獲得する必要があるので、図１８に示す状態
Ａ又は状態Ｂから状態Ｃへ状態を遷移させるために、内
部リクエスト信号ＩＮＲＥＱのビットＩＮＲＥＱ₀及び
ＩＮＲＥＱ₁をアクティブ状態とし、外部リクエスト信
号ＥＸＲＥＱをノンアクティブ状態とする。バス・コン
トローラ７３は、ＤＭＡＣ６３から供給される内部リク
エスト信号ＩＮＲＥＱと、外部リクエスト信号ＥＸＲＥ
Ｑと、ＣＰＵ６２の稼働状態とに基づいて、図９に示す
フローチャートと同様な判断をした後、内部バス２９及
び３０を解放する場合には、その旨を示す内部アクノリ
ッジ信号ＩＮＡＣＫ及び外部アクノリッジ信号ＥＸＡＣ
ＫをＤＭＡＣ６３へ供給する。そして、バス・コントロ
ーラ７３から内部アクノリッジ信号ＩＮＡＣＫ及び外部
アクノリッジ信号ＥＸＡＣＫが供給されると、内部バス
２９及び３０が使用可能となるので、ＤＭＡＣ６３は、
内部バス２９を介して内部メモリ２４へ順次更新される
読み出しアドレスを供給すると共に、内部バス３０を介
して第２シリアル・インターフェイス２８へ順次更新さ
れる書き込みアドレスを供給することにより、内部メモ
リ２４に記憶されているビットマップ・データを内部バ
ス２９を介して読み出し、内部バス３０を介して第２シ
リアル・インターフェイス２８へＤＭＡ転送する動作を
バイト・カウント値ＢＣが"０"になるまで実行する。

【００５８】以上の説明では、ＤＭＡＣ６３に１個のソ
フトウェア転送リクエスト信号ＳＲＥＱが入力されてい
る例を示したが、ＤＭＡＣ６３に複数の内部リクエスト
信号ＩＲＥＱ、外部リクエスト信号ＥＲＥＱ、あるいは
ソフトウェア転送リクエスト信号ＳＲＥＱが入力されて
いる場合のそのプライオリティに応じた動作について
は、上記した第１の実施例とほぼ同様であるので、その
説明を省略する。また、以上の説明では、ＤＭＡ転送の
各種タイプ及び各種モードにおける動作ついても特に説
明していないが、上記した第１の実施例とほぼ同様であ
るので、その説明を省略する。次に、バスの各状態間の
遷移と、内部リクエスト信号ＩＮＲＥＱ等の各信号との
関係について、図２３〜図２５に示すタイミング・チャ
ートを参照して説明する。図２３は、内部バス２９，３
０を利用したＤＭＡ転送を示している。即ち、図２３
（８）に示すように、ＤＭＡＣ６３が、内部メモリ２４
の各アドレス間、内部メモリ２４と内部の各Ｉ／Ｏ装置
との間、あるいは内部のＩ／Ｏ装置間においてそれぞれ
ＤＭＡ転送を行う場合には、内部バス２９又は３０の解
放が必要であり、図２３（７）に示すように、バスの占
有状態を状態Ａ、状態Ｂ及び状態Ｃの間で遷移させる必
要がある。したがって、ＤＭＡＣ６３は、バスの占有状
態を状態Ａ、状態Ｂ及び状態Ｃの間で遷移させるため
に、外部リクエスト信号ＥＸＲＥＱをノンアクティブ状
態とすると共に、内部リクエスト信号ＥＲＥＱの各ビッ
トＩＮＲＥＱ₀，ＩＮＲＥＱ₁をアクティブ状態又はノン
アクティブ状態としてバス・コントローラ７３へ供給す
る（図２３（１）、（３）及び（５）参照）。これによ
り、バス・コントローラ７３は、外部リクエスト信号Ｅ
ＸＲＥＱ及び内部リクエスト信号ＥＲＥＱの各ビットＩ
ＮＲＥＱ₀，ＩＮＲＥＱ₁の状態から、どのバスの解放が
要求されているかを判断して、当該バスの解放を許可す
る場合には、その旨を示すために、外部アクノリッジ信
号ＥＸＡＣＫをノンアクティブ状態とすると共に、内部
アクノリッジ信号ＩＮＡＣＫの各ビットＩＮＡＣＫ₀，
ＩＮＡＣＫ₁をアクティブ状態又はノンアクティブ状態
にしてＤＭＡＣ６３へ供給する（図２３（２）、（４）
及び（６）参照）。また、バス・コントローラ７３は、
データ選択信号ＤＳＴをノンアクティブ状態として外部
バス・コントローラ６４へ供給する（図２３（９）参
照）。

【００５９】図２４は、主に外部バス６５を利用したＤ
ＭＡ転送を示している。即ち、図２４（８）に示すよう
に、ＤＭＡＣ６３が、第１，第２外部メモリ６６，６７
と外部のＩ／Ｏ装置との間、第１，第２外部メモリ６
６，６７と内部メモリ２４との間、第１，第２外部メモ
リ６６，６７と内部のＩ／Ｏ装置との間、あるいは第１
外部メモリ６６と第２外部メモリ６７と間においてそれ
ぞれＤＭＡ転送を行う場合には、外部バス６５と内部バ
ス２９又は３０の解放が必要であり、図２４（７）に示
すように、バスの占有状態を状態Ａ、状態Ｄ及び状態Ｅ
の間で遷移させる必要がある。したがって、ＤＭＡＣ６
３は、バスの占有状態を状態Ａ、状態Ｄ及び状態Ｅの間
で遷移させるために、外部リクエスト信号ＥＸＲＥＱを
アクティブ状態とすると共に、内部リクエスト信号ＥＲ
ＥＱの各ビットＩＮＲＥＱ₀，ＩＮＲＥＱ₁をアクティブ
状態又はノンアクティブ状態として、バス・コントロー
ラ７３へ供給する（図２４（１）、（３）及び（５）参
照）。これにより、バス・コントローラ７３は、外部リ
クエスト信号ＥＸＲＥＱ及び内部リクエスト信号ＥＲＥ
Ｑの各ビットＩＮＲＥＱ₀，ＩＮＲＥＱ₁の状態から、ど
のバスの解放が要求されているかを判断して、当該バス
の解放を許可する場合には、その旨を示すために、外部
アクノリッジ信号ＥＸＡＣＫをアクティブ状態にすると
共に、内部アクノリッジ信号ＩＮＡＣＫの各ビットＩＮ
ＡＣＫ₀，ＩＮＡＣＫ₁をアクティブ状態又はノンアクテ
ィブ状態にしてＤＭＡＣ６３へ供給する（図２４
（２）、（４）及び（６）参照）。また、バス・コント
ローラ７３は、データ選択信号ＤＳＴをアクティブ状態
として外部バス・コントローラ６４へ供給する（図２４
（９）参照）。

【００６０】図２５は、内部バス２９，３０及び外部バ
ス６５を利用したＤＭＡ転送を示している。即ち、図２
５（８）に示すように、ＤＭＡＣ６３が、第１，第２外
部メモリ６６，６７と内部メモリ２４との間、内部メモ
リ２４の各アドレス間、内部メモリ２４と内部の各Ｉ／
Ｏ装置との間、内部のＩ／Ｏ装置間、第１，第２外部メ
モリ６６，６７と内部のＩ／Ｏ装置との間、第１，第２
外部メモリ６６，６７と外部のＩ／Ｏ装置との間、ある
いは第１外部メモリ６６と第２外部メモリ６７と間にお
いてそれぞれＤＭＡ転送を行う場合には、外部バス６
５、内部バス２９，３０の解放が必要であり、図２５
（７）に示すように、バスの占有状態を状態Ａ〜状態Ｅ
の間で遷移させる必要がある。したがって、ＤＭＡＣ６
３は、バスの占有状態を状態Ａ〜状態Ｅの間で遷移させ
るために、外部リクエスト信号ＥＸＲＥＱをアクティブ
状態又はノンアクティブ状態とすると共に、内部リクエ
スト信号ＥＲＥＱの各ビットＩＮＲＥＱ₀，ＩＮＲＥＱ₁
をアクティブ状態又はノンアクティブ状態として、バス
・コントローラ７３へ供給する（図２５（１）、（３）
及び（５）参照）。これにより、バス・コントローラ７
３は、外部リクエスト信号ＥＸＲＥＱ及び内部リクエス
ト信号ＥＲＥＱの各ビットＩＮＲＥＱ₀，ＩＮＲＥＱ₁の
状態から、どのバスの解放が要求されているかを判断し
て、当該バスの解放を許可する場合には、その旨を示す
ために、外部アクノリッジ信号ＥＸＡＣＫをアクティブ
状態又はノンアクティブ状態にすると共に、内部アクノ
リッジ信号ＩＮＡＣＫの各ビットＩＮＡＣＫ₀，ＩＮＡ
ＣＫ₁をアクティブ状態又はノンアクティブ状態にして
ＤＭＡＣ６３へ供給する（図２５（２）、（４）及び
（６）参照）。また、バス・コントローラ７３は、デー
タ選択信号ＤＳＴをアクティブ状態又はノンアクティブ
状態として外部バス・コントローラ６４へ供給する（図
２５（９）参照）。

【００６１】Ｃ．第３の実施例次に、第３の実施例について説明する。図２６はこの発
明の第３の実施例である情報処理装置９１の電気的構成
を示すブロック図である。この図において、図１の各部
に対応する部分には同一の符号を付け、その説明を省略
する。この図に示す情報処理装置９１においては、図１
に示すＤＭＡＣ２３、内部バス３０に代えて、ＤＭＡＣ
９２と、内部バス２９と同一機能で３２ｂｉｔのデータ
等が転送可能な内部バス９３とが新たに設けられてい
る。また、内部メモリ２４と、タイマ２５などのＩ／Ｏ
装置の入出力端は、バス・ブリッジ９４〜９８を介して
内部バス２９及び９３と接続されている。ＤＭＡＣ９２
は、ＤＭＡＣ２３が有する機能を有する他、ＤＭＡ転送
を開始する前に、５ビットのバス・ブリッジ制御信号Ｂ
ＳＴを出力してバス・ブリッジ９４〜９８を制御して、
ＤＭＡ転送のソース及びディストネーションに応じて内
部メモリ２４やタイマ２５などのＩ／Ｏ装置を内部バス
２９又は９３のいずれかに接続させる。このような構成
によれば、さらにＣＰＵ２２の稼働率を向上させること
ができると共に、内部バス２９及び９３を有効に利用で
きる。なお、上記した２本の内部バスの機能を同一にす
ると共に、バス・ブリッジ９４〜９８を制御して内部メ
モリ２４やタイマ２５などのＩ／Ｏ装置を内部バス２９
又は９３のいずれかに接続させる構成は、図１７に示す
情報処理装置６１に適用して良いことはいうまでもな
い。

【００６２】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の実施例において示した内部のＩ／Ｏ装置や外部のＩ／
Ｏ装置の種類や組み合わせはこれに限定されるものでは
なく、他の種類や組み合わせが可能なことはもちろんで
ある。また、内部バスのいずれに接続されかについて
も、上述の実施例に限定されないことはもちろんであ
る。また、上述の第２の実施例においては、外部バス・
コントローラ６４を介して外部バス６５とＣＰＵ６２及
びＤＭＡＣ６３とを接続し、内部バス２９及び３０と外
部バス６５とをパラレルに使用する例を示したが、これ
に限定されず、例えば、内部バス２９又は３０のいずれ
かと外部バスとを直列に接続する外部バス・コントロー
ラを設ける構成にしても良い。さらに、上述の実施例に
おいては、図３及び図２０に示すプライオリティ・エン
コーダ３７には、内部リクエスト信号ＩＲＥＱ、外部リ
クエスト信号ＥＲＥＱ及びソフトウェア転送リクエスト
信号ＳＲＥＱがオア・ゲート３６を経てバス・リクエス
ト信号ＢＲＥＱとして供給されるので、プライオリティ
・エンコーダ３７は、どのような種類のリクエスト信号
が供給されているか判断できない構成であるが、これに
限定されない。例えば、内部リクエスト信号ＩＲＥＱ、
外部リクエスト信号ＥＲＥＱ及びソフトウェア転送リク
エスト信号ＳＲＥＱの間にもプライオリティを設定する
と共に、オア・ゲート３６に代えて、所定時間内に異な
る種類のリクエスト信号が複数供給された場合には、プ
ライオリティが高いリクエスト信号を優先して出力する
選択手段を設けても良い。

【００６３】また、上述の実施例においては、いずれも
１本のバスの全部を獲得する例を示したが、これに限定
されず、各バスに複数のゲートを設け、それらのゲート
の開閉をＣＰＵ又はＤＭＡＣが制御することにより、Ｄ
ＭＡＣがバスの必要な部分だけ獲得してＤＭＡ転送する
ようにしても良い。図１に示す構成を例に取ると、第１
シリアル・インターフェイス２７と第２シリアル・イン
ターフェイス２８との間でＤＭＡ転送する場合には、内
部バス３０のうち、内部メモリ２４、タイマ２５及びＡ
／Ｄコンバータ２６が接続されている部分は使用しない
ので、Ａ／Ｄコンバータ２６と第１シリアル・インター
フェイス２７との間にゲートを設け、ＤＭＡＣ２３がそ
のゲートを閉めて、内部バス３０の第１シリアル・イン
ターフェイス２７と第２シリアル・インターフェイス２
８とが接続された部分だけを獲得してＤＭＡ転送し、内
部バス３０のＤＭＡＣ２３が獲得しなかった部分につい
てはＣＰＵ２２が使用すれば良い。さらに、上述の第３
の実施例においては、ＣＰＵ２２とＤＭＡＣ９２との間
でリクエスト信号ＲＥＱ及びアクノリッジ信号ＡＣＫを
やり取りする例を示したが、これに限定されない。例え
ば、まず、上記リクエスト信号ＲＥＱとアクノリッジ信
号ＡＣＫに代えて、ＣＰＵ２２が内部メモリ２４やタイ
マ２５などのＩ／Ｏ装置へのアクセスを要求する内部バ
スアクセス情報をＤＭＡＣ９２へ供給する。これによ
り、ＤＭＡＣ９２が内部バスアクセス情報をデコード
し、ＣＰＵ２２が要求するＤＭＡ転送のソースに応じ
て、バス・ブリッジ制御信号ＢＳＴを出力してバス・ブ
リッジ９４〜９８を動的に制御することにより、内部メ
モリ２４やタイマ２５などのＩ／Ｏ装置と内部バス２
９，９３との接続を切り換えてＤＭＡ転送するように構
成しても良い。また、上述の実施例においては、情報処
理装置を１チップ・マイクロ・コンピュータで構成する
例を示したが、これに限定されず、ＣＰＵ、ＤＭＡＣ、
メモリやＩ／Ｏ装置等をそれぞれスタンド・アロン・タ
イプの装置に置き換えると共に、バスをケーブルで構成
することにより、全体をローカル・エリア・ネットワー
ク（ＬＡＮ）等のシステムで構成するようにしても良
い。さらに、上述の実施例においては、ＣＰＵとＤＭＡ
Ｃとは主従の関係にある例を示したが、これに限定され
ず、ＤＭＡＣをＣＰＵに置き換えて、いわゆるデュアル
ＣＰＵの構成にしたり、ＤＭＡＣをデジタル・シグナル
・プロセッサ（ＤＳＰ）などに置き換えたりすることに
より、並行処理をするような構成にしても良い。また、
上述の実施例においては、２本の内部バスを設ける例を
示したが、これに限定されず、２本以上であれば何本設
けても良い。

【００６６】

【発明の効果】以上説明したように、この発明の構成に
よれば、第１及び第２の制御手段がバスを有効に利用す
ることができるので、第１及び第２の制御手段の稼働率
が上昇し、装置全体のスループットを向上させることが
できる。特に、請求項１１記載の発明の構成よれば、バ
スの一部の占有が可能となるので、バスの本数を増やす
ことなく、さらに第１及び第２の制御手段の稼働率が上
昇し、装置全体のスループットが向上する。

【図面の簡単な説明】

【図１】この発明の第１の実施例である情報処理装置の
電気的構成を示すブロック図である。

【図２】同実施例におけるＤＭＡＣの電気的構成を示す
ブロック図である。

【図３】同実施例におけるチャネル・コントロール・ユ
ニットの電気的構成を示すブロック図である。

【図４】プライオリティ・エンコーダに入力されるバス
・リクエスト信号の各ビットＢＲＥＱ₀〜ＢＲＥＱ₃とＤ
ＭＡ・コントロール・レジスタを構成する４個のチャネ
ルの番号との関係を示す図である。

【図５】データ・コントロール・ユニットの電気的構成
を示すブロック図である。

【図６】ＤＭＡ・コントロール・レジスタの電気的構成
を示すブロック図である。

【図７】第１チャネルの電気的構成を示すブロック図で
ある。

【図８】同実施例における情報処理装置のメモリ・マッ
プの構成を示す図である。

【図９】バス・コントローラのアクノリッジ信号ＡＣＫ
をＤＭＡＣへ供給する動作を表すフローチャートであ
る。

【図１０】ＤＭＡ転送中の第１チャネルの動作を説明す
るためのタイミング・チャートである。

【図１１】シングル・ステップ転送モードでのＤＭＡ転
送における内部バスの獲得状態と他の信号との関係の一
例を示すタイミング・チャートである。

【図１２】シングル転送モードでのＤＭＡ転送における
内部バスの獲得状態と他の信号との関係の一例を示すタ
イミング・チャートである。

【図１３】バス・リクエスト信号ＢＲＥＱの各ビットＢ
ＲＥＱ₀〜ＢＲＥＱ₃と、チャネル有効信号ＴＣＡの各ビ
ットＴＣＡ₀〜ＴＣＡ₃と、チャネル・クリア信号ＣＨＣ
との関係の一例を示すタイミング・チャートである。

【図１４】バス・リクエスト信号ＢＲＥＱのビットＢＲ
ＥＱ₀及びＢＲＥＱ₃がアクティブ状態になった場合のシ
ングル転送モードでのＤＭＡ転送における内部バスの獲
得状態と他の信号との関係の一例を示すタイミング・チ
ャートである。

【図１５】バス・リクエスト信号ＢＲＥＱのビットＢＲ
ＥＱ₀及びＢＲＥＱ₃が、アクティブ状態になった場合の
シングル・ステップ転送モードでのＤＭＡ転送における
内部バスの獲得状態と他の信号との関係の一例を示すた
めのタイミング・チャートである。

【図１６】バス・リクエスト信号ＢＲＥＱのビットＢＲ
ＥＱ₀及びＢＲＥＱ₃がアクティブ状態になった場合のブ
ロック転送モードでのＤＭＡ転送における内部バスの獲
得状態と他の信号との関係の一例を示すタイミング・チ
ャートである。

【図１７】この発明の第２の実施例である情報処理装置
の電気的構成を示すブロック図である。

【図１８】５つの状態Ａ〜Ｅ間の遷移と、内部リクエス
ト信号ＩＮＲＥＱの各ビットＩＮＲＥＱ₀及びＩＮＲＥ
Ｑ₁の値並びに外部リクエスト信号ＥＸＲＥＱの値との
関係を示す図である。

【図１９】同実施例におけるＤＭＡＣの電気的構成を示
すブロック図である。

【図２０】同実施例におけるチャネル・コントロール・
ユニットの電気的構成を示すブロック図である。

【図２１】外部バス・コントローラの電気的構成を示す
ブロック図である。

【図２２】同実施例における情報処理装置のメモリ・マ
ップの構成を示す図である。

【図２３】バスの各状態間の遷移と各信号との関係の一
例を示すタイミング・チャートである。

【図２４】バスの各状態間の遷移と各信号との関係の一
例を示すタイミング・チャートである。

【図２５】バスの各状態間の遷移と各信号との関係の一
例を示すタイミング・チャートである。

【図２６】この発明の第３の実施例である情報処理装置
の電気的構成を示すブロック図である。

【図２７】従来の情報処理装置の電気的構成例を示すブ
ロック図である。

【符号の説明】

２１、６１、９１情報処理装置２２、６２ＣＰＵ（第１の制御手段）２３、６３、９２ＤＭＡＣ（第２の制御手段）２４内部メモリ（入出力手段）２５タイマ（入出力手段）２６Ａ／Ｄコンバータ（入出力手段）２７第１シリアル・インターフェイス（入出力手
段）２８第１シリアル・インターフェイス（入出力手
段）２９、３０、９３内部バス６６第１外部メモリ（外部入出力手段）６７第２外部メモリ（外部入出力手段）６８第１パラレル・インターフェイス（外部入出力
手段）６９第２パラレル・インターフェイス（外部入出力
手段）９４〜９８バス・ブリッジ（バス接続手段）

Claims

【特許請求の範囲】

【請求項１】互いに独立して設けられた少なくとも２
本のバスと、少なくとも１本のバスに接続され、データ
が入出力される複数の入出力手段と、少なくとも１本のバスを占有して前記入出力手段におけ
るデータ入出力を制御する第１及び第２の制御手段とを
備え、前記第１又は第２の制御手段は、少なくとも１本のバス
を占有して前記入出力手段におけるデータ入出力を制御
している相手方に対して、占有しているバスの解放を要
求し、相手方による当該バスの解放に基づいて、当該バ
ス又は当該バス及び他のバスを占有して前記入出力手段
におけるデータ入出力を制御することを特徴とする情報
処理装置。
【請求項２】互いに独立して設けられた少なくとも２
本のバスと、少なくとも１本のバスに接続され、データ
が入出力される複数の入出力手段と、少なくとも１本のバスを占有して前記入出力手段におけ
るデータ入出力を制御する第１の制御手段と、前記第１の制御手段に対し、少なくとも１本のバスの解
放を要求し、前記第１の制御手段による前記少なくとも
１本のバスの解放に基づいて、前記少なくとも１本のバ
スを占有して前記入出力手段におけるデータ入出力を制
御する第２の制御手段とを備え、前記第１の制御手段は、前記第２の制御手段からの少な
くとも１本のバスの解放要求と自己の稼働状態とに基づ
いて、解放を要求されたバスを解放することを特徴とす
る情報処理装置。
【請求項３】前記少なくとも２本のバスと、前記複数
の入出力手段と、前記第１及び第２の制御手段とは、同
一チップ上に形成された１チップ・マイクロ・コンピュ
ータにより構成されていることを特徴とする請求項１又
は２のいずれか１に記載の情報処理装置。
【請求項４】互いに独立して設けられた少なくとも２
本の内部バスと、少なくとも１本の外部バスと、少なくとも１本の内部バスに接続され、データが入出力
される複数の内部入出力手段と、少なくとも１本の外部バスに接続され、データが入出力
される複数の外部入出力手段と、少なくとも１本のバスを占有して前記入出力手段におけ
るデータ入出力を制御する第１及び第２の制御手段とを
備え、前記第１又は第２の制御手段は、少なくとも１本のバス
を占有して前記入出力手段におけるデータ入出力を制御
している相手方に対して、占有しているバスの解放を要
求し、相手方による当該バスの解放に基づいて、当該バ
ス又は当該バス及び他のバスを占有して前記入出力手段
におけるデータ入出力を制御することを特徴とする情報
処理装置。
【請求項５】互いに独立して設けられた２本の内部バ
スと、１本の外部バスと、少なくとも１本の内部バスに接続され、データが入出力
される複数の内部入出力手段と、前記外部バスに接続され、データが入出力される複数の
外部入出力手段と、少なくとも１本のバスを占有して前記入出力手段におけ
るデータ入出力を制御する第１の制御手段と、前記第１の制御手段に対し、少なくとも１本のバスの解
放を要求し、前記第１の制御手段による前記少なくとも
１本のバスの解放に基づいて、前記少なくとも１本のバ
スを占有して前記入出力手段におけるデータ入出力を制
御する第２の制御手段とを備え、前記第１の制御手段は、前記第２の制御手段からの少な
くとも１本のバスの解放要求と自己の稼働状態とに基づ
いて、解放を要求されたバスを解放することを特徴とす
る情報処理装置。
【請求項６】前記２本の内部バス及び前記外部バスの
前記第１の制御手段による占有状態は、前記２本の内部
バス及び前記外部バスのいずれも解放していない第１の
状態、前記２本の内部バスのいずれ一方を解放している
第２の状態、前記２本の内部バスの両方を解放している
第３の状態、前記外部バスだけを解放している第４の状
態、前記外部バス及び前記２本の内部バスのいずれか一
方を解放している第５の状態のいずれかであり、前記第２の制御手段は、前記入出力手段におけるデータ
入出力制御の形態に応じて、前記第１の制御手段に対
し、現在の第１乃至第５の状態から第２乃至第５の状態
への遷移を要求し、前記第１の制御手段による要求した
状態への遷移に基づいて、当該状態で前記入出力手段に
おけるデータ入出力を制御することを特徴とする請求項
５記載の情報処理装置。
【請求項７】前記内部バスと、前記複数の内部入出力
手段と、前記第１及び第２の制御手段とは、同一チップ
上に形成された１チップ・マイクロ・コンピュータによ
り構成されていることを特徴とする請求項４乃至６のい
ずれか１に記載の情報処理装置。
【請求項８】前記複数の入出力手段におけるデータ入
出力には、それぞれ予め優先順位が設定されており、前
記第１又は第２の制御手段は、前記優先順位に基づい
て、前記相手方又は第１の制御手段に対し、前記少なく
とも１本のバスの解放を要求し、前記相手方又は前記第
１の制御手段による前記少なくとも１本のバスの解放に
基づいて、前記少なくとも１本のバスを占有して前記入
出力手段におけるデータ入出力を制御することを特徴と
する請求項１乃至７のいずれか１に記載の情報処理装
置。
【請求項９】前記第１の制御手段は、自己による少な
くとも１本のバスを占有しての前記入出力手段における
データ入出力制御と共に、前記第２の制御手段に少なく
とも１本のバスを占有しての前記入出力手段におけるデ
ータ入出力制御を行わせる場合には、前記第２の制御手
段に対し、行わせるべき入出力手段におけるデータ入出
力制御に関する情報を供給し、前記第２の制御手段は、前記情報に基づいて、前記第１
の制御手段に対し、前記少なくとも１本のバスの解放を
要求し、前記第１の制御手段による前記少なくとも１本
のバスの解放に基づいて、前記少なくとも１本のバスを
占有して前記入出力手段におけるデータ入出力を制御す
ることを特徴とする請求項２、５乃至８のいずれか１に
記載の情報処理装置。
【請求項１０】前記第２の制御手段は、データの入出
力をすべき入出力手段、プログラム、あるいは外部によ
る要求に基づいて、前記第１の制御手段に対し、前記少
なくとも１本のバスの解放を要求し、前記第１の制御手
段による前記少なくとも１本のバスの解放に基づいて、
前記少なくとも１本のバスを占有して前記入出力手段に
おけるデータ入出力を制御することを特徴とする請求項
２、５乃至９のいずれか１に記載の情報処理装置。
【請求項１１】前記第１又は第２の制御手段は、前記
相手方又は前記第１の制御手段に対し、前記少なくとも
１本のバスの一部の解放を要求し、前記相手方又は前記
第１の制御手段による前記少なくとも１本のバスの一部
の解放に基づいて、前記少なくとも１本のバスの一部を
占有して前記入出力手段におけるデータ入出力を制御す
ることを特徴とする請求項１乃至１０のいずれか１に記
載の情報処理装置。
【請求項１２】前記複数の入出力手段は、少なくとも
２本のバスに接続されたバス接続手段とそれぞれ接続さ
れており、第１又は第２の制御手段による前記バス接続
手段の制御により、いずれかのバスと接続され、データ
が入出力されることを特徴とする請求項１乃至１１のい
ずれか１に記載の情報処理装置。
【請求項１３】互いに独立して設けられた少なくとも
２本のバスと、少なくとも１本のバスに接続され、デー
タが入出力される複数の入出力手段と、少なくとも１本のバスを占有して前記入出力手段におけ
るデータ入出力を制御する第１及び第２の制御手段とを
備え、前記第１又は第２の制御手段は、少なくとも１本のバス
を占有して前記入出力手段におけるデータ入出力を制御
している相手方に対して、占有していない少なくとも１
本のバスの解放を要求し、相手方による前記占有してい
ない少なくとも１本のバスの解放に基づいて、相手方が
占有していない少なくとも１本のバスを占有して前記入
出力手段におけるデータ入出力を制御することを特徴と
する情報処理装置。
【請求項１４】互いに独立して設けられた少なくとも
２本のバスと、少なくとも１本のバスに接続され、デー
タが入出力される複数の入出力手段と、少なくとも１本のバスを占有して前記入出力手段におけ
るデータ入出力を制御する第１及び第２の制御手段とを
備え、前記第１又は第２の制御手段は、少なくとも１本のバス
を占有して前記入出力手段におけるデータ入出力を制御
している一方の相手方に対して、前記一方の相手方が占
有していない少なくとも１本のバスの解放を要求し、前記一方の相手方は、前記要求と自己の稼働状態とに基
づいて、自己が占有していない少なくとも１本のバスを
解放するか否かを判断し、他方の相手方に対して、その
旨を通知し、前記他方の相手方は、前記通知に基づいて、前記一方の
相手方が占有していない少なくとも１本のバスを占有し
て前記入出力手段におけるデータ入出力を制御すること
を特徴とする情報処理方法。