JP3206006B2 - 二重化バス制御方法及び装置 - Google Patents

二重化バス制御方法及び装置

Info

Publication number
JP3206006B2
JP3206006B2 JP00752291A JP752291A JP3206006B2 JP 3206006 B2 JP3206006 B2 JP 3206006B2 JP 00752291 A JP00752291 A JP 00752291A JP 752291 A JP752291 A JP 752291A JP 3206006 B2 JP3206006 B2 JP 3206006B2
Authority
JP
Japan
Prior art keywords
bus
data transfer
electronic circuit
duplicated
buses
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP00752291A
Other languages
English (en)
Other versions
JPH04241035A (ja
Inventor
雅行 丹治
義弘 宮崎
広昭 福丸
彰二 山口
晃二 桝井
尚雄 小川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP00752291A priority Critical patent/JP3206006B2/ja
Priority to US07/825,063 priority patent/US5345566A/en
Publication of JPH04241035A publication Critical patent/JPH04241035A/ja
Application granted granted Critical
Publication of JP3206006B2 publication Critical patent/JP3206006B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Hardware Redundancy (AREA)
  • Retry When Errors Occur (AREA)
  • Information Transfer Systems (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は高信頼化コンピュータ
（フォールトトレラントコンピュータ）等に使用される
二重化されたシステムバスの制御方法及び装置に関す
る。
【０００２】
【従来の技術】コンピュータの高信頼化技術に関して
は、例えば米国特許第4,484,273 号「モジュラー コン
ピュータ システム」（MODULAR COMPUTER SYSTEM)が知
られている。この第１の公知例によればコンピュータシ
ステム内の複数のプロセッサとメモリ、バスアダプタは
二重化されたバスと、バス間を結ぶインタフェース装置
により結合される。二重化されたバスはエグゼクティブ
バスが常時動作し、非エグゼクティブのバスは、スタン
バイしているか、または別のアクセスパスを形成してシ
ステムのスループットを向上させる為に使用可能であ
る。
【０００３】またコンピュータの高信頼化の第２の公知
例として、日経エレクトロニクス１９８３年５月９日号
第１９７頁から第２０２頁に記載されたものがある。本
記載の方式は、ペア アンド スペア法と呼ばれる方式
で、論理ユニットが同一歩調（lock−step）で動作する
パートナーボードを持つことを特徴とする。これら一対
のボードの一方が故障してもオペレーティングシステム
の介入なく、切離しが行われ、正常なボードは正しく動
作し続ける。
【０００４】
【発明が解決しようとする課題】上記の第１の公知例に
おいて、二重化したバスの片系を常時スタンバイとして
おく場合には、定周期でパトロールを行い、スタンバイ
系の健全性を確認する必要があり、ソフトウェアによる
サポートが必須である。またスタンバイ系の健全性の確
認の精度を向上させる為にパトロール周期を短くすると
システム性能の低下を招く結果となる。また、二重化し
たバスの夫々を別のアクセスパス形成の用途に使用した
場合には、片側のバスに障害が発生した場合の切り替え
にソフトウェアのサポートが必要となると同時に、シス
テム性能が著しく低下する。
【０００５】また第２の公知例であるペア アンド ス
ペア方式では上記の欠点はなくなるが、２枚のボードを
クロックレベルで同期して動作させる為に高速化に限界
があり、更にインターミッテントなエラーが生じた場合
のリトライ制御が困難である。
【０００６】本発明の目的は、二重化バスの片系におい
て障害が発生した場合に継続動作が可能であって、かつ
高速化を容易に実現できるバスの制御方法及び装置を提
供するにある。
【０００７】
【課題を解決するための手段】本発明は、上記の目的を
達成する為に、二重化バスにおけるデータ転送を単位と
して同期化を図ったものである。
【０００８】バスの調停動作の同期化については、調停
回路出力の一致を検出する回路により実現する。またデ
ータ転送終了と割込、及びリトライの同期化について
は、データ転送を制御するシーケンサの状態を、二重化
されたシーケンサ間で交換して相手の状態を知ることに
より実現する。
【０００９】また片系のバスに障害が発生して動作を中
止する場合には、他系のバスで動作を継続させる為に上
記の調停回路出力の一致検出回路において常に一致とな
る様にし、また上記のシーケンサの状態交換において、
他系の状態が常に一定の状態を示すようにする。
【００１０】
【作用】本発明における二重化バスの制御方法及び装置
では、データ転送単位での同期を取る為、片系で障害が
発生してデータの転送が不可能となった場合にもソフト
ウェアの助けを借りずに直ちに他系のデータを使用して
動作の継続を行うことができる。
【００１１】またデータ転送の同期の方法が、バスの調
停と転送の終了時点のみを意識した方法であり、データ
転送の開始とその経過が二重化バス間で独立であっても
良い。このことは、データ転送を開始せしめるマイクロ
プロセッサの動作周波数がバスの動作周波数と相違し
て、クロック間の同期に起因するデータ転送開始のずれ
が発生しても構わないと共に、二重化バスに接続された
機器の夫々のバスアクセスに対する応答時間が異なって
いても良いことを示す。例えばバス接続機器としてメモ
リを考えた場合に、リフレッシュやメモリエラー発生時
のエラー訂正処理を他系とは独立に行って良いことを示
しており、ハードウェアの構成を単純にできる。
【００１２】
【実施例】以下、本発明の実施例を図に従つて説明す
る。
【００１３】図１は本発明によるバス制御を行うコンピ
ュータシステムの構成例である。２は基本処理プロセッ
サ（ＢＰＵ）を示し、４は入出力制御ユニット（ＩＯ
Ｕ）を示す。本例に示す２組のＢＰＵ２−１，２−２と
ＩＯＵ４−１，４−２は夫々の組の中でマスター，スレ
ーブの関係を持っていても良いし、対等な関係を持って
いても良い。３は主メモリユニット（ＭＳＵ）を示し、
夫々が２重化されたバスＡ，Ｂの片側に接続される。本
例では片側のバスにのみ接続される構成を示したが、各
々のＭＳＵ３が両側のバスに接続される構成であっても
良い。ＢＰＵ２，ＩＯＵ４，ＭＳＵ３は夫々の間でデー
タの転送を行うが、この転送を制御するのがバスインタ
フェースユニット（ＢＩＵ）２０乃至２９である。二重
化されたバス１のＡ，Ｂ側の夫々に接続されたＢＩＵ間
は信号線６０乃至６３で接続され、二重化バスの同期を
行う。バス制御装置（ＢＣ）５はバスの占有制御を行う
アービタ（ＡＲＢ）を内蔵し、二重化バスの占有制御を
行う。アービタ５１と５２の間及び５３と５４の間は信
号線７１及び７２により結ばれ、二重化されたバスの占
有制御の同期化を行う。二重化バス１において、１０と
１２はデータ転送に係る信号線を集約して示し、１１と
１３はバスのフォールト状態を表す信号を示す。各ＢＩ
Ｕ−２０〜２９はこれらの信号線に夫々接続される。
【００１４】図２は、バス占有制御の基本方式を説明す
る図である。ＢＰＵ２−１，IOU4−１，４−２がバスの
占有の要求を行う場合を例に取ると、これらの機器は、
バスの個別要求線２５０，４５０，４５１により夫々が
ＢＣ５−１に対してバスの占有要求を行う。ＢＣ内のア
ービタ５１はその時点で最も優先度の高い機器を選択し
てそのＩＤ番号をセレクトバス１１０に出力すると共
に、セレクトバスの内容が有効であることを示す信号を
１２０に出力する。アービタ５１は個別要求線の入力位
置からＩＤ番号を生成することができる。
【００１５】バスの占有要求を行っていた各機器はセレ
クトバス１１０と有効フラグ信号線１２０の内容を引き
込み、自要求が受け付けられたか判断する。即ち、例え
ばＢＰＵ２−１内に示す比較器２６２によりセレクトバ
スの内容と、ＢＰＵ２−１に割り当てられたＩＤ２６０
とを比較し、アンドゲート２６４によって信号線１２０
の有効フラグ信号によるマスキングを経て判断を行う。
アンドゲート264の出力が１の場合には自要求が受け付
けられたことを示す。上記制御を行う為ＩＤ２６０とア
ービタ５１が信号線１１０に出力するＩＤの対応が取ら
れる様にしておく。
【００１６】図２は説明を簡単にするために、バス制御
装置５−１内の１つのバスアービタ５１と他のＢＰＵ，
ＩＯＵとの接続関係のみを示しているが、実際にはＡ系
バス用バスアービタ５１の他にＢ系バス用バスアービタ
５２も備え、二重化しており、この具体的接続を図３に
示す。
【００１７】図３は、二重化されたバスからの夫々のバ
ス占有要求が一致した場合にバス全体の調停を完了せし
めるためのアービタ間の連絡による二重化バスの占有制
御の同期化を説明する図である。同図に示すアービタ５
１，５２は優先判定回路530と比較回路５４０により夫
々構成される。比較回路５４０は、自系バスの優先判定
結果と他系バスの優先判定結果を入力とし、両者が一致
した場合に有効フラグ１２０をＯＮする。他系のバスに
も全く同一のアービタ５２が接続され、同一の動作を行
う。
【００１８】図４によりその動作の例を説明する。ＢＰ
Ｕ２とＩＯＵ４のバス占有要求が同時にタイムスロット
１に発生した場合、優先判定５３０により１タイムスロ
ット遅れて確定するセレクトバス１１０の内容はＡ，Ｂ
系で一致しており、有効フラグ１２０の出力がタイムス
ロット２で１となる。この場合が最短の場合であり、通
常動作中殆んどがこの例の通りとなる。
【００１９】一方、例えばＢＰＵ２とＩＯＵ４がバスと
非同期に動作しており、バスに対する占有要求をフリッ
プフロップで同期化している場合には、占有要求がバス
タイムスロットの異なる所で出力される場合がある。例
えば図４右側に示す様にタイムスロット１２においてバ
スＡではＢＰＵの要求が出力され、バスＢではＩＯＵの
要求が出力されて、次のタイムスロットではバスＡでＩ
ＯＵ，バスＢでＢＰＵの要求が出力される場合が有り得
る。この時バスＡ，Ｂ共に優先度はＩＯＵが高いとする
と、タイムスロット１３ではセレクトバス１１０の内容
がくい違うために有効フラグ信号は出力されず、タイム
スロット１４においてセレクトバスの内容が一致して有
効フラグ信号が出力される。この場合には通常時よりも
占有制御に１タイムスロット余計にかかるが、頻度は非
常に小さく、全体動作から見て、無視できるロスであ
る。
【００２０】図５は、ＢＩＵ間の連絡による二重化バス
の転送終了待ちの同期化を説明する図である。２つのＢ
ＩＵ２０と２１は夫々１０，１１と１２，１３によりＡ
バス，Ｂバスと接続され、また２７０と２７１により機
器内部の内部バスに接続される。また各ＢＩＵは、Ａバ
ス，Ｂバスのフォールト信号１１と１３を内部制御用に
取り込む。２つのＢＩＵ間の動作の同期化は、信号線２
６０により、内部の状態の交換によって行うことができ
る。尚、同図において、２８０と２８１は、基本処理プ
ロセッサ又は入出力制御ユニット内部のマイクロプロセ
ッサに対する割込信号線である。
【００２１】図６は、ＢＩＵ内部の状態遷移を示す図で
ある。状態は６種類有り、夫々に３ビットの識別番号を
つけて識別する。０００はアイドルの状態であってＢＩ
Ｕが何の動作も行っていないことを示し、起動要求を受
けると００１のバス獲得待の状態に遷移する。バスを獲
得すると更に０１０の起動状態に移り、ここでデータ転
送の起動を行ったのち転送先からの応答待の状態０１１
に移る。この状態で、転送先からの応答が正常か又は異
常であってリトライオーバによりリトライ不可の場合に
は対となる相手方のＢＩＵの状態を監視する状態１００
に移る。この時に相手方も同じ状態にあればＢＩＵに対
して起動を指示した回路に信号線２７０，２７１を介し
て応答を返し、アイドル状態０００に戻る。この例のよ
うに相手方の状態が自己の状態と一致するのを信号線２
６０によって監視し待つことにより、二重化バスのデー
タ転送終了時の同期をとることができる。
【００２２】本制御により、二重化バス上のデータ転送
が共に終了した場合にバス全体のデータ転送が終了する
動作を実現する。
【００２３】また、割込をバス経由のアクセスの一形式
と定義し、図５に示す通りＢＩＵより割込信号線を経由
して割込を出力する場合において、通常のデータ転送と
同様二重化バス上の転送の終了が同期した時点で割込を
出力させることができる。本制御により、請求項第２項
の実現が可能である。
【００２４】応答待状態０１１において転送先からの応
答が異常であってリトライ可の場合には、リトライ状態
１０１に移る。ここでは対となる相手方のＢＩＵの状態
が１００か又は１０１になったことを条件としてリトラ
イの為のバス獲得に移る。本遷移条件は、自系・相手系
共にリトライ状態に移った場合の他、自系がリトライ状
態で、相手系が相手待状態１００の場合にもリトライを
行う為のものである。後者の条件で相手系にリトライを
行わせしめる為に、相手待状態１００において、相手状
態が１０１即ちリトライ状態の時には、バス獲得待の０
０１の状態に移るという遷移のパスを設ける。
【００２５】二重系バスのうち片系に異常が生じて動作
を停止する場合は、ＢＩＵは信号線１１又は１３のフォ
ールト信号により異常を検知し、異常の側のＢＩＵの状
態を１００に固定する。このことによって動作を継続す
る他系のＢＩＵは、同期の為の待ちを行うことなく、単
独で動作することが可能となる。
【００２６】図７は、ＩＯＵ４−１の２つのＢＩＵ２
４，２５のうち、バスＢに接続されたＢＩＵ２５に障害
が生じ、バス要求の出力ができなくなった場合の動作の
例を示す。タイムスロット２１においてＢＰＵ２とＩＯ
Ｕ４−１のバス要求が同時に生じ、バス要求の優先度が
その時点ではＩＯＵが高かったとする。バスＡではBPU2
とＩＯＵ４−１のバス要求が同時に出力されている為、
優先度の高いＩＯＵが選択されて、そのＩＤがセレクト
バス１１０に出力される。一方バスＢではＩＯＵ４−１
のバス要求がＢＩＵ２５の故障により出力されない為、
バス要求の優先度に拘らずＢＰＵ２の要求が受け付けら
れ、セレクトバス１１０にはＢＰＵ２のＩＤが出力され
る。この状態では優先判定回路５３０Ａと５３０Ｂの出
力が一致せず、バス全体の占有要求の調停が終了したこ
とにならない為、ＢＰＵ，ＩＯＵ共にタイムアウトを検
出することになる。タイムアウト検出後、ＢＰＵ，ＩＯ
Ｕは夫々自分がバスに出力しているバス要求を取り込ん
で検査し、ＢＰＵの場合は両バスで出力を行っている為
そのままリトライを行い、ＩＯＵの場合は、Ｂバスでの
出力がされていない為、Ｂバス上のフォールト信号を出
力してからリトライに移行する。二重化バスに接続され
た各機器は、フォールト信号を受け取ると、Ｂバス経由
のデータ転送を中止し、全てＡバス経由のデータ転送を
行う。この時アービタ内の比較器５４０におけるＡ，Ｂ
バスのセレクトバスの内容の比較を止め、また２つのＢ
ＩＵ間における終了待ち状態のつき合せをやめ、Ａバス
単独で動作可能とする。
【００２７】タイムスロット４１〜４３は、Ａバスにお
いてＢＰＵとＩＯＵのバス要求のリトライが行われ、Ｉ
ＯＵが調停の結果としてバスを獲得した場合の例を示
す。
【００２８】図８は、フォールト信号のレベル保持の機
構を示す。フォールトトレラントシステムでは一般に故
障部位の活線での交換が可能であるが、故障を検出して
フォールト信号を出力している装置そのものが抜去され
ると、内部状態に矛盾を残したまま両系正常の状態に見
かけ上戻ることとなる。本状況を避ける為に、フォール
ト信号のレベル保持が必要となる。５５０−１，５５０
−２のレベル保持回路はフリップフロップで実現され、
入力は５６０−１，５６０−２のフォールト信号に接続
され、出力はワイヤドアゲート５６１−１，５６１−２
を介して同じフォールト信号に接続される。他の装置に
よってフォールト信号がＯＮとされると、５５０−１，
５５０−２のいずれかがそのレベルを記憶し、元々フォ
ールト信号をＯＮした装置が抜去されたのちもそのレベ
ルを保持する。故障装置が修復されたのちはフォールト
信号をクリアする必要があるが、これはＡバス，Ｂバス
上の制御信号を５７０−１，５７０−２のデコーダでデ
コードしてクリア信号を生成し、５８０−１のアンドゲ
ートによって両バスの指示が一致していることをもって
５５０−１，５５０−２のレベル保持回路のクリアとし
て使用する。
【００２９】
【発明の効果】本発明によれば、バスとバス接続機器の
間のクロックが非同期であっても良い為に、ＭＰＵの性
能向上がバスに制約されないと共に、二重化バスに接続
される機器の異常検出時のリトライに制限がつくことが
ない為に、各機器の設計が容易となる。
【００３０】また本発明によれば、フォールトが発生し
てもハードウェアによる構成制御によって縮退運転を行
うことが可能であり、ソフトウェアから見たトランスペ
アレンシーを高めることができ、汎用のオペレーティン
グシステムの適用が容易となる。
【図面の簡単な説明】
【図１】本発明のシステム構成図。
【図２】バス調停の基本方式を示す図。
【図３】バス専有制御同期化方式を示す図。
【図４】バス専有制御同期化動作例を示す図。
【図５】ＢＩＵ周辺接続図。
【図６】ＢＩＵ状態遷移図。
【図７】片系バス異常動作例を示す図。
【図８】フォールトレベル保持回路。
【符号の説明】
２…ＢＰＵ、３…ＭＳＵ、４…ＩＯＵ、５…ＢＣ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 彰二 茨城県日立市大みか町五丁目２番１号 株式会社 日立製作所 大みか工場内 (72)発明者 桝井 晃二 茨城県日立市大みか町五丁目２番１号 株式会社 日立製作所 大みか工場内 (72)発明者 小川 尚雄 茨城県日立市大みか町五丁目２番１号 株式会社 日立製作所 大みか工場内 (56)参考文献 特開 昭58−137056（ＪＰ，Ａ) 特開 昭58−137057（ＪＰ，Ａ) 特開 昭51−86335（ＪＰ，Ａ) 特開 昭62−137654（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/16 - 11/20 G06F 13/00 G06F 13/20 - 13/378 G06F 15/16 - 15/177

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】二重化されたバスと、該二重化バスの双方
    に接続された複数の電子回路と、該複数の電子回路がデ
    ータ転送を行う場合に、該各電子回路が出力するバス獲
    得要求信号を入力し、当該時点で最も優先度の高い１つ
    の電子回路を選択し、当該選択した１つの電子回路にバ
    ス使用許可信号を与えるバス制御装置とから構成され、前記バス制御装置は、前記 二重化バスの夫々のバスにつ
    いて、前記各電子回路からのバス獲得要求信号を入力
    し、当該時点で最も優先度の高い一つの電子回路を選択
    し、前記夫々のバスについて選択した一つの電子回路が
    共に同一のものであるとき、当該選択した一つの電子回
    路にバス使用許可信号を与え、前記複数の電子回路の各々の電子回路は、前記 二重化バ
    スの各バス上のデータ転送が共に終了したことにより、
    前記二重化バス全体でのデータ転送の終了とすることを
    特徴とする二重化バス制御方法。
  2. 【請求項２】請求項１の二重化バス制御方法において、
    前記複数の電子回路は夫々データ転送を制御するバスイ
    ンターフェイスユニット及び前記バスインターフェイス
    ユニットと内部バスで接続されるマイクロプロセッサを
    有し、前記二重化バスの各バス上のデータ転送が共に終
    了した時点で前記バスインターフェイスユニットが前記
    マイクロプロセッサに割込みを行うことを特徴とする二
    重化バス制御方法。
  3. 【請求項３】請求項１の二重化バス制御方法において、
    前記二重化バス上の一方のバスで故障が発生し、データ
    転送を行う電子回路がデータ転送のリトライ動作を実行
    する場合に、他方のバスにおいてもデータ転送のリトラ
    イ動作を実行することを特徴とする二重化バス制御方
    法。
  4. 【請求項４】請求項１の二重化バス制御方法において、
    前記二重化バス上の一方のバスで故障が発生した場合
    に、障害を検出した電子回路が他の電子回路に障害発生
    を通知し、前記バス制御装置は前記夫々のバスについて
    選択した一つの電子回路の一致確認処理を休止し、前記
    複数の電子回路は前記二重化バスの各バス上のデータ転
    送終了の一致確認処理を休止せしめることを特徴とする
    二重化バス制御方法。
  5. 【請求項５】二重化されたバスと、該二重化バスの双方
    に接続された複数の電子回路と、該複数の電子回路がデ
    ータ転送を行う場合に、該各電子回路が出力するバス獲
    得要求信号を入力し、当該時点で最も優先度の高い１つ
    の電子回路を選択し、当該選択した１つの電子回路にバ
    ス使用許可信号を与えるバス制御装置とから構成され、 前記複数の電子回路の各々の電子回路は、前記二重化バ
    スの夫々に一つずつ接続され、データ転送を行うために
    バス獲得要求信号を前記バス制御装置に出力し、前記バ
    ス使用許可信号を得た場合に前記二重化バスの夫々に対
    してデータ転送を開始し、前記二重化バスの各バス上の
    データ転送が共に終了したことにより、前記二重化バス
    全体でのデータ転送を終了する２つのバスインターフェ
    イスユニットを備え、 前記バス制御装置は、前記二重化バスの夫々に一つずつ
    接続された２つのバスアービタを有し、前記バスアービ
    タは前記各電子回路からのバス獲得要求信号を入力し、
    当該時点で最も優先度の高い一つの電子回路を選択する
    選択回路と、前記２つの選択回路で夫々選択した電子回
    路が一致するときに当該電子回路にバス使用許可信号を
    送る比較回路とを備えることを特徴とする二重化バス制
    御装置。
  6. 【請求項６】請求項５の二重化バス制御装置において、
    前記複数の電子回路は夫々データ転送を制御するバスイ
    ンターフェイスユニット及び前記バスインターフェイス
    ユニットと内部バスで接続されるマイクロプロセッサを
    有し、前記二重化バスの各バス上のデータ転送が共に終
    了した時点で前記バスインターフェイスユニットが前記
    マイクロプロセッサに割込みを行う機能を有することを
    特徴とする二重化バス制御装置。
  7. 【請求項７】請求項５の二重化バス制御装置において、
    前記電子回路の２つのバスインターフェイスユニット
    は、前記二重化バスの一方のバスで故障が発生したとき
    に当該バスに接続されるバスインターフェイスユニット
    がデータ転送のリトライ動作を実行し、このときに他方
    のバスインターフェイスユニットにおいてもデータ転送
    のリトライ動作を実行する機能を有することを特徴とす
    る二重化バス制御装置。
  8. 【請求項８】請求項５の二重化バス制御装置において、
    前記電子回路の２つのバスインターフェイスユニット
    は、前記二重化バス上の一方のバスで故障が発生した場
    合に、障害を検出したバスインターフェイスユニットが
    他の電子回路に障害発生を通知する機能を有し、前記 バス制御装置の比較回路は各選択回路の選択結果の
    一致確認処理を休止せしめる機能を有することを特徴と
    する二重化バス制御装置。
JP00752291A 1991-01-25 1991-01-25 二重化バス制御方法及び装置 Expired - Lifetime JP3206006B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP00752291A JP3206006B2 (ja) 1991-01-25 1991-01-25 二重化バス制御方法及び装置
US07/825,063 US5345566A (en) 1991-01-25 1992-01-24 Method and apparatus for controlling dual bus system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP00752291A JP3206006B2 (ja) 1991-01-25 1991-01-25 二重化バス制御方法及び装置

Publications (2)

Publication Number Publication Date
JPH04241035A JPH04241035A (ja) 1992-08-28
JP3206006B2 true JP3206006B2 (ja) 2001-09-04

Family

ID=11668106

Family Applications (1)

Application Number Title Priority Date Filing Date
JP00752291A Expired - Lifetime JP3206006B2 (ja) 1991-01-25 1991-01-25 二重化バス制御方法及び装置

Country Status (2)

Country Link
US (1) US5345566A (ja)
JP (1) JP3206006B2 (ja)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2979771B2 (ja) * 1991-09-12 1999-11-15 株式会社日立製作所 情報処理装置及びそのバス制御方法
US5495585A (en) * 1992-10-16 1996-02-27 Unisys Corporation Programmable timing logic system for dual bus interface
JP3524110B2 (ja) * 1992-11-06 2004-05-10 株式会社ルネサステクノロジ マイクロコンピュータシステム
JPH06259343A (ja) * 1993-03-10 1994-09-16 Hitachi Ltd 多重バス制御方式及びそれを用いたシステム
JP3264465B2 (ja) * 1993-06-30 2002-03-11 株式会社日立製作所 記憶システム
JP2888100B2 (ja) * 1993-08-06 1999-05-10 富士通株式会社 データ伝送系のバックアップ試験方式
US5828856A (en) * 1994-01-28 1998-10-27 Apple Computer, Inc. Dual bus concurrent multi-channel direct memory access controller and method
US5655151A (en) * 1994-01-28 1997-08-05 Apple Computer, Inc. DMA controller having a plurality of DMA channels each having multiple register sets storing different information controlling respective data transfer
US5805927A (en) * 1994-01-28 1998-09-08 Apple Computer, Inc. Direct memory access channel architecture and method for reception of network information
US5533200A (en) * 1994-03-18 1996-07-02 Intel Corporation Method and apparatus for transmission of signals over a shared line
US5577230A (en) * 1994-08-10 1996-11-19 At&T Corp. Apparatus and method for computer processing using an enhanced Harvard architecture utilizing dual memory buses and the arbitration for data/instruction fetch
US5619726A (en) * 1994-10-11 1997-04-08 Intel Corporation Apparatus and method for performing arbitration and data transfer over multiple buses
US5581713A (en) * 1994-10-25 1996-12-03 Pyramid Technology Corporation Multiprocessor computer backplane bus in which bus transactions are classified into different classes for arbitration
US5636361A (en) * 1994-12-22 1997-06-03 International Business Machines Corporation Multi-processor computer system having dual memory subsytems for enabling concurrent memory access thereto by more than one processor
DE19509558A1 (de) * 1995-03-16 1996-09-19 Abb Patent Gmbh Verfahren zur fehlertoleranten Kommunikation unter hohen Echtzeitbedingungen
US5734850A (en) * 1995-07-05 1998-03-31 National Semiconductor Corporation Transparent bridge between of a computer system and a method of interfacing the buses to operate as a single logical bus
US5784650A (en) * 1995-09-11 1998-07-21 Avanced Micro Devices, Inc. System for increasing multimedia performance and other real time applications by including a local expansion bus and a multimedia bus on the computer system motherboard
US5682484A (en) * 1995-11-20 1997-10-28 Advanced Micro Devices, Inc. System and method for transferring data streams simultaneously on multiple buses in a computer system
US5754801A (en) * 1995-11-20 1998-05-19 Advanced Micro Devices, Inc. Computer system having a multimedia bus and comprising a centralized I/O processor which performs intelligent data transfers
US5905879A (en) * 1995-11-20 1999-05-18 Advanced Micro Devices, Inc. System and method for transferring periodic data streams on a multimedia bus
US5754807A (en) * 1995-11-20 1998-05-19 Advanced Micro Devices, Inc. Computer system including a multimedia bus which utilizes a separate local expansion bus for addressing and control cycles
US5935232A (en) * 1995-11-20 1999-08-10 Advanced Micro Devices, Inc. Variable latency and bandwidth communication pathways
US5778200A (en) * 1995-11-21 1998-07-07 Advanced Micro Devices, Inc. Bus arbiter including aging factor counters to dynamically vary arbitration priority
US5761452A (en) * 1996-03-18 1998-06-02 Advanced Micro Devices, Inc. Bus arbiter method and system
US5805840A (en) * 1996-03-26 1998-09-08 Advanced Micro Devices, Inc. Bus arbiter employing a transaction grading mechanism to dynamically vary arbitration priority
US5802330A (en) * 1996-05-01 1998-09-01 Advanced Micro Devices, Inc. Computer system including a plurality of real time peripheral devices having arbitration control feedback mechanisms
US6453409B1 (en) * 1996-11-07 2002-09-17 Yamaha Corporation Digital signal processing system
US6505290B1 (en) * 1997-09-05 2003-01-07 Motorola, Inc. Method and apparatus for interfacing a processor to a coprocessor
JPH11143729A (ja) * 1997-11-07 1999-05-28 Nec Corp フォールトトレラントコンピュータ
JPH11184804A (ja) * 1997-12-22 1999-07-09 Nec Corp 情報処理装置及び情報処理方法
US6061764A (en) * 1998-01-26 2000-05-09 Intel Corporation Coherent variable length reads which implicates multiple cache lines by a memory controller connected to a serial and a pipelined bus utilizing a plurality of atomic transactions
DE19849787C1 (de) * 1998-10-28 2000-02-24 Fresenius Medical Care De Gmbh Blutbehandlungsgerät
US6618777B1 (en) * 1999-01-21 2003-09-09 Analog Devices, Inc. Method and apparatus for communicating between multiple functional units in a computer environment
US6430641B1 (en) * 1999-05-04 2002-08-06 International Business Machines Corporation Methods, arbiters, and computer program products that can improve the performance of a pipelined dual bus data processing system
US6564340B1 (en) * 1999-11-18 2003-05-13 Honeywell International Inc. Fault tolerant virtual VMEbus backplane design
US6598106B1 (en) * 1999-12-23 2003-07-22 Lsi Logic Corporation Dual-port SCSI sub-system with fail-over capabilities
US6691257B1 (en) * 2000-04-13 2004-02-10 Stratus Technologies Bermuda Ltd. Fault-tolerant maintenance bus protocol and method for using the same
US6708283B1 (en) 2000-04-13 2004-03-16 Stratus Technologies, Bermuda Ltd. System and method for operating a system with redundant peripheral bus controllers
US6633996B1 (en) * 2000-04-13 2003-10-14 Stratus Technologies Bermuda Ltd. Fault-tolerant maintenance bus architecture
US6854072B1 (en) 2000-10-17 2005-02-08 Continuous Computing Corporation High availability file server for providing transparent access to all data before and after component failover
JP2003085127A (ja) * 2001-09-11 2003-03-20 Seiko Epson Corp デュアルバスを有する半導体装置、デュアルバスシステム及びメモリ共有デュアルバスシステム並びにそれを用いた電子機器
US20040162928A1 (en) * 2003-02-18 2004-08-19 Hewlett-Packard Development Company, L.P. High speed multiple ported bus interface reset control system
US7099973B2 (en) * 2003-03-26 2006-08-29 Freescale Semiconductor, Inc. Method and system of bus master arbitration
JP2007012021A (ja) * 2005-06-01 2007-01-18 Sony Corp 情報処理装置および情報処理方法、並びにプログラム
KR100813256B1 (ko) * 2006-06-23 2008-03-13 삼성전자주식회사 버스 중재 장치 및 방법
JP5115075B2 (ja) * 2007-07-25 2013-01-09 富士通株式会社 転送装置、転送装置を有する情報処理装置及び制御方法
WO2013168258A1 (ja) * 2012-05-10 2013-11-14 三菱電機株式会社 待機冗長二重化装置
JP5839708B2 (ja) * 2012-09-12 2016-01-06 株式会社日立製作所 多重化制御システム

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4245344A (en) * 1979-04-02 1981-01-13 Rockwell International Corporation Processing system with dual buses
FR2494010B1 (fr) * 1980-11-07 1986-09-19 Thomson Csf Mat Tel Dispositif d'arbitration decentralisee de plusieurs unites de traitement d'un systeme multiprocesseur
US4473880A (en) * 1982-01-26 1984-09-25 Intel Corporation Arbitration means for controlling access to a bus shared by a number of modules
US4490785A (en) * 1982-05-07 1984-12-25 Digital Equipment Corporation Dual path bus structure for computer interconnection
US4495569A (en) * 1982-06-28 1985-01-22 Mitsubishi Denki Kabushiki Kaisha Interrupt control for multiprocessor system with storage data controlling processor interrupted by devices
US4503534A (en) * 1982-06-30 1985-03-05 Intel Corporation Apparatus for redundant operation of modules in a multiprocessing system
US4503535A (en) * 1982-06-30 1985-03-05 Intel Corporation Apparatus for recovery from failures in a multiprocessing system
US4484273A (en) * 1982-09-03 1984-11-20 Sequoia Systems, Inc. Modular computer system
US4535448A (en) * 1982-12-10 1985-08-13 At&T Bell Laboratories Dual bus communication system
US4607365A (en) * 1983-11-14 1986-08-19 Tandem Computers Incorporated Fault-tolerant communications controller system
US4766536A (en) * 1984-04-19 1988-08-23 Rational Computer bus apparatus with distributed arbitration
US4695952A (en) * 1984-07-30 1987-09-22 United Technologies Corporation Dual redundant bus interface circuit architecture
US4982321A (en) * 1987-10-23 1991-01-01 Honeywell Inc. Dual bus system
US4979100A (en) * 1988-04-01 1990-12-18 Sprint International Communications Corp. Communication processor for a packet-switched network
FR2649224B1 (fr) * 1989-06-30 1995-09-01 Nec Corp Systeme de traitement de l'information capable de prendre facilement en charge le traitement d'un processeur defaillant

Also Published As

Publication number Publication date
JPH04241035A (ja) 1992-08-28
US5345566A (en) 1994-09-06

Similar Documents

Publication Publication Date Title
JP3206006B2 (ja) 二重化バス制御方法及び装置
US5005174A (en) Dual zone, fault tolerant computer system with error checking in I/O writes
US5838900A (en) Digital data processing methods and apparatus for fault detection and fault tolerance
US4916704A (en) Interface of non-fault tolerant components to fault tolerant system
EP0306209B1 (en) Dual rail processors with error checking at single rail interfaces
US5249187A (en) Dual rail processors with error checking on I/O reads
CA1178712A (en) Digital data processor with high reliability
EP0306244B1 (en) Fault tolerant computer system with fault isolation
CA1180453A (en) Digital data processor with fault tolerant bus protocol
US5905875A (en) Multiprocessor system connected by a duplicated system bus having a bus status notification line
JP3069585B2 (ja) データ処理装置における目標指定リセット法
JPH06242979A (ja) 二重化コンピュータ装置
JPH07182189A (ja) 計算機システム及びプロセッサチップ及び障害復旧方法
JPH0916535A (ja) マルチプロセッサ計算機
JP3015537B2 (ja) 電子計算機の二重化方式
JPH04241039A (ja) ベーシックプロセッシングユニット及び高信頼化コンピュータシステム
JPH08190494A (ja) 二重化処理装置を有する高信頼化コンピュータ
JP3015538B2 (ja) 電子計算機の二重化方式
JPH0471037A (ja) 電子計算機の二重化方式
JPH0581056A (ja) 電子計算機の二重化方式
JPH08263452A (ja) フォールトトレラントコンピュータ
JPH04257931A (ja) 計算機システム
JPH04241038A (ja) 高信頼化コンピュータシステム及びその復旧方法並びにプロセッサボード及びその交換方法
JPH06124242A (ja) 二重化共有メモリ等価性保証方式
JPH04211841A (ja) 二重化処理装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070706

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080706

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080706

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090706

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090706

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100706

Year of fee payment: 9