JPH11184437A - 信号処理回路および液晶ディスプレイ装置 - Google Patents
信号処理回路および液晶ディスプレイ装置Info
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- JPH11184437A JPH11184437A JP35517797A JP35517797A JPH11184437A JP H11184437 A JPH11184437 A JP H11184437A JP 35517797 A JP35517797 A JP 35517797A JP 35517797 A JP35517797 A JP 35517797A JP H11184437 A JPH11184437 A JP H11184437A
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- Japan
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- circuit
- signal
- sampling
- clock
- video signal
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Abstract
(57)【要約】
【課題】アナログ信号の1ドットピクセル周期が変動し
た場合でも、正規のサンプリング位置でサンプルするこ
とにより忠実にディジタルデータに変換する。 【解決手段】アナログ信号をサンプリング・クロックに
よりサンプルしてディジタル信号に変換するA/D変換
回路1に供給するサンプリング・クロックと前記アナロ
グ信号の1ドットピクセル周期の位相差を検出する位相
差検出回路6と、前記位相差検出回路6で検出された位
相差に応じて前記サンプリング・クロックの立ち上がり
エッジ傾斜変化させるサンプル位置補正回路(容量10
A,10B、バリキャップダイオード11A,11B、
終端抵抗12A,12B)とを備え、前記アナログ信号
を最適位置でサンプルする。
た場合でも、正規のサンプリング位置でサンプルするこ
とにより忠実にディジタルデータに変換する。 【解決手段】アナログ信号をサンプリング・クロックに
よりサンプルしてディジタル信号に変換するA/D変換
回路1に供給するサンプリング・クロックと前記アナロ
グ信号の1ドットピクセル周期の位相差を検出する位相
差検出回路6と、前記位相差検出回路6で検出された位
相差に応じて前記サンプリング・クロックの立ち上がり
エッジ傾斜変化させるサンプル位置補正回路(容量10
A,10B、バリキャップダイオード11A,11B、
終端抵抗12A,12B)とを備え、前記アナログ信号
を最適位置でサンプルする。
Description
【0001】
【発明の属する技術分野】本発明は、アナログ信号を忠
実にディジタル信号に変換する装置に係り、特に、入力
するアナログ映像信号のジッタに起因する画質劣化を防
止して高品質の映像表示を可能とした液晶ディスプレイ
装置に関する。
実にディジタル信号に変換する装置に係り、特に、入力
するアナログ映像信号のジッタに起因する画質劣化を防
止して高品質の映像表示を可能とした液晶ディスプレイ
装置に関する。
【0002】
【従来の技術】アナログ信号をディジタル信号に変換す
る装置、例えば液晶表示装置、ディジタルビデオ装置、
CCDカメラ等では、入力するアナログ信号をディジタ
ル信号に変換するアナログ/ディジタル変換回路を備え
ている。
る装置、例えば液晶表示装置、ディジタルビデオ装置、
CCDカメラ等では、入力するアナログ信号をディジタ
ル信号に変換するアナログ/ディジタル変換回路を備え
ている。
【0003】例えば、パソコンあるいはワークステーシ
ョン等のコンピュータからの表示信号はアナログ映像信
号と同期信号から構成される。このような表示信号はデ
ィスプレイ装置がCRT(陰極線管)であることを前提
に生成されるものであるため、ディスプレイ装置として
液晶表示装置を用いる場合には、この表示信号を液晶表
示装置の駆動方式に合わせたディジタル信号に変換する
必要がある。
ョン等のコンピュータからの表示信号はアナログ映像信
号と同期信号から構成される。このような表示信号はデ
ィスプレイ装置がCRT(陰極線管)であることを前提
に生成されるものであるため、ディスプレイ装置として
液晶表示装置を用いる場合には、この表示信号を液晶表
示装置の駆動方式に合わせたディジタル信号に変換する
必要がある。
【0004】図8はコンピュータからディスプレイ装置
間に転送される表示信号を説明する概略ブロック図であ
って、20はコンピュータ、21はディスプレイ装置で
ある。
間に転送される表示信号を説明する概略ブロック図であ
って、20はコンピュータ、21はディスプレイ装置で
ある。
【0005】ディスプレイ装置21はコンピュータ20
から出力されたアナログ形式の映像信号を同時に出力さ
れる同期信号(水平同期信号Hsync、垂直同期信号
Vsync)を基にして画面に表示する。
から出力されたアナログ形式の映像信号を同時に出力さ
れる同期信号(水平同期信号Hsync、垂直同期信号
Vsync)を基にして画面に表示する。
【0006】CRTでは上記のようなアナログ映像信号
をそのまま表示することができるが、液晶ディスプレイ
装置は映像信号をディジタル信号で処理するために、入
力したアナログ信号を一旦ディジタル信号に変換する必
要がある。
をそのまま表示することができるが、液晶ディスプレイ
装置は映像信号をディジタル信号で処理するために、入
力したアナログ信号を一旦ディジタル信号に変換する必
要がある。
【0007】図9はアナログ信号をディジタル信号に変
換して液晶パネル21を駆動する信号処理回路の従来の
回路構成を説明するブロック図である。
換して液晶パネル21を駆動する信号処理回路の従来の
回路構成を説明するブロック図である。
【0008】この信号処理回路は、アナログ信号をディ
ジタル信号に変換してディジタルデータとして表示制御
回路に出力するA/D変換回路1、水平同期信号(H
SYNC)を遅延させる遅延回路2、水平同期信号に同期し
たクロックを生成するPLL回路(Phase Loc
ked Loop回路)3、増幅回路5、スイッチ1
3、制御装置(以下、マイコン)14、およびディジタ
ルデータのタイミングを制御する表示制御回路17から
なる。
ジタル信号に変換してディジタルデータとして表示制御
回路に出力するA/D変換回路1、水平同期信号(H
SYNC)を遅延させる遅延回路2、水平同期信号に同期し
たクロックを生成するPLL回路(Phase Loc
ked Loop回路)3、増幅回路5、スイッチ1
3、制御装置(以下、マイコン)14、およびディジタ
ルデータのタイミングを制御する表示制御回路17から
なる。
【0009】この信号処理回路に、例えば75オームの
同軸ラインで入力されたアナログの映像信号は増幅回路
5で所定のレベルに増幅された後、A/D変換回路1に
与えられてアナログ信号からディジタル信号に変換さ
れ、表示制御回路17に与えられてディスプレイ装置を
構成する液晶パネル27に表示される。
同軸ラインで入力されたアナログの映像信号は増幅回路
5で所定のレベルに増幅された後、A/D変換回路1に
与えられてアナログ信号からディジタル信号に変換さ
れ、表示制御回路17に与えられてディスプレイ装置を
構成する液晶パネル27に表示される。
【0010】アナログの映像信号をディジタルデータに
A/D変換するためのサンプリング・クロックはアナロ
グ映像信号と共にこの信号処理回路に入力した水平同期
信号HSYNCを遅延回路2を通してPLL回路3でサンプ
リング・クロックを生成し、A/D変換回路1に供給さ
れる。このサンプリング・クロックの周波数と遅延回路
2の遅延時間は、ディスプレイ装置21を使用するユー
ザがスイッチ13を用いて最適値になるように調節す
る。この調節値はマイコン14で各回路に設定される。
A/D変換するためのサンプリング・クロックはアナロ
グ映像信号と共にこの信号処理回路に入力した水平同期
信号HSYNCを遅延回路2を通してPLL回路3でサンプ
リング・クロックを生成し、A/D変換回路1に供給さ
れる。このサンプリング・クロックの周波数と遅延回路
2の遅延時間は、ディスプレイ装置21を使用するユー
ザがスイッチ13を用いて最適値になるように調節す
る。この調節値はマイコン14で各回路に設定される。
【0011】なお、このような技術については、特開昭
62−92995号公報、あるいは「日経エレクトロニ
クス」1996.7−15(No.666),pp11
0〜115に記載されている。
62−92995号公報、あるいは「日経エレクトロニ
クス」1996.7−15(No.666),pp11
0〜115に記載されている。
【0012】
【発明が解決しようとする課題】図10はパソコンある
いはワークステーションから送られてくる1ドットピク
セル幅の白と黒のアナログ映像信号A,Bの波形説明図
である。
いはワークステーションから送られてくる1ドットピク
セル幅の白と黒のアナログ映像信号A,Bの波形説明図
である。
【0013】図10中の白と黒の繰り返し映像信号は、
PLL回路3で生成するサンプリング・クロックの1ド
ットクロック幅に相当し、図8に示したパソコンまたは
ワークステーション20からディスプレイ装置21に伝
送される過程で、信号の高域特性が劣化し、図示したよ
うに波形が正弦波状に鈍っている。
PLL回路3で生成するサンプリング・クロックの1ド
ットクロック幅に相当し、図8に示したパソコンまたは
ワークステーション20からディスプレイ装置21に伝
送される過程で、信号の高域特性が劣化し、図示したよ
うに波形が正弦波状に鈍っている。
【0014】従来のパソコンまたはワークステーション
では、図10中の映像信号Aに示したように、1ドット
ピクセル幅の白と黒の映像信号周期は表示する解像度に
よってVESA(Video Electronics
Standard Association)規格等
によって規定されている。例えば、解像度が1024×
768のXGA(80MHz)モードでは1ドットピク
セル周期が12.5ns、解像度が640×480のV
GA(25MHz)モードでは1ドットピクセル周期が
40nsと規定されている。
では、図10中の映像信号Aに示したように、1ドット
ピクセル幅の白と黒の映像信号周期は表示する解像度に
よってVESA(Video Electronics
Standard Association)規格等
によって規定されている。例えば、解像度が1024×
768のXGA(80MHz)モードでは1ドットピク
セル周期が12.5ns、解像度が640×480のV
GA(25MHz)モードでは1ドットピクセル周期が
40nsと規定されている。
【0015】しかし、パソコンまたはワークステーショ
ンの中には、装置内部の電流変動等の影響により、図1
0の映像信号Bで示すように、白と黒映像信号の1ドッ
トピクセル周期がランダムに変動した信号が送られてく
るものがある。したがって、映像信号を水平同期信号を
トリガとしてオシロスコープ等の測定器で波形を観察す
ると、あたかも映像信号にジッタがあるように見える。
上記した映像信号の変動は、特に周波数の高い映像信
号、例えば解像度が1024×768のXGA等を出力
するパソコンまたはワークステーションにおいて起こ
る。
ンの中には、装置内部の電流変動等の影響により、図1
0の映像信号Bで示すように、白と黒映像信号の1ドッ
トピクセル周期がランダムに変動した信号が送られてく
るものがある。したがって、映像信号を水平同期信号を
トリガとしてオシロスコープ等の測定器で波形を観察す
ると、あたかも映像信号にジッタがあるように見える。
上記した映像信号の変動は、特に周波数の高い映像信
号、例えば解像度が1024×768のXGA等を出力
するパソコンまたはワークステーションにおいて起こ
る。
【0016】図11は図10に示した映像信号AとBを
A/D変換回路でディジタル信号に変換するタイミング
を説明する波形図である。
A/D変換回路でディジタル信号に変換するタイミング
を説明する波形図である。
【0017】図11中、(a)は映像信号信号Aを、ま
た(b)は映像信号Bを、それぞれ図9のPLL回路3
で水平同期信号HSYNCから生成するサンプリング・クロ
ックを用いてA/D変換回路1でサンプリングするタイ
ミングを示し、図中の丸印はサンプリング・クロックで
白と黒の映像信号を最適位置でサンプルする様子を表し
ている。
た(b)は映像信号Bを、それぞれ図9のPLL回路3
で水平同期信号HSYNCから生成するサンプリング・クロ
ックを用いてA/D変換回路1でサンプリングするタイ
ミングを示し、図中の丸印はサンプリング・クロックで
白と黒の映像信号を最適位置でサンプルする様子を表し
ている。
【0018】図11の(a)の場合、白と黒の映像信号
Aの周期が一定であるため、映像信号を常に最適位置で
サンプルすることができるため、アナログ映像信号信号
を忠実にディジタルデータ(FF)HEX と(00)HEX
に変換することができる。
Aの周期が一定であるため、映像信号を常に最適位置で
サンプルすることができるため、アナログ映像信号信号
を忠実にディジタルデータ(FF)HEX と(00)HEX
に変換することができる。
【0019】しかし、図11の(b)の場合には、映像
信号の1ドットピクセル周期がランダムに変動するた
め、最適位置AからずれたB点で映像信号をサンプルし
てディジタルデータ(FF)HEX と(00)HEX に変換
するところを(FB)HEX ,(FC)HEX ,(11)
HEX ,(FE)HEX といった値で変換され。本来の表示
画面と異なった画面がディスプレイ装置に表示されてし
まう。
信号の1ドットピクセル周期がランダムに変動するた
め、最適位置AからずれたB点で映像信号をサンプルし
てディジタルデータ(FF)HEX と(00)HEX に変換
するところを(FB)HEX ,(FC)HEX ,(11)
HEX ,(FE)HEX といった値で変換され。本来の表示
画面と異なった画面がディスプレイ装置に表示されてし
まう。
【0020】また、ジッタがあるサンプリング・クロッ
クで図11中のB点のような映像波形の変化点、つまり
スルレートの高いところでサンプルすると、ディジタル
信号に変換したデータがジッタの周期で変動する。その
結果、ディスプレイ装置の表示画面にはちらつき、にじ
みが発生する。
クで図11中のB点のような映像波形の変化点、つまり
スルレートの高いところでサンプルすると、ディジタル
信号に変換したデータがジッタの周期で変動する。その
結果、ディスプレイ装置の表示画面にはちらつき、にじ
みが発生する。
【0021】したがって、図9に示した従来のアナログ
・ディジタル変換方式を用いたディスプレイ装置におい
ては、パソコンまたはワークステーションから送られて
くる映像信号を正しく表示することができず、また上記
した表示画面ににじみやちらつきが発生して画質が劣化
するという問題が生じる。
・ディジタル変換方式を用いたディスプレイ装置におい
ては、パソコンまたはワークステーションから送られて
くる映像信号を正しく表示することができず、また上記
した表示画面ににじみやちらつきが発生して画質が劣化
するという問題が生じる。
【0022】本発明の目的は、上記従来技術の問題を解
消して高画質の表示画像を得ることのできる、特に映像
信号表示装置に好適なアナログ・ディジタル変換装置を
提供することにある。
消して高画質の表示画像を得ることのできる、特に映像
信号表示装置に好適なアナログ・ディジタル変換装置を
提供することにある。
【0023】
【課題を解決するための手段】上記目的は、前記映像信
号Bの1ドットピクセル周期の変動に応じてサンプルす
る位置を1クロック置きに補正し、常に最適位置で映像
信号をサンプルすることで達成される。
号Bの1ドットピクセル周期の変動に応じてサンプルす
る位置を1クロック置きに補正し、常に最適位置で映像
信号をサンプルすることで達成される。
【0024】また、映像信号Bを位相の異なるサンプリ
ング・クロックで同一映像信号を多重サンプルし、その
多重サンプルしたディジタルデータの中から最適値を抽
出することにより達成される。
ング・クロックで同一映像信号を多重サンプルし、その
多重サンプルしたディジタルデータの中から最適値を抽
出することにより達成される。
【0025】すなわち、本発明は、下記の(1)〜
(4)に記載の構成としたことに特徴を有する。
(4)に記載の構成としたことに特徴を有する。
【0026】(1)アナログ信号をサンプリング・クロ
ックによりサンプルしてディジタル信号に変換するA/
D変換回路を備えた信号処理回路において、前記A/D
変換回路に供給するサンプリング・クロックと前記アナ
ログ信号の1ドットピクセル周期の位相差を検出する位
相差検出回路と、前記位相差検出回路で検出された位相
差に応じて前記サンプリング・クロックの立ち上がりエ
ッジ傾斜変化させるサンプル位置補正回路とを備え、前
記アナログ信号を最適位置でサンプルする構成とした。
ックによりサンプルしてディジタル信号に変換するA/
D変換回路を備えた信号処理回路において、前記A/D
変換回路に供給するサンプリング・クロックと前記アナ
ログ信号の1ドットピクセル周期の位相差を検出する位
相差検出回路と、前記位相差検出回路で検出された位相
差に応じて前記サンプリング・クロックの立ち上がりエ
ッジ傾斜変化させるサンプル位置補正回路とを備え、前
記アナログ信号を最適位置でサンプルする構成とした。
【0027】(2)アナログ映像信号を基準レベルと比
較する比較回路と、前記アナログ映像信号と共に入力す
る同期信号からドットクロックを生成するPLL回路
と、前記比較回路の出力と前記PLL回路の出力の位相
差を検出する位相比較器と、前記ドットクロックの立ち
上がりエッジ傾斜を前記位相比較器の比較信号で変化さ
せるエッジ傾斜変更回路と、前記アナログ映像信号を前
記エッジ傾斜変更回路の出力信号をサンプリング・クロ
ックとしてサンプルしてディジタルデータに変換するA
/D変換回路とを具備した。
較する比較回路と、前記アナログ映像信号と共に入力す
る同期信号からドットクロックを生成するPLL回路
と、前記比較回路の出力と前記PLL回路の出力の位相
差を検出する位相比較器と、前記ドットクロックの立ち
上がりエッジ傾斜を前記位相比較器の比較信号で変化さ
せるエッジ傾斜変更回路と、前記アナログ映像信号を前
記エッジ傾斜変更回路の出力信号をサンプリング・クロ
ックとしてサンプルしてディジタルデータに変換するA
/D変換回路とを具備した。
【0028】(3)(2)において、前記エッジ傾斜変
更回路を前記位相比較器の比較信号により容量を可変と
したバリキャップダイオードで構成した。
更回路を前記位相比較器の比較信号により容量を可変と
したバリキャップダイオードで構成した。
【0029】(4)アナログ映像信号をサンプリング・
クロックによりサンプルしてディジタル信号に変換する
A/D変換回路を備えた液晶ディスプレイ装置用の信号
処理回路において、入力するアナログ映像信号を同時に
ディジタルデータに変換する並列配置されたn個のA/
D変換回路で構成した多重A/D変換回路と、前記アナ
ログ映像信号と共に入力する同期信号からドットクロッ
クを生成するPLL回路と、前記PLL回路で生成した
ドットクロックから位相の異なるn個のサンプリング・
クロックを生成するクロック遅延回路と、前記多重A/
D変換回路から出力するn個のディジタルデータのデー
タの増減傾向により前記n個のディジタルデータの中か
ら最大または最小のディジタルデータを選択するデータ
選択回路を有し、選択されたディジタルデータを液晶デ
ィスプレイに表示する表示制御回路とを具備した。
クロックによりサンプルしてディジタル信号に変換する
A/D変換回路を備えた液晶ディスプレイ装置用の信号
処理回路において、入力するアナログ映像信号を同時に
ディジタルデータに変換する並列配置されたn個のA/
D変換回路で構成した多重A/D変換回路と、前記アナ
ログ映像信号と共に入力する同期信号からドットクロッ
クを生成するPLL回路と、前記PLL回路で生成した
ドットクロックから位相の異なるn個のサンプリング・
クロックを生成するクロック遅延回路と、前記多重A/
D変換回路から出力するn個のディジタルデータのデー
タの増減傾向により前記n個のディジタルデータの中か
ら最大または最小のディジタルデータを選択するデータ
選択回路を有し、選択されたディジタルデータを液晶デ
ィスプレイに表示する表示制御回路とを具備した。
【0030】上記のような構成としたことにより、映像
信号等のアナログ信号を常に最適な位置でサンプルする
ことが可能となり、A/D変換回路の変換精度が向上す
るだけでなく、これを液晶ディスプレイ装置に適用した
場合には、表示映像の高画質化が達成される。
信号等のアナログ信号を常に最適な位置でサンプルする
ことが可能となり、A/D変換回路の変換精度が向上す
るだけでなく、これを液晶ディスプレイ装置に適用した
場合には、表示映像の高画質化が達成される。
【0031】
【発明の実施の形態】以下、本発明の実施の形態につ
き、実施例を参照して詳細に説明する。
き、実施例を参照して詳細に説明する。
【0032】図1は本発明の第1実施例を説明するブロ
ック図であって、アナログ映像信号を1ドットクロック
置きに補正する回路構成としたA/D変換回路を用いた
液晶ディスプレイ装置用の信号処理回路である。
ック図であって、アナログ映像信号を1ドットクロック
置きに補正する回路構成としたA/D変換回路を用いた
液晶ディスプレイ装置用の信号処理回路である。
【0033】この信号処理回路は、A/D変換回路1、
遅延回路2、PLL回路3、バッファ回路4、増幅回路
(AMP)5A,5B、位相比較回路6、チャージポン
プ回路7、ローパスフィルタ(LPF)8、比較回路
(COMP)9、容量(CL)10A,10B、バリキ
ャップダイオード(DL)11A,11B、終端抵抗
(RL)12A,12B、スイッチ13、マイコン1
4、表示制御回路17、液晶パネル27で構成されてい
る。
遅延回路2、PLL回路3、バッファ回路4、増幅回路
(AMP)5A,5B、位相比較回路6、チャージポン
プ回路7、ローパスフィルタ(LPF)8、比較回路
(COMP)9、容量(CL)10A,10B、バリキ
ャップダイオード(DL)11A,11B、終端抵抗
(RL)12A,12B、スイッチ13、マイコン1
4、表示制御回路17、液晶パネル27で構成されてい
る。
【0034】この信号処理回路に入力したアナログ映像
信号は、増幅回路5Aを経てA/D変換回路1で偶数
(EVEN)と奇数(ODD)の2つのパラレルデータ
に変換された後、表示制御回路17に送られる。
信号は、増幅回路5Aを経てA/D変換回路1で偶数
(EVEN)と奇数(ODD)の2つのパラレルデータ
に変換された後、表示制御回路17に送られる。
【0035】A/D変換回路1に供給されるサンプリン
グ・クロックは、前記図9で説明したように、遅延回路
2で遅延させたTTLレベルの水平同期信号Hsync
に同期させてPLL回路3でPECLレベルのクロック
を生成し、バッファ回路4を経てA/D変換回路1に供
給される。
グ・クロックは、前記図9で説明したように、遅延回路
2で遅延させたTTLレベルの水平同期信号Hsync
に同期させてPLL回路3でPECLレベルのクロック
を生成し、バッファ回路4を経てA/D変換回路1に供
給される。
【0036】バッファ回路4からは2系統のサンプリン
グ・クロックが出力される。このバッファ回路4の各出
力はPECLレベルの信号であるため、それぞれ、接地
と信号線の間に終端抵抗(RL)12A,12Bが接続
されており、さらにこの各終端抵抗(RL)12A,1
2Bにはそれぞれ固定の容量(CL)10A,10Bと
バリキャップダイオード(DL)11A,11Bが並列
に接続されている。
グ・クロックが出力される。このバッファ回路4の各出
力はPECLレベルの信号であるため、それぞれ、接地
と信号線の間に終端抵抗(RL)12A,12Bが接続
されており、さらにこの各終端抵抗(RL)12A,1
2Bにはそれぞれ固定の容量(CL)10A,10Bと
バリキャップダイオード(DL)11A,11Bが並列
に接続されている。
【0037】ここで、バリキャップダイオード(DL)
11A,11Bの容量をCd、バッファ回路4からみた
出力負荷容量をCoとすると、Co=(CL×Cd)/
(CL+Cd)となり、バリキャップダイオード(D
L)11A,11Bに印加する電圧を可変とすることに
より、CdまたはCoを変化させることができる。
11A,11Bの容量をCd、バッファ回路4からみた
出力負荷容量をCoとすると、Co=(CL×Cd)/
(CL+Cd)となり、バリキャップダイオード(D
L)11A,11Bに印加する電圧を可変とすることに
より、CdまたはCoを変化させることができる。
【0038】図2は本発明の第1実施例の動作タイミン
グを説明する波形図である。以下、この波形図を参照し
て図1の動作を説明する。
グを説明する波形図である。以下、この波形図を参照し
て図1の動作を説明する。
【0039】図2中、COMP・OUT信号は、入力さ
れたアナログ映像信号の立ち上がりエッジを比較回路9
で検出した信号であり、このCOMP・OUT信号とP
LL回路3で生成されたPLL・CLOCK信号とを位
相比較回路6でその立ち上がりエッジの位相を比較し、
COMP・OUT信号に対してPLL・CLOCK信号
が進んでいる場合はその位相差に応じたパルス(T
jitter1)が進み信号(INC信号)に出力され、逆に
COMP・OUT信号に対してPLL・CLOCK信号
が遅れている場合は、INC信号は出力されず、遅れ信
号(DEC信号)にその位相差に応じたパルス(T
jitter2)が出力される。
れたアナログ映像信号の立ち上がりエッジを比較回路9
で検出した信号であり、このCOMP・OUT信号とP
LL回路3で生成されたPLL・CLOCK信号とを位
相比較回路6でその立ち上がりエッジの位相を比較し、
COMP・OUT信号に対してPLL・CLOCK信号
が進んでいる場合はその位相差に応じたパルス(T
jitter1)が進み信号(INC信号)に出力され、逆に
COMP・OUT信号に対してPLL・CLOCK信号
が遅れている場合は、INC信号は出力されず、遅れ信
号(DEC信号)にその位相差に応じたパルス(T
jitter2)が出力される。
【0040】上記INC信号、DEC信号は、チャージ
ポンプ回路7とローパスフィルタ8で直流電圧のLPF
・OUT信号に変換される。このLPF・OUT信号を
増幅回路5で増幅した後、バリキャップダイオード(D
L)11A,11Bに印加される。前記COMP・OU
T信号とPLL・CLOCK信号にアナログ回路による
定常的な遅延時間(Td1)があるため、1ドットピク
セル周期が変動しない映像信号の場合においても、IN
CまたはDEC信号にパルスが発生し、LPF・OUT
信号はある一定の電位(定常電圧)Vzにあり、COM
P・OUT信号とPLL・CLOCK信号の位相差によ
ってLPF・OUT信号が定常電圧Vzを中心にして電
位が増減する。
ポンプ回路7とローパスフィルタ8で直流電圧のLPF
・OUT信号に変換される。このLPF・OUT信号を
増幅回路5で増幅した後、バリキャップダイオード(D
L)11A,11Bに印加される。前記COMP・OU
T信号とPLL・CLOCK信号にアナログ回路による
定常的な遅延時間(Td1)があるため、1ドットピク
セル周期が変動しない映像信号の場合においても、IN
CまたはDEC信号にパルスが発生し、LPF・OUT
信号はある一定の電位(定常電圧)Vzにあり、COM
P・OUT信号とPLL・CLOCK信号の位相差によ
ってLPF・OUT信号が定常電圧Vzを中心にして電
位が増減する。
【0041】この電位変動に伴って、バリキャップダイ
オード(DL)11A,11Bの両端に発生する容量C
dおよびバッファ回路4の出力負荷容量Coが変化し、
サンプリング・クロックの立ち上がり又は立ち下がりエ
ッジの傾斜が図2に示したように変動する。ここで、A
/D変換回路1が立ち上がりエッジで動作する場合、従
来方式によるサンプリング・クロックはエッジ傾斜が一
定であるため、1ドットピクセル周期が変動する映像信
号をサンプルすると最適位置Aや波形の変化点Bでサン
プルされるのに対し、本実施例では前記バッファ回路4
の出力負荷容量Coの容量変動により、サンプリング・
クロックの立ち上がりエッジ傾斜が僅かに変わり、常に
最適位置Aに近いところで映像信号をサンプルすること
ができるため、映像信号を忠実にディジタルデータに変
換することが可能となる。
オード(DL)11A,11Bの両端に発生する容量C
dおよびバッファ回路4の出力負荷容量Coが変化し、
サンプリング・クロックの立ち上がり又は立ち下がりエ
ッジの傾斜が図2に示したように変動する。ここで、A
/D変換回路1が立ち上がりエッジで動作する場合、従
来方式によるサンプリング・クロックはエッジ傾斜が一
定であるため、1ドットピクセル周期が変動する映像信
号をサンプルすると最適位置Aや波形の変化点Bでサン
プルされるのに対し、本実施例では前記バッファ回路4
の出力負荷容量Coの容量変動により、サンプリング・
クロックの立ち上がりエッジ傾斜が僅かに変わり、常に
最適位置Aに近いところで映像信号をサンプルすること
ができるため、映像信号を忠実にディジタルデータに変
換することが可能となる。
【0042】したがって、本実施例によれば、パソコン
またはワークステーションから送られてくる映像信号を
液晶パネルに正しく表示することができ、表示画面にに
じみやちらつきのない高画質の表示を得ることができ
る。
またはワークステーションから送られてくる映像信号を
液晶パネルに正しく表示することができ、表示画面にに
じみやちらつきのない高画質の表示を得ることができ
る。
【0043】図3は本発明の第2実施例を説明するブロ
ック図であって、アナログ映像信号を多重サンプルする
ことによって時間軸変動を補正する回路構成としたA/
D変換回路を用いた液晶ディスプレイ装置用の信号処理
回路である。
ック図であって、アナログ映像信号を多重サンプルする
ことによって時間軸変動を補正する回路構成としたA/
D変換回路を用いた液晶ディスプレイ装置用の信号処理
回路である。
【0044】この信号処理回路は、遅延回路2、PLL
回路3、増幅回路5、スイッチ13、マイコン14、液
晶パネル27、3個のA/D変換回路1A,1B,1C
と変換したディジタルデータを奇数および偶数の2つの
パラレルデータに変換するマルチプレクサ16を内蔵し
たマルチA/D変換回路15、遅延回路D1,D2を有
して位相が異なる3つのサンプリング・クロックを生成
するクロック遅延回路19、各サンプリング・クロック
でサンプルしたディジタルデータA,B,Cから最適デ
ータを抽出するデータ選択回路18を内蔵した表示制御
回路17で構成されている。上記3つのサンプリング・
クロックの位相差はマイコン14によって任意に設定さ
れる。
回路3、増幅回路5、スイッチ13、マイコン14、液
晶パネル27、3個のA/D変換回路1A,1B,1C
と変換したディジタルデータを奇数および偶数の2つの
パラレルデータに変換するマルチプレクサ16を内蔵し
たマルチA/D変換回路15、遅延回路D1,D2を有
して位相が異なる3つのサンプリング・クロックを生成
するクロック遅延回路19、各サンプリング・クロック
でサンプルしたディジタルデータA,B,Cから最適デ
ータを抽出するデータ選択回路18を内蔵した表示制御
回路17で構成されている。上記3つのサンプリング・
クロックの位相差はマイコン14によって任意に設定さ
れる。
【0045】図4は本発明の第2実施例の動作タイミン
グを説明する波形図である。図中、白丸と黒丸はクロッ
ク遅延回路19で作られたサンプリング・クロックA,
B,CによりマルチA/D変換回路15でサンプルする
位置であり、黒丸は特に最適サンプル位置を表してい
る。
グを説明する波形図である。図中、白丸と黒丸はクロッ
ク遅延回路19で作られたサンプリング・クロックA,
B,CによりマルチA/D変換回路15でサンプルする
位置であり、黒丸は特に最適サンプル位置を表してい
る。
【0046】前記サンプリング・クロックでサンプルさ
れたデータは、表示制御回路17に送られ、データ選択
回路18で最適位置(黒丸)でサンプルしたデータのみ
を抽出し、表示データとして出力される。例えば、図4
に示したn番目の映像信号をサンプルする場合、サンプ
リング・クロックBでサンプルしたデータが他のサンプ
リング・クロックA,Cでサンプルするよりも最もA/
D変換誤差が小さく、最適サンプル位置であるため、デ
ータ選択回路18にはB点におけるデータが表示データ
として出力される。
れたデータは、表示制御回路17に送られ、データ選択
回路18で最適位置(黒丸)でサンプルしたデータのみ
を抽出し、表示データとして出力される。例えば、図4
に示したn番目の映像信号をサンプルする場合、サンプ
リング・クロックBでサンプルしたデータが他のサンプ
リング・クロックA,Cでサンプルするよりも最もA/
D変換誤差が小さく、最適サンプル位置であるため、デ
ータ選択回路18にはB点におけるデータが表示データ
として出力される。
【0047】図5は図3におけるデータ選択回路18の
詳細を説明するブロック図である。図示したデータ選択
回路18は、最大データ値を検出する最大値検出回路2
2A,22B、最小データ値を検出する最小値検出回路
23A,23B、2つのディジタルデータの差を計算す
る演算回路24A,24B、最大または最小データ値を
選択するセレクタ回路25A,25B、フリップフロッ
プ(D/FF)26で構成されており、サンプリング・
クロックBでサンプルされたデータBの増減傾向から最
適サンプルデータ、すなわち表示データを選択する回路
である。
詳細を説明するブロック図である。図示したデータ選択
回路18は、最大データ値を検出する最大値検出回路2
2A,22B、最小データ値を検出する最小値検出回路
23A,23B、2つのディジタルデータの差を計算す
る演算回路24A,24B、最大または最小データ値を
選択するセレクタ回路25A,25B、フリップフロッ
プ(D/FF)26で構成されており、サンプリング・
クロックBでサンプルされたデータBの増減傾向から最
適サンプルデータ、すなわち表示データを選択する回路
である。
【0048】図6は図5の動作タイミングを説明する波
形図である。同図中、アナログ映像信号の丸印に付加し
たアルファベット文字(A,B,C)は、サンプリング
・クロックA,B,Cのそれぞれでサンプルしたデータ
を表し、そのデータはデータ選択回路18の最大値検出
回路22A,2Bまたは最小値検出回路23A,23B
にラッチされている。
形図である。同図中、アナログ映像信号の丸印に付加し
たアルファベット文字(A,B,C)は、サンプリング
・クロックA,B,Cのそれぞれでサンプルしたデータ
を表し、そのデータはデータ選択回路18の最大値検出
回路22A,2Bまたは最小値検出回路23A,23B
にラッチされている。
【0049】以下、図6の波形図を用いて図5のデータ
選択回路の動作を説明する。
選択回路の動作を説明する。
【0050】サンプリング・クロックBでサンプルされ
たODD,EVENのデータn−1,n,n+1は、先
ず演算回路24A,24Bによってデータの差分が演算
される。その演算結果であるキャリー信号1,キャリー
信号2でセレクタ回路25A,25Bを切り替え、OD
D,EVENのデータにおける最大値または最小値の選
択を個別に行う。ここで、演算回路24は、演算結果が
負の場合は出力に“1”を、正の場合は“0”を出力す
る。したがって、図6中のn−1とn番目におけるデー
タの差[(n−1)−n]は、アナログ映像信号が増加
傾向にあるのでODDキャリー信号1に“0”と、一
方、nとn+1番目におけるデータの差[(n+1)−
n]は、アナログ映像信号が減少傾向にあるのでODD
キャリー信号1に“1”と出力される。また、セレクタ
回路25A,25Bは、前記キャリー信号が“0”のと
きに最大値検出回路22A,22Bにラッチされたデー
タを選択し、“1”のときに最小値検出回路23A,2
3Bにラッチされたデータを選択する。今、n番目に最
適位置でサンプルされたデータ“A”が最大値検出回路
22A,22Bに、n+1番目のデータ“B”が最小値
検出回路23A,23Bにラッチされているとすると、
前記したキャリー信号とセレクタ回路の論理から、デー
タ選択回路18から出力される表示データは、図6のタ
イミングでODD側に“A”が、EVEN側に“B”が
出力される。したがって、データセンタ回路18はサン
プリング・クロックBでサンプルされたデータを用いて
増減傾向を演算回路24A,24Bで演算し、その結果
を用いてサンプリング・クロックA,B,Cでサンプル
された各データA,B,Cの最大あるいは最小データを
選択することで、常に最適位置でサンプルされたデータ
のみを表示データとして抽出している。これによって、
パソコンやワークステーションから送られて来るアナロ
グ映像信号を正しくディジタル信号に変換でき、表示画
面ににじみやちらつきのない高画質の表示を得ることが
できる。
たODD,EVENのデータn−1,n,n+1は、先
ず演算回路24A,24Bによってデータの差分が演算
される。その演算結果であるキャリー信号1,キャリー
信号2でセレクタ回路25A,25Bを切り替え、OD
D,EVENのデータにおける最大値または最小値の選
択を個別に行う。ここで、演算回路24は、演算結果が
負の場合は出力に“1”を、正の場合は“0”を出力す
る。したがって、図6中のn−1とn番目におけるデー
タの差[(n−1)−n]は、アナログ映像信号が増加
傾向にあるのでODDキャリー信号1に“0”と、一
方、nとn+1番目におけるデータの差[(n+1)−
n]は、アナログ映像信号が減少傾向にあるのでODD
キャリー信号1に“1”と出力される。また、セレクタ
回路25A,25Bは、前記キャリー信号が“0”のと
きに最大値検出回路22A,22Bにラッチされたデー
タを選択し、“1”のときに最小値検出回路23A,2
3Bにラッチされたデータを選択する。今、n番目に最
適位置でサンプルされたデータ“A”が最大値検出回路
22A,22Bに、n+1番目のデータ“B”が最小値
検出回路23A,23Bにラッチされているとすると、
前記したキャリー信号とセレクタ回路の論理から、デー
タ選択回路18から出力される表示データは、図6のタ
イミングでODD側に“A”が、EVEN側に“B”が
出力される。したがって、データセンタ回路18はサン
プリング・クロックBでサンプルされたデータを用いて
増減傾向を演算回路24A,24Bで演算し、その結果
を用いてサンプリング・クロックA,B,Cでサンプル
された各データA,B,Cの最大あるいは最小データを
選択することで、常に最適位置でサンプルされたデータ
のみを表示データとして抽出している。これによって、
パソコンやワークステーションから送られて来るアナロ
グ映像信号を正しくディジタル信号に変換でき、表示画
面ににじみやちらつきのない高画質の表示を得ることが
できる。
【0051】図7は本発明を適用する液晶ディスプレイ
装置の一例であるモニター装置の外観図である。
装置の一例であるモニター装置の外観図である。
【0052】このモニター装置に搭載される液晶パネル
の駆動を行うための信号処理装置に前記した構成を適用
することにより、高画質の映像表示を得ることができ
る。
の駆動を行うための信号処理装置に前記した構成を適用
することにより、高画質の映像表示を得ることができ
る。
【0053】なお、本発明は、上記実施例で説明した液
晶表示装置にのみ適用できるものではなく、ノート型パ
ソコンの表示部、ディスクトップ型パソコンの表示部、
その他アナログ/ディジタル変換信号を扱う他の機器、
例えばディジタルビデオ装置、CCDカメラ等にも同様
に適用できる。
晶表示装置にのみ適用できるものではなく、ノート型パ
ソコンの表示部、ディスクトップ型パソコンの表示部、
その他アナログ/ディジタル変換信号を扱う他の機器、
例えばディジタルビデオ装置、CCDカメラ等にも同様
に適用できる。
【0054】
【発明の効果】以上説明したように、本発明によれば、
パソコンやワークステーション等の装置内部の電流変動
等によりディスプレイ装置に送られて来るアナログ映像
信号等の1ドットピクセル周期が僅かに変動した場合で
も、常に当該映像情報を最適位置でサンプリングするこ
とが可能となり、A/D変換回路の変換精度が向上する
だけでなく、表示画面の画質を大幅に向上することがで
きる。
パソコンやワークステーション等の装置内部の電流変動
等によりディスプレイ装置に送られて来るアナログ映像
信号等の1ドットピクセル周期が僅かに変動した場合で
も、常に当該映像情報を最適位置でサンプリングするこ
とが可能となり、A/D変換回路の変換精度が向上する
だけでなく、表示画面の画質を大幅に向上することがで
きる。
【図1】本発明の第1実施例を説明するブロック図であ
る。
る。
【図2】本発明の第1実施例の動作タイミングを説明す
る波形図である。
る波形図である。
【図3】本発明の第2実施例を説明するブロック図であ
る。
る。
【図4】本発明の第2実施例の動作タイミングを説明す
る波形図である。
る波形図である。
【図5】図3におけるデータ選択回路18の詳細を説明
するブロック図である。
するブロック図である。
【図6】図5の動作タイミングを説明する波形図であ
る。
る。
【図7】本発明を適用する液晶ディスプレイ装置の一例
であるモニター装置の外観図である。
であるモニター装置の外観図である。
【図8】コンピュータからディスプレイ装置間に転送さ
れる表示信号を説明する概略ブロック図である。
れる表示信号を説明する概略ブロック図である。
【図9】アナログ信号をディジタル信号に変換して液晶
パネルを駆動する信号処理回路の従来の回路構成を説明
するブロック図である。
パネルを駆動する信号処理回路の従来の回路構成を説明
するブロック図である。
【図10】パソコンあるいはワークステーションから送
られてくる1ドットピクセル幅の白と黒のアナログ映像
信号A,Bの波形説明図である。
られてくる1ドットピクセル幅の白と黒のアナログ映像
信号A,Bの波形説明図である。
【図11】図10に示した映像信号AとBをA/D変換
回路でディジタル信号に変換するタイミングを説明する
波形図である。
回路でディジタル信号に変換するタイミングを説明する
波形図である。
1 A/D変換回路 2 遅延回路 3 PLL回路 4 バッファ回路 5A,5B 増幅回路(AMP) 6 位相比較回路 7 チャージポンプ回路 8 ローパスフィルタ(LPF) 9 比較回路(COMP) 10A,10B 容量(CL) 11A,11B バリキャップダイオード(DL) 12A,12B 終端抵抗(RL) 13 スイッチ 14 マイコン 15 マルチA/D変換回路 16 マルチプレクサ 17 表示制御回路 19 クロック遅延回路 18 選択回路 27 液晶パネル D1,D2 遅延回路。
Claims (4)
- 【請求項1】アナログ信号をサンプリング・クロックに
よりサンプルしてディジタル信号に変換するA/D変換
回路を備えた信号処理回路において、 前記A/D変換回路に供給するサンプリング・クロック
と前記アナログ信号の1ドットピクセル周期の位相差を
検出する位相差検出回路と、前記位相差検出回路で検出
された位相差に応じて前記サンプリング・クロックの立
ち上がりエッジ傾斜変化させるサンプル位置補正回路と
を備え、前記アナログ信号を最適位置でサンプルするこ
とを特徴とする信号処理回路。 - 【請求項2】アナログ映像信号を基準レベルと比較する
比較回路と、前記アナログ映像信号と共に入力する同期
信号からドットクロックを生成するPLL回路と、前記
比較回路の出力と前記PLL回路の出力の位相差を検出
する位相比較器と、前記ドットクロックの立ち上がりエ
ッジ傾斜を前記位相比較器の比較信号で変化させるエッ
ジ傾斜変更回路と、前記アナログ映像信号を前記エッジ
傾斜変更回路の出力信号をサンプリング・クロックとし
てサンプルしてディジタルデータに変換するA/D変換
回路とを具備したことを特徴とする液晶ディスプレイ装
置用の信号処理回路。 - 【請求項3】前記エッジ傾斜変更回路を前記位相比較器
の比較信号により容量を可変としたバリキャップダイオ
ードで構成したことを特徴とする請求項2に記載の液晶
ディスプレイ装置用の信号処理回路。 - 【請求項4】アナログ映像信号をサンプリング・クロッ
クによりサンプルしてディジタル信号に変換するA/D
変換回路を備えた液晶ディスプレイ装置用の信号処理回
路において、 入力するアナログ映像信号を同時にディジタルデータに
変換する並列配置されたn個のA/D変換回路で構成し
た多重A/D変換回路と、 前記アナログ映像信号と共に入力する同期信号からドッ
トクロックを生成するPLL回路と、前記PLL回路で
生成したドットクロックから位相の異なるn個のサンプ
リング・クロックを生成するクロック遅延回路と、 前記多重A/D変換回路から出力するn個のディジタル
データのデータの増減傾向により前記n個のディジタル
データの中から最大または最小のディジタルデータを選
択するデータ選択回路を有し、選択されたディジタルデ
ータを液晶ディスプレイに表示する表示制御回路とを具
備したことを特徴とする液晶ディスプレイ装置用の信号
処理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35517797A JPH11184437A (ja) | 1997-12-24 | 1997-12-24 | 信号処理回路および液晶ディスプレイ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35517797A JPH11184437A (ja) | 1997-12-24 | 1997-12-24 | 信号処理回路および液晶ディスプレイ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11184437A true JPH11184437A (ja) | 1999-07-09 |
Family
ID=18442400
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35517797A Pending JPH11184437A (ja) | 1997-12-24 | 1997-12-24 | 信号処理回路および液晶ディスプレイ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11184437A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007025585A (ja) * | 2005-07-21 | 2007-02-01 | Sharp Corp | 映像表示装置 |
-
1997
- 1997-12-24 JP JP35517797A patent/JPH11184437A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007025585A (ja) * | 2005-07-21 | 2007-02-01 | Sharp Corp | 映像表示装置 |
JP4703301B2 (ja) * | 2005-07-21 | 2011-06-15 | シャープ株式会社 | 映像表示装置 |
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