JPH11176758A - Semiconductor element - Google Patents
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- JPH11176758A JPH11176758A JP3198298A JP3198298A JPH11176758A JP H11176758 A JPH11176758 A JP H11176758A JP 3198298 A JP3198298 A JP 3198298A JP 3198298 A JP3198298 A JP 3198298A JP H11176758 A JPH11176758 A JP H11176758A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明はＧａＮ系の半導体
層を含む半導体素子に関する。The present invention relates to a semiconductor device including a GaN-based semiconductor layer.
【０００２】[0002]
【従来の技術】ＧａＮ系の半導体は例えば青色発光素子
として利用できることが知られている。かかる発光素子
では、基板には一般的にサファイアが用いられ、例えば
ＡｌＮ製の層を介してＧａＮ系の半導体層が積層されて
発光素子構造が形成される。ここにＡｌＮ製の層はＧａ
Ｎ系の半導体層を成長させるときの核発生を与える役目
をしていると考えられる。2. Description of the Related Art It is known that a GaN-based semiconductor can be used, for example, as a blue light emitting device. In such a light-emitting element, sapphire is generally used for a substrate, and a GaN-based semiconductor layer is laminated via an AlN layer, for example, to form a light-emitting element structure. Here, the AlN layer is Ga
It is considered that it plays a role of giving nucleation when growing an N-based semiconductor layer.
【０００３】このような素子において、サファイア基板
を他の材料に置換することが望まれている。サファイア
基板は高価であるからである。更には、サファイア基板
は絶縁体であるため同一面側に電極を形成する必要があ
り半導体層の一部をエッチングしなければならず、それ
に応じてボンディングの工程も２倍となる。また、同一
面側にｎ、ｐ両電極を形成するため、素子サイズの小型
化にも制限があった。加えて、チャージアップの問題も
あった。In such a device, it is desired to replace the sapphire substrate with another material. This is because the sapphire substrate is expensive. Furthermore, since the sapphire substrate is an insulator, it is necessary to form an electrode on the same surface side and a part of the semiconductor layer must be etched, and the number of bonding steps is doubled accordingly. In addition, since both n and p electrodes are formed on the same surface side, there is also a limitation on miniaturization of the element size. In addition, there was a problem of charge-up.
【０００４】このようなサファイア基板の不具合を回避
するため、シリコン基板上にＧａＮ系の半導体層を成長
させる技術が検討されている。特開平８−３１０９００
号公報、特開平９−９２８８２号公報等を参照された
い。In order to avoid such a problem of the sapphire substrate, a technique for growing a GaN-based semiconductor layer on a silicon substrate has been studied. JP-A-8-310900
See Japanese Patent Application Laid-Open No. 9-92882 and Japanese Patent Application Laid-Open No. 9-92882.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、本発明
者らの検討によれば、シリコン基板の上にＧａＮ系の半
導体層を成長させることは非常に困難であった。その原
因の一つに、シリコンとＧａＮ系の半導体の熱膨張率の
差がある。シリコンの線膨張係数が４．７ X １０-6／
Ｋであるのに対しＧａＮの線膨張係数は５．５９ X １
０-6／Ｋであり、前者が後者より大きい。従って、Ｇａ
Ｎ系の半導体を成長させる際に加熱をすると、図１に示
す如く、シリコン基板１が伸長されＧａＮ系の半導体層
３側が圧縮するように素子が変形する。このとき、Ｇａ
Ｎ系の半導体層３内に引っ張り応力が生じ、その結果ク
ラック５の発生するおそれがある。また、クラック５が
生じないまでも格子に歪みが生じる。従って、ＧａＮ系
の半導体素子がその本来の機能を発揮できなくなる。However, according to the study of the present inventors, it has been very difficult to grow a GaN-based semiconductor layer on a silicon substrate. One of the causes is a difference in thermal expansion coefficient between silicon and a GaN-based semiconductor. The linear expansion coefficient of silicon is 4.7 X 10 -6 /
GaN has a coefficient of linear expansion of 5.59 X 1
0 −6 / K, the former being larger than the latter. Therefore, Ga
When heating is performed when growing an N-based semiconductor, the element is deformed such that the silicon substrate 1 is elongated and the GaN-based semiconductor layer 3 is compressed, as shown in FIG. At this time, Ga
A tensile stress is generated in the N-based semiconductor layer 3, and as a result, a crack 5 may be generated. Moreover, even if the crack 5 does not occur, the lattice is distorted. Therefore, the GaN-based semiconductor element cannot exhibit its original function.
【０００６】そこで、この発明はシリコン基板の上にＧ
ａＮ系の半導体層が容易に形成できる新規な構成の半導
体発光素子を提供することを目的とする。Accordingly, the present invention provides a method of forming a G on a silicon substrate.
It is an object of the present invention to provide a semiconductor light emitting device having a novel configuration in which an aN-based semiconductor layer can be easily formed.
【０００７】[0007]
【課題を解決するための手段】本発明者のうちの一人は
上記の目的を達成すべく鋭意検討をした結果、特願平９
−２９３４６３において、シリコン基板とＧａＮ系の半
導体層との間にＣｒ、Ｈｆ、Ｎｂ、Ｔａ、Ｖ、Ｔｉ、Ｚ
ｒから選ばれる１種又は２種以上の金属からなる１又は
２以上のバッファ層を介在させることに想到した。Means for Solving the Problems One of the inventors of the present invention has made intensive studies to achieve the above object, and as a result, was found in Japanese Patent Application No. Hei.
-293463, Cr, Hf, Nb, Ta, V, Ti, Z between the silicon substrate and the GaN-based semiconductor layer.
The inventors have conceived of interposing one or more buffer layers made of one or more metals selected from r.
【０００８】シリコン製の基板とＧａＮ系の半導体層と
の間に上記金属製のバッファ層を介在させると、図２に
示すように、バッファ層１２がＧａＮ系の半導体層１３
と基板１１との熱膨張係数の差により生じた応力を緩衝
するので、ＧａＮ系の半導体層１３内の引っ張り応力が
小さくなる。従って、そこにクラックが発生することは
ほとんどなくなり、格子歪みも緩和される。よって、Ｇ
ａＮ系の半導体層１３はその本来の機能を設計どおりに
発揮できることとなる。When the above-mentioned metal buffer layer is interposed between the silicon substrate and the GaN-based semiconductor layer, the buffer layer 12 becomes the GaN-based semiconductor layer 13 as shown in FIG.
Since the stress generated due to the difference in thermal expansion coefficient between the substrate and the substrate 11 is buffered, the tensile stress in the GaN-based semiconductor layer 13 is reduced. Therefore, cracks hardly occur there, and lattice distortion is reduced. Therefore, G
The aN-based semiconductor layer 13 can exhibit its original function as designed.
【０００９】シリコン製の基板及び金属製のバッファ層
はともに導電性である。これにより、基板に電極を接続
し、基板側よりＧａＮ系の半導体層に通電することが可
能になる。従って、ＧａＮ系の半導体層で素子を構成す
るとき必要とされた当該半導体層に対する複雑なエッチ
ングが不要になる。図３の例で言えば、ｎクラッド層が
バッファ層及び基板を介して外部に電気的に接続可能と
なる。一方、サファイア基板の場合は、これが絶縁性で
あったため発光層及びｐクラッド層をエッチングしてｎ
クラッド層を露出し、これを外部と電気的に接続させる
必要があった。基板及びバッファ層を介して半導体層へ
通電可能となったので、外部電源に対するボンディング
も容易になる。また、半導体層の上下で電極形成が可能
となるので素子を小型化することができる。更には、ア
ースをとればチャージアップの問題も容易に解決され
る。The silicon substrate and the metal buffer layer are both conductive. This makes it possible to connect an electrode to the substrate and to supply electricity to the GaN-based semiconductor layer from the substrate side. Therefore, complicated etching for the semiconductor layer, which is required when an element is formed using a GaN-based semiconductor layer, becomes unnecessary. In the example of FIG. 3, the n-cladding layer can be electrically connected to the outside via the buffer layer and the substrate. On the other hand, in the case of a sapphire substrate, the light emitting layer and the p-cladding layer are etched by
It was necessary to expose the cladding layer and electrically connect it to the outside. Since it becomes possible to conduct electricity to the semiconductor layer via the substrate and the buffer layer, bonding to an external power supply is also facilitated. Further, since electrodes can be formed above and below the semiconductor layer, the size of the element can be reduced. Furthermore, the problem of charge-up can be easily solved by grounding.
【００１０】バッファ層が金属で形成されていると、Ｇ
ａＮ系の半導体層が発光素子構造若しくは受光素子構造
を採る場合、このバッファ層自体が反射層の役目をす
る。従って、従来例の透明なサファイア基板を用いた発
光素子や受光素子で必要とされていた別個の反射層の形
成が不要となる。また、ＧａＡｓのように光を吸収する
材料で基板を形成した場合における当該基板の除去作業
が不要になる。When the buffer layer is made of metal, G
When the aN-based semiconductor layer has a light emitting element structure or a light receiving element structure, the buffer layer itself functions as a reflection layer. Therefore, it is not necessary to form a separate reflective layer, which is required for the light emitting element and the light receiving element using the transparent sapphire substrate of the conventional example. Further, when the substrate is formed of a material that absorbs light, such as GaAs, the operation of removing the substrate becomes unnecessary.
【００１１】本発明者らはＺｒとＴｉに注目して更に検
討を進めた。ＺｒとＴｉには下記の利点があるからであ
る。 Ｔｉ及びＺｒはその融点が１０００℃以上であるの
で、ＧａＮ系の半導体層の製造過程で加えられる温度に
よっても安定である。 Ｔｉ及びＺｒはその線膨張係数が１０ X １０-6／
Ｋ以下であるので、シリコン材料のそれに近く、かつ
Ｔｉ及びＺｒの弾性率が１５ X １０10Ｎ／ｍ2以下と比
較的柔らかいので、シリコンとＧａＮ系の半導体との線
膨張係数の差により生じる内部応力がバッファ層で緩和
される。 Ｚｒの窒化物生成エネルギーが負であるので、バッ
ファ層とＧａＮ系の半導体との間に好ましい密着力が得
られる。 ＺｒとＧａＮ系の半導体層との格子定数の差が２％
以下であるので、バッファ層とＧａＮ系の半導体層とな
じみがよくなり、ＧａＮ系の半導体層の格子歪みが小さ
くなる。 Ｔｉはシリサイドを形成できるので、バッファ層と
シリコン基板との間に好ましい密着力が得られる。 Ｚｒの結晶構造はＧａＮ系の半導体と同じ六方晶で
あるので、バッファ層とＧａＮ系の半導体層となじみが
よくなり、ＧａＮ系の半導体層の格子歪みが小さくな
る。 なお、ＴｉとＺｒの具体的な特性は次の通りである。 融点 線膨張係数 弾性率 格子定数 Ｔｉ 1680℃ 8.9 X 10-6／Ｋ 11.42 X 1010Ｎ／ｍ2 2.950 Ｚｒ 1850℃ 5.0 X 10-6／Ｋ 9.76 X 1010Ｎ／ｍ2 3.231The present inventors have further studied by focusing on Zr and Ti. This is because Zr and Ti have the following advantages. Since the melting points of Ti and Zr are 1000 ° C. or higher, they are stable even at the temperature applied during the manufacturing process of the GaN-based semiconductor layer. Ti and Zr have a linear expansion coefficient of 10 X 10 -6 /
Since it is less than K, it is close to that of a silicon material, and the elastic modulus of Ti and Zr is relatively soft, 15 × 10 10 N / m 2 or less, so it is caused by a difference in linear expansion coefficient between silicon and a GaN-based semiconductor. Internal stress is relieved by the buffer layer. Since the nitride generation energy of Zr is negative, a favorable adhesion between the buffer layer and the GaN-based semiconductor can be obtained. 2% difference in lattice constant between Zr and GaN-based semiconductor layer
Because of the following, the affinity between the buffer layer and the GaN-based semiconductor layer is improved, and the lattice distortion of the GaN-based semiconductor layer is reduced. Since Ti can form silicide, favorable adhesion between the buffer layer and the silicon substrate can be obtained. Since the crystal structure of Zr is hexagonal, which is the same as that of the GaN-based semiconductor, the compatibility between the buffer layer and the GaN-based semiconductor layer is improved, and lattice distortion of the GaN-based semiconductor layer is reduced. The specific characteristics of Ti and Zr are as follows. Melting point Linear expansion coefficient Elastic modulus Lattice constant Ti 1680 ° C 8.9 X 10 -6 / K 11.42 X 10 10 N / m 2 2.950 Zr 1850 ° C 5.0 X 10 -6 / K 9.76 X 10 10 N / m 2 3.231
【００１２】上記検討の結果、下記の発明に想到した。
シリコン製の基板と、ＧａＮ系の半導体層と、前記基板
と前記半導体層との間に設けられるバッファ層であっ
て、該バッファ層は前記基板の上に形成されるＴｉ製の
第１のバッファ層と、該第１のバッファ層の上に形成さ
れるＺｒ製の第２のバッファ層とからなるバッファ層
と、を備えてなる半導体素子。As a result of the above study, the following invention has been reached.
A silicon substrate, a GaN-based semiconductor layer, and a buffer layer provided between the substrate and the semiconductor layer, wherein the buffer layer is a first Ti buffer formed on the substrate. A semiconductor device comprising: a first buffer layer; and a buffer layer including a second Zr buffer layer formed on the first buffer layer.
【００１３】このようにシリコン製の基板の上にＴｉの
層とＺｒの層を順次形成すると、Ｚｒの層はｃ軸配向し
やすくなることがわかった。即ち、シリコン基板の上に
直接Ｚｒの層を形成する場合と比べて、シリコン基板の
上にＴｉの層を介して成長されたＺｒの結晶は＜０００
１＞方向に成長する傾向が高くなる。これはＴｉが高い
配向性を持って成膜できることに起因する。なお、Ｇａ
Ｎ系の半導体層は通常ｃ軸配向であるので、その下地と
なるバッファ層もその少なくとも表面（半導体層と接す
る面）においてｃ軸配向であることが好ましいことはい
うまでもない。As described above, it has been found that when a Ti layer and a Zr layer are sequentially formed on a silicon substrate, the Zr layer tends to be c-axis oriented. That is, as compared with the case where the Zr layer is formed directly on the silicon substrate, the Zr crystal grown on the silicon substrate via the Ti layer is <000.
The tendency to grow in the 1> direction increases. This is because Ti can be deposited with high orientation. Note that Ga
Since the N-based semiconductor layer is usually c-axis oriented, it goes without saying that the buffer layer serving as the base is preferably c-axis oriented at least on the surface (the surface in contact with the semiconductor layer).
【００１４】ここにＴｉ製の第１のバッファ層の膜厚は
０．０１〜１０μｍとすることが好ましい。０．０１μ
ｍ未満であるとｃ軸配向性が弱いからであり、１０μｍ
を越えると表面ムラがおき、それぞれ好ましくない。更
に好ましくは０．０１〜１μｍである。更に更に好まし
くは０．０３〜０．３μｍである。Ｚｒ製の第２のバッ
ファ層の膜厚は０．１μｍ以上とすることが好ましい。
０．１μｍ未満であるとｃ軸配向性が弱い。更に好まし
くは０．２〜０．８μｍである。更に更に好ましくは
０．２〜０．５μｍである。Here, the thickness of the first buffer layer made of Ti is preferably 0.01 to 10 μm. 0.01μ
If it is less than 10 m, the c-axis orientation is weak.
Exceeding the range causes surface unevenness, which is not preferable. More preferably, it is 0.01 to 1 μm. Still more preferably, it is 0.03-0.3 μm. The thickness of the second buffer layer made of Zr is preferably 0.1 μm or more.
If it is less than 0.1 μm, the c-axis orientation is weak. More preferably, it is 0.2 to 0.8 μm. Still more preferably, it is 0.2 to 0.5 μm.
【００１５】なお、基板−第１のバッファ層−第２のバ
ッファ層−半導体層の各層間に、本発明の作用効果を阻
害しない範囲で、他の層を設けることができる。Note that another layer can be provided between the substrate, the first buffer layer, the second buffer layer, and the semiconductor layer as long as the effects of the present invention are not impaired.
【００１６】更に本発明者らの検討によれば、Ｔｉ製の
第１のバッファ層をシリコン基板の（１１１）面上に形
成すると、Ｚｒ製の第２のバッファ層のｃ軸配向がより
促進されることがわかった。According to the study of the present inventors, when the first buffer layer made of Ti is formed on the (111) plane of the silicon substrate, the c-axis orientation of the second buffer layer made of Zr is further promoted. It turned out to be.
【００１７】更に本発明者らの検討によれば、シリコン
基板を昇温した後にＴｉ製の第１のバッファ層及びＺｒ
製の第２のバッファ層を成長させることが好ましい。シ
リコン基板を昇温した状態でバッファ層を形成すると、
Ｚｒがｃ軸配向しやすいことがわかったからである。理
由はＺｒが基板に到達したときに格子点に移動しやすい
からと考えられる。バッファ層を形成する際のシリコン
基板の温度は１００〜２５０℃とすることが好ましく、
１００℃未満であると、ｃ軸配向したＺｒ製のバッファ
層を得難く、また２５０℃を越えてシリコン基板を昇温
する必要はない。また、バッファ層を形成する際のシリ
コン基板の温度は１３０〜２００℃とすることが更に好
ましい。シリコン基板を１３０℃以上とすると、シリコ
ン基板に対するバッファ層の密着力が十分となり、後に
ＧａＮ系の半導体層を形成するためにウエハを１０００
℃近くまで加熱しても、シリコン基板からバッファ層が
剥離若しくは浮き上がらなくなる。バッファ層を形成す
る際のシリコン基板の温度は、更に更に好ましくは、１
５０〜２００℃である。According to the study of the present inventors, the first buffer layer made of Ti and the Zr
Preferably, a second buffer layer is grown. When the buffer layer is formed with the silicon substrate heated,
This is because it has been found that Zr is easily c-axis oriented. It is considered that the reason is that Zr easily moves to the lattice point when it reaches the substrate. The temperature of the silicon substrate when forming the buffer layer is preferably 100 to 250 ° C.,
When the temperature is lower than 100 ° C., it is difficult to obtain a buffer layer made of Zr with c-axis orientation, and it is not necessary to raise the temperature of the silicon substrate to over 250 ° C. Further, the temperature of the silicon substrate when forming the buffer layer is more preferably 130 to 200 ° C. When the temperature of the silicon substrate is set to 130 ° C. or higher, the adhesiveness of the buffer layer to the silicon substrate becomes sufficient, and the wafer needs to be 1000
Even when heated to a temperature close to ° C., the buffer layer does not peel off or float from the silicon substrate. The temperature of the silicon substrate when forming the buffer layer is further more preferably 1
50-200 ° C.
【００１８】バッファ層の形成の方法は特に限定され
ず、基板の材料やバッファ層自身の材料の特性に応じて
適宜選択される。例えば、既述の金属でバッファ層を形
成する場合はプラズマＣＶＤ、熱ＣＶＤ、光ＣＶＤ等の
ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）、スパッタ、蒸着等の（Ｐｈｙｓｉｃａｌ
Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）等の方法を採用
できる。The method for forming the buffer layer is not particularly limited, and is appropriately selected according to the characteristics of the material of the substrate and the material of the buffer layer itself. For example, when the buffer layer is formed of the above-described metal, a CVD (Chemical Vapor Depos) such as a plasma CVD, a thermal CVD, and an optical CVD is used.
(physical), sputtering, vapor deposition, etc.
(Vapour Deposition) or the like.
【００１９】ただし、バッファ層を形成する際にはその
雰囲気を実質的に酸素が存在しないものとする。バッフ
ァ層を形成する際に酸素が存在すると、その形成材料で
あるＴｉ及びＺｒと酸素とが反応するおそれがあるから
である。However, when forming the buffer layer, the atmosphere is substantially free of oxygen. This is because if oxygen is present when the buffer layer is formed, Ti and Zr, which are the materials for the formation, may react with oxygen.
【００２０】[0020]
【発明の実施の形態】以下、この発明の実施の形態を説
明する。以下に説明する形態の半導体素子は発光ダイオ
ード２０であり、その構成を図３に示す。Embodiments of the present invention will be described below. The semiconductor element of the embodiment described below is a light-emitting diode 20, the configuration of which is shown in FIG.
【００２１】各半導体層のスペックは次の通りである。 層 ： 組成：ドーパント （膜厚） ｐクラッド層２５ ： ｐ−ＧａＮ:Ｍｇ （0.3μm） 発光層 ２４ ： 超格子構造 量子井戸層 ： Ｉｎ0.15Ｇａ0.85Ｎ （3.5nm) バリア層 ： ＧａＮ （3.5nm） 量子井戸層とバリア層の繰り返し数：1〜10 ｎクラッド層２３ ： ｎ−ＧａＮ：Ｓｉ （4μm） 第２のバッファ層２２ｂ ： Ｚｒ （0.3μm） 第１のバッファ層２２ａ ： Ｔｉ （0.05μm） 基板２１ ： Ｓｉ＜１１１＞ （300μm）The specifications of each semiconductor layer are as follows. Layer: Composition: Dopant (thickness) P-cladding layer 25: p-GaN: Mg (0.3 μm) Light-emitting layer 24: Superlattice structure Quantum well layer: In 0.15 Ga 0.85 N (3.5 nm) Barrier layer: GaN (3.5 nm) Number of repetitions of quantum well layer and barrier layer: 1 to 10 n cladding layer 23: n-GaN: Si (4 μm) second buffer layer 22 b: Zr (0.3 μm) first buffer layer 22 a: Ti (0.05 μm) ) Substrate 21: Si <111> (300 μm)
【００２２】ｎクラッド層２３は発光層２４側の低電子
濃度ｎ層と第２のバッファ層２２ｂ側の高電子濃度ｎ+
層とからなる２層構造とすることができる。発光層２４
は超格子構造のものに限定されず、シングルへテロ型、
ダブルへテロ型及びホモ接合型のものなどを用いること
ができる。発光層２４とｐクラッド層２５との間にマグ
ネシウム等のアクセプタをドープしたバンドギャップの
広いＡｌXＩｎYＧａ1-X-YＮ（X=0,Y=0,X=Y=0を含む）層
を介在させることができる。これは発光層２４中に注入
された電子がｐクラッド層２５に拡散するのを防止する
ためである。ｐクラッド層２５を発光層２４側の低ホー
ル濃度ｐ層と電極２６側の高ホール濃度ｐ+層とからな
る２層構造とすることができる。The n-cladding layer 23 has a low electron concentration n layer on the light emitting layer 24 side and a high electron concentration n + on the second buffer layer 22b side.
It can have a two-layer structure composed of layers. Light emitting layer 24
Is not limited to a superlattice structure, but is a single hetero type,
Double hetero-type and homozygous types can be used. Emitting layer 24 and wide Al X bandgap doped with an acceptor of magnesium or the like between the p-cladding layer 25 In Y Ga 1-XY N (X = 0, including a Y = 0, X = Y = 0) layer Can be interposed. This is to prevent the electrons injected into the light emitting layer 24 from diffusing into the p clad layer 25. The p-cladding layer 25 can have a two-layer structure including a low hole concentration p layer on the light emitting layer 24 side and a high hole concentration p + layer on the electrode 26 side.
【００２３】上記において、第１のバッファ層２２ａは
次のようにして基板２１の（１１１）面に形成される。
まず、工業的に汎用されるＥＢ蒸着装置のチャンバ内へ
基板２１、Ｔｉ塊及びＺｒ塊を装着する。そしてチャン
バ内を当該装置に付設の真空装置を用いて１×１０-3Ｔ
ｏｒｒ程度まで真空引きする。その後、チャンバ内へ窒
素ガスを送り込み充満させる。このような窒素ガスパー
ジを３回繰り返す。その後、チャンバ内を８×１０-7Ｔ
ｏｒｒ程度まで再度真空引きするとともに、基板２１を
ランプヒータでほぼ１５０℃に維持する。そして、電子
ビーム法によりＴｉを基板の（１１１）面に蒸着させ、
膜厚が約０．０５μｍの第１のバッファ層２２ａを得
る。蒸着の速度は３〜５オングストローム／秒とする。
続いて、８×１０-7Ｔｏｒｒの真空状態を維持した状態
で、電子ビーム法によりＺｒを第１のバッファ層２２ａ
の上に蒸着させ、膜厚が約０．３μｍの第２のバッファ
層２２ｂを得る。蒸着の速度は３〜５オングストローム
／秒とする。In the above, the first buffer layer 22a is formed on the (111) plane of the substrate 21 as follows.
First, the substrate 21, the Ti lump, and the Zr lump are mounted in a chamber of an EB vapor deposition apparatus widely used in industry. Then, the inside of the chamber is set to 1 × 10 −3 T using a vacuum device attached to the device.
Vacuum to about orr. Thereafter, nitrogen gas is sent into the chamber to fill it. Such a nitrogen gas purge is repeated three times. After that, the inside of the chamber is 8 × 10 −7 T
The vacuum is applied again to about orr, and the substrate 21 is maintained at about 150 ° C. by a lamp heater. Then, Ti is deposited on the (111) plane of the substrate by an electron beam method,
A first buffer layer 22a having a thickness of about 0.05 μm is obtained. The deposition rate is 3 to 5 angstroms / second.
Subsequently, while maintaining a vacuum state of 8 × 10 −7 Torr, Zr is deposited on the first buffer layer 22 a by an electron beam method.
To obtain a second buffer layer 22b having a thickness of about 0.3 μm. The deposition rate is 3 to 5 angstroms / second.
【００２４】上記において、窒素ガスによるパージはシ
リコン基板２１へＴｉ及びＺｒを蒸着させるときにＴｉ
とＺｒがチャンバ内の残留酸素と反応してＴｉＯX及び
ＺｒＯXを形成することを防止するためである。従っ
て、窒素ガス以外の不活性ガスを用いることもできる。
また、Ｔｉ及びＺｒと酸素との反応を防止できる程度に
までチャンバ内を真空引きできる場合は、かかる窒素ガ
スによるパージは不要である。しかしながら、本発明者
らの検討によれば、現在工業的に汎用される蒸着装置に
付設の真空装置の能力（真空度〜１０-7Ｔｏｒｒ）では
窒素ガスによるパージが不可欠であった。In the above, purging with nitrogen gas is performed when Ti and Zr are deposited on the silicon substrate 21.
And Zr to prevent TiO X and ZrO X from forming by reacting with residual oxygen in the chamber. Therefore, an inert gas other than nitrogen gas can be used.
If the chamber can be evacuated to such an extent that the reaction between Ti and Zr and oxygen can be prevented, the purging with nitrogen gas is unnecessary. However, according to the study of the present inventors, purging with nitrogen gas was indispensable for the capability (vacuum degree: 10 −7 Torr) of a vacuum device attached to a vapor deposition device that is currently widely used in industry.
【００２５】その後、基板２１を加熱装置にセットし、
他のチャンバへ装着する。そして、チャンバ内を１．５
×１０-5Ｔｏｒｒまで真空引きする。そして、加熱装置
を作動させて当該真空の雰囲気を維持したまま、第１の
バッファ層２２及び第２のバッファ層２３をほぼ６００
℃まで加熱し５分間維持する（アニールする）。その
後、放冷する。Thereafter, the substrate 21 is set in a heating device,
Install in another chamber. Then, the inside of the chamber is 1.5
Vacuum to 10-5 Torr. Then, the first buffer layer 22 and the second buffer layer 23 are substantially 600
Heat to ℃ and maintain for 5 minutes (anneal). Then, it is left to cool.
【００２６】バッファ層の上の各ＧａＮ系の半導体層は
周知の有機金属化合物気相成長法（以下、「ＭＯＣＶＤ
法」という。）により形成される。この成長法において
は、アンモニアガスと３族元素のアルキル化合物ガス、
例えばトリメチルガリウム（ＴＭＧ）、トリメチルアル
ミニウム（ＴＭＡ）やトリメチルインジウム（ＴＭＩ）
とを適当な温度に加熱された基板上に供給して熱分解反
応させ、もって所望の結晶を基板の上に成長させる。な
お、ＧａＮ系半導体層は分子線結晶成長法（ＭＢＥ法）
によっても同様のものが得られる。Each GaN-based semiconductor layer on the buffer layer is formed by a well-known metalorganic compound vapor deposition method (hereinafter referred to as “MOCVD”).
The law. " ). In this growth method, ammonia gas and an alkyl compound gas of a group 3 element are used.
For example, trimethylgallium (TMG), trimethylaluminum (TMA) or trimethylindium (TMI)
Are supplied to a substrate heated to an appropriate temperature to cause a thermal decomposition reaction, thereby growing a desired crystal on the substrate. The GaN-based semiconductor layer is formed by a molecular beam crystal growth method (MBE method).
Can obtain the same thing.
【００２７】ＧａＮ系の半導体とはIII族窒化物半導体
であって、一般的にはＡｌXＩｎYＧａ1ーXーYＮ（Ｘ＝
０、Ｙ＝０、Ｘ＝Ｙ＝０を含む）で表される。発光素子
及び受光素子では、周知のように、発光層が異なる導電
型の半導体層（クラッド層）で挟まれる構成であり、発
光層には超格子構造やダブルヘテロ構造等が採用され
る。The GaN-based semiconductor is a group III nitride semiconductor, which is generally Al x In Y Ga 1 -XY N (X =
0, Y = 0, and X = Y = 0). As is well known, a light emitting element and a light receiving element have a configuration in which a light emitting layer is sandwiched between semiconductor layers (cladding layers) of different conductivity types, and a super lattice structure, a double hetero structure, or the like is adopted for the light emitting layer.
【００２８】このＭＯＣＶＤ法を実行する際の熱によ
り、図４に示すように、第１のバッファ層２２ａの材料
（Ｔｉ）が基板２１の材料（Ｓｉ)と反応してシリサイ
ド（ＴｉＳｉ2）が形成される。また、第２のバッファ
層２２ｂの材料（Ｚｒ）はＧａＮと同じ結晶構造（六方
晶）を持ちかつ格子定数もＧａＮに近い。よって、クラ
ッド層２３と第２のバッファ層２２ｂとの間には２つの
層が融合してＺｒＮ層が形成されていることが予想され
る。As shown in FIG. 4, the material (Ti) of the first buffer layer 22a reacts with the material (Si) of the substrate 21 due to the heat generated when the MOCVD method is performed, and silicide (TiSi 2 ) is formed. It is formed. The material (Zr) of the second buffer layer 22b has the same crystal structure (hexagonal) as GaN and has a lattice constant close to that of GaN. Therefore, it is expected that the ZrN layer is formed by fusing the two layers between the cladding layer 23 and the second buffer layer 22b.
【００２９】透光性電極２６は金を含む薄膜であり、ｐ
クラッド層２５の上面の実質的な全面を覆って積層され
る。ｐ電極２８も金を含む材料で構成されており、蒸着
により透光性電極２６の上に形成される。ｎ電極２７
は、蒸着により基板２１へ取り付けられる。The translucent electrode 26 is a thin film containing gold.
The cladding layer 25 is laminated so as to cover substantially the entire upper surface. The p-electrode 28 is also made of a material containing gold, and is formed on the translucent electrode 26 by vapor deposition. n electrode 27
Is attached to the substrate 21 by vapor deposition.
【００３０】なお、本発明が適用される素子は上記の発
光ダイオードに限定されるものではなく、受光ダイオー
ド、レーザダイオード等の光素子の他、ＦＥＴ構造の電
子デバイスにも適用できる。また、これらの素子の中間
体として、シリコン製の基板、Ｔｉ製の第１のバッファ
層、Ｚｒ製の第２のバッファ層及びＧａＮ系の半導体層
を順次積層してなる積層体にも本発明は適用されるもの
である。なお、基板にはＳｉの他にＧａＰ、ＧａＡｓ及
びＩｎＰ等でも同様の結果が得られる。The element to which the present invention is applied is not limited to the light emitting diode described above, but may be applied to an electronic device having an FET structure in addition to an optical element such as a light receiving diode and a laser diode. In addition, the present invention also relates to a laminate obtained by sequentially laminating a silicon substrate, a first buffer layer made of Ti, a second buffer layer made of Zr, and a GaN-based semiconductor layer as an intermediate of these elements. Is applicable. It should be noted that similar results can be obtained with GaP, GaAs, InP and the like in addition to Si.
【００３１】[0031]
【試験例】以下、この発明の効果を確認するための試験
例について説明する。Test Examples Hereinafter, test examples for confirming the effects of the present invention will be described.
【００３２】（試験１）この試験はシリコン基板の上に
Ｔｉ製の第１のバッファ層を介してＺｒ製の第２のバッ
ファ層を成長させることによる効果を確認するものであ
る。試験例１及び試験例２ともにシリコン基板の（１０
０）面を準備し、その上にバッファ層を形成した。試験
例１ではシリコン基板の上にＴｉ製の第１のバッファを
設け、続いて、第１のバッファ層の上にＺｒ製の第２の
バッファ層を設けた。試験例２ではシリコン基板の上に
直接Ｚｒ製のバッファ層を設けた。試験例１及び試験例
２における各バッファ層の形成方法は既述の実施の形態
で説明した方法と同一である。結果はフィリップス社製
のＸ線解析装置（型番：Ｘ−ｐｅｒｔ）により２θ＝
（２０〜１００）°の範囲で得られた回折パターンであ
る（他の試験例においても同じ。）。(Test 1) This test confirms the effect of growing a second buffer layer made of Zr on a silicon substrate via a first buffer layer made of Ti. In both Test Examples 1 and 2, the silicon substrate (10
0) A surface was prepared, and a buffer layer was formed thereon. In Test Example 1, a first buffer made of Ti was provided on a silicon substrate, and then a second buffer layer made of Zr was provided on the first buffer layer. In Test Example 2, a buffer layer made of Zr was provided directly on the silicon substrate. The method of forming each buffer layer in Test Example 1 and Test Example 2 is the same as the method described in the above-described embodiment. The results were obtained using an X-ray analyzer (model number: X-pert) manufactured by Philips.
This is a diffraction pattern obtained in the range of (20 to 100) ° (the same applies to other test examples).
【００３３】図５及び図６はそれぞれ試験例１及び試験
例２の回折パターンである。図５及び図６の結果から、
シリコン基板の上にＴｉ製の第１のバッファ層を介して
Ｚｒ製の第２のバッファ層を成長させた方が、シリコン
基板の上にＺｒ製のバッファ層を直接成長させた場合と
比較してＺｒ製の第２のバッファ層のｃ軸配向の傾向が
高いことがわかる。FIGS. 5 and 6 show the diffraction patterns of Test Example 1 and Test Example 2, respectively. From the results of FIGS. 5 and 6,
The growth of the second buffer layer made of Zr via the first buffer layer made of Ti on the silicon substrate is compared with the case where the buffer layer made of Zr is directly grown on the silicon substrate. Thus, it is found that the tendency of the c-axis orientation of the second buffer layer made of Zr is high.
【００３４】（試験２）この試験は試験１で用いたシリ
コン基板の面と異なる面に各バッファ層を形成した場合
の、Ｔｉ製の第１のバッファ層を介してＺｒ製の第２の
バッファ層を成長させることによる効果を確認するもの
である。試験１ではシリコン基板の（１００）面の上に
各バッファ層を形成したが、試験２ではシリコン基板の
（１１１）面を準備し、その上に各バッファ層を形成し
た。試験１における試験例１と同様、試験例３ではシリ
コン基板の上にＴｉ製の第１のバッファを設け、続い
て、第１のバッファ層の上にＺｒ製の第２のバッファ層
を設けた。試験例４では試験１における試験例２と同
様、シリコン基板の上に直接Ｚｒ製のバッファ層を設け
た。その他の条件は試験１と同一である。(Test 2) In this test, when each buffer layer was formed on a surface different from the surface of the silicon substrate used in Test 1, a second buffer made of Zr was passed through a first buffer layer made of Ti. The effect of growing the layer is confirmed. In Test 1, each buffer layer was formed on the (100) plane of the silicon substrate. In Test 2, the (111) plane of the silicon substrate was prepared, and each buffer layer was formed thereon. As in Test Example 1 in Test 1, in Test Example 3, a first buffer made of Ti was provided on a silicon substrate, and then a second buffer layer made of Zr was provided on the first buffer layer. . In Test Example 4, similarly to Test Example 2 in Test 1, a buffer layer made of Zr was provided directly on the silicon substrate. Other conditions are the same as in Test 1.
【００３５】図７及び図８はそれぞれ試験例３及び試験
例４の回折パターンである。図７及び図８の結果から、
シリコン基板の（１１１）面の上にバッファ層を形成さ
せた場合においてもシリコン基板の（１００）面の上に
バッファ層を成長させた場合と同様に、シリコン基板の
上にＴｉ製の第１のバッファ層を介してＺｒ製の第２の
バッファ層を成長させた方がＺｒ製の第２のバッファ層
のｃ軸配向の傾向が高いことがわかる。FIGS. 7 and 8 show diffraction patterns of Test Examples 3 and 4, respectively. From the results of FIGS. 7 and 8,
When the buffer layer is formed on the (111) plane of the silicon substrate, similarly to the case where the buffer layer is grown on the (100) plane of the silicon substrate, the first Ti layer made of Ti is formed on the silicon substrate. It can be understood that the growth of the second buffer layer made of Zr through the buffer layer of the above has a higher tendency of the c-axis orientation of the second buffer layer made of Zr.
【００３６】（試験３）この試験はシリコン基板の（１
１１）面と（１００）面の上にそれぞれ各バッファ層を
形成した場合の、Ｚｒ製のバッファ層のｃ軸配向度を比
較するものである。試験例５ではシリコン基板の（１１
１）面を準備し、その上にＴｉ製の第１のバッファ層を
形成し、続いてＺｒ製の第２のバッファ層を形成した。
試験例６ではシリコン基板の（１１１）面の代わりに
（１００）面を準備して、その他は試験例５と同様に各
バッファ層を形成した。その他の各バッファ層の形成方
法は既述の実施の形態で説明した方法と同一である。(Test 3) This test was performed for the silicon substrate (1).
This is to compare the degree of c-axis orientation of the buffer layer made of Zr when each buffer layer is formed on the (11) plane and the (100) plane, respectively. In Test Example 5, the silicon substrate (11
1) A surface was prepared, a first buffer layer made of Ti was formed thereon, and then a second buffer layer made of Zr was formed thereon.
In Test Example 6, a (100) plane was prepared instead of the (111) plane of the silicon substrate, and the other buffer layers were formed in the same manner as in Test Example 5. The other method of forming each buffer layer is the same as the method described in the above embodiment.
【００３７】図９及び図１０はそれぞれ試験例５及び試
験例６の回折パターンである。図９及び図１０の結果か
ら、シリコン基板の（１１１）面の上に第１及び第２の
バッファ層を形成した方がシリコン基板の（１００）面
の上に同様に各バッファ層を形成した場合と比較してＺ
ｒ製の第２のバッファ層のｃ軸配向の傾向が高いことが
わかる。FIGS. 9 and 10 show diffraction patterns of Test Examples 5 and 6, respectively. From the results of FIGS. 9 and 10, when the first and second buffer layers were formed on the (111) plane of the silicon substrate, each buffer layer was similarly formed on the (100) plane of the silicon substrate. Z compared to the case
It can be seen that the tendency of the c-axis orientation of the second buffer layer made of r is high.
【００３８】（試験４）この試験はバッファ層をアニー
ルした場合の本発明の効果を確認するものである。試験
４では試験３の試験例５及び試験例６をそれぞれ下記の
条件でアニールした。試験例７〜試験例１０は試験例５
をそれぞれ異なる条件でアニールした結果であり、試験
例１１〜試験例１４は試験例６をそれぞれ異なる条件で
アニールした結果である。(Test 4) This test confirms the effect of the present invention when the buffer layer is annealed. In Test 4, Test Example 5 and Test Example 6 in Test 3 were annealed under the following conditions, respectively. Test Example 7 to Test Example 10 are Test Example 5.
Are annealed under different conditions, and Test Examples 11 to 14 are the results of annealing Test Example 6 under different conditions.
【００３９】 基板面 アニール条件 結果 試験例５ （１１１） なし ○ 試験例６ （１００） なし ○ 試験例７ （１１１） ４００℃／Ｖａｃ ○ 試験例８ （１１１） ６００℃／Ｖａｃ ○ 試験例９ （１１１） ８００℃／Ｖａｃ △ 試験例１０ （１１１） ８００℃／１気圧（Ｎ2） ○ 試験例１１ （１００） ４００℃／Ｖａｃ ○ 試験例１２ （１００） ６００℃／Ｖａｃ ○ 試験例１３ （１００） ８００℃／Ｖａｃ △ 試験例１４ （１００） ８００℃／１気圧（Ｎ2） ○ 注）Ｖａｃ：真空（約１．５×１０-5Ｔｏｒｒ） １気圧（Ｎ2）：アニール時のチャンバ内へ１気圧の窒素ガスを充填 ○：バッファ層と基板との間に剥離なし △：バッファ層と基板との間に微少な剥離ありSubstrate Surface Annealing Conditions Result Test Example 5 (111) None ○ Test Example 6 (100) None ○ Test Example 7 (111) 400 ° C./Vac ○ Test Example 8 (111) 600 ° C./Vac ○ Test Example 9 ( 111) 800 ° C./Vac △ Test Example 10 (111) 800 ° C./1 atm (N 2 ) ○ Test Example 11 (100) 400 ° C./Vac ○ Test Example 12 (100) 600 ° C./Vac ○ Test Example 13 (100) ) 800 ° C./Vac △ Test Example 14 (100) 800 ° C./1 atm (N 2 ) ○ Note) Vac: vacuum (about 1.5 × 10 −5 Torr) 1 atm (N 2 ): inside the chamber during annealing Filled with nitrogen gas at 1 atm. ○: no separation between buffer layer and substrate △: slight separation between buffer layer and substrate
【００４０】上記の試験結果より、８００℃の温度条件
でアニールした場合には、バッファ層を形成させるシリ
コン基板の面に拘わらず、真空の雰囲気下ではバッファ
層と基板との間に微少な剥離が生ずることがわかる（試
験例９及び１３）。これに比較して、チャンバ内に１気
圧の窒素を充填した雰囲気下でアニールを行った場合に
は、８００℃の条件においてもバッファ層と基板の間に
剥離は生じず、良好な積層体が得られることがわかる
（試験例１０及び１４）。この結果、高温でアニールを
行う場合には、チャンバ内を１気圧の窒素ガスで充填し
た雰囲気下で行うのが好ましいことがわかる。According to the above test results, when annealing is performed under the temperature condition of 800 ° C., regardless of the surface of the silicon substrate on which the buffer layer is formed, a slight peeling between the buffer layer and the substrate is performed in a vacuum atmosphere. (Test Examples 9 and 13). In contrast, when annealing is performed in an atmosphere filled with nitrogen at 1 atm in the chamber, no separation occurs between the buffer layer and the substrate even at 800 ° C., and a good laminate is obtained. It can be seen that it is obtained (Test Examples 10 and 14). As a result, it is understood that when annealing is performed at a high temperature, it is preferable to perform the annealing in an atmosphere filled with nitrogen gas at 1 atm in the chamber.
【００４１】この発明は上記発明の実施の形態及び実施
例の記載に何ら限定されるものではなく、特許請求の範
囲を逸脱しない範囲で当業者が想到し得る種々の変形態
様を包含する。The present invention is not limited to the description of the above-described embodiments and examples, but includes various modifications that can be made by those skilled in the art without departing from the scope of the claims.
【００４２】以下、下記の事項を開示する。 （１０） シリコン製の基板と、ＧａＮ系の半導体層
と、前記基板と前記半導体層との間に設けられるバッフ
ァ層であって、該バッファ層は前記基板側のＴｉ製の第
１のバッファ層と、前記半導体層側のＺｒ製の第２のバ
ッファ層とを含んでなるバッファ層と、を備えてなる半
導体素子。 （１１） シリコン製の基板と、ＧａＮ系の半導体層
と、前記基板と前記半導体層との間に設けられるバッフ
ァ層であって、該バッファ層は前記基板側のＴｉ製の第
１のバッファ層と、前記半導体層側のＺｒ製の第２のバ
ッファ層とを含んでなるバッファ層と、から構成される
積層体。Hereinafter, the following items will be disclosed. (10) A silicon substrate, a GaN-based semiconductor layer, and a buffer layer provided between the substrate and the semiconductor layer, wherein the buffer layer is a first buffer layer made of Ti on the substrate side. And a buffer layer including a second buffer layer made of Zr on the semiconductor layer side. (11) A silicon substrate, a GaN-based semiconductor layer, and a buffer layer provided between the substrate and the semiconductor layer, wherein the buffer layer is a first buffer layer made of Ti on the substrate side. And a buffer layer including a second buffer layer made of Zr on the semiconductor layer side.
【００４３】（２０） シリコン製の基板を準備し、該
基板の上にＴｉ製の第１のバッファ層を形成し、該第１
のバッファ層の上にＺｒ製の第２のバッファ層を形成
し、該第２のバッファ層の上にＧａＮ系の半導体層を形
成する、ことを特徴とする半導体素子の製造方法。 （２１） シリコン製の基板を１００〜２５０℃に昇温
し、該基板の上にＴｉ製の第１のバッファ層と、該第１
のバッファ層の上にＺｒ製の第２のバッファ層を形成
し、その後、該第２のバッファ層の上にＧａＮ系の半導
体層を形成する、ことを特徴とする半導体素子の製造方
法。 （２２） （１１１）面をもつシリコン製の基板を準備
し、該基板の上にＴｉ製の第１のバッファ層を形成し、
該第１のバッファ層の上にＺｒ製の第２のバッファ層を
形成し、該第２のバッファ層の上にＧａＮ系の半導体層
を形成する、ことを特徴とする半導体素子の製造方法。 （２３） （１１１）面をもつシリコン製の基板を準備
し、該基板を１００〜２５０℃に昇温し、該基板の上に
Ｔｉ製の第１のバッファ層を形成し、該第１のバッファ
層の上にＺｒ製の第２のバッファ層を形成し、該第２の
バッファ層の上にＧａＮ系の半導体層を形成する、こと
を特徴とする半導体素子の製造方法。 （２４） シリコン製の基板を準備し、該基板の上にＴ
ｉ製の第１のバッファ層を形成し、該第１のバッファ層
の上にＺｒ製の第２のバッファ層を形成し、該第２のバ
ッファ層の上にＧａＮ系の半導体層を形成する積層体の
製造方法。 （２５） シリコン製の基板を１００〜２５０℃に昇温
し、該基板の上にＴｉ製の第１のバッファ層を形成し、
該第１のバッファ層の上にＺｒ製の第２のバッファ層を
形成し、該第２のバッファ層の上にＧａＮ系の半導体層
を形成する、ことを特徴とする積層体の製造方法。 （２６） （１１１）面をもつシリコン製の基板を準備
し、該基板の上にＴｉ製の第１のバッファ層を形成し、
該第１のバッファ層の上にＺｒ製の第２のバッファ層を
形成し、該第２のバッファ層の上にＧａＮ系の半導体層
を形成する、ことを特徴とする積層体の製造方法。 （２７） （１１１）面をもつシリコン製の基板を準備
し、該基板を１００〜２５０℃に昇温し、該基板の上に
Ｔｉ製の第１のバッファ層を形成し、該第１のバッファ
層の上にＺｒ製の第２のバッファ層を形成し、該第２の
バッファ層の上にＧａＮ系の半導体層を形成する、こと
を特徴とする積層体の製造方法。(20) A substrate made of silicon is prepared, and a first buffer layer made of Ti is formed on the substrate.
Forming a second buffer layer made of Zr on the first buffer layer, and forming a GaN-based semiconductor layer on the second buffer layer. (21) The temperature of the silicon substrate is raised to 100 to 250 ° C., and the first buffer layer made of Ti and the first buffer layer are formed on the substrate.
Forming a second buffer layer made of Zr on said buffer layer, and thereafter forming a GaN-based semiconductor layer on said second buffer layer. (22) A silicon substrate having a (111) plane is prepared, and a first buffer layer made of Ti is formed on the substrate.
A method for manufacturing a semiconductor device, comprising: forming a second buffer layer made of Zr on the first buffer layer; and forming a GaN-based semiconductor layer on the second buffer layer. (23) A silicon substrate having a (111) plane is prepared, the substrate is heated to 100 to 250 ° C., a first buffer layer made of Ti is formed on the substrate, and the first buffer layer is formed. A method for manufacturing a semiconductor device, comprising: forming a second buffer layer made of Zr on a buffer layer; and forming a GaN-based semiconductor layer on the second buffer layer. (24) Prepare a silicon substrate and place T on the substrate.
forming a first buffer layer made of i, forming a second buffer layer made of Zr on the first buffer layer, and forming a GaN-based semiconductor layer on the second buffer layer; A method for manufacturing a laminate. (25) raising the temperature of the silicon substrate to 100 to 250 ° C., forming a first buffer layer made of Ti on the substrate,
A method for manufacturing a laminated body, comprising: forming a second buffer layer made of Zr on the first buffer layer; and forming a GaN-based semiconductor layer on the second buffer layer. (26) A silicon substrate having a (111) plane is prepared, and a first buffer layer made of Ti is formed on the substrate.
A method for manufacturing a laminated body, comprising: forming a second buffer layer made of Zr on the first buffer layer; and forming a GaN-based semiconductor layer on the second buffer layer. (27) A silicon substrate having a (111) plane is prepared, the substrate is heated to 100 to 250 ° C., a first buffer layer made of Ti is formed on the substrate, and the first buffer layer is formed. A method for manufacturing a stacked body, comprising: forming a second buffer layer made of Zr on a buffer layer; and forming a GaN-based semiconductor layer on the second buffer layer.
【図１】図１はシリコン製の基板とＧａＮ系の半導体層
との熱膨張率の差に起因する素子の反りを説明する図で
ある。FIG. 1 is a diagram illustrating warpage of an element due to a difference in thermal expansion coefficient between a silicon substrate and a GaN-based semiconductor layer.
【図２】図２は本発明の概念図であり、シリコン製の基
板とＧａＮ系の半導体層との間にバッファ層を介在させ
たときの応力緩和を示す。FIG. 2 is a conceptual diagram of the present invention and shows stress relaxation when a buffer layer is interposed between a silicon substrate and a GaN-based semiconductor layer.
【図３】図３はこの発明の実施の形態の発光ダイオード
を示す図である。FIG. 3 is a diagram showing a light emitting diode according to an embodiment of the present invention.
【図４】図４は図３における基板、バッファ層及びｎク
ラッド層との拡大図であり、基板−Ｔｉ製の第１のバッ
ファ層間及びＺｒ製の第２のバッファ層−ＧａＮ間の反
応を示す。FIG. 4 is an enlarged view of a substrate, a buffer layer, and an n-cladding layer in FIG. 3, showing a reaction between a substrate—a first buffer layer made of Ti and a second buffer layer made of Zr—GaN. Show.
【図５】図５は実験例１の回折パターンを示す。FIG. 5 shows a diffraction pattern of Experimental Example 1.
【図６】図６は比較例１の回折パターンを示す。FIG. 6 shows a diffraction pattern of Comparative Example 1.
【図７】図７は実験例２の回折パターンを示す。FIG. 7 shows a diffraction pattern of Experimental Example 2.
【図８】図８は比較例２の回折パターンを示す。FIG. 8 shows a diffraction pattern of Comparative Example 2.
【図９】図９は実験例３の回折パターンを示す。FIG. 9 shows a diffraction pattern of Experimental Example 3.
【図１０】図１０は比較例３の回折パターンを示す。FIG. 10 shows a diffraction pattern of Comparative Example 3.
１、１１、２１ 基板 １２、 バッファ層 ２２ａ Ｔｉ製の第１のバッファ層 ２２ｂ Ｚｒ製の第２のバッファ層 ３、１３、２３、２４、２５ ＧａＮ系の半導体層 ２０ 半導体発光素子 1, 11, 21 Substrate 12, Buffer layer 22a First buffer layer made of Ti 22b Second buffer layer made of Zr 3, 13, 23, 24, 25 GaN-based semiconductor layer 20 Semiconductor light emitting device
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 潤 愛知県西春日井郡春日町大字落合字長畑１ 番地 豊田合成株式会社内 (72)発明者 野杁 静代 愛知県西春日井郡春日町大字落合字長畑１ 番地 豊田合成株式会社内 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Jun Ito Nagahata 1 Ochiai, Kasuga-cho, Nishi-Kasugai-gun, Aichi Prefecture Inside Toyoda Gosei Co., Ltd. Address Toyota Gosei Co., Ltd.
Claims (4)
であって、該バッファ層は前記基板の上に形成されるＴ
ｉ製の第１のバッファ層と、該第１のバッファ層の上に
形成されるＺｒ製の第２のバッファ層とからなるバッフ
ァ層と、を備えてなる半導体素子。1. A silicon substrate, a GaN-based semiconductor layer, and a buffer layer provided between the substrate and the semiconductor layer, wherein the buffer layer is formed on the substrate.
A semiconductor device comprising: a first buffer layer made of i; and a buffer layer composed of a second buffer layer made of Zr formed on the first buffer layer.
ァ層が形成される、ことを特徴とする請求項１に記載の
半導体素子。2. The semiconductor device according to claim 1, wherein the buffer layer is formed on a (111) plane of the substrate.
であって、該バッファ層は前記基板の上に形成されるＴ
ｉ製の第１のバッファ層と、該第１のバッファ層の上に
形成されるＺｒ製の第２のバッファ層とからなるバッフ
ァ層と、から構成される積層体。3. A silicon substrate, a GaN-based semiconductor layer, and a buffer layer provided between the substrate and the semiconductor layer, wherein the buffer layer is formed on the substrate.
A laminate comprising: a first buffer layer made of i; and a buffer layer composed of a second buffer layer made of Zr formed on the first buffer layer.
ァ層が形成される、ことを特徴とする請求項３に記載の
積層体。4. The laminate according to claim 3, wherein the buffer layer is formed on a (111) plane of the substrate.
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11284226A (en) * | 1998-03-27 | 1999-10-15 | Sanken Electric Co Ltd | Semiconductor light emitting element |
| EP1039555A1 (en) * | 1999-03-05 | 2000-09-27 | Toyoda Gosei Co., Ltd. | Group III nitride compound semiconductor device |
| WO2002007233A2 (en) * | 2000-07-19 | 2002-01-24 | Toyoda Gosei Co., Ltd. | Group iii nitride compound semiconductor device |
| KR20020026737A (en) * | 2000-10-02 | 2002-04-12 | 염근영 | Optoelectrical device having transparent ohmic contact and method of fabricating the same |
| US6812051B2 (en) | 2001-05-21 | 2004-11-02 | Nec Corporation | Method of forming an epitaxially grown nitride-based compound semiconductor crystal substrate structure and the same substrate structure |
| JP2006523960A (en) * | 2003-04-18 | 2006-10-19 | レイセオン・カンパニー | Method for processing a device structure having an attached wafer structure on a composite substrate having a matched coefficient of thermal expansion |
| JP2009130097A (en) * | 2007-11-22 | 2009-06-11 | Sharp Corp | Group iii nitride semiconductor light emitting device and method of manufacturing the same |
| WO2010140370A1 (en) * | 2009-06-05 | 2010-12-09 | 住友化学株式会社 | Optical device, semiconductor substrate, optical device producing method, and semiconductor substrate producing method |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08310900A (en) * | 1995-05-10 | 1996-11-26 | Sumitomo Electric Ind Ltd | Thin-film single crystal of nitride and its production |
| JPH08316145A (en) * | 1995-05-12 | 1996-11-29 | Fuji Electric Co Ltd | Method for forming semiconductor thin film |
| JPH0992882A (en) * | 1995-09-25 | 1997-04-04 | Mitsubishi Electric Corp | Light emitting semiconductor device and manufacturing method thereof |
| JPH09162125A (en) * | 1995-12-11 | 1997-06-20 | Mitsubishi Electric Corp | Semiconductor device and fabrication thereof |
| JPH11260835A (en) * | 1997-07-11 | 1999-09-24 | Tdk Corp | Substrate for electronic device |
-
1998
- 1998-01-28 JP JP03198298A patent/JP3480297B2/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08310900A (en) * | 1995-05-10 | 1996-11-26 | Sumitomo Electric Ind Ltd | Thin-film single crystal of nitride and its production |
| JPH08316145A (en) * | 1995-05-12 | 1996-11-29 | Fuji Electric Co Ltd | Method for forming semiconductor thin film |
| JPH0992882A (en) * | 1995-09-25 | 1997-04-04 | Mitsubishi Electric Corp | Light emitting semiconductor device and manufacturing method thereof |
| JPH09162125A (en) * | 1995-12-11 | 1997-06-20 | Mitsubishi Electric Corp | Semiconductor device and fabrication thereof |
| JPH11260835A (en) * | 1997-07-11 | 1999-09-24 | Tdk Corp | Substrate for electronic device |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11284226A (en) * | 1998-03-27 | 1999-10-15 | Sanken Electric Co Ltd | Semiconductor light emitting element |
| US6872965B2 (en) | 1999-03-05 | 2005-03-29 | Toyoda Gosei Co., Ltd. | Group III nitride compound semiconductor device |
| EP1039555A1 (en) * | 1999-03-05 | 2000-09-27 | Toyoda Gosei Co., Ltd. | Group III nitride compound semiconductor device |
| WO2002007233A2 (en) * | 2000-07-19 | 2002-01-24 | Toyoda Gosei Co., Ltd. | Group iii nitride compound semiconductor device |
| WO2002007233A3 (en) * | 2000-07-19 | 2002-08-22 | Toyoda Gosei Kk | Group iii nitride compound semiconductor device |
| US6897139B2 (en) | 2000-07-19 | 2005-05-24 | Toyoda Gosei Co., Ltd. | Group III nitride compound semiconductor device |
| KR20020026737A (en) * | 2000-10-02 | 2002-04-12 | 염근영 | Optoelectrical device having transparent ohmic contact and method of fabricating the same |
| US6812051B2 (en) | 2001-05-21 | 2004-11-02 | Nec Corporation | Method of forming an epitaxially grown nitride-based compound semiconductor crystal substrate structure and the same substrate structure |
| JP2006523960A (en) * | 2003-04-18 | 2006-10-19 | レイセオン・カンパニー | Method for processing a device structure having an attached wafer structure on a composite substrate having a matched coefficient of thermal expansion |
| JP2009130097A (en) * | 2007-11-22 | 2009-06-11 | Sharp Corp | Group iii nitride semiconductor light emitting device and method of manufacturing the same |
| WO2010140370A1 (en) * | 2009-06-05 | 2010-12-09 | 住友化学株式会社 | Optical device, semiconductor substrate, optical device producing method, and semiconductor substrate producing method |
| CN102449785A (en) * | 2009-06-05 | 2012-05-09 | 住友化学株式会社 | Optical device, semiconductor substrate, optical device producing method, and semiconductor substrate producing method |
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