JPH1117521A - パストランジスタ論理回路 - Google Patents

Abstract

(57)【要約】 【課題】 消費電力が少なく、チップサイズを小型化で
き、寄生容量も少なく、高速動作が可能なパストランジ
スタ論理回路を提供する。 【解決手段】 本発明のパストランジスタ論理回路は、
ＮＭＯＳトランジスタのみで構成されたスイッチ回路１
と、スイッチ回路１の出力電圧をフル振幅電圧に変換す
る電圧変換回路２とを備える。電圧変換回路２は、ＰＭ
ＯＳトランジスタP1，P2からなる交差ラッチ負荷回路３
と、ＮＭＯＳトランジスタN1，N2からなる駆動回路４と
を備える。スイッチ回路１の出力電圧はＮＭＯＳトラン
ジスタN1，N2のゲート端子に印加され、そのドレイン電
圧によりＰＭＯＳトランジスタP1，P2のゲート電圧が制
御される。ＮＭＯＳトランジスタN1,N2 のゲート端子は
高抵抗なので、スイッチ回路１には直流電流は流れず、
電流変換回路４の出力電圧はスイッチ回路１のオン抵抗
に影響されなくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＮＭＯＳトランジ
スタまたはＰＭＯＳトランジスタのいずれか一方の型の
ＭＯＳトランジスタを直列に接続して論理回路を構成し
たパストランジスタ論理回路に関する。

【０００２】

【従来の技術】同一タイプ（Ｎ型またはＰ型）のＭＯＳ
トランジスタを組み合わせて構成され、正反転の相補入
力信号に基づいて論理演算を行い、その結果を正反転の
極性で相補出力する論理回路は、一般に相補型パストラ
ンジスタ論理回路( ＣＰＬ回路：Complementary Pass-T
ransistor Logic)と呼ばれる。

【０００３】図１３は４つのＮＭＯＳトランジスタで構
成したＣＰＬ回路の一例を示す図である。図１３（ａ）
〜１３（ｄ）は、いずれも同じ回路構成を有し、入力端
子に入力される信号の種類と、出力端子から出力される
信号の種類がそれぞれ異なっている。図１３の回路は、
入出力端子の信号の種類によってそれぞれ異なる論理演
算を行う。

【０００４】例えば、図１３（ａ）の回路は図１４
（ａ）のAND ／NANDゲートと等価になり、図１３（ｂ）
の回路は図１４（ｂ）のようなOR／NOR ゲートと、図１
３（ｃ）の回路は図１４（ｃ）のようなEXOR／EXNOR ゲ
ートと、図１３（ｄ）の回路は図１４（ｄ）のような２
組のAND ／NANDゲートとそれぞれ等価になる。

【０００５】このように、図１３のようなＣＰＬ論理回
路は、少ないゲート数で種々の論理回路を構成でき、高
速動作が可能で、消費電力も少ないという特徴があり、
半導体基板上に形成したときに、素子形成面積を小さく
できる。

【０００６】ところで、ＣＰＬ回路は、同一型のＭＯＳ
トランジスタを直列接続して構成されるため、ＭＯＳト
ランジスタのしきい値電圧の影響により、出力電圧が電
源電圧ＶDDよりも低くなるという特徴がある。例えば、
図１５のように、３つのＮＭＯＳトランジスタM1〜M3が
直列接続され、初段のＮＭＯＳトランジスタM1のドレイ
ン端子と各トランジスタM1〜M3のゲート端子に電源電圧
ＶDDが印加される場合を考えると、最終段のＮＭＯＳト
ランジスタM3のソース電圧は電源電圧ＶDDよりもしきい
値電圧Ｖth分だけ低い電圧になる。

【０００７】このため、通常は、パストランジスタロジ
ックの出力電圧をフル振幅電圧（電源電圧ＶDDと接地電
圧）に変換する電圧変換回路を、パストランジスタロジ
ックの後段に設けることが多い(IEEE JOURNAL OF SOLID
-STATE CIRCUITS VOL.25 NO.2 APRIL 1990 p.389-395)
。

【０００８】図１６は電圧変換回路を備えた従来のＣＰ
Ｌ回路の一例を示す回路図である。図１６の回路は、Ｎ
ＭＯＳトランジスタのみで構成されるスイッチ回路１１
と、インバータI1，I2およびＰＭＯＳトランジスタP1，
P2からなる電圧変換回路１２とを備える。スイッチ回路
１１は、上述したパストランジスタ論理構成になってお
り、３種類の相補入力信号Ａ，Ａバー，Ｂ，Ｂバー，
Ｃ，Ｃバーの排他的論理和（A EXOR B EXOR C ）を演算
した結果を、相補出力信号Ｆ，Ｆバーとして出力する。

【０００９】電圧変換回路１２内のＰＭＯＳトランジス
タP1，P2は交差ラッチ負荷回路を構成しており、インバ
ータI1，I2に流れるリーク電流を防止する目的で設けら
れている。仮に、ＰＭＯＳトランジスタP1，P2がないと
仮定すると、スイッチ回路１１の出力電圧は、電源電圧
ＶDDからスイッチ回路１１内部のＮＭＯＳトランジスタ
のしきい値電圧Ｖthを引いた電圧よりも低くなり、イン
バータI1，I2内部の不図示のＰＭＯＳトランジスタは完
全にはオフしなくなる。このため、インバータI1，I2内
部のＮＭＯＳトランジスタとＰＭＯＳトランジスタを貫
通するリーク電流が流れる。これに対して、図１６のよ
うなＰＭＯＳトランジスタP1，P2を設ければ、スイッチ
回路１１の出力が論理「１」のときに、ほぼ電源電圧Ｖ
DD近くまでインバータI1，I2の入力電圧を引き上げるこ
とができ、リーク電流が流れなくなる。

【００１０】

【発明が解決しようとする課題】しかしながら、図１６
の交差ラッチ負荷回路内のＰＭＯＳトランジスタP1，P2
を正常にオン・オフさせるためには、スイッチ回路１１
のオン抵抗をＰＭＯＳトランジスタP1，P2のオン抵抗よ
りも十分に小さくする必要がある。スイッチ回路１１の
オン抵抗を小さくするには、スイッチ回路１１を構成す
る各ＮＭＯＳトランジスタのサイズ（形成面積）を大き
くしなければならず、スイッチ回路１１内の論理が複雑
な場合には、スイッチ回路１１全体のサイズがかなり大
きくなってしまう。

【００１１】このように、図１６のような交差ラッチ負
荷回路を備えたＣＰＬ回路を半導体基板上に形成する
と、スイッチ回路１１の論理が複雑になるほど、スイッ
チ回路１１を構成する各ＭＯＳトランジスタのサイズが
大きくなるという問題があり、各ＮＭＯＳトランジスタ
のサイズが大きくなると、それに応じて寄生容量が増え
て動作速度が遅くなり、消費電力も増えるといった不具
合が発生する。

【００１２】ところで、単出力型のパストランジスタ論
理回路も提案されている（例えばIEEE 1994 CUSTOM IN
TEGRATED CIRCUITS CONFERENCE p.603-606）。

【００１３】図１７は上記文献に記載されている単出力
型のパストランジスタ論理回路の一例を示す回路図であ
る。図１７の回路は、単出力型のパストランジスタ論理
回路で構成されたスイッチ回路１１ａと、電圧変換用の
インバータI3とを備える。スイッチ回路１１ａには３種
類の相補入力信号Ａ，Ａバー，Ｂ，Ｂバー，Ｃ，Ｃバー
が入力され、図１８に示すように、論理演算｛Ａ AND
（Ｂ EXOR Ｃ）｝を行った結果がスイッチ回路１１ａか
ら出力される。図１７のインバータI3は、図１９に具体
的構成を示すように、ＰＭＯＳトランジスタP1〜P3とＮ
ＭＯＳトランジスタN1，N2とで構成されている。

【００１４】図１７の回路において、スイッチ回路１１
ａの出力Ｆが論理「０」から論理「１」に変化する際の
回路動作を説明する。スイッチ回路１１ａの出力Ｆが論
理「０」のときは、インバータI3の出力電圧はほぼ電源
電圧ＶDDに等しく、インバータI3内の負荷用ＰＭＯＳト
ランジスタP3はオフである。出力Ｆの電圧がインバータ
I3の論理しきい値電圧を超えるとインバータI3は反転
し、ＰＭＯＳトランジスタP3もオンするため、出力OUT
は接地電圧になる。

【００１５】次に、スイッチ回路１１ａの出力Ｆが論理
「１」から論理「０」に変化する際の回路動作を説明す
る。論理が変化する前は、インバータI3内のＰＭＯＳト
ランジスタP3はオンしており、出力OUT の電圧は接地電
圧である。出力Ｆの論理が「０」に変化すると、この時
点ではＰＭＯＳトランジスタP3はまだオフしていないた
め、電源電圧ＶDDからの負荷電流（リーク電流）がＰＭ
ＯＳトランジスタP3と出力端子Ｆを介してスイッチ回路
１１ａ内の接地端子に流れる。その後、出力Ｆの電圧が
インバータI3の論理しきい値電圧よりも低くなると、イ
ンバータI3が反転してＰＭＯＳトランジスタP3はオフ
し、負荷電流は流れなくなる。

【００１６】このように、図１７の回路は、スイッチ回
路１１ａの論理が切り替わったときに、リーク電流が流
れるという問題がある。

【００１７】また、図１７の回路では、スイッチ回路１
１ａの出力Ｆの論理「０」の電圧レベルをインバータI3
の論理しきい値電圧以下に下げる必要があり、そのため
には、スイッチ回路１のオン抵抗をインバータI3内のＰ
ＭＯＳトランジスタP1，P2のオン抵抗よりも十分に小さ
くしなければならない。スイッチ回路１内のオン抵抗を
小さくするには、上述したように、スイッチ回路１内の
各ＭＯＳトランジスタの形成面積（サイズ）を大きくし
なければならず、チップサイズの小型化が妨げられ、寄
生容量が増加し、動作速度も遅くなり、消費電力も増加
する等の問題が生じる。

【００１８】本発明は、このような点に鑑みてなされた
ものであり、その目的は、消費電力が少なく、チップサ
イズを小型化でき、寄生容量も少なく、高速動作が可能
なパストランジスタ論理回路を提供することにある。

【００１９】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、Ｎ型またはＰ型のいずれか
一方の型のＭＯＳトランジスタを複数組み合わせて構成
され、複数種類の相補入力信号の論理に基づいて所定の
論理演算を行った結果を相補出力するスイッチ回路と、
このスイッチ回路から出力された相補出力電圧を増幅す
る電圧変換回路とを備え、この電圧変換回路の２つの出
力端子から前記相補出力電圧に対応する第１および第２
の電源電圧を相補出力するパストランジスタ論理回路に
おいて、前記電圧変換回路は、前記スイッチ回路から出
力された相補出力電圧が印加される高入力抵抗の制御ゲ
ートを有し、前記出力端子の一方の電圧が前記第１の電
源電圧になるように、前記相補出力電圧に応じて回路内
部を流れる電流を制御する駆動回路と、前記出力端子の
他方の電圧が前記第２の電源電圧になるように、前記出
力端子電圧に応じて回路内部を流れる電流を制御する負
荷回路と、を備えるものである。

【００２０】請求項２の発明は、請求項１に記載のパス
トランジスタ論理回路において、前記スイッチ回路およ
び前記駆動回路は、第１導電型のＭＯＳトランジスタで
構成され、前記負荷回路は、第２導電型のＭＯＳトラン
ジスタで構成される。

【００２１】請求項３の発明は、請求項２に記載のパス
トランジスタ論理回路において、前記駆動回路は、第１
導電型の第１および第２のＭＯＳトランジスタで構成さ
れ、これら第１および第２のＭＯＳトランジスタのゲー
ト端子は前記制御ゲートとして用いられ、前記負荷回路
は、第２導電型の第３および第４のＭＯＳトランジスタ
で構成され、前記第１および第２のＭＯＳトランジスタ
のソース端子は前記第１の電源電圧に設定され、前記第
３および第４のＭＯＳトランジスタのソース端子は前記
第２の電源電圧に設定され、前記第１および第３のＭＯ
Ｓトランジスタのドレイン端子と前記第４のＭＯＳトラ
ンジスタのゲート端子とは前記出力端子の一方に共通に
接続され、前記第２および第４のＭＯＳトランジスタの
ドレイン端子と前記第３のＭＯＳトランジスタのゲート
端子とは前記出力端子の他方に共通に接続される。

【００２２】請求項４の発明は、請求項１〜３のいずれ
かに記載のパストランジスタ論理回路において、論理
「１」に対応する前記相補出力電圧が前記電圧変換回路
の論理しきい値電圧より高くなるように、前記スイッチ
回路および前記駆動回路を構成したものである。

【００２３】請求項５の発明は、Ｎ型またはＰ型のいず
れか一方の型のＭＯＳトランジスタを複数組み合わせて
構成され、複数種類の相補入力信号の論理に基づいて所
定の論理演算を行った結果を相補出力するスイッチ回路
を備えたパストランジスタ論理回路において、前記スイ
ッチ回路から出力された相補出力電圧に応じてセットま
たはリセットされるＲＳフリップフロップを備え、前記
ＲＳフリップフロップは、第１および第２の電源電圧に
略等しい状態電圧をそれぞれ保持する２つの出力端子
と、前記スイッチ回路から出力された相補出力電圧が印
加される高入力抵抗の制御ゲートを有し、前記出力端子
の一方の電圧が前記第１の電源電圧になるように、前記
相補出力電圧に応じて回路内部を流れる電流を制御する
駆動回路と、前記出力端子の一方が前記第１の電源電圧
に保持され、前記出力端子の他方が前記第２の電源電圧
に保持されるように、前記出力端子電圧に基づいて回路
内部を流れる電流を制御するラッチ回路とを備え、前記
出力端子はそれぞれ、前記駆動回路と前記ラッチ回路と
の接続経路に接続される。

【００２４】請求項６の発明は、請求項５に記載のパス
トランジスタ論理回路において、前記スイッチ回路を構
成するＭＯＳトランジスタと、前記駆動回路を構成する
ＭＯＳトランジスタとは、同一の導電型である。

【００２５】請求項７の発明は、請求項６に記載のパス
トランジスタ論理回路において、前記駆動回路は、第１
導電型の第１および第２のＭＯＳトランジスタで構成さ
れ、前記ラッチ回路は、第１導電型の第３および第４の
ＭＯＳトランジスタと第２導電型の第５および第６のＭ
ＯＳトランジスタとで構成され、前記第３および第４の
ＭＯＳトランジスタのソース端子は前記第１の電源電圧
に設定され、前記第５および第６のＭＯＳトランジスタ
のソース端子は前記第２の電源電圧に設定され、前記第
３および第５のＭＯＳトランジスタのゲート端子と、前
記第２、第４および第６のＭＯＳトランジスタのドレイ
ン端子とは、前記出力端子の一方に共通に接続され、前
記第４および第６のＭＯＳトランジスタのゲート端子
と、前記第１、第３および第５のＭＯＳトランジスタの
ドレイン端子とは、前記出力端子の他方に共通に接続さ
れ、前記第１および第２のＭＯＳトランジスタのゲート
端子は、前記制御ゲートとして用いられる。

【００２６】請求項８の発明は、Ｎ型またはＰ型のいず
れか一方の型のＭＯＳトランジスタを複数組み合わせて
構成され、複数種類の相補入力信号の論理に基づいて所
定の論理演算を行った結果を単出力するスイッチ回路
と、このスイッチ回路から出力された単出力電圧を増幅
する電圧変換回路とを備え、この電圧変換回路の出力端
子から第１および第２の電源電圧のいずれか一方を単出
力するパストランジスタ論理回路において、前記電圧変
換回路は、前記スイッチ回路から出力された単出力電圧
が印加される高入力抵抗の制御ゲートを有し、前記出力
端子電圧が前記第１の電源電圧になるように、前記単出
力電圧に応じて回路内部を流れる電流を制御する駆動回
路と、前記出力端子電圧が前記第２の電源電圧になるよ
うに、前記出力端子電圧に応じて回路内部を流れる電流
を制御する負荷回路と、を備える。

【００２７】請求項９の発明は、請求項８に記載のパス
トランジスタ論理回路において、前記駆動回路は、ソー
ス端子が前記第１の電源電圧に設定され、ドレイン端子
が前記出力端子に接続される第１導電型の第１のＭＯＳ
トランジスタを含んで構成され、前記負荷回路は、ドレ
イン端子が前記出力端子に接続された第２導電型の第２
のＭＯＳトランジスタと、ソース端子が前記第２の電源
電圧に設定され、ドレイン端子が前記第２のＭＯＳトラ
ンジスタのソース端子に接続された第２導電型の第３の
ＭＯＳトランジスタと、前記第２および第３のＭＯＳト
ランジスタの接続経路に電荷を蓄積する蓄電回路とを備
え、前記第１および第２のＭＯＳトランジスタのゲート
端子は互いに接続されて前記制御ゲートとして用いら
れ、前記第３のＭＯＳトランジスタのゲート端子には、
前記出力端子電圧の反転電圧が印加される。

【００２８】請求項１０の発明は、請求項８に記載のパ
ストランジスタ論理回路において、前記駆動回路は、ソ
ース端子が前記第１の電源電圧に設定され、ドレイン端
子が前記出力端子に接続された第１導電型の第１のＭＯ
Ｓトランジスタを含んで構成され、前記負荷回路は、ド
レイン端子が前記出力端子に接続された第２導電型の第
２のＭＯＳトランジスタと、ソース端子が前記第２のＭ
ＯＳトランジスタのソース端子に接続され、ドレイン端
子が前記第２の電源電圧に設定された第１導電型でデプ
リーション型の第３のＭＯＳトランジスタと、前記第２
および第３のＭＯＳトランジスタの接続経路に電荷を蓄
積する蓄電回路とを備え、前記第１および第２のＭＯＳ
トランジスタの制御端子は互いに接続されて前記制御ゲ
ートとして用いられ、前記第３のＭＯＳトランジスタの
ゲート端子には、前記出力端子電圧の反転電圧が印加さ
れる。

【００２９】請求項１１の発明は、前記蓄電回路は、一
端が前記第２のＭＯＳトランジスタのソース端子に接続
され、他端が前記第１の電源電圧に設定されるキャパシ
タ素子と、ソース端子が前記第２の電源電圧に設定さ
れ、ドレイン端子が前記第２のＭＯＳトランジスタのソ
ース端子に接続される第４のＭＯＳトランジスタとを備
え、前記第４のＭＯＳトランジスタのゲート端子には、
前記キャパシタ素子を周期的に充電するためのクロック
が入力される。

【００３０】請求項１の発明を、例えば図１に対応づけ
て説明すると、「スイッチ回路」は図１のスイッチ回路
１に、「電圧変換回路」は電圧変換回路２に、「駆動回
路」は駆動回路４に、「負荷回路」は負荷回路３に、そ
れぞれ対応する。

【００３１】請求項３の発明を、例えば図１に対応づけ
て説明すると、「第１のＭＯＳトランジスタ」は図１の
ＮＭＯＳトランジスタN1に、「第２のＭＯＳトランジス
タ」はＮＭＯＳトランジスタN2に、「第３のＭＯＳトラ
ンジスタ」はＰＭＯＳトランジスタＰ１に、「第４のＭ
ＯＳトランジスタ」はＰＭＯＳトランジスタＰ２に、そ
れぞれ対応する。

【００３２】請求項５の発明を、例えば図２に対応づけ
て説明すると、「スイッチ回路」は図２のスイッチ回路
に、「ＲＳフリップフロップ」はＲＳフリップフロップ
５に、「駆動回路」は駆動回路４に、「ラッチ回路」は
ラッチ回路５１に、それぞれ対応する。

【００３３】請求項７の発明を、例えば図２に対応づけ
て説明すると、「第１のＭＯＳトランジスタ」は図２の
ＮＭＯＳトランジスタN1に、「第２のＭＯＳトランジス
タ」はＮＭＯＳトランジスタN2に、「第３のＭＯＳトラ
ンジスタ」はＮＭＯＳトランジスタN3に、「第４のＭＯ
Ｓトランジスタ」はＮＭＯＳトランジスタN4に、「第５
のＭＯＳトランジスタ」はＰＭＯＳトランジスタP1に、
「第６のＭＯＳトランジスタ」はＰＭＯＳトランジスタ
P2に、それぞれ対応する。

【００３４】請求項８の発明を、例えば図５に対応づけ
て説明すると、「スイッチ回路」は図５のスイッチ回路
１ａに、「電圧変換回路」は電圧変換回路８に、「駆動
回路」はＮＭＯＳトランジスタN1に、「負荷回路」はＰ
ＭＯＳトランジスタP1，P2と蓄電回路９に、それぞれ対
応する。

【００３５】請求項９の発明を、例えば図５に対応づけ
て説明すると、「第１のＭＯＳトランジスタ」は図５の
ＮＭＯＳトランジスタN1に、「第２のＭＯＳトランジス
タ」はＰＭＯＳトランジスタP1に、「第３のＭＯＳトラ
ンジスタ」はＰＭＯＳトランジスタP2に、「蓄電回路」
は蓄電回路９に、それぞれ対応する。

【００３６】請求項１０の発明を、例えば図８に対応づ
けて説明すると、「第１のＭＯＳトランジスタ」は図８
のＮＭＯＳトランジスタN1に、「第２のＭＯＳトランジ
スタ」はＰＭＯＳトランジスタP1に、「第３のＭＯＳト
ランジスタ」はＮＭＯＳトランジスタN2に、「蓄電回
路」は蓄電回路９に、それぞれ対応する。

【００３７】請求項１１の発明を、例えば図５および図
８に対応づけて説明すると、「キャパシタ素子」はコン
デンサＣに、「第４のＭＯＳトランジスタ」はＰＭＯＳ
トランジスタP4に、それぞれ対応する。

【００３８】

【発明の実施の形態】以下、本発明を適用したパストラ
ンジスタ論理回路について、図面を参照しながら具体的
に説明する。なお、以下では、図面でバーの付いた信号
には、信号名の後に「バー」という文字を付けて表す。

【００３９】〔第１の実施形態〕図１は本発明に係るパ
ストランジスタ論理回路の第１の実施形態の回路図であ
る。図１の回路は、複数のＮＭＯＳトランジスタを組み
合わせて構成されたスイッチ回路１と、スイッチ回路１
の出力をフル振幅電圧（電源電圧ＶDDと接地電圧）に変
換する電圧変換回路２とを備える。スイッチ回路１は、
上述した図１６のスイッチ回路１１と同様に、複数種類
の相補（正反転）入力信号A1〜An，A1バー〜Anバーの論
理に応じて所定の論理演算を行い、その演算結果を相補
出力する。相補入力信号A2〜An，A2バー〜Anバーはスイ
ッチ回路１内の不図示のＮＭＯＳトランジスタの各ゲー
ト端子に入力され、入力信号A1，A1バーはスイッチ回路
１内の電流の流れる経路（電流パス）の一端に入力さ
れ、この電流パスの他端から相補出力信号F ，F バーが
出力される。

【００４０】図１の電圧変換回路２は、ＰＭＯＳトラン
ジスタP1，P2からなる交差ラッチ負荷回路３と、駆動回
路４とを備える。駆動回路４は、ＮＭＯＳトランジスタ
N1，N2を有し、ＮＭＯＳトランジスタN1，N2のゲート端
子はそれぞれ、スイッチ回路１の相補出力端子Ｆ，Ｆバ
ーに接続され、各トランジスタN1，N2のソース端子は接
地されている。

【００４１】また、ＮＭＯＳトランジスタN1のドレイン
端子は、ＰＭＯＳトランジスタP1のドレイン端子とＰＭ
ＯＳトランジスタP2のゲート端子に接続され、ＮＭＯＳ
トランジスタN2のドレイン端子は、ＰＭＯＳトランジス
タP2のドレイン端子とＰＭＯＳトランジスタP1のゲート
端子に接続されている。ＰＭＯＳトランジスタP1，P2の
ソース端子はいずれも電源電圧ＶDDに設定されており、
ＰＭＯＳトランジスタP1，P2のドレイン端子から、スイ
ッチ回路１の相補出力をフル振幅電圧に変換した電圧が
出力される。

【００４２】ここで、スイッチ回路１から出力される論
理「１」に対応する電圧Ｖ(H) は（１）式で表され、論
理「０」に対応する電圧Ｖ(L) は（２）式で表される。

【００４３】Ｖ(H) ＝ＶDD−Ｖthn …（１） Ｖ(L) ＝０ …（２） ただし、（１）式のＶthn はスイッチ回路１内の不図示
のＮＭＯＳトランジスタのしきい値電圧である。

【００４４】図１の回路は、電圧変換回路２の論理しき
い値電圧を上述した電圧Ｖ(H) よりも低くしている。こ
のようにするには、例えば電圧変換回路２の回路構成を
工夫することにより実現でき、あるいは、製造プロセス
段階で、ＮＭＯＳトランジスタN1，N2のしきい値電圧を
調整することで実現できる。

【００４５】図１の回路において、例えば、スイッチ回
路１の出力Ｆバーが論理「１」の場合には、電圧変換回
路２内のＮＭＯＳトランジスタN1がオンし、出力OUT は
接地電圧になるとともに、ＰＭＯＳトランジスタP2がオ
ンして出力OUT バーは電源電圧ＶDDになる。逆に、スイ
ッチ回路１の出力Ｆが論理「１」の場合には、ＮＭＯＳ
トランジスタN2がオンし、出力OUT バーは接地電圧にな
るとともに、ＰＭＯＳトランジスタP1がオンして出力OU
T は電源電圧ＶDDになる。

【００４６】図１のＰＭＯＳトランジスタP1，P2は、図
１６の回路と異なり、ＮＭＯＳトランジスタN1，N2のド
レイン電圧に応じてオン・オフするため、スイッチ回路
１の相補出力Ｆ，Ｆバーの論理が切り替わっても、スイ
ッチ回路１内には直流電流は流れない。また、スイッチ
回路１の相補出力Ｆ，ＦバーはＮＭＯＳトランジスタN
1，N2のゲート端子に入力され、ＰＭＯＳトランジスタP
1，P2は直接にはスイッチ回路１に接続されていないた
め、ＰＭＯＳトランジスタＰ１，Ｐ２のゲート電圧がス
イッチ回路１のオン抵抗の影響を受けることはない。

【００４７】例えば、スイッチ回路１を構成する各ＮＭ
ＯＳトランジスタのサイズがすべて同一と仮定すると、
スイッチ回路１内の論理が複雑になってＮＭＯＳトラン
ジスタの接続段数が増えるに従って、スイッチ回路１の
内部抵抗が増加し、スイッチ回路１の出力電圧の立ち上
がり時間や立ち下がり時間も増大する。しかし、スイッ
チ回路１の内部には直流電流が流れないので、スイッチ
回路１の出力電圧は最終的にはＶ(H) ，Ｖ(L) になり、
電圧変換回路２の論理しきい値電圧がＶ(H) より低い限
り、電圧変換回路２は正常に動作する。

【００４８】したがって、スイッチ回路１を構成する各
ＮＭＯＳトランジスタのサイズを大きくしてオン抵抗を
下げる必要がなく、本実施形態のパストランジスタ論理
回路を半導体基板上に形成したときに、チップサイズを
小さくできる。また、スイッチ回路１内の各ＭＯＳトラ
ンジスタのサイズを小さくすることで、寄生容量を減ら
すことができ、高速動作が可能となり、消費電力も低減
できる。

【００４９】また、本実施形態のスイッチ回路１は、従
来のパストランジスタ論理回路と同様に、ＮＭＯＳトラ
ンジスタの組み合わせにより構成されるため、スタティ
ックＣＭＯＳ論理回路で構成した場合よりも、少ない素
子数で論理回路を構成できる。

【００５０】〔第２の実施形態〕第２の実施形態は、パ
ストランジスタ構成のスイッチ回路１の出力段にＲＳフ
リップフロップを接続したものである。

【００５１】図２はパストランジスタ論理回路の第２の
実施形態の回路図である。図２の回路は、複数のＮＭＯ
Ｓトランジスタが直列接続されたパストランジスタ構成
のスイッチ回路１と、スイッチ回路１から出力される相
補出力信号の論理に応じてセットまたはリセットされる
ＲＳフリップフロップ５とを備える。

【００５２】図２のＲＳフリップフロップ５は、ＮＭＯ
ＳトランジスタN1，N2からなる駆動回路４と、ＰＭＯＳ
トランジスタP1，P2とＮＭＯＳトランジスタN1，N2から
なるラッチ回路５１とを備える。ＰＭＯＳトランジスタ
P1，P2のソース端子は電源電圧端子ＶDDに接続され、Ｎ
ＭＯＳトランジスタN1〜N4のソース端子は接地されてい
る。

【００５３】ＲＳフリップフロップ５は、フル振幅電圧
を出力する出力端子Ｑ，Ｑバーを有し、出力端子Ｑに
は、ＰＭＯＳトランジスタP2のドレイン端子と、ＮＭＯ
ＳトランジスタN2，N4のドレイン端子と、ＰＭＯＳトラ
ンジスタP1のゲート端子と、ＮＭＯＳトランジスタN3の
ゲート端子とが接続されている。また、出力端子Ｑバー
には、ＰＭＯＳトランジスタP1のドレイン端子と、ＮＭ
ＯＳトランジスタN1，N3のドレイン端子と、ＰＭＯＳト
ランジスタP2のゲート端子と、ＮＭＯＳトランジスタN4
のゲート端子とが接続されている。

【００５４】スイッチ回路１は、論理が同時には「１」
にならないような信号Ｓ，Ｒを出力する。まず、スイッ
チ回路１の出力Ｒが論理「０」で、出力Ｓが論理「０」
から「１」に変化した場合の動作を説明する。出力Ｓが
論理「０」のときは、ＰＭＯＳトランジスタP1はオンし
ており、出力Ｓが論理「１」になると、ＮＭＯＳトラン
ジスタN1のゲート電圧は次第に高くなる。やがて、ＮＭ
ＯＳトランジスタN1のドレイン−ソース間の電流がＰＭ
ＯＳトランジスタP1のドレイン−ソース間の電流よりも
多くなると、ＲＳフリップフロップ５の出力Ｑバーは接
地電圧になる。このとき、ＰＭＯＳトランジスタP2はオ
ンし、ＰＭＯＳトランジスタP2のドレイン電圧Ｑは接地
電圧から電源電圧ＶDDに変化する。また、それに応じて
ＮＭＯＳトランジスタN3もオンする。

【００５５】仮にこの状態でスイッチ回路１の出力Ｓが
論理「１」から論理「０」に変化しても、ＮＭＯＳトラ
ンジスタN3はオン状態を保持するため、ＲＳフリップフ
ロップ５の出力Ｑバーは接地電圧のまま変化しない。

【００５６】次に、スイッチ回路１の出力Ｒが論理
「０」から「１」に変化した場合の動作を説明する。出
力Ｒが論理「１」になると、ＮＭＯＳトランジスタN2は
オンして、ＲＳフリップフロップ５の出力Ｑは接地電圧
になる。またこのとき、ＰＭＯＳトランジスタP1はオン
し、ＲＳフリップフロップ５の出力Ｑバーは電源電圧Ｖ
DDになり、それに応じてＮＭＯＳトランジスタN4はオン
する。この状態で、スイッチ回路１の出力Ｒがローレベ
ルに変化しても、ＮＭＯＳトランジスタN4はオン状態を
保持するため、出力Ｑは接地電圧のまま変化しない。

【００５７】このように、図２のＲＳフリップフロップ
５は、スイッチ回路１の相補出力Ｓ，Ｒの論理に応じて
セットまたはリセットした結果をフル振幅で出力する。
また、スイッチ回路１の相補出力は、駆動回路４内の高
入力抵抗の制御ゲート、すなわちＮＭＯＳトランジスタ
N1，N2の各ゲート端子に入力されるため、スイッチ回路
１の内部には直流電流は流れない。

【００５８】なお、図２の回路において、スイッチ回路
１内の論理が複雑でスイッチ回路１内に多数のトランジ
スタが直列接続されている場合には、スイッチ回路１の
内部抵抗が増加してスイッチ回路１の出力電圧の立ち上
がり時間や立ち下がり時間が長くなる。しかし、このよ
うな場合でも、スイッチ回路１には直流電流は流れない
ので、スイッチ回路１の出力電圧は最終的には（１），
（２）式に示したＶ(H) ，Ｖ(L) になり、出力Ｖ(H) が
ＲＳフリップフロップ５の論理しきい値電圧よりも高い
という条件を満たす限り、図２の回路は正しく動作し、
スイッチ回路１内のオン抵抗の大小の影響を受けなくな
る。したがって、スイッチ回路１内の論理が複雑でスイ
ッチ回路１内に多数のＮＭＯＳトランジスタが直列接続
されている場合でも、各トランジスタのサイズを大きく
してオン抵抗を下げる必要がなくなり、チップサイズを
小型化できる。

【００５９】〔第３の実施形態〕第３の実施形態は、単
出力型のパストランジスタ論理回路に電圧変換回路を接
続したものであり、電圧変換回路２の内部にコンデンサ
を設けたことを特徴とする。

【００６０】図３はパストランジスタ論理回路の第３の
実施形態の回路図である。図３の回路は、複数のＮＭＯ
Ｓトランジスタからなる単出力型パストランジスタ構成
のスイッチ回路１ａと、スイッチ回路１ａの出力をフル
振幅電圧に変換するバッファ６とを備える。図３のスイ
ッチ回路１ａには３種類の相補入力信号Ａ，Ａバー，
Ｂ，Ｂバー，Ｃ，Ｃバーが入力され、等価的に図４のよ
うな論理演算{A NAND (BEXOR C)} を行った結果Ｆを出
力する。

【００６１】図５は図３に示したバッファ６の具体的構
成を示す回路図である。バッファ６は、ＰＭＯＳトラン
ジスタP1〜P4とＮＭＯＳトランジスタN1，N2とコンデン
サＣとを有し、ＰＭＯＳトランジスタP1とＮＭＯＳトラ
ンジスタN1のゲート端子にはスイッチ回路１ａの出力端
子Ｆが接続されている。

【００６２】ＰＭＯＳトランジスタP3とＮＭＯＳトラン
ジスタN2はインバータ回路７を構成しており、入力信号
を反転してフル振幅電圧（電源電圧ＶDDまたは接地電
圧）を出力する。インバータ回路７の出力は、バッファ
６の出力OUT となる。

【００６３】インバータ回路７の前段には、ＰＭＯＳト
ランジスタP1，P2，P4とＮＭＯＳトランジスタN1とコン
デンサＣとからなる電圧変換回路８が接続されている。
この電圧変換回路８は、スイッチ回路１ａの出力Ｆを反
転して出力する。電圧変換回路８内のＰＭＯＳトランジ
スタP1にはＰＭＯＳトランジスタP2が接続されており、
このＰＭＯＳトランジスタP2のゲート電圧はインバータ
回路７の出力により制御される。

【００６４】ＰＭＯＳトランジスタP2のドレイン端子と
ＰＭＯＳトランジスタP1のソース端子との接続点には、
コンデンサＣとＰＭＯＳトランジスタP4からなる蓄電回
路９が接続されている。この蓄電回路９は、ＰＭＯＳト
ランジスタP2がオフのときに、ＰＭＯＳトランジスタP1
のソース電圧が不定にならないようにＰＭＯＳトランジ
スタP1のソース電圧を制御する。

【００６５】ここで、スイッチ回路１ａの出力端子Ｆが
接続された経路をノードｐ、ＰＭＯＳトランジスタP1の
ドレイン端子とＮＭＯＳトランジスタN1のドレイン端子
との接続点をノードｑ、ＰＭＯＳトランジスタP1のソー
ス端子とＰＭＯＳトランジスタP2のドレイン端子との接
続点をノードｒとして、図５の回路の動作を説明する。

【００６６】まず、スイッチ回路１ａの出力Ｆが論理
「０」から論理「１」に変化した場合の動作を説明す
る。出力Ｆが論理「０」の場合には、ＰＭＯＳトランジ
スタP1，P2とＮＭＯＳトランジスタN2はオンしており、
ＰＭＯＳトランジスタP1のドレイン端子とソース端子は
ほぼ電源電圧ＶDDになる。ノードｐの電圧が徐々に上昇
してＮＭＯＳトランジスタN1がオンすると、ＰＭＯＳト
ランジスタP1のドレイン−ソース間抵抗は大きくなり、
ノードｑの電圧は徐々に低くなってやがて接地電圧にな
る。それに応じて、ＰＭＯＳトランジスタP3はオンし、
バッファ６の出力OUT は電源電圧ＶDDまで上昇する。こ
のとき、ノードｒは、ＰＭＯＳトランジスタP1，P2がオ
フしたときの電圧を保持する。

【００６７】また、ＰＭＯＳトランジスタP4のゲート端
子には外部から制御クロックφバーが入力されており、
このクロックの周期に応じてＰＭＯＳトランジスタP4は
周期的にオン・オフを繰り返す。ＰＭＯＳトランジスタ
P4がオンすると、ノードｒは電源電圧ＶDDにまで上昇
し、コンデンサＣへの充電が行われる。これにより、ノ
ードｒの電圧は、常に電源電圧ＶDDか、電源電圧ＶDDよ
りも若干低い電圧になる。ＰＭＯＳトランジスタP4のゲ
ート端子に印加される制御クロックφバーは、ＤＲＡＭ
のリフレッシュパルスと同様に、数ミリ秒に１回の割合
でＰＭＯＳトランジスタを周期的にオンさせてコンデン
サＣを充電する。

【００６８】次に、スイッチ回路１ａの出力Ｆが論理
「１」から論理「０」に変化した場合の動作を説明す
る。出力Ｆが論理「０」に変化する前は、ノードｑの電
圧は接地電圧で、バッファ６の出力OUT は電源電圧ＶDD
であり、ＰＭＯＳトランジスタP2はオフしている。ま
た、ノードｒの電圧は、周期的にコンデンサＣが充電さ
れることから、ほぼ電源電圧ＶDDである。出力Ｆが論理
「０」に変化すると、ＰＭＯＳトランジスタP1がオン
し、コンデンサＣに蓄積された電荷はＰＭＯＳトランジ
スタP1のソース−ドレイン間を通ってノードｑを充電す
る。このため、ノードｑの電圧が上昇し、ＮＭＯＳトラ
ンジスタN2はオンに、ＰＭＯＳトランジスタP3はオフに
なる。したがって、バッファの出力OUT は接地電圧にな
り、ＰＭＯＳトランジスタP2がオンする。

【００６９】なお、制御クロックφバーの論理が「０」
で、スイッチ回路１ａの出力Ｆの論理が「１」の場合に
は、ノードｒの電圧は電源電圧ＶDD近くになることか
ら、ＰＭＯＳトランジスタP1は完全にはオフしなくなる
ため、ＰＭＯＳトランジスタP1とP4を通って直流電流が
流れるが、制御クロックφバーが論理「０」になる期間
は、制御クロックφバーの周期に対してわずかであり、
消費電力の増加はほとんど問題にならない。

【００７０】図３のパストランジスタ回路は、スイッチ
回路１ａの出力Ｆをバッファ６内のＰＭＯＳトランジス
タP1とＮＭＯＳトランジスタN1の各ゲート端子に入力し
ているため、バッファ６からスイッチ回路１ａに負荷電
流が流れることがなく、図１７の回路に比べて消費電力
を低減できる。

【００７１】また、スイッチ回路１ａの出力Ｆの電圧Ｖ
(H) が電圧変換回路８のしきい値電圧よりも高い限り
は、誤動作が生じるおそれがなく、スイッチ回路１ａ内
の論理が複雑でスイッチ回路１ａ内に多数のＮＭＯＳト
ランジスタが直列接続されていても、各ＮＭＯＳトラン
ジスタのサイズを大きくしてオン抵抗を下げる必要がな
い。

【００７２】〔第４の実施形態〕第４の実施形態は、基
本的な回路構成は第３の実施形態と同じであり、電圧変
換回路８の内部にディプレッション型のＭＯＳトランジ
スタを設けた点に特徴がある。

【００７３】図６はパストランジスタ論理回路の第４の
実施形態の回路図である。図６の回路は、スイッチ回路
１ａとバッファ６ａとで構成され、スイッチ回路１ａの
構成は図３と同じであり、等価的に図７の論理回路と同
じになる。バッファ６ａは、図８に詳細な構成を示すよ
うに、インバータ回路７と電圧変換回路８とを備える。

【００７４】インバータ回路７はＰＭＯＳトランジスタ
P3とＮＭＯＳトランジスタN2を有し、電圧変換回路８は
ＰＭＯＳトランジスタP1と、ＮＭＯＳトランジスタN1,N
3 と、ＰＭＯＳトランジスタP4およびコンデンサＣから
なる蓄電回路９とを有する。

【００７５】図８に示すバッファ６ａは、ＰＭＯＳトラ
ンジスタP1にディプレッション型のＮＭＯＳトランジス
タN3を接続した点に特徴がある。このＮＭＯＳトランジ
スタN3のゲート端子には、電圧変換回路８の出力端子が
接続されている。

【００７６】ディプレッション型のＮＭＯＳトランジス
タN3は、スイッチ回路１ａの出力Ｆ（ノードｐ）がロー
レベルのときに、それ自身で電流を供給する能力を有す
るため、コンデンサＣから電荷が供給されなくても、ノ
ードｒ，ｑの電圧を所定電圧にまで引き上げることがで
きる。

【００７７】したがって、蓄電回路９からの電荷の供給
が少なくても安定動作が可能となり、コンデンサＣの容
量を小さくできるので、パストランジスタ論理回路を小
型化できる。

【００７８】次に、以上に説明した各実施形態の回路と
従来の回路について、信号遅延時間と、消費電流と、Ｐ
Ｄ積（Power ×Delay)をシミュレーションで比較した結
果を説明する。

【００７９】図９，１０はシミュレーションに用いた具
体的な回路図である。図９（ａ）〜（ｃ）は相補出力型
のスイッチ回路１を含む例を示している。図９（ａ）は
スイッチ回路１ａの後段にインバータI1，I2を接続した
従来のパストランジスタ論理の回路図(CPL:Complementa
ry Pass-Transistor Logic) 、図９（ｂ）は図１６に対
応するプルアップ負荷を有する従来のパストランジスタ
論理の回路図(PLCPL:P-Load CPL)、図９（ｃ）は第１の
実施形態に対応する回路図(OLPL:Output LatchPass-Tra
nsistor Logic) である。

【００８０】一方、図１０（ａ）〜（ｃ）は単出力型の
スイッチ回路１ａを含む例を示している。図１０（ａ）
は図１７に対応する従来の回路図(SCPL:Single-ended C
PL)、図１０（ｂ）は第３の実施形態に対応する回路図
(SOLPL1:Single-ended OLPL1) 、図１０（ｃ）は第４の
実施形態に対応する回路図(SOLPL2:single-ended OLPL
2) である。

【００８１】図１１は、図９，１０の回路に基づいてシ
ミュレーションを行った結果を示すプロット図であり、
横軸はいずれも、スイッチ回路１ａ内のＮＭＯＳトラン
ジスタの接続段数を示している。図１１（ａ）は接続段
数と信号遅延時間との関係、図１１（ｂ）は接続段数と
消費電流との関係、図１１（ｃ）は接続段数とＰＤ積と
の関係を示している。これらの図中の各プロットは、各
図の右側に示した回路に対応している。

【００８２】図１１（ａ）に示すように、スイッチ回路
１ａ内の接続段数が少ない場合には、各回路の信号遅延
時間はあまり変わらない。接続段数が多くなると、負荷
トランジスタ（ＰＭＯＳトランジスタ）を有する図９
（ｂ）のPLCPL 回路と図１０（ａ）のSCPL回路の信号遅
れ時間は急増する。第１，３，４の実施形態（図９
（ｃ），１０（ｂ），１０（ｃ））の回路の信号遅延時
間はほぼ同じである。

【００８３】また、図１１（ｂ）に示すように、スイッ
チ回路１ａ内の接続段数が少ない場合には、第１の実施
形態（図９（ｃ））のOLPL回路が最も消費電流が多く、
接続段数が多くなるに従って、従来の回路である図９
（ｂ）のPLCPL 回路の消費電流が多くなる。第３および
第４の実施形態（図１０（ｂ），１０（ｃ））の回路の
消費電流は、接続段数にかかわわらず、常に最低水準に
あり、接続段数による消費電流の変化も、第１の実施形
態（図９（ｃ））と同様に少ない。

【００８４】また、図１１（ｃ）に示すように、スイッ
チ回路１ａ内の接続段数が少ない場合には、第１の実施
形態（図９（ｃ））のOLPL回路のＰＤ積は他の回路に比
べて若干大きいが、接続段数が多くなると、従来の回路
のＰＤ積は急激に増大するが、第１の実施形態の図９
（ｃ）の回路のＰＤ積はあまり大きくならない。また、
第３の実施形態（図１０（ｂ））と第４の実施形態（図
１０（ｃ））のＰＤ積は、接続段数にかかわらず常に最
低水準にあり、接続段数による変化が第１の実施形態
（図９（ｃ））の回路と同様に小さい。

【００８５】以上に説明した各実施形態では、スイッチ
回路がＮＭＯＳトランジスタで構成されている例を説明
したが、スイッチ回路をＰＭＯＳトランジスタで構成し
てもよい。

【００８６】図１２は、スイッチ回路をＰＭＯＳトラン
ジスタで構成した場合の第１の実施形態に対応する回路
図である。スイッチ回路をＰＭＯＳトランジスタで構成
した場合には、駆動回路４内のＭＯＳトランジスタはＰ
型になり、交差ラッチ負荷回路３内のＭＯＳトランジス
タはＮ型になる。

【００８７】また、上述した第１および第２の実施形態
では、スイッチ回路１から１組の相補出力信号Ｆ，Ｆバ
ーを出力する例を説明したが、スイッチ回路１から複数
組の相補出力信号を出力し、それぞれの相補出力信号ご
とに電圧変換回路を設けてもよい。

【００８８】

【発明の効果】以上詳細に説明したように、本発明によ
れば、スイッチ回路の出力を電圧変換回路の高入力抵抗
の制御ゲートに入力するので、スイッチ回路の内部には
直流電流は流れず、電圧変換回路の動作はスイッチ回路
内部のオン抵抗の影響を受けなくなる。このため、本発
明のパストランジスタ論理回路を半導体基板上に形成し
たときに、スイッチ回路内部のＭＯＳトランジスタのサ
イズ（形成面積）を小さくでき、寄生容量を小さくでき
るとともに、動作速度を向上でき、消費電力も低減でき
る。

【図面の簡単な説明】

【図１】パストランジスタ論理回路の第１の実施形態の
回路図。

【図２】パストランジスタ論理回路の第２の実施形態の
回路図。

【図３】パストランジスタ論理回路の第３の実施形態の
回路図。

【図４】図３に示すスイッチ回路の等価回路図。

【図５】図３に示すバッファの具体的構成を示す回路
図。

【図６】パストランジスタ論理回路の第４の実施形態の
回路図。

【図７】図６に示すスイッチ回路の等価回路図。

【図８】図５に示すバッファの具体的構成を示す回路
図。

【図９】相補出力型のパストランジスタ論理回路のシミ
ュレーション用の回路図。

【図１０】単出力型のパストランジスタ論理回路のシミ
ュレーション用の回路図。

【図１１】シミュレーション結果を示すプロット図。

【図１２】スイッチ回路をＰＭＯＳトランジスタで構成
した場合のパストランジスタ論理回路の例を示す回路
図。

【図１３】４つのＮＭＯＳトランジスタで構成したスイ
ッチ回路の一例を示す図。

【図１４】図１３の等価回路図。

【図１５】３つのＮＭＯＳトランジスタを直列接続して
スイッチ回路を構成した図。

【図１６】電圧変換回路を備えた従来のパストランジス
タ論理回路の一例を示す回路図。

【図１７】単出力型のパストランジスタ論理回路の一例
を示す回路図。

【図１８】図１７の等価回路図。

【図１９】図１７に示すインバータの具体的構成を示す
回路図。

【符号の説明】 １，１ａ スイッチ回路 ２ 電圧変換回路 ３ 交差ラッチ負荷回路 ４ 駆動回路 ５ ＲＳフリップフロップ ６，６ａ バッファ ５１ ラッチ回路

Claims (11)

【特許請求の範囲】
1. 【請求項１】Ｎ型またはＰ型のいずれか一方の型のＭＯ
   Ｓトランジスタを複数組み合わせて構成され、複数種類
   の相補入力信号の論理に基づいて所定の論理演算を行っ
   た結果を相補出力するスイッチ回路と、このスイッチ回
   路から出力された相補出力電圧を増幅する電圧変換回路
   とを備え、この電圧変換回路の２つの出力端子から前記
   相補出力電圧に対応する第１および第２の電源電圧を相
   補出力するパストランジスタ論理回路において、 前記電圧変換回路は、 前記スイッチ回路から出力された相補出力電圧が印加さ
   れる高入力抵抗の制御ゲートを有し、前記出力端子の一
   方の電圧が前記第１の電源電圧になるように、前記相補
   出力電圧に応じて回路内部を流れる電流を制御する駆動
   回路と、 前記出力端子の他方の電圧が前記第２の電源電圧になる
   ように、前記出力端子電圧に応じて回路内部を流れる電
   流を制御する負荷回路と、を備えることを特徴とするパ
   ストランジスタ論理回路。
2. 【請求項２】前記スイッチ回路および前記駆動回路は、
   第１導電型のＭＯＳトランジスタで構成され、 前記負荷回路は、第２導電型のＭＯＳトランジスタで構
   成されることを特徴とする請求項１に記載のパストラン
   ジスタ論理回路。
3. 【請求項３】前記駆動回路は、第１導電型の第１および
   第２のＭＯＳトランジスタで構成され、これら第１およ
   び第２のＭＯＳトランジスタのゲート端子は前記制御ゲ
   ートとして用いられ、 前記負荷回路は、第２導電型の第３および第４のＭＯＳ
   トランジスタで構成され、 前記第１および第２のＭＯＳトランジスタのソース端子
   は前記第１の電源電圧に設定され、 前記第３および第４のＭＯＳトランジスタのソース端子
   は前記第２の電源電圧に設定され、 前記第１および第３のＭＯＳトランジスタのドレイン端
   子と前記第４のＭＯＳトランジスタのゲート端子とは前
   記出力端子の一方に共通に接続され、前記第２および第
   ４のＭＯＳトランジスタのドレイン端子と前記第３のＭ
   ＯＳトランジスタのゲート端子とは前記出力端子の他方
   に共通に接続されることを特徴とする請求項２に記載の
   パストランジスタ論理回路。
4. 【請求項４】論理「１」に対応する前記相補出力電圧が
   前記電圧変換回路の論理しきい値電圧より高くなるよう
   に、前記スイッチ回路および前記駆動回路を構成したこ
   とを特徴とする請求項１〜３のいずれかに記載のパスト
   ランジスタ論理回路。
5. 【請求項５】Ｎ型またはＰ型のいずれか一方の型のＭＯ
   Ｓトランジスタを複数組み合わせて構成され、複数種類
   の相補入力信号の論理に基づいて所定の論理演算を行っ
   た結果を相補出力するスイッチ回路を備えたパストラン
   ジスタ論理回路において、 前記スイッチ回路から出力された相補出力電圧に応じて
   セットまたはリセットされるＲＳフリップフロップを備
   え、 前記ＲＳフリップフロップは、 第１および第２の電源電圧に略等しい状態電圧をそれぞ
   れ保持する２つの出力端子と、 前記スイッチ回路から出力された相補出力電圧が印加さ
   れる高入力抵抗の制御ゲートを有し、前記出力端子の一
   方の電圧が前記第１の電源電圧になるように、前記相補
   出力電圧に応じて回路内部を流れる電流を制御する駆動
   回路と、 前記出力端子の一方が前記第１の電源電圧に保持され、
   前記出力端子の他方が前記第２の電源電圧に保持される
   ように、前記出力端子電圧に基づいて回路内部を流れる
   電流を制御するラッチ回路とを備え、 前記出力端子はそれぞれ、前記駆動回路と前記ラッチ回
   路との接続経路に接続されることを特徴とするパストラ
   ンジスタ論理回路。
6. 【請求項６】前記スイッチ回路を構成するＭＯＳトラン
   ジスタと、前記駆動回路を構成するＭＯＳトランジスタ
   とは、同一の導電型であることを特徴とする請求項５に
   記載のパストランジスタ論理回路。
7. 【請求項７】前記駆動回路は、第１導電型の第１および
   第２のＭＯＳトランジスタで構成され、 前記ラッチ回路は、第１導電型の第３および第４のＭＯ
   Ｓトランジスタと第２導電型の第５および第６のＭＯＳ
   トランジスタとで構成され、 前記第３および第４のＭＯＳトランジスタのソース端子
   は前記第１の電源電圧に設定され、 前記第５および第６のＭＯＳトランジスタのソース端子
   は前記第２の電源電圧に設定され、 前記第３および第５のＭＯＳトランジスタのゲート端子
   と、前記第２、第４および第６のＭＯＳトランジスタの
   ドレイン端子とは、前記出力端子の一方に共通に接続さ
   れ、 前記第４および第６のＭＯＳトランジスタのゲート端子
   と、前記第１、第３および第５のＭＯＳトランジスタの
   ドレイン端子とは、前記出力端子の他方に共通に接続さ
   れ、 前記第１および第２のＭＯＳトランジスタのゲート端子
   は、前記制御ゲートとして用いられることを特徴とする
   請求項６に記載のパストランジスタ論理回路。
8. 【請求項８】Ｎ型またはＰ型のいずれか一方の型のＭＯ
   Ｓトランジスタを複数組み合わせて構成され、複数種類
   の相補入力信号の論理に基づいて所定の論理演算を行っ
   た結果を単出力するスイッチ回路と、このスイッチ回路
   から出力された単出力電圧を増幅する電圧変換回路とを
   備え、この電圧変換回路の出力端子から第１および第２
   の電源電圧のいずれか一方を単出力するパストランジス
   タ論理回路において、 前記電圧変換回路は、 前記スイッチ回路から出力された単出力電圧が印加され
   る高入力抵抗の制御ゲートを有し、前記出力端子電圧が
   前記第１の電源電圧になるように、前記単出力電圧に応
   じて回路内部を流れる電流を制御する駆動回路と、 前記出力端子電圧が前記第２の電源電圧になるように、
   前記出力端子電圧に応じて回路内部を流れる電流を制御
   する負荷回路と、を備えることを特徴とするパストラン
   ジスタ論理回路。
9. 【請求項９】前記駆動回路は、ソース端子が前記第１の
   電源電圧に設定され、ドレイン端子が前記出力端子に接
   続される第１導電型の第１のＭＯＳトランジスタを含ん
   で構成され、 前記負荷回路は、 ドレイン端子が前記出力端子に接続された第２導電型の
   第２のＭＯＳトランジスタと、 ソース端子が前記第２の電源電圧に設定され、ドレイン
   端子が前記第２のＭＯＳトランジスタのソース端子に接
   続された第２導電型の第３のＭＯＳトランジスタと、 前記第２および第３のＭＯＳトランジスタの接続経路に
   電荷を蓄積する蓄電回路とを備え、 前記第１および第２のＭＯＳトランジスタのゲート端子
   は互いに接続されて前記制御ゲートとして用いられ、 前記第３のＭＯＳトランジスタのゲート端子には、前記
   出力端子電圧の反転電圧が印加されることを特徴とする
   請求項８に記載のパストランジスタ論理回路。
10. 【請求項１０】前記駆動回路は、ソース端子が前記第１
    の電源電圧に設定され、ドレイン端子が前記出力端子に
    接続された第１導電型の第１のＭＯＳトランジスタを含
    んで構成され、 前記負荷回路は、 ドレイン端子が前記出力端子に接続された第２導電型の
    第２のＭＯＳトランジスタと、 ソース端子が前記第２のＭＯＳトランジスタのソース端
    子に接続され、ドレイン端子が前記第２の電源電圧に設
    定された第１導電型でデプリーション型の第３のＭＯＳ
    トランジスタと、 前記第２および第３のＭＯＳトランジスタの接続経路に
    電荷を蓄積する蓄電回路とを備え、 前記第１および第２のＭＯＳトランジスタの制御端子は
    互いに接続されて前記制御ゲートとして用いられ、 前記第３のＭＯＳトランジスタのゲート端子には、前記
    出力端子電圧の反転電圧が印加されることを特徴とする
    請求項８に記載のパストランジスタ論理回路。
11. 【請求項１１】前記蓄電回路は、 一端が前記第２のＭＯＳトランジスタのソース端子に接
    続され、他端が前記第１の電源電圧に設定されるキャパ
    シタ素子と、 ソース端子が前記第２の電源電圧に設定され、ドレイン
    端子が前記第２のＭＯＳトランジスタのソース端子に接
    続される第４のＭＯＳトランジスタとを備え、 前記第４のＭＯＳトランジスタのゲート端子には、前記
    キャパシタ素子を周期的に充電するためのクロックが入
    力されることを特徴とする請求項９または１０に記載の
    パストランジスタ論理回路。