JPH11167792A - 混合ローカルビットラインを備えた階層的ビットライン構造を有する半導体メモリ - Google Patents
混合ローカルビットラインを備えた階層的ビットライン構造を有する半導体メモリInfo
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- JPH11167792A JPH11167792A JP10276135A JP27613598A JPH11167792A JP H11167792 A JPH11167792 A JP H11167792A JP 10276135 A JP10276135 A JP 10276135A JP 27613598 A JP27613598 A JP 27613598A JP H11167792 A JPH11167792 A JP H11167792A
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 データ保存時間の改善された階層的ビットラ
イン構造を有する半導体メモリを提供すること。 【解決手段】 各列毎に少なくとも１つのセンス増幅器
を有し、前記センス増幅器に機能的に接続されるマスタ
ビットラインが設け、各列毎に複数のローカルビットラ
インが配置し、該ローカルビットラインの各々はメモリ
セルに接続され、列内でマスタビットラインから垂直方
向で離間され、前記センス増幅器に選択的に接続され、
さらに前記ローカルビットラインのうちの少なくとも１
つのローカルビットラインによって前記センス増幅器に
マスタビットラインを介して選択的に接続され、少なく
とも前記ローカルビットラインのうちの第１のローカル
ビットラインは、第２のローカルビットラインとは異な
る数の前記メモリセルに接続されるように構成する。
イン構造を有する半導体メモリを提供すること。 【解決手段】 各列毎に少なくとも１つのセンス増幅器
を有し、前記センス増幅器に機能的に接続されるマスタ
ビットラインが設け、各列毎に複数のローカルビットラ
インが配置し、該ローカルビットラインの各々はメモリ
セルに接続され、列内でマスタビットラインから垂直方
向で離間され、前記センス増幅器に選択的に接続され、
さらに前記ローカルビットラインのうちの少なくとも１
つのローカルビットラインによって前記センス増幅器に
マスタビットラインを介して選択的に接続され、少なく
とも前記ローカルビットラインのうちの第１のローカル
ビットラインは、第２のローカルビットラインとは異な
る数の前記メモリセルに接続されるように構成する。
Description
【０００１】
【発明の属する技術分野】本発明はダイナミックランダ
ムアクセスメモリ（ＤＲＡＭ）等の半導体メモリに関
し、詳細にはマスタビットラインとローカルビットライ
ンを備えた階層的ビットライン構造を有する半導体メモ
リに関する。
ムアクセスメモリ（ＤＲＡＭ）等の半導体メモリに関
し、詳細にはマスタビットラインとローカルビットライ
ンを備えた階層的ビットライン構造を有する半導体メモ
リに関する。
【０００２】
【従来の技術】階層的又は“セグメント化”されたビッ
トライン構造は、近年ではメモリチップの集積度を増す
ためにますます開発されている。この構造は所定数のメ
モリセル毎のスペースをとるセンス増幅器の数の低減に
貢献し、さらにチップのサイズダウンや所定のサイズの
チップにおけるメモリ容量の増加を許容する。
トライン構造は、近年ではメモリチップの集積度を増す
ためにますます開発されている。この構造は所定数のメ
モリセル毎のスペースをとるセンス増幅器の数の低減に
貢献し、さらにチップのサイズダウンや所定のサイズの
チップにおけるメモリ容量の増加を許容する。
【０００３】従来の階層的ビットライン構造では、メモ
リセルアレイの各列がメモリセルに直接接続された同じ
長さの多数のローカルビットライン（ＬＢＬ）と、この
ローカルビットラインよりも高い二次層で配置された高
導電性金属を含むマスタビットライン（ＭＢＬ）を含ん
でいる。例えばかくローカルビットラインは、数百のメ
モリセルに接続される。各マスタビットラインは、セン
ス増幅器に直接接続されており、さらに多数のスイッチ
を介して同じ列内で複数のローカルビットラインに選択
的に接続される。複数のローカルビットラインに接続さ
れたメモリセルのアクセス（読み込み、書込み、消去）
のためには、ローカルビットラインをマスタビットライ
ンに接続させるスイッチが閉じられ、列内の他のスイッ
チは開かれる。
リセルアレイの各列がメモリセルに直接接続された同じ
長さの多数のローカルビットライン（ＬＢＬ）と、この
ローカルビットラインよりも高い二次層で配置された高
導電性金属を含むマスタビットライン（ＭＢＬ）を含ん
でいる。例えばかくローカルビットラインは、数百のメ
モリセルに接続される。各マスタビットラインは、セン
ス増幅器に直接接続されており、さらに多数のスイッチ
を介して同じ列内で複数のローカルビットラインに選択
的に接続される。複数のローカルビットラインに接続さ
れたメモリセルのアクセス（読み込み、書込み、消去）
のためには、ローカルビットラインをマスタビットライ
ンに接続させるスイッチが閉じられ、列内の他のスイッ
チは開かれる。
【０００４】図１には、階層的ビットライン構造を活用
した従来方式の半導体メモリのメモリバンク１０が示さ
れている。このメモリバンクはメモリセルのサブアレ
イ、例えばＭＡａ〜ＭＡｄと、多数のセンス増幅器バン
ク１２j,１２j+1,１２j+2のメモリセルサブアレイに分
割されている。図示の構成では各センス増幅器バンク毎
に複数のセンス増幅器ＳＡiが分割構造で配置されてお
り、それによって各センス増幅器は、その両サイドのメ
モリセルからの信号をタイムマルチプレックス方式で増
幅している。各サブアレイは、Ｎ個の列Ｃ1−Ｃ2を有し
ている。しかしながらセンス増幅器は分割されているの
で、各ＳＡバンクはＮ/２個のセンス増幅器を有してい
る。各センス増幅器、例えばバンク１２j+1のＳＡ2は、
マスタビットライン対（これは真のマスタビットライン
ＭＢＬと相補的マスタビットラインＭＢＬ￣からなる）
に対する各サイドに接続されている。この例では各真の
マスタビットラインＭＢＬが同じ長さＬの４つの真のロ
ーカルビットラインＬＢＬ1〜ＬＢＬ4に接続されてお
り、さらに各相補的マスタビットラインＭＢＬ￣は４つ
の相補的ローカルビットラインＬＢＬ1￣〜ＬＢＬ4￣に
接続されている。センス増幅器はマスタビットラインの
対（一方のマスタビットラインは基準電圧の供給に用い
られ、もう一方のマスタビットラインは選択されたメモ
リセルＭＣの活動化により伝送されたセル信号の供給に
用いられる）の間の差分電圧を増幅する。ｊ番目の行の
ワードラインＷＬjは、選択されたメモリセルへのアク
セスに対し行アドレスに従って活動化される。このコン
フィグレーションは、フォルデッドビットライン構造と
して周知であり、この場合真及び相補的ビットライン
は、相互に極めて接近して並行するように延在する。オ
ープンビットラインコンフィグレーションが用いられる
ならば、相補的マスタビットラインはセンス増幅器の反
対側に真のマスタビットラインとして存在する。
した従来方式の半導体メモリのメモリバンク１０が示さ
れている。このメモリバンクはメモリセルのサブアレ
イ、例えばＭＡａ〜ＭＡｄと、多数のセンス増幅器バン
ク１２j,１２j+1,１２j+2のメモリセルサブアレイに分
割されている。図示の構成では各センス増幅器バンク毎
に複数のセンス増幅器ＳＡiが分割構造で配置されてお
り、それによって各センス増幅器は、その両サイドのメ
モリセルからの信号をタイムマルチプレックス方式で増
幅している。各サブアレイは、Ｎ個の列Ｃ1−Ｃ2を有し
ている。しかしながらセンス増幅器は分割されているの
で、各ＳＡバンクはＮ/２個のセンス増幅器を有してい
る。各センス増幅器、例えばバンク１２j+1のＳＡ2は、
マスタビットライン対（これは真のマスタビットライン
ＭＢＬと相補的マスタビットラインＭＢＬ￣からなる）
に対する各サイドに接続されている。この例では各真の
マスタビットラインＭＢＬが同じ長さＬの４つの真のロ
ーカルビットラインＬＢＬ1〜ＬＢＬ4に接続されてお
り、さらに各相補的マスタビットラインＭＢＬ￣は４つ
の相補的ローカルビットラインＬＢＬ1￣〜ＬＢＬ4￣に
接続されている。センス増幅器はマスタビットラインの
対（一方のマスタビットラインは基準電圧の供給に用い
られ、もう一方のマスタビットラインは選択されたメモ
リセルＭＣの活動化により伝送されたセル信号の供給に
用いられる）の間の差分電圧を増幅する。ｊ番目の行の
ワードラインＷＬjは、選択されたメモリセルへのアク
セスに対し行アドレスに従って活動化される。このコン
フィグレーションは、フォルデッドビットライン構造と
して周知であり、この場合真及び相補的ビットライン
は、相互に極めて接近して並行するように延在する。オ
ープンビットラインコンフィグレーションが用いられる
ならば、相補的マスタビットラインはセンス増幅器の反
対側に真のマスタビットラインとして存在する。
【０００５】ＦＥＴスイッチＳはそれぞれ、各ローカル
ビットラインの終端部と相応のマスタビットラインに接
続する接続点Ｐとの間に接続されている。個々のローカ
ルビットラインに接続されたメモリセルは、制御線路２
３1〜２３4上の適切な制御電圧による相応のスイッチＳ
の閉成と、相応する列の他のスイッチの開放によってア
クセスされる。
ビットラインの終端部と相応のマスタビットラインに接
続する接続点Ｐとの間に接続されている。個々のローカ
ルビットラインに接続されたメモリセルは、制御線路２
３1〜２３4上の適切な制御電圧による相応のスイッチＳ
の閉成と、相応する列の他のスイッチの開放によってア
クセスされる。
【０００６】基本的にはビットラインキャパシタンス
は、ビットライン長に比例する。このビットライン長
は、許容され得る最大ビットラインキャパシタンスによ
って制限される。この最大ビットラインキャパシタンス
は基本的に、許容センシングマージンと電力ロスによっ
て定まる。階層的ビットライン構造を用いることによ
り、単位長さあたりのマスタビットラインキャパシタン
スは、単位長さあたりのローカルビットラインキャパシ
タンスよりも少なくなる。なぜならローカルビットライ
ンは直接メモリセルに接続され、ローカルビットライン
キャパシタンスに著しく影響するが、マスタビットライ
ンはメモリセルに直接接続されていないからである。従
って、所定の列長さに対するトータルキャパシタンス
は、非階層的なレイアウト（例えば列全体に亘ってそれ
ぞれ延在したメモリセルに直接接続されているビットラ
インの１つの層のみが備わっているレイアウトなど）の
場合よりも著しく少なくなる。それ故に、階層構造を用
いる場合には、特定数のメモリセルを備えたチップに対
してスペース占有率の少ないセンス増幅器が必要とされ
る。この構造は多数のセルに使用される各センス増幅器
を許容するから、複数のローカルビットラインと１つの
長いマスタビットラインに結び付く。それによりチップ
毎のセンス増幅器の数が低減される。この場合チップサ
イズのダウンも可能であり、その際スイッチＳに配分さ
れる領域が設けられ付加的な制御回路の拡張はなされ
ず、領域はセンス増幅器の低減によってセーブされる。
は、ビットライン長に比例する。このビットライン長
は、許容され得る最大ビットラインキャパシタンスによ
って制限される。この最大ビットラインキャパシタンス
は基本的に、許容センシングマージンと電力ロスによっ
て定まる。階層的ビットライン構造を用いることによ
り、単位長さあたりのマスタビットラインキャパシタン
スは、単位長さあたりのローカルビットラインキャパシ
タンスよりも少なくなる。なぜならローカルビットライ
ンは直接メモリセルに接続され、ローカルビットライン
キャパシタンスに著しく影響するが、マスタビットライ
ンはメモリセルに直接接続されていないからである。従
って、所定の列長さに対するトータルキャパシタンス
は、非階層的なレイアウト（例えば列全体に亘ってそれ
ぞれ延在したメモリセルに直接接続されているビットラ
インの１つの層のみが備わっているレイアウトなど）の
場合よりも著しく少なくなる。それ故に、階層構造を用
いる場合には、特定数のメモリセルを備えたチップに対
してスペース占有率の少ないセンス増幅器が必要とされ
る。この構造は多数のセルに使用される各センス増幅器
を許容するから、複数のローカルビットラインと１つの
長いマスタビットラインに結び付く。それによりチップ
毎のセンス増幅器の数が低減される。この場合チップサ
イズのダウンも可能であり、その際スイッチＳに配分さ
れる領域が設けられ付加的な制御回路の拡張はなされ
ず、領域はセンス増幅器の低減によってセーブされる。
【０００７】図２には前記階層的ビットライン構造の変
化例が示されている。ここに示されているコンフィグレ
ーションは、いわゆる“ハイブリッド”形階層構造に関
するものである。図２には、関連するセンス増幅器ＳＡ
iの各サイドに配置された２つのローカルビットライン
対（ＬＢＬ1,ＬＢＬ1￣）と（ＬＢＬ2,ＬＢＬ2￣）のみ
が示されている。メモリセルサブアレイの各列Ｃiで
は、センス増幅器ＳＡiに最も近接したローカルビット
ライン、例えばＬＢＬ1,ＬＢＬ1￣が各スイッチ２５1の
ドレインもしくはソースに接続されている。このスイッ
チの別の側はセンス増幅器エレクトロニクスの回路ノー
ド６３に直接接続されている。この回路ノード６３は基
本的に、センス増幅器エレクトロニクスを相応のマスタ
ビットラインＭＢＬないしＭＢＬ￣に接続する回路ノー
ドと同じである。スイッチ２５2は、センス増幅器から
離れた側の各ローカルビットラインＬＢＬ2,ＬＢＬ2￣
と、相応するマスタビットラインのコネクションノード
ｄとの間に接続されている。ギャップｇは、ローカルビ
ットラインＬＢＬ1をＬＢＬ2から離し、さらにローカル
ビットラインＬＢＬ1￣をＬＢＬ2￣から離している。ロ
ーカルビットラインＬＢＬ1又はＬＢＬ1￣に接続されて
いるメモリセルＭＣのアクセスのためには、スイッチ２
５1がターンオン（閉成）され、それに対してスイッチ
２５2はオフにされる。これとは反対に、離れた側のロ
ーカルビットラインＬＢＬ2又はＬＢＬ2￣に接続されて
いるメモリセルのアクセスでは、スイッチ２５1がオフ
にされ、２５2がオンにされる。従ってセンス増幅器か
ら離れた側（以下では単に離れた側と称する）のローカ
ルビットラインに接続されたメモリセルは、この離れた
側のローカルビットラインとマスタビットラインを介し
てセンス増幅器に機能的に接続され、これに対してセン
ス増幅器から近い側（以下では単に近い側と称する）の
ローカルビットラインは、この近い側のローカルビット
ラインのみを介してセンス増幅器に接続される。図２に
示されている構成はハイブリッドに関するものである。
２つ以上のローカルビットライン対がセンス増幅器の各
サイドに使用されている場合には、近い側のローカルビ
ットラインＬＢＬ1とＬＢＬ1￣に接続されたメモリセル
を接続するパスは、ローカルビットラインのみからな
る。列の中で他のメモリセルにセンス増幅器を接続する
パスは、各ローカルビットラインに直列なマスタビット
ラインからなる。
化例が示されている。ここに示されているコンフィグレ
ーションは、いわゆる“ハイブリッド”形階層構造に関
するものである。図２には、関連するセンス増幅器ＳＡ
iの各サイドに配置された２つのローカルビットライン
対（ＬＢＬ1,ＬＢＬ1￣）と（ＬＢＬ2,ＬＢＬ2￣）のみ
が示されている。メモリセルサブアレイの各列Ｃiで
は、センス増幅器ＳＡiに最も近接したローカルビット
ライン、例えばＬＢＬ1,ＬＢＬ1￣が各スイッチ２５1の
ドレインもしくはソースに接続されている。このスイッ
チの別の側はセンス増幅器エレクトロニクスの回路ノー
ド６３に直接接続されている。この回路ノード６３は基
本的に、センス増幅器エレクトロニクスを相応のマスタ
ビットラインＭＢＬないしＭＢＬ￣に接続する回路ノー
ドと同じである。スイッチ２５2は、センス増幅器から
離れた側の各ローカルビットラインＬＢＬ2,ＬＢＬ2￣
と、相応するマスタビットラインのコネクションノード
ｄとの間に接続されている。ギャップｇは、ローカルビ
ットラインＬＢＬ1をＬＢＬ2から離し、さらにローカル
ビットラインＬＢＬ1￣をＬＢＬ2￣から離している。ロ
ーカルビットラインＬＢＬ1又はＬＢＬ1￣に接続されて
いるメモリセルＭＣのアクセスのためには、スイッチ２
５1がターンオン（閉成）され、それに対してスイッチ
２５2はオフにされる。これとは反対に、離れた側のロ
ーカルビットラインＬＢＬ2又はＬＢＬ2￣に接続されて
いるメモリセルのアクセスでは、スイッチ２５1がオフ
にされ、２５2がオンにされる。従ってセンス増幅器か
ら離れた側（以下では単に離れた側と称する）のローカ
ルビットラインに接続されたメモリセルは、この離れた
側のローカルビットラインとマスタビットラインを介し
てセンス増幅器に機能的に接続され、これに対してセン
ス増幅器から近い側（以下では単に近い側と称する）の
ローカルビットラインは、この近い側のローカルビット
ラインのみを介してセンス増幅器に接続される。図２に
示されている構成はハイブリッドに関するものである。
２つ以上のローカルビットライン対がセンス増幅器の各
サイドに使用されている場合には、近い側のローカルビ
ットラインＬＢＬ1とＬＢＬ1￣に接続されたメモリセル
を接続するパスは、ローカルビットラインのみからな
る。列の中で他のメモリセルにセンス増幅器を接続する
パスは、各ローカルビットラインに直列なマスタビット
ラインからなる。
【０００８】
【発明が解決しようとする課題】本発明の課題は冒頭に
述べたような形式の半導体メモリにおいて、従来形式の
欠点に鑑みこれを解消すべく改善を行うことである。
述べたような形式の半導体メモリにおいて、従来形式の
欠点に鑑みこれを解消すべく改善を行うことである。
【０００９】
【課題を解決するための手段】上記課題は本発明によ
り、各列毎に少なくとも１つのセンス増幅器を有し、前
記センス増幅器に機能的に接続されるマスタビットライ
ンが設けられており、各列毎に複数のローカルビットラ
インが配置されており、該ローカルビットラインの各々
はメモリセルに接続され、列内でマスタビットラインか
ら垂直方向で離間され、前記センス増幅器に選択的に接
続されており、さらに前記ローカルビットラインのうち
の少なくとも１つのローカルビットラインによって前記
センス増幅器にマスタビットラインを介して選択的に接
続され、少なくとも前記ローカルビットラインのうちの
第１のローカルビットラインは、第２のローカルビット
ラインとは異なる数の前記メモリセルに接続されるよう
に構成されて解決される。
り、各列毎に少なくとも１つのセンス増幅器を有し、前
記センス増幅器に機能的に接続されるマスタビットライ
ンが設けられており、各列毎に複数のローカルビットラ
インが配置されており、該ローカルビットラインの各々
はメモリセルに接続され、列内でマスタビットラインか
ら垂直方向で離間され、前記センス増幅器に選択的に接
続されており、さらに前記ローカルビットラインのうち
の少なくとも１つのローカルビットラインによって前記
センス増幅器にマスタビットラインを介して選択的に接
続され、少なくとも前記ローカルビットラインのうちの
第１のローカルビットラインは、第２のローカルビット
ラインとは異なる数の前記メモリセルに接続されるよう
に構成されて解決される。
【００１０】本発明は階層的ビットライン構造を有する
半導体メモリに係わるものであり、この場合所定の列内
に配置されたローカルビットラインが、複数のメモリセ
ルに関するトータルビットラインキャパシタンスを実質
的に等化するために、異なる数のメモリセルに接続され
る。それによりデータ保存時間が改善される。
半導体メモリに係わるものであり、この場合所定の列内
に配置されたローカルビットラインが、複数のメモリセ
ルに関するトータルビットラインキャパシタンスを実質
的に等化するために、異なる数のメモリセルに接続され
る。それによりデータ保存時間が改善される。
【００１１】本発明による半導体メモリの別の有利な実
施例によれば、複数の行及び列が含まれており、各列は
機能的にそれらに接続されたマスタビットラインを備え
たセンス増幅器を有している。複数のローカルビットラ
インは各列に配置され、それぞれが複数のメモリセルに
接続され、マスタビットラインから垂直に離間され、選
択的にセンス増幅器に接続されている。列における少な
くとも１つのローカルビットラインは、マスタビットラ
インを介して選択的にセンス増幅器に接続される。少な
くとも列内の第１のローカルビットラインは、少なくと
も列内の第２のローカルビットラインよりも異なる数の
メモリセルに接続される。
施例によれば、複数の行及び列が含まれており、各列は
機能的にそれらに接続されたマスタビットラインを備え
たセンス増幅器を有している。複数のローカルビットラ
インは各列に配置され、それぞれが複数のメモリセルに
接続され、マスタビットラインから垂直に離間され、選
択的にセンス増幅器に接続されている。列における少な
くとも１つのローカルビットラインは、マスタビットラ
インを介して選択的にセンス増幅器に接続される。少な
くとも列内の第１のローカルビットラインは、少なくと
も列内の第２のローカルビットラインよりも異なる数の
メモリセルに接続される。
【００１２】有利には、ハイブリッドタイプの階層的ビ
ットライン構造が実施され、この場合近い側のローカル
ビットラインはスイッチを介して直接センス増幅器に接
続され、列内の１つ又は複数の離れた側のローカルビッ
トラインは、マスタビットラインを介してセンス増幅器
に機能的に接続される。この実施例に対しては、近い側
のローカルビットラインが列内の他のローカルビットラ
インよりも多くのメモリセルに接続される。
ットライン構造が実施され、この場合近い側のローカル
ビットラインはスイッチを介して直接センス増幅器に接
続され、列内の１つ又は複数の離れた側のローカルビッ
トラインは、マスタビットラインを介してセンス増幅器
に機能的に接続される。この実施例に対しては、近い側
のローカルビットラインが列内の他のローカルビットラ
インよりも多くのメモリセルに接続される。
【００１３】
【発明の実施の形態】本発明は半導体メモリに対する改
善された階層的ビットライン構造に関するものである。
本発明は、トータルビットラインキャパシタンスの等化
手法を提供し、それによってアレイ中のメモリセル毎の
保存時間が改善される。なお以下では本発明による実施
例をＤＲＡＭとの関連で説明するが、これは本発明がこ
の実施例に限定されることを意味するものではない。そ
れどころか本発明は、その他のメモリデバイス、例えば
ＥＤＯＤＲＡＭ、ＳＤＲＡＭ、ＲＡＭＢＵＳ−ＤＲＡ
Ｍ、ＳＬＤＲＡＭ、ＭＩＤＲＡＭ、ＳＲＡＭ、フラッシ
ュＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、マスクＲＯＭ、
マージＤＲＡＭ等にも適用可能である。
善された階層的ビットライン構造に関するものである。
本発明は、トータルビットラインキャパシタンスの等化
手法を提供し、それによってアレイ中のメモリセル毎の
保存時間が改善される。なお以下では本発明による実施
例をＤＲＡＭとの関連で説明するが、これは本発明がこ
の実施例に限定されることを意味するものではない。そ
れどころか本発明は、その他のメモリデバイス、例えば
ＥＤＯＤＲＡＭ、ＳＤＲＡＭ、ＲＡＭＢＵＳ−ＤＲＡ
Ｍ、ＳＬＤＲＡＭ、ＭＩＤＲＡＭ、ＳＲＡＭ、フラッシ
ュＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、マスクＲＯＭ、
マージＤＲＡＭ等にも適用可能である。
【００１４】ここにおいて本発明の説明に入る前にもう
一度図２に示された従来形式のハイブリッドタイプのメ
モリにふれておく。ローカルビットラインＬＢＬ1に接
続されたセルに関するトータルビットラインキャパシタ
ンスは、ＬＢＬ1のローカルビットラインキャパシタン
ス、すなわちＣLBL1である。ローカルビットラインＬＢ
Ｌ2に接続されたセルに関するトータルビットラインキ
ャパシタンスは、ＬＢＬ2のローカルビットラインキャ
パシタンスとマスタビットラインキャパシタンスの合
計、すなわちＣLBL2+MBLである。それによりセンシング
中の平均電力消費は標準タイプの階層構造の場合よりも
小さくなる（非ハイブリッドタイプの構造に関しては図
１参照）。しかしながら従来方式のハイブリッド構造で
の問題は以下のとおりである。メモリセルのデータ保存
時間ｔretは、（一次では）１/ＣBLに比例する。この場
合前記ＣBLはトータルビットラインキャパシタンスであ
る。従ってＬＢＬ2に接続されたセルのデータ保存時
間、すなわちｔret LBL2+MBLは、ＬＢＬ１に接続された
セルのデータ保存時間よりも少ない。なぜならトータル
ビットラインキャパシタンスＣLBL2+MBLがＣLBL1よりも
大きいからである。チップの保存時間は、それらの２つ
の保存時間の和の１/２としては定められず、むしろ２
つの保存時間ｔret LBL2+MBLよりも少ない。従ってＬＢ
Ｌ2に接続されたセルの保存時間は、チップ全体の保存
時間を低減する。本発明によれば、マスタビットライン
内で少なくとも２つのローカルビットラインが異なる長
さで設けられる。ローカルビットラインのキャパシタン
スは、マスタビットラインの影響を受ける。マスタビッ
トラインによるキャパシタンスの影響は、マスタビット
ライン内のローカルビットラインの位置に従って変化す
る。少なくとも２つのビットラインを異なる長さで設け
ることによって、異なるローカルビットラインに対する
マスタビットラインによって与えられるキャパシタンス
における差が補償される。その結果、ローカルビットラ
イン間のキャパシタンスにおける変化は低減され、ひい
ては異なるローカルビットラインのセル中のより均一な
保存時間につながる。
一度図２に示された従来形式のハイブリッドタイプのメ
モリにふれておく。ローカルビットラインＬＢＬ1に接
続されたセルに関するトータルビットラインキャパシタ
ンスは、ＬＢＬ1のローカルビットラインキャパシタン
ス、すなわちＣLBL1である。ローカルビットラインＬＢ
Ｌ2に接続されたセルに関するトータルビットラインキ
ャパシタンスは、ＬＢＬ2のローカルビットラインキャ
パシタンスとマスタビットラインキャパシタンスの合
計、すなわちＣLBL2+MBLである。それによりセンシング
中の平均電力消費は標準タイプの階層構造の場合よりも
小さくなる（非ハイブリッドタイプの構造に関しては図
１参照）。しかしながら従来方式のハイブリッド構造で
の問題は以下のとおりである。メモリセルのデータ保存
時間ｔretは、（一次では）１/ＣBLに比例する。この場
合前記ＣBLはトータルビットラインキャパシタンスであ
る。従ってＬＢＬ2に接続されたセルのデータ保存時
間、すなわちｔret LBL2+MBLは、ＬＢＬ１に接続された
セルのデータ保存時間よりも少ない。なぜならトータル
ビットラインキャパシタンスＣLBL2+MBLがＣLBL1よりも
大きいからである。チップの保存時間は、それらの２つ
の保存時間の和の１/２としては定められず、むしろ２
つの保存時間ｔret LBL2+MBLよりも少ない。従ってＬＢ
Ｌ2に接続されたセルの保存時間は、チップ全体の保存
時間を低減する。本発明によれば、マスタビットライン
内で少なくとも２つのローカルビットラインが異なる長
さで設けられる。ローカルビットラインのキャパシタン
スは、マスタビットラインの影響を受ける。マスタビッ
トラインによるキャパシタンスの影響は、マスタビット
ライン内のローカルビットラインの位置に従って変化す
る。少なくとも２つのビットラインを異なる長さで設け
ることによって、異なるローカルビットラインに対する
マスタビットラインによって与えられるキャパシタンス
における差が補償される。その結果、ローカルビットラ
イン間のキャパシタンスにおける変化は低減され、ひい
ては異なるローカルビットラインのセル中のより均一な
保存時間につながる。
【００１５】図３には本発明の実施例が示されている。
図示のように、離れた側のローカルビットラインＬＢＬ
2の長さはＬ２である。これは近い側のビットラインＬ
ＢＬ1よりも短い。それにより、近い側のビットライン
ＬＢＬ1は離れた側のローカルビットラインＬＢＬ2より
も多くのメモリセルＭＣに接続される（ここではローカ
ルビットラインの“長さ”とは、列におけるローカルビ
ットライン方向の接続されたメモリセルに亘る距離を指
すものであり、最後のメモリセルから外部コネクタポイ
ントへの付加的なワイヤリング長さを指すものではな
い。従って例えば他のＬＢＬよりも長いＬＢＬとはここ
では同サイズのより多くのメモリに接続されるものと定
義される）。
図示のように、離れた側のローカルビットラインＬＢＬ
2の長さはＬ２である。これは近い側のビットラインＬ
ＢＬ1よりも短い。それにより、近い側のビットライン
ＬＢＬ1は離れた側のローカルビットラインＬＢＬ2より
も多くのメモリセルＭＣに接続される（ここではローカ
ルビットラインの“長さ”とは、列におけるローカルビ
ットライン方向の接続されたメモリセルに亘る距離を指
すものであり、最後のメモリセルから外部コネクタポイ
ントへの付加的なワイヤリング長さを指すものではな
い。従って例えば他のＬＢＬよりも長いＬＢＬとはここ
では同サイズのより多くのメモリに接続されるものと定
義される）。
【００１６】例えば、ビットライン構造１８に対する保
存時間の改善を得るためには、長さＬ１とＬ２がビット
ラインＬＢＬ1とＬＢＬ2に接続されたセルに関するトー
タルビットラインキャパシタンスを等化するように設計
される。この場合、セル毎のＬＢＬキャパシタンスＣ
LBL/cellが０．２３ｆＦ（ＣLBL/cell＝０.２３ｆＦ）
で、セル毎のＭＢＬキャパシタンスＣMBL/cellが０.１
１ｆＦ（ＣMBL/cell＝０.１１ｆＦ）ならば、ＣLBL1イ
コーリングＣLBL2+MBLのケースに対する保存時間の最適
化に関するＬＢＬの長さ関係が以下のように定められ
る。
存時間の改善を得るためには、長さＬ１とＬ２がビット
ラインＬＢＬ1とＬＢＬ2に接続されたセルに関するトー
タルビットラインキャパシタンスを等化するように設計
される。この場合、セル毎のＬＢＬキャパシタンスＣ
LBL/cellが０．２３ｆＦ（ＣLBL/cell＝０.２３ｆＦ）
で、セル毎のＭＢＬキャパシタンスＣMBL/cellが０.１
１ｆＦ（ＣMBL/cell＝０.１１ｆＦ）ならば、ＣLBL1イ
コーリングＣLBL2+MBLのケースに対する保存時間の最適
化に関するＬＢＬの長さ関係が以下のように定められ
る。
【００１７】 ０.２３＊Ｌ１＝０.１１＊Ｌ１＋０.２３＊Ｌ２ (1) その結果は以下のとおりである。
【００１８】 Ｌ１＝１.９Ｌ２ (2) それによりＬＢＬ1は、ＬＢＬ2が接続されるのよりも
１.９倍多くメモリセルに接続される。
１.９倍多くメモリセルに接続される。
【００１９】データ保存時間の改善に関しては以下の通
りである。
りである。
【００２０】 ｔret(new approach)/ｔret(standard approach) =ＣLBL2+MBL(standard approach)/ＣLBL2+MBL(new approach) =(0.23+0.11)*0.5(L1+L2)/(0.23*0.66(L1+L2)） =1.12 (3) 従って、この図３のビットライン構造１８における例で
は、図２の従来方式のハイブリッドタイプに比べてデー
タ保存時間において１２％の向上がみられる。
は、図２の従来方式のハイブリッドタイプに比べてデー
タ保存時間において１２％の向上がみられる。
【００２１】このビットライン構造１８は、図２の構造
と比べ、離れた側のビットラインスイッチ２５2がセン
ス増幅器ＳＡiに対して著しく近接するように移動され
ている点で異なっている。スイッチ２５2は、関連する
マスタビットラインＭＢＬ又はＭＢＬ￣とセンス増幅器
内のコネクションノード６３との間にそれぞれ配置され
ている。スイッチ２５2の開放はマスタビットライン対
をセンス増幅器から切り離し、ＬＢＬ1又はＬＢＬ1￣に
接続されたセルへのスイッチ２５1の閉成によるアクセ
スを許容する。このようなスイッチ２５2のセンス増幅
器への著しい近接配置は、メモリセルアレイ領域から全
てのスイッチを排除する（図３のケースは１つのマスタ
ビットラインに対して２つのローカルビットラインの場
合である）。
と比べ、離れた側のビットラインスイッチ２５2がセン
ス増幅器ＳＡiに対して著しく近接するように移動され
ている点で異なっている。スイッチ２５2は、関連する
マスタビットラインＭＢＬ又はＭＢＬ￣とセンス増幅器
内のコネクションノード６３との間にそれぞれ配置され
ている。スイッチ２５2の開放はマスタビットライン対
をセンス増幅器から切り離し、ＬＢＬ1又はＬＢＬ1￣に
接続されたセルへのスイッチ２５1の閉成によるアクセ
スを許容する。このようなスイッチ２５2のセンス増幅
器への著しい近接配置は、メモリセルアレイ領域から全
てのスイッチを排除する（図３のケースは１つのマスタ
ビットラインに対して２つのローカルビットラインの場
合である）。
【００２２】図４には、フォルデッドビットラインと共
通のセンス増幅器が用いられた場合の本発明による実施
例が示されている。この変化実施例と他の変化実施例に
おいてはＤＲＡＭチップの一部としての例で説明する。
メモリバンク２０は、センス増幅器バンク２７i-1,２７
i,２７i+1を含んでいる。これらはインターリーブコン
フィグレーションで設計されたセンス増幅器と前述のよ
うにデータ保存時間の改善のために異なる長さのローカ
ルビットラインを備えている。関連するセンス増幅器に
近い側の各ローカルビットラインＬＢＬ1L又はＬＢＬ1R
の長さＬ１は、関連するセンス増幅器から離れた側の各
ローカルビットラインＬＢＬ2L又はＬＢＬ2Rの長さＬ２
よりも長い。これはトータルビットラインキャパシタン
スひいてはデータ保存時間を等化させるためである（な
おこの実施例において前記下付文字1L1R,2L,2Rのそれぞ
れ“L”は関連するセンス増幅器の左側を意味し、“R”
は関連するセンス増幅器の右側を意味するものであ
る）。
通のセンス増幅器が用いられた場合の本発明による実施
例が示されている。この変化実施例と他の変化実施例に
おいてはＤＲＡＭチップの一部としての例で説明する。
メモリバンク２０は、センス増幅器バンク２７i-1,２７
i,２７i+1を含んでいる。これらはインターリーブコン
フィグレーションで設計されたセンス増幅器と前述のよ
うにデータ保存時間の改善のために異なる長さのローカ
ルビットラインを備えている。関連するセンス増幅器に
近い側の各ローカルビットラインＬＢＬ1L又はＬＢＬ1R
の長さＬ１は、関連するセンス増幅器から離れた側の各
ローカルビットラインＬＢＬ2L又はＬＢＬ2Rの長さＬ２
よりも長い。これはトータルビットラインキャパシタン
スひいてはデータ保存時間を等化させるためである（な
おこの実施例において前記下付文字1L1R,2L,2Rのそれぞ
れ“L”は関連するセンス増幅器の左側を意味し、“R”
は関連するセンス増幅器の右側を意味するものであ
る）。
【００２３】図示の構成ではセンス増幅器が列毎に離間
され、チップ上の省スペース化のために両サイドのメモ
リサブアレイ間で共用されている。例えばセンス増幅器
２７ iのセンス増幅器ＳＡ2は、メモリサブアレイＭＡb
のメモリセルからのセル信号を、ローカルビットライン
対ＬＢＬ1L,ＬＢＬIL￣を介して直接増幅したり消去
し、あるいはローカルビットライン対ＬＢＬ2L,ＬＢＬ
2L￣からはＭＢＬL,ＭＢＬL￣を介してそれぞれ増幅な
いし消去する。ＬＢＬ1Lの別の側のスイッチ２５1のソ
ース又はドレインは、ＳＡ2内のコモンサーキットノー
ド６３におけるスイッチ２５2のソース又はドレインに
接続されている（スイッチ２５2の別の側はＭＢＬLに接
続される）。スイッチ２５1は、ＬＢＬ1Rに接続されス
イッチ２５2はＭＢＬRすなわちコモンサーキットノード
６３に接続される。スイッチ２５1はＬＢＬ1Lに接続さ
れたセルへのアクセスに対しては閉成され、その間スイ
ッチ２５ 2は開放される。またＬＢＬ2Lに接続されたセ
ルへのアクセスに対してはこれとは逆のことが行われ
る。制御線路２３1〜２３4は、行アドレスに従って所期
のスイッチ２５1,２５2の開閉のために、公知の制御エ
レクトロニクスによって選択的に活動化される。行“it
h”のワードラインＷＬiは、特定のメモリセルＭＣへの
アクセスのために従来手法で選択的に活動化される。Ｓ
Ａ2の対向側のメモリセル(すなわちメモリサブアレイＭ
Ａc)も前述したのと同じようにアクセスされ、ローカル
ビットラインＬＢＬ1R,ＬＢＬ1R￣及びスイッチ２５1を
介して直接か、又はＬＢＬ2R,ｌＬＢＬ2R￣及びスイッ
チ２５2,ＭＢＬR,ＭＢＬR￣を介してそれぞれアクセス
される。センス増幅器は列毎に離間され、例えばサブア
レイＭＡａ,ＭＡbの奇数列Ｃ1,Ｃ3等のメモリセルは、
センス増幅器バンク２７i-1を介してアクセスされ、セ
ンス増幅器２７iはＭＡb,ＭＡcの偶数列へのアクセスに
用いられ、センス増幅器２７i+1はＭＡc,ＭＡｄの奇数
列へのアクセスに用いられる。
され、チップ上の省スペース化のために両サイドのメモ
リサブアレイ間で共用されている。例えばセンス増幅器
２７ iのセンス増幅器ＳＡ2は、メモリサブアレイＭＡb
のメモリセルからのセル信号を、ローカルビットライン
対ＬＢＬ1L,ＬＢＬIL￣を介して直接増幅したり消去
し、あるいはローカルビットライン対ＬＢＬ2L,ＬＢＬ
2L￣からはＭＢＬL,ＭＢＬL￣を介してそれぞれ増幅な
いし消去する。ＬＢＬ1Lの別の側のスイッチ２５1のソ
ース又はドレインは、ＳＡ2内のコモンサーキットノー
ド６３におけるスイッチ２５2のソース又はドレインに
接続されている（スイッチ２５2の別の側はＭＢＬLに接
続される）。スイッチ２５1は、ＬＢＬ1Rに接続されス
イッチ２５2はＭＢＬRすなわちコモンサーキットノード
６３に接続される。スイッチ２５1はＬＢＬ1Lに接続さ
れたセルへのアクセスに対しては閉成され、その間スイ
ッチ２５ 2は開放される。またＬＢＬ2Lに接続されたセ
ルへのアクセスに対してはこれとは逆のことが行われ
る。制御線路２３1〜２３4は、行アドレスに従って所期
のスイッチ２５1,２５2の開閉のために、公知の制御エ
レクトロニクスによって選択的に活動化される。行“it
h”のワードラインＷＬiは、特定のメモリセルＭＣへの
アクセスのために従来手法で選択的に活動化される。Ｓ
Ａ2の対向側のメモリセル(すなわちメモリサブアレイＭ
Ａc)も前述したのと同じようにアクセスされ、ローカル
ビットラインＬＢＬ1R,ＬＢＬ1R￣及びスイッチ２５1を
介して直接か、又はＬＢＬ2R,ｌＬＢＬ2R￣及びスイッ
チ２５2,ＭＢＬR,ＭＢＬR￣を介してそれぞれアクセス
される。センス増幅器は列毎に離間され、例えばサブア
レイＭＡａ,ＭＡbの奇数列Ｃ1,Ｃ3等のメモリセルは、
センス増幅器バンク２７i-1を介してアクセスされ、セ
ンス増幅器２７iはＭＡb,ＭＡcの偶数列へのアクセスに
用いられ、センス増幅器２７i+1はＭＡc,ＭＡｄの奇数
列へのアクセスに用いられる。
【００２４】図５には列Ｃiの共通のセンス増幅器ＳＡi
の１つの具体的な回路実施例が概略的に示されている。
ラッチ回路５４の各サイドには、制御信号ＭＵＸL又は
ＭＵＸRに応じたセンス増幅器のそれぞれ左側又は右側
のメモリサブアレイＭＡa,ＭＡbの選択のために、マル
チプレックススイッチ対５３1L,５３2L又は５３1R,５３
2Rがそれぞれ設けられている。制御信号ＣＴＬPは、ラ
ッチ５４のＰ−ラッチ部分を制御し、それに対して制御
信号ＣＴＬNはＮ−ラッチ部分を制御する。等化回路５
５L又は５５Rは、ＭＵＸスイッチ５３とメモリサブアレ
イＭＡa及びＭＡbとの間にそれぞれ接続されている。制
御線路５６は、プリチャージ及び制御電圧を従来手法で
各等化回路５５L,５５Rに供給する。列アドレスに従っ
てアクセスすべき所期の列の選択のための列選択スイッ
チ（図示されず）は、従来技法のようにセンス増幅器回
路の一部である。ＬＢＬ選択スイッチ２５1と２５2は、
それぞれ図示のように等化回路５５Lと５５Rに近接して
サーキットポイント６３に接続されている。各スイッチ
２５2の別の側（ソース又はドレイン）は、ホールコネ
クションＶ1を介して相応するマスタビットラインに接
続されている。各スイッチ２５1の対向側は、ホールコ
ネクションＶ2を介して関連するローカルビットライン
に接続されている（スイッチ２５1と２５2は、ウエハレ
ベルで配置され、ローカルビットラインとマスタビット
ラインは、例えばビットラインへのスイッチの接続に必
要なホールコネクションを介したインターレベルのよう
に、ハイファブリケーションレベルで配置される）。
の１つの具体的な回路実施例が概略的に示されている。
ラッチ回路５４の各サイドには、制御信号ＭＵＸL又は
ＭＵＸRに応じたセンス増幅器のそれぞれ左側又は右側
のメモリサブアレイＭＡa,ＭＡbの選択のために、マル
チプレックススイッチ対５３1L,５３2L又は５３1R,５３
2Rがそれぞれ設けられている。制御信号ＣＴＬPは、ラ
ッチ５４のＰ−ラッチ部分を制御し、それに対して制御
信号ＣＴＬNはＮ−ラッチ部分を制御する。等化回路５
５L又は５５Rは、ＭＵＸスイッチ５３とメモリサブアレ
イＭＡa及びＭＡbとの間にそれぞれ接続されている。制
御線路５６は、プリチャージ及び制御電圧を従来手法で
各等化回路５５L,５５Rに供給する。列アドレスに従っ
てアクセスすべき所期の列の選択のための列選択スイッ
チ（図示されず）は、従来技法のようにセンス増幅器回
路の一部である。ＬＢＬ選択スイッチ２５1と２５2は、
それぞれ図示のように等化回路５５Lと５５Rに近接して
サーキットポイント６３に接続されている。各スイッチ
２５2の別の側（ソース又はドレイン）は、ホールコネ
クションＶ1を介して相応するマスタビットラインに接
続されている。各スイッチ２５1の対向側は、ホールコ
ネクションＶ2を介して関連するローカルビットライン
に接続されている（スイッチ２５1と２５2は、ウエハレ
ベルで配置され、ローカルビットラインとマスタビット
ラインは、例えばビットラインへのスイッチの接続に必
要なホールコネクションを介したインターレベルのよう
に、ハイファブリケーションレベルで配置される）。
【００２５】図６には本発明の別の実施例が符号１００
で示されており、この実施例では２つよりも多いローカ
ルビットライン対がセンス増幅器ＳＡiの片側に用いら
れている。特にこの実施例では４つのローカルビットラ
イン対ＬＢＬ1,ＬＢＬ1￣〜ＬＢＬ4,ＬＢＬ4￣が使用さ
れている。センス増幅器に近い側のローカルビットライ
ン、すなわちＬＢＬ1とＬＢＬ1￣の長さはＬ１である。
そのため他のローカルビットラインの各々はそれより短
い長さＬ２を有する。これらの長さＬ１とＬ２の間の関
係は次にように形成される。すなわちトータルビットキ
ャパシタンスが全てのメモリセルに関して同じになるよ
うに形成される。ＬＢＬ1に接続されたセルのトータル
キャパシタンスはちょうどＬＢＬ1のローカルビットラ
インキャパシタンスに等しく、そのためＬＢＬ2〜ＬＢ
Ｌ4に接続されたセルのトータルビットキャパシタンス
は、ローカルビットラインとマスタビットラインのキャ
パシタンスの和に等しい。これはそのようなメモリセル
の全てに対して第１のオーダで同じものである。すなわ
ちＬＢＬ1とＬＢＬ1￣を他のローカルビットラインより
も長くすることによって、保存時間の実質的な増加が実
現され、マスタビットライン毎に２つのみのローカルビ
ットラインのケースに対する前述したような保存時間の
向上も同じように得られる。
で示されており、この実施例では２つよりも多いローカ
ルビットライン対がセンス増幅器ＳＡiの片側に用いら
れている。特にこの実施例では４つのローカルビットラ
イン対ＬＢＬ1,ＬＢＬ1￣〜ＬＢＬ4,ＬＢＬ4￣が使用さ
れている。センス増幅器に近い側のローカルビットライ
ン、すなわちＬＢＬ1とＬＢＬ1￣の長さはＬ１である。
そのため他のローカルビットラインの各々はそれより短
い長さＬ２を有する。これらの長さＬ１とＬ２の間の関
係は次にように形成される。すなわちトータルビットキ
ャパシタンスが全てのメモリセルに関して同じになるよ
うに形成される。ＬＢＬ1に接続されたセルのトータル
キャパシタンスはちょうどＬＢＬ1のローカルビットラ
インキャパシタンスに等しく、そのためＬＢＬ2〜ＬＢ
Ｌ4に接続されたセルのトータルビットキャパシタンス
は、ローカルビットラインとマスタビットラインのキャ
パシタンスの和に等しい。これはそのようなメモリセル
の全てに対して第１のオーダで同じものである。すなわ
ちＬＢＬ1とＬＢＬ1￣を他のローカルビットラインより
も長くすることによって、保存時間の実質的な増加が実
現され、マスタビットライン毎に２つのみのローカルビ
ットラインのケースに対する前述したような保存時間の
向上も同じように得られる。
【００２６】図６の実施例１００では、ローカルビット
ラインスイッチ２５1〜２５4が、ローカルビットライン
対ＬＢＬ1,ＬＢＬ1￣〜ＬＢＬ4,ＬＢＬ4￣に接続された
メモリセルのアクセスをそれぞれ制御する。付加的なス
イッチ対３５は、各マスタビットラインと関連するセン
ス増幅器内のコネクションポイント６３との間に付加さ
れている。これらのスイッチは、スイッチ２５1がＬＢ
Ｌ1又はＬＢＬ1￣に接続されたセルへのアクセスのため
に閉成されるたびに開放され、他のＬＢＬsに接続され
たセルへのアクセスに対しては閉成される。このスイッ
チ３５は、制御線路３６の制御電圧によって制御され
る。このスイッチ３５の付加は、ＬＢＬ1もしくはＬＢ
Ｌ1￣に接続されたセルがアクセスされた際のマスタビ
ットラインキャパシタンスの作用の分離に役立つ。
ラインスイッチ２５1〜２５4が、ローカルビットライン
対ＬＢＬ1,ＬＢＬ1￣〜ＬＢＬ4,ＬＢＬ4￣に接続された
メモリセルのアクセスをそれぞれ制御する。付加的なス
イッチ対３５は、各マスタビットラインと関連するセン
ス増幅器内のコネクションポイント６３との間に付加さ
れている。これらのスイッチは、スイッチ２５1がＬＢ
Ｌ1又はＬＢＬ1￣に接続されたセルへのアクセスのため
に閉成されるたびに開放され、他のＬＢＬsに接続され
たセルへのアクセスに対しては閉成される。このスイッ
チ３５は、制御線路３６の制御電圧によって制御され
る。このスイッチ３５の付加は、ＬＢＬ1もしくはＬＢ
Ｌ1￣に接続されたセルがアクセスされた際のマスタビ
ットラインキャパシタンスの作用の分離に役立つ。
【００２７】図７には本発明によるさらに別の実施例２
００が示されている。ここではハイブリッドタイプの階
層的オープンビットラインコンフィグレーションが用い
られている。この実施例では所定の列内のローカルビッ
トラインが前述した実施例とは異なる長さで用いられて
いる。オープンビットラインコンフィグレーションで
は、真/相補的ビットライン対がそれぞれのセンス増幅
器の同じ側の相互に並行して延在していない。その代わ
りに、ビットライン対のうちの真のビットラインが関連
するセンス増幅器の片側を延在し、ビットライン対のう
ちの相補的ビットラインは関連するセンス増幅器の反対
側を延在する。真のビットラインに接続されたセルがア
クセスされるべき場合には、反対側の相補的ラインはセ
ンス増幅器のプリチャージ基準電圧の供給に使用され
る。この場合センス増幅器は真のラインと相補的ライン
の間の差分電圧の差動増幅を行う。同様に相補的ビット
ラインに接続されたセルのアクセスに対しては、真のビ
ットラインはセンス増幅器に対するプリチャージ基準電
圧の供給に用いられる。
００が示されている。ここではハイブリッドタイプの階
層的オープンビットラインコンフィグレーションが用い
られている。この実施例では所定の列内のローカルビッ
トラインが前述した実施例とは異なる長さで用いられて
いる。オープンビットラインコンフィグレーションで
は、真/相補的ビットライン対がそれぞれのセンス増幅
器の同じ側の相互に並行して延在していない。その代わ
りに、ビットライン対のうちの真のビットラインが関連
するセンス増幅器の片側を延在し、ビットライン対のう
ちの相補的ビットラインは関連するセンス増幅器の反対
側を延在する。真のビットラインに接続されたセルがア
クセスされるべき場合には、反対側の相補的ラインはセ
ンス増幅器のプリチャージ基準電圧の供給に使用され
る。この場合センス増幅器は真のラインと相補的ライン
の間の差分電圧の差動増幅を行う。同様に相補的ビット
ラインに接続されたセルのアクセスに対しては、真のビ
ットラインはセンス増幅器に対するプリチャージ基準電
圧の供給に用いられる。
【００２８】図７の実施例ではメモリバンク２００が示
されており、これは例えばＤＲＡＭチップの一部であっ
てもよく、４２j-1〜４２j+1のセンス増幅器バンクを含
んでいる。これらの各々は、２つのメモリサブアレイＭ
Ａa〜ＭＡdの間に配置されている。センス増幅器バンク
４２jのＳＡ2のように各センス増幅器はそれらの左側で
スイッチ対２５1,２５2に接続されている。この場合ス
イッチ２５1は、ローカルビットラインＬＢＬＢ1Lに直
列に接続され、スイッチ２５2はマスタビットラインＭ
ＢＬに直列に接続されている。このマスタビットライン
ＭＢＬはノードｄにおいてローカルビットラインＬＢＬ
2に直接接続されている。スイッチ２５1と２５2は、セ
ンス増幅器内のサーキットノード６３に接続されてい
る。同様にセンス増幅器ＳＡ2の右側ではローカルビッ
トラインＬＢＬ1￣がスイッチ２５1を介してセンス増幅
器に直接接続されており、ＬＢＬ2￣にはマスタビット
ラインＭＢＬ￣とスイッチ２５2を介してセンス増幅器
に機能的に接続されている。サブアレイＭＡbのＬＢＬ1
に接続された列Ｃ2のメモリセルへのアクセスに対して
は、例えばそのセルに対するワードラインが活動化さ
れ、センス増幅器ＳＡ2の両サイドのスイッチ２５1が閉
成され、センス増幅器ＳＡ2の両サイドのスイッチ２５2
は開放される。この対向的なスイッチング状況は、ＬＢ
Ｌ2又はＬＢＬ2￣に接続されたセルのアクセスに対して
その実行に寄与する。ＬＢＬ1とＬＢＬ1￣の長さＬ１
は、ＬＢＬ2，ＬＢＬ2￣の長さＬ２よりも長く、これは
前述のフォルデッドビットライン構造に対するのと同様
にメモリに対するデータ保存時間増加の実行のためであ
る。センス増幅器回路は図５に示された実施例のものと
同様のものであり、マルチプレックススイッチを除いて
は省略され、ただ１つの等化回路のみが必要とされる。
されており、これは例えばＤＲＡＭチップの一部であっ
てもよく、４２j-1〜４２j+1のセンス増幅器バンクを含
んでいる。これらの各々は、２つのメモリサブアレイＭ
Ａa〜ＭＡdの間に配置されている。センス増幅器バンク
４２jのＳＡ2のように各センス増幅器はそれらの左側で
スイッチ対２５1,２５2に接続されている。この場合ス
イッチ２５1は、ローカルビットラインＬＢＬＢ1Lに直
列に接続され、スイッチ２５2はマスタビットラインＭ
ＢＬに直列に接続されている。このマスタビットライン
ＭＢＬはノードｄにおいてローカルビットラインＬＢＬ
2に直接接続されている。スイッチ２５1と２５2は、セ
ンス増幅器内のサーキットノード６３に接続されてい
る。同様にセンス増幅器ＳＡ2の右側ではローカルビッ
トラインＬＢＬ1￣がスイッチ２５1を介してセンス増幅
器に直接接続されており、ＬＢＬ2￣にはマスタビット
ラインＭＢＬ￣とスイッチ２５2を介してセンス増幅器
に機能的に接続されている。サブアレイＭＡbのＬＢＬ1
に接続された列Ｃ2のメモリセルへのアクセスに対して
は、例えばそのセルに対するワードラインが活動化さ
れ、センス増幅器ＳＡ2の両サイドのスイッチ２５1が閉
成され、センス増幅器ＳＡ2の両サイドのスイッチ２５2
は開放される。この対向的なスイッチング状況は、ＬＢ
Ｌ2又はＬＢＬ2￣に接続されたセルのアクセスに対して
その実行に寄与する。ＬＢＬ1とＬＢＬ1￣の長さＬ１
は、ＬＢＬ2，ＬＢＬ2￣の長さＬ２よりも長く、これは
前述のフォルデッドビットライン構造に対するのと同様
にメモリに対するデータ保存時間増加の実行のためであ
る。センス増幅器回路は図５に示された実施例のものと
同様のものであり、マルチプレックススイッチを除いて
は省略され、ただ１つの等化回路のみが必要とされる。
【００２９】図７のオープンビットコンフィグレーショ
ンは、センス増幅器の各サイドのマスタービットライン
毎に２つよりも多いローカルビットラインの使用によっ
て変更されている。すなわち前述の図６に関連して説明
したフォルデットビットラインの実施例に類似している
ようにマスタビットライン毎に２つのローカルビットラ
インが用いられている。
ンは、センス増幅器の各サイドのマスタービットライン
毎に２つよりも多いローカルビットラインの使用によっ
て変更されている。すなわち前述の図６に関連して説明
したフォルデットビットラインの実施例に類似している
ようにマスタビットライン毎に２つのローカルビットラ
インが用いられている。
【００３０】本発明は、例えばフラッシュＲＡＭなどの
ような、基準セルを使用しセンス増幅器を備えたメモリ
セルアレイにも適用可能である。このケースではビット
ラインが真及び相補的ライン対では配置されない。むし
ろセンス増幅器内の基準セルは、等化（基準）電圧を供
給する。この電圧は真のセルに接続されたセルがアクセ
スされる時には相補的ラインに供給され、あるいは相補
的ビットラインに接続されたセルがアクセスされる時に
は真のビットラインに供給される。そのためこのケース
ではメモリアレイが実質的に図７と同じように探索さ
れ、共通のセンス増幅器の対向側のＭＢＬとＬＢＬを除
いて対では作動されず、独立的に作動される。すなわち
基準セルに使用されている構成に対し、マルチプレック
ススイッチがセンス増幅器回路の中で用いられ、メモリ
セルアクセスに対するセンス増幅器の左側又は右側の選
択に使用されている。前述したフォルデッド又はオープ
ンビットラインコンフィグレーションに対する場合のよ
うに基準セルに用いられるメモリに対しては、所定のセ
ンス増幅器に接続された異なる長さのローカルビットラ
イン（すなわち離れた側のローカルビットラインは近い
側のローカルビットラインよりも短い）がデータ保存時
間の改善のために用いられている。
ような、基準セルを使用しセンス増幅器を備えたメモリ
セルアレイにも適用可能である。このケースではビット
ラインが真及び相補的ライン対では配置されない。むし
ろセンス増幅器内の基準セルは、等化（基準）電圧を供
給する。この電圧は真のセルに接続されたセルがアクセ
スされる時には相補的ラインに供給され、あるいは相補
的ビットラインに接続されたセルがアクセスされる時に
は真のビットラインに供給される。そのためこのケース
ではメモリアレイが実質的に図７と同じように探索さ
れ、共通のセンス増幅器の対向側のＭＢＬとＬＢＬを除
いて対では作動されず、独立的に作動される。すなわち
基準セルに使用されている構成に対し、マルチプレック
ススイッチがセンス増幅器回路の中で用いられ、メモリ
セルアクセスに対するセンス増幅器の左側又は右側の選
択に使用されている。前述したフォルデッド又はオープ
ンビットラインコンフィグレーションに対する場合のよ
うに基準セルに用いられるメモリに対しては、所定のセ
ンス増幅器に接続された異なる長さのローカルビットラ
イン（すなわち離れた側のローカルビットラインは近い
側のローカルビットラインよりも短い）がデータ保存時
間の改善のために用いられている。
【００３１】前述した本発明による実施例ではハイブリ
ッドタイプの階層構造に対する適用が述べられてきた
が、本発明は例えば図１に示されているようなハイブリ
ッドタイプではない階層構造にも十分適用できるもので
ある。図１の従来方式のコンフィグレーションのもとで
は、本発明によれば、センス増幅器から最も離れている
ローカルビットラインＬＢＬ4,ＬＢＬ4￣に対して他の
ローカルビットラインとは異なる長さが適用される。こ
の最後のローカルビットラインＬＢＬ4は、同じ列内の
他のローカルビットラインよりも単位長さあたりのビッ
トラインキャパシタンスが異なる。なぜなら当該列内の
マスタビットラインＭＢＬがＬＢＬ4先端まで直接延在
していないからである。従ってＬＢＬ4の長さの変更に
よっては、ＬＢＬ4に接続されたメモリセルに関するト
ータルキャパシタンスが実質的に他のメモリセルと等化
可能である。これにより全てのメモリに対して保存時間
の改善がなされる。
ッドタイプの階層構造に対する適用が述べられてきた
が、本発明は例えば図１に示されているようなハイブリ
ッドタイプではない階層構造にも十分適用できるもので
ある。図１の従来方式のコンフィグレーションのもとで
は、本発明によれば、センス増幅器から最も離れている
ローカルビットラインＬＢＬ4,ＬＢＬ4￣に対して他の
ローカルビットラインとは異なる長さが適用される。こ
の最後のローカルビットラインＬＢＬ4は、同じ列内の
他のローカルビットラインよりも単位長さあたりのビッ
トラインキャパシタンスが異なる。なぜなら当該列内の
マスタビットラインＭＢＬがＬＢＬ4先端まで直接延在
していないからである。従ってＬＢＬ4の長さの変更に
よっては、ＬＢＬ4に接続されたメモリセルに関するト
ータルキャパシタンスが実質的に他のメモリセルと等化
可能である。これにより全てのメモリに対して保存時間
の改善がなされる。
【００３２】前述したように本発明による半導体メモリ
のための新たな階層的ビットライン構造は、従来方式の
ものに比べてデータ保存時間の改善が実現できる。この
改善は、全てのメモリセルに対してより均一的なビット
ラインキャパシタンスを提供するために異なる長さのロ
ーカルビットラインが使用されることによって達成され
ている。前述の実施例ではいくつかの特定化がなされて
きたが、それらは本発明の適用範囲の限定を意味するも
のではなく、それらの実施例におけるいくつかのサンプ
ルを提起したものにすぎない。従って本発明の枠内では
例えば従属請求項にも記載されたように数多くの変化実
施例が可能である。
のための新たな階層的ビットライン構造は、従来方式の
ものに比べてデータ保存時間の改善が実現できる。この
改善は、全てのメモリセルに対してより均一的なビット
ラインキャパシタンスを提供するために異なる長さのロ
ーカルビットラインが使用されることによって達成され
ている。前述の実施例ではいくつかの特定化がなされて
きたが、それらは本発明の適用範囲の限定を意味するも
のではなく、それらの実施例におけるいくつかのサンプ
ルを提起したものにすぎない。従って本発明の枠内では
例えば従属請求項にも記載されたように数多くの変化実
施例が可能である。
【図１】階層的ビットライン構造で構成された従来の半
導体メモリの一部を概略的に示した図である。
導体メモリの一部を概略的に示した図である。
【図２】ハイブリッドコンフィグレーションの用いられ
た階層的ビットライン構造を有する従来の半導体メモリ
の一部を概略的に示した図である。
た階層的ビットライン構造を有する従来の半導体メモリ
の一部を概略的に示した図である。
【図３】本発明による半導体メモリの一部を示した図で
ある。
ある。
【図４】共通のセンス増幅器とフォルデッドビットライ
ンの用いられた本発明による半導体メモリのメモリバン
クを示した図である。
ンの用いられた本発明による半導体メモリのメモリバン
クを示した図である。
【図５】メモリバンク内で用いられるセンス増幅器回路
を概略的に示した図である。
を概略的に示した図である。
【図６】センス増幅器の片側に２つよりも多いローカル
ビットラインの用いられた別の実施例を示した図であ
る。
ビットラインの用いられた別の実施例を示した図であ
る。
【図７】共通のセンス増幅器とオープンビットラインの
用いられた本発明による実施例を示した図である。
用いられた本発明による実施例を示した図である。
１２j,１２j+1,１２j+2 センス増幅器 １８ ビットライン構造 ２３1〜２３4 制御線路 ２５1,２５2 スイッチ ２７i-1,２７i,２７i+1 センス増幅器 ５３1L,５３2L,５３1R,５３
2R マルチプレックススイッチ ５５L,５５R 等価回路 ６３ サーキットノード
2R マルチプレックススイッチ ５５L,５５R 等価回路 ６３ サーキットノード
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１月２２日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
Claims (21)
- 【請求項１】 複数の行及び列を有する半導体メモリに
おいて、 各列毎に少なくとも１つのセンス増幅器を有し、 前記センス増幅器に機能的に接続されるマスタビットラ
インが設けられており、 各列毎に複数のローカルビットラインが配置されてお
り、該ローカルビットラインの各々はメモリセルに接続
され、列内でマスタビットラインから垂直方向で離間さ
れ、前記センス増幅器に選択的に接続されており、さら
に前記ローカルビットラインのうちの少なくとも１つの
ローカルビットラインによって前記センス増幅器にマス
タビットラインを介して選択的に接続され、少なくとも
前記ローカルビットラインのうちの第１のローカルビッ
トラインは、第２のローカルビットラインとは異なる数
の前記メモリセルに接続されていることを特徴とする、
半導体メモリ。 - 【請求項２】 前記各列のローカルビットラインは、近
い側のローカルビットラインと、離れた側のローカルビ
ットラインを含んでおり、前記近い側のローカルビット
ラインは第１のスイッチを介してセンス増幅器に選択的
に直接接続され、前記離れた側のローカルビットライン
は、マスタビットラインと第２のスイッチを介してセン
ス増幅器に選択的に接続され、前記近い側のローカルビ
ットラインは、前記離れた側のローカルビットラインの
ものとは異なる数のメモリセルに接続され、さらに前記
列内で各メモリセルを越える方向で前記離れた側のロー
カルビットラインとは異なる長さを有している、請求項
１記載の半導体メモリ。 - 【請求項３】 前記近い側のローカルビットラインは、
前記離れた側のビットラインのものよりも多くの数のメ
モリセル接続され、さらに前記列内で各メモリセルを越
える方向で前記離れた側のローカルビットラインよりも
長い長さを有している、請求項２記載の半導体メモリ。 - 【請求項４】 各列内の前記複数のローカルビットライ
ンは、近い側のローカルビットラインと離れた側のロー
カルビットラインを各々１つ含んでおり、それらはそれ
ぞれその片側で関連するセンス増幅器に機能的に接続さ
れる、請求項２記載の半導体メモリ。 - 【請求項５】 前記第２のスイッチは、マスタビットラ
インの少なくとも一部とセンス増幅器との間に接続され
ている、請求項２記載の半導体メモリ。 - 【請求項６】 前記各センス増幅器は、共通のコンフィ
グレーションで構成されている、請求項１記載の半導体
メモリ。 - 【請求項７】 前記各列は、少なくとも１つの真のロー
カルビットラインに接続される真のマスタビットライン
と、少なくとも１つの相補的ローカルビットラインに接
続される相補的マスタビットラインとを含んでいる、請
求項１記載の半導体メモリ。 - 【請求項８】 前記真及び相補的なマスタ及びローカル
ビットラインは、フォルデッドビットラインコンフィグ
レーションで配置されている、請求項７記載の半導体メ
モリ。 - 【請求項９】 前記真及び相補的なマスタ及びローカル
ビットラインは、オープンビットラインコンフィグレー
ションで配置されている、請求項７記載の半導体メモ
リ。 - 【請求項１０】 前記異なる数のメモリセルは、メモリ
内の全てのメモリセルに関するトータルビットラインキ
ャパシタンスが実質的に等化されるように選択されてい
る、請求項１記載の半導体メモリ。 - 【請求項１１】 各列のローカルビットラインは、近い
側のローカルビットラインと、複数の離れた側のローカ
ルビットラインを含んでおり、前記近い側のローカルビ
ットラインは第１のスイッチを介してセンス増幅器に選
択的に直接接続され、前記複数の離れた側のローカルビ
ットラインは、マスタビットラインと複数の付加的スイ
ッチを介してセンス増幅器に選択的に接続されるもので
ある、請求項１記載の半導体メモリ。 - 【請求項１２】 前記複数の付加的スイッチは、前記マ
スタビットラインとセンス増幅器の間に接続された第２
のスイッチと、複数のローカルビットラインスイッチと
を含んでおり、該複数のローカルビットラインスイッチ
の各々は、関連する離れた側のローカルビットラインと
前記マスタビットラインの間に接続されている、請求項
１１記載の半導体メモリ。 - 【請求項１３】 複数の行及び列を有する半導体メモリ
において、 各列毎に少なくとも１つのセンス増幅器を有し、 前記センス増幅器に機能的に接続されるマスタビットラ
インが設けられており、 各列毎に複数のローカルビットラインが配置されてお
り、該ローカルビットラインの各々はメモリセルに接続
され、列内でマスタビットラインから垂直方向で離間さ
れ、前記センス増幅器に選択的に接続されており、 前記複数のローカルビットラインは、近い側のローカル
ビットラインと、少なくとも１つの離れた側のローカル
ビットラインを含んでおり、前記近い側のローカルビッ
トラインはそれらの間に接続された第１のスイッチを介
してセンス増幅器に選択的に接続され、前記少なくとも
１つの離れた側のローカルビットラインは、マスタビッ
トラインとセンス増幅器の間に接続された第２のスイッ
チと、マスタビットラインとを介してセンス増幅器に選
択的に接続され、 前記近い側のローカルビットラインは、前記少なくとも
１つの離れた側のローカルビットラインのものよりも多
い数のメモリセルに接続されることを特徴とする半導体
メモリ。 - 【請求項１４】 前記少なくとも１つのセンス増幅器は
その各サイドのメモリセルサブアレイ間で共通のコンフ
ィグレーションで配置されており、さらにマスタビット
ライン対と各サイドの複数のローカルビットライン対に
よってフォルデッドコンフィグレーションで配置されて
いる、請求項１３記載の半導体メモリ。 - 【請求項１５】 前記少なくとも１つのセンス増幅器は
その各サイドのメモリセルサブアレイ間で共通のコンフ
ィグレーションで配置されており、さらにマスタビット
ラインと各サイドのローカルビットラインによってオー
プンビットラインコンフィグレーションで配置されてい
る、請求項１３記載の半導体メモリ。 - 【請求項１６】 前記各マスタビットラインは、離れた
側のローカルビットライン単独に直接接続される、請求
項１３記載の半導体メモリ。 - 【請求項１７】 前記多数のメモリセルは、メモリ内の
全てのメモリセルに関するトータルビットラインキャパ
シタンスが実質的に等化されるように選択されている、
請求項１３記載の半導体メモリ。 - 【請求項１８】 複数の行及び列を有する半導体メモリ
において、 各列毎に少なくとも１つのセンス増幅器を有し、 前記センス増幅器に機能的に接続されるマスタビットラ
インが設けられており、 各列毎に複数のローカルビットラインが配置されてお
り、該ローカルビットラインの各々はメモリセルに接続
され、列内でマスタビットラインから垂直方向で離間さ
れ、前記センス増幅器に選択的に接続されており、 前記複数のローカルビットラインは、近い側のローカル
ビットラインと、複数の離れた側のローカルビットライ
ンを含んでおり、前記近い側のローカルビットラインは
それらの間に接続された第１のスイッチを介してセンス
増幅器に選択的に接続され、前記複数の離れた側のロー
カルビットラインの各々は、マスタビットラインと複数
の付加的スイッチとを介してセンス増幅器に選択的に接
続され、 前記複数の付加的スイッチは、マスタビットラインとセ
ンス増幅器の間に接続された第２のスイッチと、離れた
側の各ローカルビットラインとマスタビットラインの間
に接続されたローカルビットラインスイッチとを含んで
おり、 前記近い側のローカルビットラインは、前記離れた側の
ローカルビットラインのものよりも多い数のメモリセル
に接続されることを特徴とする半導体メモリ。 - 【請求項１９】 前記多数のメモリセルは、メモリ内の
全てのメモリセルに関するトータルビットラインキャパ
シタンスが実質的に等化されるように選択されている、
請求項１８記載の半導体メモリ。 - 【請求項２０】 オープン又はフォルデッドビットライ
ンコンフィグレーションの１つで配置されたマスタビッ
トラインとローカルビットラインを含んでいる、請求項
１８記載の半導体メモリ。 - 【請求項２１】 複数の行及び列を有する半導体メモリ
において、 前記メモリが列内にマスタビットラインを含んでおり、
該マスタビットラインはそこに配置されている複数のロ
ーカルビットラインを含んでおり、前記複数のローカル
ビットラインのうちの少なくとも２つは異なる長さであ
ることを特徴とする半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/942275 | 1997-09-30 | ||
| US08/942,275 US5966315A (en) | 1997-09-30 | 1997-09-30 | Semiconductor memory having hierarchical bit line architecture with non-uniform local bit lines |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11167792A true JPH11167792A (ja) | 1999-06-22 |
Family
ID=25477844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10276135A Pending JPH11167792A (ja) | 1997-09-30 | 1998-09-29 | 混合ローカルビットラインを備えた階層的ビットライン構造を有する半導体メモリ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5966315A (ja) |
| EP (1) | EP0905701B1 (ja) |
| JP (1) | JPH11167792A (ja) |
| KR (1) | KR100575044B1 (ja) |
| CN (1) | CN1124610C (ja) |
| DE (1) | DE69832566T2 (ja) |
| TW (1) | TW410350B (ja) |
Cited By (1)
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