JPH11167792A - 混合ローカルビットラインを備えた階層的ビットライン構造を有する半導体メモリ - Google Patents
混合ローカルビットラインを備えた階層的ビットライン構造を有する半導体メモリInfo
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Abstract
イン構造を有する半導体メモリを提供すること。 【解決手段】 各列毎に少なくとも1つのセンス増幅器
を有し、前記センス増幅器に機能的に接続されるマスタ
ビットラインが設け、各列毎に複数のローカルビットラ
インが配置し、該ローカルビットラインの各々はメモリ
セルに接続され、列内でマスタビットラインから垂直方
向で離間され、前記センス増幅器に選択的に接続され、
さらに前記ローカルビットラインのうちの少なくとも1
つのローカルビットラインによって前記センス増幅器に
マスタビットラインを介して選択的に接続され、少なく
とも前記ローカルビットラインのうちの第1のローカル
ビットラインは、第2のローカルビットラインとは異な
る数の前記メモリセルに接続されるように構成する。
Description
ムアクセスメモリ(DRAM)等の半導体メモリに関
し、詳細にはマスタビットラインとローカルビットライ
ンを備えた階層的ビットライン構造を有する半導体メモ
リに関する。
トライン構造は、近年ではメモリチップの集積度を増す
ためにますます開発されている。この構造は所定数のメ
モリセル毎のスペースをとるセンス増幅器の数の低減に
貢献し、さらにチップのサイズダウンや所定のサイズの
チップにおけるメモリ容量の増加を許容する。
リセルアレイの各列がメモリセルに直接接続された同じ
長さの多数のローカルビットライン(LBL)と、この
ローカルビットラインよりも高い二次層で配置された高
導電性金属を含むマスタビットライン(MBL)を含ん
でいる。例えばかくローカルビットラインは、数百のメ
モリセルに接続される。各マスタビットラインは、セン
ス増幅器に直接接続されており、さらに多数のスイッチ
を介して同じ列内で複数のローカルビットラインに選択
的に接続される。複数のローカルビットラインに接続さ
れたメモリセルのアクセス(読み込み、書込み、消去)
のためには、ローカルビットラインをマスタビットライ
ンに接続させるスイッチが閉じられ、列内の他のスイッ
チは開かれる。
した従来方式の半導体メモリのメモリバンク10が示さ
れている。このメモリバンクはメモリセルのサブアレ
イ、例えばMAa〜MAdと、多数のセンス増幅器バン
ク12j,12j+1,12j+2のメモリセルサブアレイに分
割されている。図示の構成では各センス増幅器バンク毎
に複数のセンス増幅器SAiが分割構造で配置されてお
り、それによって各センス増幅器は、その両サイドのメ
モリセルからの信号をタイムマルチプレックス方式で増
幅している。各サブアレイは、N個の列C1−C2を有し
ている。しかしながらセンス増幅器は分割されているの
で、各SAバンクはN/2個のセンス増幅器を有してい
る。各センス増幅器、例えばバンク12j+1のSA2は、
マスタビットライン対(これは真のマスタビットライン
MBLと相補的マスタビットラインMBL ̄からなる)
に対する各サイドに接続されている。この例では各真の
マスタビットラインMBLが同じ長さLの4つの真のロ
ーカルビットラインLBL1〜LBL4に接続されてお
り、さらに各相補的マスタビットラインMBL ̄は4つ
の相補的ローカルビットラインLBL1 ̄〜LBL4 ̄に
接続されている。センス増幅器はマスタビットラインの
対(一方のマスタビットラインは基準電圧の供給に用い
られ、もう一方のマスタビットラインは選択されたメモ
リセルMCの活動化により伝送されたセル信号の供給に
用いられる)の間の差分電圧を増幅する。j番目の行の
ワードラインWLjは、選択されたメモリセルへのアク
セスに対し行アドレスに従って活動化される。このコン
フィグレーションは、フォルデッドビットライン構造と
して周知であり、この場合真及び相補的ビットライン
は、相互に極めて接近して並行するように延在する。オ
ープンビットラインコンフィグレーションが用いられる
ならば、相補的マスタビットラインはセンス増幅器の反
対側に真のマスタビットラインとして存在する。
ビットラインの終端部と相応のマスタビットラインに接
続する接続点Pとの間に接続されている。個々のローカ
ルビットラインに接続されたメモリセルは、制御線路2
31〜234上の適切な制御電圧による相応のスイッチS
の閉成と、相応する列の他のスイッチの開放によってア
クセスされる。
は、ビットライン長に比例する。このビットライン長
は、許容され得る最大ビットラインキャパシタンスによ
って制限される。この最大ビットラインキャパシタンス
は基本的に、許容センシングマージンと電力ロスによっ
て定まる。階層的ビットライン構造を用いることによ
り、単位長さあたりのマスタビットラインキャパシタン
スは、単位長さあたりのローカルビットラインキャパシ
タンスよりも少なくなる。なぜならローカルビットライ
ンは直接メモリセルに接続され、ローカルビットライン
キャパシタンスに著しく影響するが、マスタビットライ
ンはメモリセルに直接接続されていないからである。従
って、所定の列長さに対するトータルキャパシタンス
は、非階層的なレイアウト(例えば列全体に亘ってそれ
ぞれ延在したメモリセルに直接接続されているビットラ
インの1つの層のみが備わっているレイアウトなど)の
場合よりも著しく少なくなる。それ故に、階層構造を用
いる場合には、特定数のメモリセルを備えたチップに対
してスペース占有率の少ないセンス増幅器が必要とされ
る。この構造は多数のセルに使用される各センス増幅器
を許容するから、複数のローカルビットラインと1つの
長いマスタビットラインに結び付く。それによりチップ
毎のセンス増幅器の数が低減される。この場合チップサ
イズのダウンも可能であり、その際スイッチSに配分さ
れる領域が設けられ付加的な制御回路の拡張はなされ
ず、領域はセンス増幅器の低減によってセーブされる。
化例が示されている。ここに示されているコンフィグレ
ーションは、いわゆる“ハイブリッド”形階層構造に関
するものである。図2には、関連するセンス増幅器SA
iの各サイドに配置された2つのローカルビットライン
対(LBL1,LBL1 ̄)と(LBL2,LBL2 ̄)のみ
が示されている。メモリセルサブアレイの各列Ciで
は、センス増幅器SAiに最も近接したローカルビット
ライン、例えばLBL1,LBL1 ̄が各スイッチ251の
ドレインもしくはソースに接続されている。このスイッ
チの別の側はセンス増幅器エレクトロニクスの回路ノー
ド63に直接接続されている。この回路ノード63は基
本的に、センス増幅器エレクトロニクスを相応のマスタ
ビットラインMBLないしMBL ̄に接続する回路ノー
ドと同じである。スイッチ252は、センス増幅器から
離れた側の各ローカルビットラインLBL2,LBL2 ̄
と、相応するマスタビットラインのコネクションノード
dとの間に接続されている。ギャップgは、ローカルビ
ットラインLBL1をLBL2から離し、さらにローカル
ビットラインLBL1 ̄をLBL2 ̄から離している。ロ
ーカルビットラインLBL1又はLBL1 ̄に接続されて
いるメモリセルMCのアクセスのためには、スイッチ2
51がターンオン(閉成)され、それに対してスイッチ
252はオフにされる。これとは反対に、離れた側のロ
ーカルビットラインLBL2又はLBL2 ̄に接続されて
いるメモリセルのアクセスでは、スイッチ251がオフ
にされ、252がオンにされる。従ってセンス増幅器か
ら離れた側(以下では単に離れた側と称する)のローカ
ルビットラインに接続されたメモリセルは、この離れた
側のローカルビットラインとマスタビットラインを介し
てセンス増幅器に機能的に接続され、これに対してセン
ス増幅器から近い側(以下では単に近い側と称する)の
ローカルビットラインは、この近い側のローカルビット
ラインのみを介してセンス増幅器に接続される。図2に
示されている構成はハイブリッドに関するものである。
2つ以上のローカルビットライン対がセンス増幅器の各
サイドに使用されている場合には、近い側のローカルビ
ットラインLBL1とLBL1 ̄に接続されたメモリセル
を接続するパスは、ローカルビットラインのみからな
る。列の中で他のメモリセルにセンス増幅器を接続する
パスは、各ローカルビットラインに直列なマスタビット
ラインからなる。
述べたような形式の半導体メモリにおいて、従来形式の
欠点に鑑みこれを解消すべく改善を行うことである。
り、各列毎に少なくとも1つのセンス増幅器を有し、前
記センス増幅器に機能的に接続されるマスタビットライ
ンが設けられており、各列毎に複数のローカルビットラ
インが配置されており、該ローカルビットラインの各々
はメモリセルに接続され、列内でマスタビットラインか
ら垂直方向で離間され、前記センス増幅器に選択的に接
続されており、さらに前記ローカルビットラインのうち
の少なくとも1つのローカルビットラインによって前記
センス増幅器にマスタビットラインを介して選択的に接
続され、少なくとも前記ローカルビットラインのうちの
第1のローカルビットラインは、第2のローカルビット
ラインとは異なる数の前記メモリセルに接続されるよう
に構成されて解決される。
半導体メモリに係わるものであり、この場合所定の列内
に配置されたローカルビットラインが、複数のメモリセ
ルに関するトータルビットラインキャパシタンスを実質
的に等化するために、異なる数のメモリセルに接続され
る。それによりデータ保存時間が改善される。
施例によれば、複数の行及び列が含まれており、各列は
機能的にそれらに接続されたマスタビットラインを備え
たセンス増幅器を有している。複数のローカルビットラ
インは各列に配置され、それぞれが複数のメモリセルに
接続され、マスタビットラインから垂直に離間され、選
択的にセンス増幅器に接続されている。列における少な
くとも1つのローカルビットラインは、マスタビットラ
インを介して選択的にセンス増幅器に接続される。少な
くとも列内の第1のローカルビットラインは、少なくと
も列内の第2のローカルビットラインよりも異なる数の
メモリセルに接続される。
ットライン構造が実施され、この場合近い側のローカル
ビットラインはスイッチを介して直接センス増幅器に接
続され、列内の1つ又は複数の離れた側のローカルビッ
トラインは、マスタビットラインを介してセンス増幅器
に機能的に接続される。この実施例に対しては、近い側
のローカルビットラインが列内の他のローカルビットラ
インよりも多くのメモリセルに接続される。
善された階層的ビットライン構造に関するものである。
本発明は、トータルビットラインキャパシタンスの等化
手法を提供し、それによってアレイ中のメモリセル毎の
保存時間が改善される。なお以下では本発明による実施
例をDRAMとの関連で説明するが、これは本発明がこ
の実施例に限定されることを意味するものではない。そ
れどころか本発明は、その他のメモリデバイス、例えば
EDODRAM、SDRAM、RAMBUS−DRA
M、SLDRAM、MIDRAM、SRAM、フラッシ
ュRAM、EPROM、EEPROM、マスクROM、
マージDRAM等にも適用可能である。
一度図2に示された従来形式のハイブリッドタイプのメ
モリにふれておく。ローカルビットラインLBL1に接
続されたセルに関するトータルビットラインキャパシタ
ンスは、LBL1のローカルビットラインキャパシタン
ス、すなわちCLBL1である。ローカルビットラインLB
L2に接続されたセルに関するトータルビットラインキ
ャパシタンスは、LBL2のローカルビットラインキャ
パシタンスとマスタビットラインキャパシタンスの合
計、すなわちCLBL2+MBLである。それによりセンシング
中の平均電力消費は標準タイプの階層構造の場合よりも
小さくなる(非ハイブリッドタイプの構造に関しては図
1参照)。しかしながら従来方式のハイブリッド構造で
の問題は以下のとおりである。メモリセルのデータ保存
時間tretは、(一次では)1/CBLに比例する。この場
合前記CBLはトータルビットラインキャパシタンスであ
る。従ってLBL2に接続されたセルのデータ保存時
間、すなわちtret LBL2+MBLは、LBL1に接続された
セルのデータ保存時間よりも少ない。なぜならトータル
ビットラインキャパシタンスCLBL2+MBLがCLBL1よりも
大きいからである。チップの保存時間は、それらの2つ
の保存時間の和の1/2としては定められず、むしろ2
つの保存時間tret LBL2+MBLよりも少ない。従ってLB
L2に接続されたセルの保存時間は、チップ全体の保存
時間を低減する。本発明によれば、マスタビットライン
内で少なくとも2つのローカルビットラインが異なる長
さで設けられる。ローカルビットラインのキャパシタン
スは、マスタビットラインの影響を受ける。マスタビッ
トラインによるキャパシタンスの影響は、マスタビット
ライン内のローカルビットラインの位置に従って変化す
る。少なくとも2つのビットラインを異なる長さで設け
ることによって、異なるローカルビットラインに対する
マスタビットラインによって与えられるキャパシタンス
における差が補償される。その結果、ローカルビットラ
イン間のキャパシタンスにおける変化は低減され、ひい
ては異なるローカルビットラインのセル中のより均一な
保存時間につながる。
図示のように、離れた側のローカルビットラインLBL
2の長さはL2である。これは近い側のビットラインL
BL1よりも短い。それにより、近い側のビットライン
LBL1は離れた側のローカルビットラインLBL2より
も多くのメモリセルMCに接続される(ここではローカ
ルビットラインの“長さ”とは、列におけるローカルビ
ットライン方向の接続されたメモリセルに亘る距離を指
すものであり、最後のメモリセルから外部コネクタポイ
ントへの付加的なワイヤリング長さを指すものではな
い。従って例えば他のLBLよりも長いLBLとはここ
では同サイズのより多くのメモリに接続されるものと定
義される)。
存時間の改善を得るためには、長さL1とL2がビット
ラインLBL1とLBL2に接続されたセルに関するトー
タルビットラインキャパシタンスを等化するように設計
される。この場合、セル毎のLBLキャパシタンスC
LBL/cellが0.23fF(CLBL/cell=0.23fF)
で、セル毎のMBLキャパシタンスCMBL/cellが0.1
1fF(CMBL/cell=0.11fF)ならば、CLBL1イ
コーリングCLBL2+MBLのケースに対する保存時間の最適
化に関するLBLの長さ関係が以下のように定められ
る。
1.9倍多くメモリセルに接続される。
りである。
は、図2の従来方式のハイブリッドタイプに比べてデー
タ保存時間において12%の向上がみられる。
と比べ、離れた側のビットラインスイッチ252がセン
ス増幅器SAiに対して著しく近接するように移動され
ている点で異なっている。スイッチ252は、関連する
マスタビットラインMBL又はMBL ̄とセンス増幅器
内のコネクションノード63との間にそれぞれ配置され
ている。スイッチ252の開放はマスタビットライン対
をセンス増幅器から切り離し、LBL1又はLBL1 ̄に
接続されたセルへのスイッチ251の閉成によるアクセ
スを許容する。このようなスイッチ252のセンス増幅
器への著しい近接配置は、メモリセルアレイ領域から全
てのスイッチを排除する(図3のケースは1つのマスタ
ビットラインに対して2つのローカルビットラインの場
合である)。
通のセンス増幅器が用いられた場合の本発明による実施
例が示されている。この変化実施例と他の変化実施例に
おいてはDRAMチップの一部としての例で説明する。
メモリバンク20は、センス増幅器バンク27i-1,27
i,27i+1を含んでいる。これらはインターリーブコン
フィグレーションで設計されたセンス増幅器と前述のよ
うにデータ保存時間の改善のために異なる長さのローカ
ルビットラインを備えている。関連するセンス増幅器に
近い側の各ローカルビットラインLBL1L又はLBL1R
の長さL1は、関連するセンス増幅器から離れた側の各
ローカルビットラインLBL2L又はLBL2Rの長さL2
よりも長い。これはトータルビットラインキャパシタン
スひいてはデータ保存時間を等化させるためである(な
おこの実施例において前記下付文字1L1R,2L,2Rのそれぞ
れ“L”は関連するセンス増幅器の左側を意味し、“R”
は関連するセンス増幅器の右側を意味するものであ
る)。
され、チップ上の省スペース化のために両サイドのメモ
リサブアレイ間で共用されている。例えばセンス増幅器
27 iのセンス増幅器SA2は、メモリサブアレイMAb
のメモリセルからのセル信号を、ローカルビットライン
対LBL1L,LBLIL ̄を介して直接増幅したり消去
し、あるいはローカルビットライン対LBL2L,LBL
2L ̄からはMBLL,MBLL ̄を介してそれぞれ増幅な
いし消去する。LBL1Lの別の側のスイッチ251のソ
ース又はドレインは、SA2内のコモンサーキットノー
ド63におけるスイッチ252のソース又はドレインに
接続されている(スイッチ252の別の側はMBLLに接
続される)。スイッチ251は、LBL1Rに接続されス
イッチ252はMBLRすなわちコモンサーキットノード
63に接続される。スイッチ251はLBL1Lに接続さ
れたセルへのアクセスに対しては閉成され、その間スイ
ッチ25 2は開放される。またLBL2Lに接続されたセ
ルへのアクセスに対してはこれとは逆のことが行われ
る。制御線路231〜234は、行アドレスに従って所期
のスイッチ251,252の開閉のために、公知の制御エ
レクトロニクスによって選択的に活動化される。行“it
h”のワードラインWLiは、特定のメモリセルMCへの
アクセスのために従来手法で選択的に活動化される。S
A2の対向側のメモリセル(すなわちメモリサブアレイM
Ac)も前述したのと同じようにアクセスされ、ローカル
ビットラインLBL1R,LBL1R ̄及びスイッチ251を
介して直接か、又はLBL2R,lLBL2R ̄及びスイッ
チ252,MBLR,MBLR ̄を介してそれぞれアクセス
される。センス増幅器は列毎に離間され、例えばサブア
レイMAa,MAbの奇数列C1,C3等のメモリセルは、
センス増幅器バンク27i-1を介してアクセスされ、セ
ンス増幅器27iはMAb,MAcの偶数列へのアクセスに
用いられ、センス増幅器27i+1はMAc,MAdの奇数
列へのアクセスに用いられる。
の1つの具体的な回路実施例が概略的に示されている。
ラッチ回路54の各サイドには、制御信号MUXL又は
MUXRに応じたセンス増幅器のそれぞれ左側又は右側
のメモリサブアレイMAa,MAbの選択のために、マル
チプレックススイッチ対531L,532L又は531R,53
2Rがそれぞれ設けられている。制御信号CTLPは、ラ
ッチ54のP−ラッチ部分を制御し、それに対して制御
信号CTLNはN−ラッチ部分を制御する。等化回路5
5L又は55Rは、MUXスイッチ53とメモリサブアレ
イMAa及びMAbとの間にそれぞれ接続されている。制
御線路56は、プリチャージ及び制御電圧を従来手法で
各等化回路55L,55Rに供給する。列アドレスに従っ
てアクセスすべき所期の列の選択のための列選択スイッ
チ(図示されず)は、従来技法のようにセンス増幅器回
路の一部である。LBL選択スイッチ251と252は、
それぞれ図示のように等化回路55Lと55Rに近接して
サーキットポイント63に接続されている。各スイッチ
252の別の側(ソース又はドレイン)は、ホールコネ
クションV1を介して相応するマスタビットラインに接
続されている。各スイッチ251の対向側は、ホールコ
ネクションV2を介して関連するローカルビットライン
に接続されている(スイッチ251と252は、ウエハレ
ベルで配置され、ローカルビットラインとマスタビット
ラインは、例えばビットラインへのスイッチの接続に必
要なホールコネクションを介したインターレベルのよう
に、ハイファブリケーションレベルで配置される)。
で示されており、この実施例では2つよりも多いローカ
ルビットライン対がセンス増幅器SAiの片側に用いら
れている。特にこの実施例では4つのローカルビットラ
イン対LBL1,LBL1 ̄〜LBL4,LBL4 ̄が使用さ
れている。センス増幅器に近い側のローカルビットライ
ン、すなわちLBL1とLBL1 ̄の長さはL1である。
そのため他のローカルビットラインの各々はそれより短
い長さL2を有する。これらの長さL1とL2の間の関
係は次にように形成される。すなわちトータルビットキ
ャパシタンスが全てのメモリセルに関して同じになるよ
うに形成される。LBL1に接続されたセルのトータル
キャパシタンスはちょうどLBL1のローカルビットラ
インキャパシタンスに等しく、そのためLBL2〜LB
L4に接続されたセルのトータルビットキャパシタンス
は、ローカルビットラインとマスタビットラインのキャ
パシタンスの和に等しい。これはそのようなメモリセル
の全てに対して第1のオーダで同じものである。すなわ
ちLBL1とLBL1 ̄を他のローカルビットラインより
も長くすることによって、保存時間の実質的な増加が実
現され、マスタビットライン毎に2つのみのローカルビ
ットラインのケースに対する前述したような保存時間の
向上も同じように得られる。
ラインスイッチ251〜254が、ローカルビットライン
対LBL1,LBL1 ̄〜LBL4,LBL4 ̄に接続された
メモリセルのアクセスをそれぞれ制御する。付加的なス
イッチ対35は、各マスタビットラインと関連するセン
ス増幅器内のコネクションポイント63との間に付加さ
れている。これらのスイッチは、スイッチ251がLB
L1又はLBL1 ̄に接続されたセルへのアクセスのため
に閉成されるたびに開放され、他のLBLsに接続され
たセルへのアクセスに対しては閉成される。このスイッ
チ35は、制御線路36の制御電圧によって制御され
る。このスイッチ35の付加は、LBL1もしくはLB
L1 ̄に接続されたセルがアクセスされた際のマスタビ
ットラインキャパシタンスの作用の分離に役立つ。
00が示されている。ここではハイブリッドタイプの階
層的オープンビットラインコンフィグレーションが用い
られている。この実施例では所定の列内のローカルビッ
トラインが前述した実施例とは異なる長さで用いられて
いる。オープンビットラインコンフィグレーションで
は、真/相補的ビットライン対がそれぞれのセンス増幅
器の同じ側の相互に並行して延在していない。その代わ
りに、ビットライン対のうちの真のビットラインが関連
するセンス増幅器の片側を延在し、ビットライン対のう
ちの相補的ビットラインは関連するセンス増幅器の反対
側を延在する。真のビットラインに接続されたセルがア
クセスされるべき場合には、反対側の相補的ラインはセ
ンス増幅器のプリチャージ基準電圧の供給に使用され
る。この場合センス増幅器は真のラインと相補的ライン
の間の差分電圧の差動増幅を行う。同様に相補的ビット
ラインに接続されたセルのアクセスに対しては、真のビ
ットラインはセンス増幅器に対するプリチャージ基準電
圧の供給に用いられる。
されており、これは例えばDRAMチップの一部であっ
てもよく、42j-1〜42j+1のセンス増幅器バンクを含
んでいる。これらの各々は、2つのメモリサブアレイM
Aa〜MAdの間に配置されている。センス増幅器バンク
42jのSA2のように各センス増幅器はそれらの左側で
スイッチ対251,252に接続されている。この場合ス
イッチ251は、ローカルビットラインLBLB1Lに直
列に接続され、スイッチ252はマスタビットラインM
BLに直列に接続されている。このマスタビットライン
MBLはノードdにおいてローカルビットラインLBL
2に直接接続されている。スイッチ251と252は、セ
ンス増幅器内のサーキットノード63に接続されてい
る。同様にセンス増幅器SA2の右側ではローカルビッ
トラインLBL1 ̄がスイッチ251を介してセンス増幅
器に直接接続されており、LBL2 ̄にはマスタビット
ラインMBL ̄とスイッチ252を介してセンス増幅器
に機能的に接続されている。サブアレイMAbのLBL1
に接続された列C2のメモリセルへのアクセスに対して
は、例えばそのセルに対するワードラインが活動化さ
れ、センス増幅器SA2の両サイドのスイッチ251が閉
成され、センス増幅器SA2の両サイドのスイッチ252
は開放される。この対向的なスイッチング状況は、LB
L2又はLBL2 ̄に接続されたセルのアクセスに対して
その実行に寄与する。LBL1とLBL1 ̄の長さL1
は、LBL2,LBL2 ̄の長さL2よりも長く、これは
前述のフォルデッドビットライン構造に対するのと同様
にメモリに対するデータ保存時間増加の実行のためであ
る。センス増幅器回路は図5に示された実施例のものと
同様のものであり、マルチプレックススイッチを除いて
は省略され、ただ1つの等化回路のみが必要とされる。
ンは、センス増幅器の各サイドのマスタービットライン
毎に2つよりも多いローカルビットラインの使用によっ
て変更されている。すなわち前述の図6に関連して説明
したフォルデットビットラインの実施例に類似している
ようにマスタビットライン毎に2つのローカルビットラ
インが用いられている。
ような、基準セルを使用しセンス増幅器を備えたメモリ
セルアレイにも適用可能である。このケースではビット
ラインが真及び相補的ライン対では配置されない。むし
ろセンス増幅器内の基準セルは、等化(基準)電圧を供
給する。この電圧は真のセルに接続されたセルがアクセ
スされる時には相補的ラインに供給され、あるいは相補
的ビットラインに接続されたセルがアクセスされる時に
は真のビットラインに供給される。そのためこのケース
ではメモリアレイが実質的に図7と同じように探索さ
れ、共通のセンス増幅器の対向側のMBLとLBLを除
いて対では作動されず、独立的に作動される。すなわち
基準セルに使用されている構成に対し、マルチプレック
ススイッチがセンス増幅器回路の中で用いられ、メモリ
セルアクセスに対するセンス増幅器の左側又は右側の選
択に使用されている。前述したフォルデッド又はオープ
ンビットラインコンフィグレーションに対する場合のよ
うに基準セルに用いられるメモリに対しては、所定のセ
ンス増幅器に接続された異なる長さのローカルビットラ
イン(すなわち離れた側のローカルビットラインは近い
側のローカルビットラインよりも短い)がデータ保存時
間の改善のために用いられている。
ッドタイプの階層構造に対する適用が述べられてきた
が、本発明は例えば図1に示されているようなハイブリ
ッドタイプではない階層構造にも十分適用できるもので
ある。図1の従来方式のコンフィグレーションのもとで
は、本発明によれば、センス増幅器から最も離れている
ローカルビットラインLBL4,LBL4 ̄に対して他の
ローカルビットラインとは異なる長さが適用される。こ
の最後のローカルビットラインLBL4は、同じ列内の
他のローカルビットラインよりも単位長さあたりのビッ
トラインキャパシタンスが異なる。なぜなら当該列内の
マスタビットラインMBLがLBL4先端まで直接延在
していないからである。従ってLBL4の長さの変更に
よっては、LBL4に接続されたメモリセルに関するト
ータルキャパシタンスが実質的に他のメモリセルと等化
可能である。これにより全てのメモリに対して保存時間
の改善がなされる。
のための新たな階層的ビットライン構造は、従来方式の
ものに比べてデータ保存時間の改善が実現できる。この
改善は、全てのメモリセルに対してより均一的なビット
ラインキャパシタンスを提供するために異なる長さのロ
ーカルビットラインが使用されることによって達成され
ている。前述の実施例ではいくつかの特定化がなされて
きたが、それらは本発明の適用範囲の限定を意味するも
のではなく、それらの実施例におけるいくつかのサンプ
ルを提起したものにすぎない。従って本発明の枠内では
例えば従属請求項にも記載されたように数多くの変化実
施例が可能である。
導体メモリの一部を概略的に示した図である。
た階層的ビットライン構造を有する従来の半導体メモリ
の一部を概略的に示した図である。
ある。
ンの用いられた本発明による半導体メモリのメモリバン
クを示した図である。
を概略的に示した図である。
ビットラインの用いられた別の実施例を示した図であ
る。
用いられた本発明による実施例を示した図である。
2R マルチプレックススイッチ 55L,55R 等価回路 63 サーキットノード
Claims (21)
- 【請求項1】 複数の行及び列を有する半導体メモリに
おいて、 各列毎に少なくとも1つのセンス増幅器を有し、 前記センス増幅器に機能的に接続されるマスタビットラ
インが設けられており、 各列毎に複数のローカルビットラインが配置されてお
り、該ローカルビットラインの各々はメモリセルに接続
され、列内でマスタビットラインから垂直方向で離間さ
れ、前記センス増幅器に選択的に接続されており、さら
に前記ローカルビットラインのうちの少なくとも1つの
ローカルビットラインによって前記センス増幅器にマス
タビットラインを介して選択的に接続され、少なくとも
前記ローカルビットラインのうちの第1のローカルビッ
トラインは、第2のローカルビットラインとは異なる数
の前記メモリセルに接続されていることを特徴とする、
半導体メモリ。 - 【請求項2】 前記各列のローカルビットラインは、近
い側のローカルビットラインと、離れた側のローカルビ
ットラインを含んでおり、前記近い側のローカルビット
ラインは第1のスイッチを介してセンス増幅器に選択的
に直接接続され、前記離れた側のローカルビットライン
は、マスタビットラインと第2のスイッチを介してセン
ス増幅器に選択的に接続され、前記近い側のローカルビ
ットラインは、前記離れた側のローカルビットラインの
ものとは異なる数のメモリセルに接続され、さらに前記
列内で各メモリセルを越える方向で前記離れた側のロー
カルビットラインとは異なる長さを有している、請求項
1記載の半導体メモリ。 - 【請求項3】 前記近い側のローカルビットラインは、
前記離れた側のビットラインのものよりも多くの数のメ
モリセル接続され、さらに前記列内で各メモリセルを越
える方向で前記離れた側のローカルビットラインよりも
長い長さを有している、請求項2記載の半導体メモリ。 - 【請求項4】 各列内の前記複数のローカルビットライ
ンは、近い側のローカルビットラインと離れた側のロー
カルビットラインを各々1つ含んでおり、それらはそれ
ぞれその片側で関連するセンス増幅器に機能的に接続さ
れる、請求項2記載の半導体メモリ。 - 【請求項5】 前記第2のスイッチは、マスタビットラ
インの少なくとも一部とセンス増幅器との間に接続され
ている、請求項2記載の半導体メモリ。 - 【請求項6】 前記各センス増幅器は、共通のコンフィ
グレーションで構成されている、請求項1記載の半導体
メモリ。 - 【請求項7】 前記各列は、少なくとも1つの真のロー
カルビットラインに接続される真のマスタビットライン
と、少なくとも1つの相補的ローカルビットラインに接
続される相補的マスタビットラインとを含んでいる、請
求項1記載の半導体メモリ。 - 【請求項8】 前記真及び相補的なマスタ及びローカル
ビットラインは、フォルデッドビットラインコンフィグ
レーションで配置されている、請求項7記載の半導体メ
モリ。 - 【請求項9】 前記真及び相補的なマスタ及びローカル
ビットラインは、オープンビットラインコンフィグレー
ションで配置されている、請求項7記載の半導体メモ
リ。 - 【請求項10】 前記異なる数のメモリセルは、メモリ
内の全てのメモリセルに関するトータルビットラインキ
ャパシタンスが実質的に等化されるように選択されてい
る、請求項1記載の半導体メモリ。 - 【請求項11】 各列のローカルビットラインは、近い
側のローカルビットラインと、複数の離れた側のローカ
ルビットラインを含んでおり、前記近い側のローカルビ
ットラインは第1のスイッチを介してセンス増幅器に選
択的に直接接続され、前記複数の離れた側のローカルビ
ットラインは、マスタビットラインと複数の付加的スイ
ッチを介してセンス増幅器に選択的に接続されるもので
ある、請求項1記載の半導体メモリ。 - 【請求項12】 前記複数の付加的スイッチは、前記マ
スタビットラインとセンス増幅器の間に接続された第2
のスイッチと、複数のローカルビットラインスイッチと
を含んでおり、該複数のローカルビットラインスイッチ
の各々は、関連する離れた側のローカルビットラインと
前記マスタビットラインの間に接続されている、請求項
11記載の半導体メモリ。 - 【請求項13】 複数の行及び列を有する半導体メモリ
において、 各列毎に少なくとも1つのセンス増幅器を有し、 前記センス増幅器に機能的に接続されるマスタビットラ
インが設けられており、 各列毎に複数のローカルビットラインが配置されてお
り、該ローカルビットラインの各々はメモリセルに接続
され、列内でマスタビットラインから垂直方向で離間さ
れ、前記センス増幅器に選択的に接続されており、 前記複数のローカルビットラインは、近い側のローカル
ビットラインと、少なくとも1つの離れた側のローカル
ビットラインを含んでおり、前記近い側のローカルビッ
トラインはそれらの間に接続された第1のスイッチを介
してセンス増幅器に選択的に接続され、前記少なくとも
1つの離れた側のローカルビットラインは、マスタビッ
トラインとセンス増幅器の間に接続された第2のスイッ
チと、マスタビットラインとを介してセンス増幅器に選
択的に接続され、 前記近い側のローカルビットラインは、前記少なくとも
1つの離れた側のローカルビットラインのものよりも多
い数のメモリセルに接続されることを特徴とする半導体
メモリ。 - 【請求項14】 前記少なくとも1つのセンス増幅器は
その各サイドのメモリセルサブアレイ間で共通のコンフ
ィグレーションで配置されており、さらにマスタビット
ライン対と各サイドの複数のローカルビットライン対に
よってフォルデッドコンフィグレーションで配置されて
いる、請求項13記載の半導体メモリ。 - 【請求項15】 前記少なくとも1つのセンス増幅器は
その各サイドのメモリセルサブアレイ間で共通のコンフ
ィグレーションで配置されており、さらにマスタビット
ラインと各サイドのローカルビットラインによってオー
プンビットラインコンフィグレーションで配置されてい
る、請求項13記載の半導体メモリ。 - 【請求項16】 前記各マスタビットラインは、離れた
側のローカルビットライン単独に直接接続される、請求
項13記載の半導体メモリ。 - 【請求項17】 前記多数のメモリセルは、メモリ内の
全てのメモリセルに関するトータルビットラインキャパ
シタンスが実質的に等化されるように選択されている、
請求項13記載の半導体メモリ。 - 【請求項18】 複数の行及び列を有する半導体メモリ
において、 各列毎に少なくとも1つのセンス増幅器を有し、 前記センス増幅器に機能的に接続されるマスタビットラ
インが設けられており、 各列毎に複数のローカルビットラインが配置されてお
り、該ローカルビットラインの各々はメモリセルに接続
され、列内でマスタビットラインから垂直方向で離間さ
れ、前記センス増幅器に選択的に接続されており、 前記複数のローカルビットラインは、近い側のローカル
ビットラインと、複数の離れた側のローカルビットライ
ンを含んでおり、前記近い側のローカルビットラインは
それらの間に接続された第1のスイッチを介してセンス
増幅器に選択的に接続され、前記複数の離れた側のロー
カルビットラインの各々は、マスタビットラインと複数
の付加的スイッチとを介してセンス増幅器に選択的に接
続され、 前記複数の付加的スイッチは、マスタビットラインとセ
ンス増幅器の間に接続された第2のスイッチと、離れた
側の各ローカルビットラインとマスタビットラインの間
に接続されたローカルビットラインスイッチとを含んで
おり、 前記近い側のローカルビットラインは、前記離れた側の
ローカルビットラインのものよりも多い数のメモリセル
に接続されることを特徴とする半導体メモリ。 - 【請求項19】 前記多数のメモリセルは、メモリ内の
全てのメモリセルに関するトータルビットラインキャパ
シタンスが実質的に等化されるように選択されている、
請求項18記載の半導体メモリ。 - 【請求項20】 オープン又はフォルデッドビットライ
ンコンフィグレーションの1つで配置されたマスタビッ
トラインとローカルビットラインを含んでいる、請求項
18記載の半導体メモリ。 - 【請求項21】 複数の行及び列を有する半導体メモリ
において、 前記メモリが列内にマスタビットラインを含んでおり、
該マスタビットラインはそこに配置されている複数のロ
ーカルビットラインを含んでおり、前記複数のローカル
ビットラインのうちの少なくとも2つは異なる長さであ
ることを特徴とする半導体メモリ。
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