KR100780954B1 - 감지증폭기 및 이를 구비하는 반도체 메모리 장치, 그리고데이터 센싱 방법 - Google Patents

감지증폭기 및 이를 구비하는 반도체 메모리 장치, 그리고데이터 센싱 방법 Download PDF

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삼성전자주식회사
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Abstract

감지증폭기 및 이를 구비하는 반도체 메모리 장치, 그리고 데이터 센싱 방법이 제공된다. 본 발명의 실시예에 따른 감지증폭기는 기준신호 제공부 및 내부감지증폭부를 구비한다. 기준신호 제공부는 기준제공제어신호에 응답하여 기준비트라인신호를 제공한다. 내부감지증폭부는 상기 기준비트라인신호와, 상기 데이터에 대응되며 상기 메모리 셀 어레이에 연결된 비트라인을 통해 제공되는 데이터 신호를 수신하고, 상기 수신된 기준비트라인신호와 데이터 신호를 센싱하여 증폭한다. 또한 본 발명의 실시예에 따른 감지증폭기는 차단신호에 응답하여 상기 내부감지증폭부와 상기 비트라인 및 상기 기준신호 제공부와의 연결을 제어하는 연결제어부를 더 구비할 수 있다. 본 발명의 실시예에 따른 감지증폭기는 반도체 메모리 장치의 최외곽 메모리 셀 어레이의 더미비트라인 연결되는 메모리 셀에 저장된 데이터를 센싱함으로써 사용되지 않던 메모리 셀들을 사용할 수 있게 하고 이에 따라 반도체 메모리 장치의 설계에 있어서 면적과 비용을 줄일 수 있는 장점이 있다.

Description

감지증폭기 및 이를 구비하는 반도체 메모리 장치, 그리고 데이터 센싱 방법{Sense amplifier and semiconductor memory device comprising it, and data sensing method}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 반도체 메모리 장치에 구비되는 복수의 메모리 셀 어레이들과 감지증폭기들의 구조를 개념적으로 나타내는 블록도이다.
도 2는 폴디드 비트라인 구조를 설명하기 위한 블록도이다.
도 3은 오픈 비트라인 구조를 설명하기 위한 블록도이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 5는 도 4의 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 오픈 비트라인 구조에서 최외곽에 존재하는 메모리 셀 어레이에 저장된 데이터를 센싱하는 감지증폭기 및 이를 구비하는 반도체 메모리 장치, 그리고 데이터를 센싱하는 방법에 관한 것 이다.
DRAM(dynamic random access memory)을 포함하는 반도체 메모리 장치에서 메모리 셀에 저장되는 데이터는 비트라인에 연결된 감지증폭기를 통해 독출된다. 좀 더 상세하게, 메모리 셀에 저장된 데이터는 비트라인을 통해 감지증폭기로 전달되며, 감지증폭기는 비트라인을 통해 전달되는 데이터를 증폭하여 출력함으로써 메모리 셀에 저장된 데이터를 독출한다.
비트라인과 감지증폭기를 구성하는 영역의 구조로서 폴디드 비트라인(folded bit line) 구조와 오픈 비트라인(open bit line) 구조가 일반적으로 이용된다. 폴디드 비트라인 구조에서는 비트라인 쌍을 구성하는 2개의 비트라인이 동일한 메모리 셀 어레이에 연결되는데 반해, 오픈 비트라인 구조에서는 비트라인 쌍을 구성하는 2개의 비트라인이 서로 다른 메모리 셀 어레이에 연결된다.
도 1은 반도체 메모리 장치에 구비되는 복수의 메모리 셀 어레이들과 감지증폭기들의 구조를 개념적으로 나타내는 블록도이고, 도 2는 폴디드 비트라인 구조를 설명하기 위한 블록도이고, 도 3은 오픈 비트라인 구조를 설명하기 위한 블록도이다.
도 1에 도시된 바와 같이, 반도체 메모리 장치(100)에서 복수의 메모리 셀 어레이들(110-1, 110-2, … )과 감지증폭기들(130-1, 130-2, … )은 서로 교대로 배치된다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 메모리 셀 어레이들이 블록들 또는 뱅크들일 수 있다는 것을 알 수 있을 것이다.
도 2에 도시된 바와 같이, 폴디드 비트라인 구조에서는 비트라인 쌍을 구성 하는 2개의 비트라인(BL0와 /BL0, BL1과 /BL1, … )이 하나의 메모리 셀 어레이(110-1 또는 110-2, … )에 연결되므로, 반도체 메모리 장치(100)는 동일한 수의 메모리 셀 어레이들과 감지증폭기들을 구비한다.
도 3에 도시된 바와 같이, 오픈 비트라인 구조에서는 비트라인 쌍을 구성하는 2개의 비트라인(BL0와 /BL0, BL1과 /BL1, … )이 서로 이웃하는 메모리 셀 어레이(예를 들어, 110-1과 110-2)에 각각 연결되므로, 반도체 메모리 장치(100)에 포함되는 메모리 셀 어레이들의 수는 감지증폭기들의 수보다 하나 더 많다.
즉, 동일한 용량의 반도체 메모리 장치를 구현하는 경우, 폴디드 비트라인 구조를 이용하는 경우에 비해 오픈 비트라인 구조를 이용하는 경우가 하나 더 많은 수의 메모리 셀 어레이들을 필요로 한다.
한편, 반도체 메모리 장치의 기술이 발달함에 따라 반도체 메모리 장치의 칩 크기는 작아지고 있으며, 반도체 메모리 장치의 설계를 위한 공정은 더욱 미세해지고 있다. 이에 따라 비트라인과 감지증폭기를 구성하는 영역의 설계에 있어서도 비트라인의 피치(pitch)가 중요한 요소가 되고 있다.
도 2 및 도 3에서 알 수 있는 바와 같이, 비트라인의 피치의 측면에서 오픈 비트라인 구조가 폴디드 비트라인 구조에 비해 유리한 것을 알 수 있다. 따라서 현재 반도체 메모리 장치의 비트라인과 감지증폭기를 구성하는 영역을 설계하는 경우 오픈 비트라인 구조가 널리 이용되고 있다.
그러나 도 3에서 알 수 있는 바와 같이, 오픈 비트라인 구조를 이용하는 반도체 메모리 장치에서는 최외곽에 존재하는 메모리 셀 어레이 중 절반의 비트라인 들(DUMMY)은 비교할 대상이 없기 때문에 사용되지 않으며, 이에 따라 비트라인들(DUMMY)에 연결되는 메모리 셀들은 사용되지 않는 더미 셀들로 존재하게 된다.
도 3의 경우 오른쪽 최외곽 메모리 셀 어레이와 왼쪽 최외곽 메모리 셀 어레이의 더미 셀들을 고려하면 결국 하나의 메모리 셀 어레이 만큼의 메모리 셀들이 사용되지 않게 된다. 즉 오픈 비트라인 구조는 반도체 메모리 장치의 면적과 비용 측면에서 큰 손실을 초래하는 문제점이 있으며, 따라서 비트라인들(DUMMY)에 연결되는 메모리 셀들을 이용하여 오픈 비트라인 구조의 문제점을 해결할 필요가 있다.
본 발명이 이루고자하는 기술적 과제는 오픈 비트라인 구조에서 최외곽에 존재하는 메모리 셀 어레이에 저장된 데이터를 센싱하는 감지증폭기 및 이를 구비하는 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 오픈 비트라인 구조에서 최외곽에 존재하는 메모리 셀 어레이에 저장된 데이터를 센싱하는 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 감지증폭기는 기준신호 제공부 및 내부감지증폭부를 구비한다. 기준신호 제공부는 기준제공제어신호에 응답하여 기준비트라인신호를 제공한다. 내부감지증폭부는 상기 기준비트라인신호와, 상기 데이터에 대응되며 상기 메모리 셀 어레이에 연결된 비트라인을 통해 제공되는 데이터 신호를 수신하고, 상기 수신된 기준비트라인신호와 데이터 신 호를 센싱하여 증폭한다.
또한 본 발명의 실시예에 따른 감지증폭기는 차단신호에 응답하여 상기 내부감지증폭부와 상기 비트라인 및 상기 기준신호 제공부와의 연결을 제어하는 연결제어부를 더 구비할 수 있다.
이 때, 상기 차단신호는 상기 내부감지증폭부가 상기 기준비트라인신호와 상기 데이터 신호를 센싱할 때 상기 내부감지증폭부와 상기 비트라인 및 상기 기준신호 제공부와의 연결이 차단되도록 하고 또한 상기 차단신호는 상기 내부감지증폭부가 상기 기준비트라인신호와 상기 데이터 신호를 센싱한 후 상기 내부감지증폭기가 상기 비트라인 및 상기 기준신호 제공부와 연결되도록 한다.
상기 기준신호 제공부는 상기 비트라인에 대응되며, 일단으로 상기 기준비트라신호가 입력되고 다른 일단은 상기 연결제어부에 연결되고 그리고 게이트로 상기 센싱인에에블신호가 입력되는 복수의 트랜지스터들을 구비한다.
상기 연결제어부는 상기 비트라인에 대응되며, 일단은 상기 기준신호 제공부에 연결되고 다른 일단은 상기 내부감지증폭부에 연결되고 그리고 게이트로 상기 차단신호가 입력되는 제 1 트랜지스터들군, 및 상기 비트라인에 대응되며, 일단은 상기 비트라인에 연결되고 다른 일단은 상기 내부감지증폭부에 연결되고 그리고 게이트로 상기 차단신호가 입력되는 제 2 트랜지스터들군을 구비한다.
한편, 상기 차단신호의 레벨은 삼상 레벨인 것이 바람직하며, 이 때 상기 차단신호는 상기 내부감지증폭부가 상기 기준비트라인신호와 상기 데이터 신호를 센싱하기 전에는 소정의 중간레벨을 갖고, 상기 내부감지증폭부가 센싱하여 증폭하는 동안에는 상기 중간 레벨보다 낮은 레벨을 갖고, 그리고 상기 내부감지증폭부가 증폭한 후에는 상기 중간 레벨보다 높은 레벨을 갖는 것이 바람직하다. 또한, 상기 중간 레벨을 전원전압 레벨이고, 상기 낮은 레벨은 접지전압 레벨이고, 그리고 상기 높은 레벨은 상기 전원전압을 승압한 승압전압 레벨인 것이 바람직하다.
또한, 본 발명의 실시예에 따른 감지증폭기는 오픈 비트라인 구조에 이용되는 것이 바람직하다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 복수의 메모리 셀 어레이들, 복수의 감지증폭기들, 및 적어도 하나의 최외곽 감지증폭부를 구비한다. 복수의 감지증폭기들은 상기 복수의 메모리 셀 어레이들 사이에 각각 배치되며, 이웃하는 메모리 셀 어레이에 각각 연결되는 비트라인 쌍들을 통해 수신되는 데이터 신호들을 센싱(sensing)하여 증폭한다. 적어도 하나의 최외곽 감지증폭부는 상기 복수의 메모리 셀 어레이들 중 최외곽 메모리 셀 어레이에 인접하여 배치되며, 상기 최외곽 메모리 셀 어레이에 연결되는 비트라인을 통해 수신되는 데이터 신호와 기준제공제어신호에 응답하여 수신되는 기준비트라인신호를 센싱하여 증폭한다.
상기 최외곽 감지증폭부는 기준신호 제공부 및 내부감지증폭부를 구비한다. 기준신호 제공부는 상기 기준제공제어신호에 응답하여 상기 기준비트라인신호를 제공한다. 내부감지증폭부는 상기 기준비트라인신호와 상기 최외곽 메모리 셀 어레이에 연결되는 비트라인을 통해 수신되는 데이터 신호를 센싱하여 증폭한다.
한편, 상기 최외곽 감지증폭부는 차단신호에 응답하여 상기 내부감지증폭부 와 상기 최외곽 메모리 셀 어레이 및 상기 기준신호 제공부와의 연결을 제어하는 연결제어부를 더 구비할 수도 있다.
상기 차단신호는 상기 내부감지증폭부가 상기 기준비트라인신호와 상기 최외곽 메모리 셀 어레이로부터 수신되는 데이터 신호를 센싱할 때 상기 내부감지증폭부와 상기 기준신호 제공부 및 상기 최외곽 메모리 셀 어레이와의 연결이 차단되도록 하고, 또한 상기 차단신호는 상기 내부감지증폭부가 상기 기준비트라인신호와 상기 최외곽 메모리 셀 어레이로부터 수신되는 데이터 신호를 센싱한 후 상기 감지증폭기가 상기 기준 신호 제공부 및 상기 최외곽 메모리 셀 어레이와 연결되도록 한다.
한편, 상기 차단신호의 레벨은 삼상 레벨인 것이 바람직하며, 이 때 상기 차단신호는 상기 내부감지증폭부가 상기 기준비트라인신호와 상기 데이터 신호를 센싱하기 전에는 소정의 중간레벨을 갖고, 상기 내부감지증폭부가 센싱하여 증폭하는 동안에는 상기 중간 레벨보다 낮은 레벨을 갖고, 그리고 상기 내부감지증폭부가 증폭한 후에는 상기 중간 레벨보다 높은 레벨을 갖는 것이 바람직하다. 또한, 상기 중간 레벨을 전원전압 레벨이고, 상기 낮은 레벨은 접지전압 레벨이고, 그리고 상기 높은 레벨은 상기 전원전압을 승압한 승압전압 레벨인 것이 바람직하다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 오픈 비트라인 구조를 이용하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 데이터 센싱 방법은, 기준제공제어신호에 응답하여 기준비트라인신호를 수신하는 단계, 상기 데이터에 대응되며 상기 메모리 셀 어레이에 연결된 비트라인을 통해 제공되는 데이터 신호를 수신하는 단계 및 상기 수신된 기준비트라인신호와 데이터 신호를 센싱하여 증폭하는 단계를 구비한다.
상기 센싱하여 증폭하는 단계는 상기 수신된 기준비트라인신호와 데이터 신호를 센싱할 때 상기 기준비트라인신호와 데이터 신호의 수신을 차단하는 단계를 구비하며, 상기 수신된 기준비트라인신호와 데이터 신호를 센싱한 후, 상기 기준비트라인신호와 데이터 신호의 수신 차단을 해제하고 센싱된 기준비트라인신호와 데이터 신호를 증폭하고, 그리고 증폭된 데이터 신호를 대응하는 메모리 셀에 저장하는 단계를 더 구비할 수도 있다.
또한 본 발명의 실시예에 따른 센싱 방법은 오픈 비트라인 구조에 이용되는 것이 바람직하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다. 이하에서는 메모리 셀 어레이의 메모리 셀에 저장된 데이터를 센싱하는 구성을 중심으로 설명하며, 본 발명에서 특별히 설명되는 것을 제외하고는 본 발명의 반도체 메모리 장치의 동작은 통상적인 반도체 메모리 장치의 구성 및 동작과 동일할 것이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도이다. 반도체 메모리 장치는 복수의 메모리 셀 어레이들(410-1, 410-2, … ), 복수의 감지증폭기들(430-1, … ), 및 적어도 하나의 최외곽 감지증폭부(450-1)를 구비한다.
복수의 감지증폭기들(430-1, … )은 복수의 메모리 셀 어레이들(410-1, 410-2, … ) 사이에 각각 배치된다. 각각의 감지증폭기(430-1, … )는 비트라인 쌍들(BL0과 /BL0, BL1과 /BL1, … , BLN과 /BLN)에 연결되며, 비트라인 쌍들(BL0과 /BL0, BL1과 /BL1, … , BLN과 /BLN)로부터 수신되는 데이터 신호를 센싱(sensing)하여 증폭한다.
비트라인 쌍들(BL0와 /BL0, BL1와 /BL1, … , BLN와 /BLN) 각각은 비트라인(BL0, BL1, … , BLN)과 반전비트라인(/BL0, /BL1, … , /BLN)으로 이루어진다. 또한 비트라인 (BL0, BL1, … , BLN)과 반전비트라인(/BL0, /BL1, … , /BLN)은 이웃하는 메모리 셀 어레이(410-1과 410-2)에 각각 연결된다.
도 4를 참조하여 설명하면, 감지증폭기(430-1)에 연결되는 비트라인(BL0, BL1, … , BLN)은 메모리 셀 어레이(410-1)에 연결되고, 감지증폭기(430-1)에 연결되는 반전비트라인(/BL0, /BL1, … , /BLN)은 메모리 셀 어레이(410-2)에 연결된다. 유사하게, 두 번째 감지증폭기(미도시)에 연결되는 비트라인(BL0, BL1, … , BLN)은 세 번째 메모리 셀 어레이(미도시)에 연결되고, 두 번째 감지증폭기(미도시)에 연결되는 반전비트라인(/BL0, /BL1, … , /BLN)은 메모리 셀 어레이(410-2)에 연결된다.
도 4의 반도체 메모리 장치에서 메모리 셀 어레이에는 이웃하는 감지증폭기 에 연결되는 비트라인 쌍들 중 비트라인들만(메모리 셀 어레이(410-1) 참조) 또는 반전비트라인들만(메모리 셀 어레이(410-2) 참조) 연결된다. 그러나 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 메모리 셀 어레이에 비트라인들과 반전비트라인들이 함께 연결될 수도 있음을 알 수 있을 것이다.
종래기술에서 설명한 바와 같이 오픈 비트라인 구조를 이용하는 종래의 반도체 메모리 장치(100)에서는, 최외곽에 존재하는 메모리 셀 어레이(110-1)의 메모리 셀들 중 절반은 사용되지 않는 더미 셀들이다(도 1 및 도 3 참조).
본 발명의 실시예에 따른 반도체 메모리 장치(400)는, 최외곽에 배치되는 메모리 셀 어레이(450-1)의 모든 셀들을 사용하기 위해서 적어도 하나의 최외곽 감지증폭부(450-1)를 구비한다. 최외곽 감지증폭부(450-1)는 최외곽 메모리 셀 어레이(410-1)에 인접하여 배치된다. 최외곽 감지증폭부(450-1)는 비트라인(BL0 내지 BLN)을 통해 최외곽 메모리 셀 어레이(410-1)와 연결된다.
도 4에서는 왼쪽의 최외곽 메모리 셀 어레이(410-1)만이 도시되어 있으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 오른쪽을 포함한 다른 최외곽에 위치하는 최외곽 메모리 셀 어레이(미도시)에 대해서도 본 발명이 동일하게 적용될 수 있음을 알 수 있을 것이다. 이하에서는 설명의 편의를 위해 왼쪽의 최외곽 메모리 셀 어레이(410-1)와 최외곽 감지증폭부(450-1)의 구조 및 동작에 대해서 설명할 것이다. 또한 설명의 편의를 위해 도 4에는 첫 번째 워드라인만을 도시하였다.
한편, 도 4의 메모리 셀 어레이가 DRAM 메모리 셀 어레이라고 가정하면, 메 모리 셀 어레이(410-1, 410-2, … )는 복수의 메모리 셀들(미도시)을 구비하고 각각의 메모리 셀들은 셀 트랜지스터(미도시)와, 데이터를 전하의 형태로 저장하는 셀 커패시터(미도시)로 구비한다. 이 때, 셀 트랜지스터의 일단은 대응하는 비트라인에 연결되고 다른 일단은 셀 커패시터에 연결되고 그리고 게이트는 대응하는 워드라인에 연결된다.
최외곽 메모리 셀 어레이(410-1)와 최외곽 감지증폭부(450-1)의 동작을 이해하기 위해, 먼저 감지증폭기들(430-1, … )이 메모리 셀에 저장된 데이터를 센싱하는 동작에 대해 설명한다. 워드라인(WL0)이 인에이블된 후, 비트라인(BL0 내지 BLN)과 셀 커패시터(미도시) 사이에는 전하-공유(charge-sharing)가 이루어지고, 이에 따라 셀 커패시터에 저장된 전하에 대응하는 데이터 신호가 비트라인(BL0 내지 BLN)에 인가된다. 이 때 반전비트라인(/BL0 내지 /BLN)에는 데이터 신호와의 비교를 위한 소정의 기준신호가 인가될 것이다.
감지증폭기(430-1)는 센싱인에이블신호(SA_EN, 미도시)에 응답하여 비트라인(BL0 내지 BLN)에 인가된 데이터 신호와 반전비트라인(/BL0 내지 /BLN)에 인가된 기준신호의 차이를 센싱하여 증폭함으로써 데이터를 독출할 수 있다. 한편 증폭된 데이터 신호는 다시 메모리 셀에 저장된다.
이 때, 비트라인(BL0 내지 BLN)과 반전비트라인(/BL0 내지 .BLN) 사이에 부정합(mismatch)이 존재한다면, 감지증폭기(430-1)가 데이터 신호와 기준신호를 센싱할 때 데이터 신호의 역전이 일어날 수 있다. 즉, 감지증폭기(430-1)가 데이터 신호를 기준신호로 잘못 인식하여 감지하고, 기준신호를 데이터 신호로 잘못 인식 하여 감지하는 현상이 발생할 수 있으며, 이에 따라 감지증폭기(430-1)는 메모리 셀에 저장된 데이터를 잘못 센싱하게 될 것이다.
이러한 문제점을 방지하기 위해서 비트라인(BL0 내지 BLN)과 반전비트라인(/BL0 내지 /BLN)을 동일하게 구성하여 이들 간의 부정합이 발생되지 않도록 하고 있으나, 이렇게 비트라인과 반전비트라인을 구성하는 경우 최외곽 메모리 셀의 절반이 사용되지 않는 문제점이 있는 것은 앞서 살펴본 보와 같다.
본 발명은 상술한 내용을 참작하여 이루어진 것으로, 감지증폭기가 데이터 신호와 기준신호를 센싱할 때의 부정합을 개선함으로써 최외곽 메모리 셀 어레이의 더미 셀들을 사용할 수 있도록 한다. 한편, 비트라인 또는 반전비트라인에 인가되는 신호들이 정확하게 센싱된다면, 센싱 동작이 이루어진 후의 부정합에 의해 데이터가 역전되어 나타나는 현상은 감지증폭기에 의한 증폭동작에 의해 방지될 수 있다.
다시 도 4를 참조하면, 최외곽 감지증폭부(450-1)는 최외곽 메모리 셀 어레이(410-1)에 연결되는 비트라인(BL0 내지 BLN)에 인가되는 데이터 신호와 기준공급제어신호(REF_CTRL)에 응답하여 제공되는 기준비트라인신호(VBL)를 센싱하여 증폭한다.
데이터 신호는 워드라인(WL0)이 인에이블된 후 전하-공유에 의해 비트라인(BL0 내지 BLN)으로 인가되며, 기준비트라인신호(VBL)는 비트라인(BL0 내지 BLN)에 인가되는 신호와의 비교를 위해 제공되는 신호이다. 이 때, 기준제공제어신호(REF_CTRL)는 워드라인(WL0)이 인에이블된 후 센싱인에이블신호(SA_EN)가 인에이블되기 전에 인에이블되며, 워드라인(WL0)과 함께 디스에이블되는 것이 바람직하다.
최외곽 감지증폭부(450-1)는 기준신호 제공부(453) 및 내부감지증폭부(451)를 구비하며, 연결제어부(455)를 더 구비할 수 있다. 이하에서는 기준신호 제공부(453)와 내부감지증폭부(451)를 이용하여 최외곽 감지증폭부(450-1)가 최외곽 메모리 셀 어레이(451-1)에 저장된 데이터를 센싱하는 동작에 대해 먼저 설명한 후, 연결제어부(455)를 더 구비되는 경우에 대해 설명한다.
기준신호 제공부(453)는 기준제공제어신호(REF_CTRL)에 응답하여 기준비트라인신호(VBL)를 제공한다. 기준비트라인신호(VBL)는 비트라인(BL0 내지 BLN)을 통해 수신되는 데이터 신호와의 비교를 위한 신호이므로, 결국 기준신호 제공부(453)는 반전비트라인(/BL0 내지 /BLN)의 역할을 한는 것으로 볼 수 있다.
기준신호 제공부(453)는 최외곽 메모리 셀 어레이에 연결되는 비트라인(BL0 내지 BLN)에 대응되는 복수의 트랜지스터들을 구비한다. 복수의 트랜지스터들 각각의 일단으로는 기준비트라인신호(VBL)가 입력되고 게이트로는 기준제공제어신호(REF_CTRL)가 입력된다. 기준비트라인신호(VBL)는 기준제공제어신호(REF_CTRL)에 응답하여 복수의 트랜지스터들 각각의 다른 일단으로 출력되어 데이터 신호와의 비교를 위한 신호로서 제공된다.
내부감지증폭부(451)는 기준비트라인신호(VBL)와 비트라인(BL0 내지 BLN)을 통해 수신되는 데이터 신호를 센싱하여 증폭한다. 내부감지증폭부(451)의 구조 및 동작은 감지증폭기들(410-1, 410-2, … )의 구조와 동작과 동일하므로, 이에 대한 구체적인 설명은 생략한다.
기준신호 제공부(453)를 이용하여 기준비트라인신호를 제공한다고 하더라도, 내부감지증폭부(451)에 연결되는 비트라인(BL0 내지 BLN)과 기준신호 제공부(453) 사이에는 여전히 부정합이 존재할 가능성이 있다. 따라서 내부감지증폭부(451)가 기준비트라인신호(VBL)와 데이터 신호를 센싱할 때 부정합을 개선할 필요성이 여전히 존재한다. 본 발명은 부정합을 개선하기 위해서 연결제어부(455-1 및 455-2)를 이용한다.
연결제어부(455-1 및 455-2)는 차단신호(ISO)에 응답하여 내부감지증폭부(451)와 최외곽 메모리 셀 어레이(410-1) 및 기준신호 제공부(453)와의 연결을 제어한다.
이 때, 차단신호(ISO)는 내부감지증폭부(451)가 기준비트라인신호(VBL)와 데이터 신호를 센싱할 때 내부감지증폭부(451)와 기준신호 제공부(453) 및 최외곽 메모리 셀 어레이(410-1)와의 연결이 차단되도록 한다. 또한 차단신호(ISO)는 내부감지증폭부(451)가 기준비트라인신호(VBL)와 데이터 신호를 센싱한 후에는 내부감지증폭부(451)가 기준신호 제공부(453) 및 최외곽 메모리 셀 어레이(410-1)와 연결되도록 하다.
연결제어부(455-1 내지 455-2)는 최외곽 메모리 셀 어레이(410-1)에 연결되는 비트라인에 대응되는 제 1 트랜지스터들군(455-1) 및 제 2 트랜지스터들군(455-2)을 구비한다. 제 1 군(455-1)의 트랜지스터들 각각의 일단은 기준신호 제공부(453)에 연결되고 다른 일단은 내부감지증폭부(451)에 연결되며, 게이트로는 차 단신호(ISO)가 입력된다. 도 4에 도시된 바와 같이, 제 1 군(455-1)의 각각의 트랜지스터들의 일단은 대응되는 기준신호 제공부(453)의 각각의 트랜지스터들의 다른 일단에 연결된다.
다른 세트(455-2)의 트랜지스터들 각각의 일단은 최외곽 메모리 셀 어레이에 연결되는 비트라인(BL0 내지 BLN)에 연결되고 다른 일단은 내부감지증폭부(451)에 연결되며, 게이트로는 차단신호(ISO)가 입력되는 복수의 트랜지스터들을 구비한다.
본 발명의 실시예에서는 연결제어부가 2개의 트랜지스터들군(455-1 및 455-2)을 구비하는 것으로 설명하였으나, 2개의 군들 중 어느 하나의 군만으로도 내부감지증폭부(451)와의 연결을 제어할 수 있다. 다만, 내부감지증폭부(451) 양쪽에 2개의 트랜지스터들군(455-1 및 455-2)을 배치함으로써 트랜지스터의 드레인 또는 소스 단자의 커패시턴스에 의한 커플링이 동일하도록 구성할 수 있고 이에 따라 부정합이 더욱 개선될 수 수 있으므로, 연결제어부는 2개의 트랜지스터들군을 구비하는 것이 바람직하다.
상술한 바와 같이 차단신호(ISO)에 따른 연결제어부(455-1 및 455-3)의 연결제어동작에 의해, 내부감지증폭부(451)의 센싱 동작 시의 부정합이 개선되고 이에 따라 최외곽 메모리 셀 어레이의 모든 셀들을 사용할 수 있게 된다.
도 5는 도 4의 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 이하에서는 도 5를 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명한다.
WL0는 워드라인(WL0)에 인가되는 신호이고, REF_CTRL은 기준제공제어신호이 고, SA_EN은 센싱인에이블신호이고, ISO는 차단신호이다. 본 발명의 실시예에서 인에이블된 차단신호(ISO)의 레벨은 인에이블된 워드라인(WL0)에 인가되는 신호의 레벨과 동일하다. 또한 차단신호(ISO)는 세 가지의 상태의 레벨(삼상레벨)을 가질 수도 있다. 차단신호(ISO)가 삼상레벨을 갖는 실시예에 대해서는 도 6을 참조하여 이후에 설명될 것이다.
또한 BL0 & /BL0 (SA AREA) 는 내부감지증폭부(451) 영역에서의 비트라인(즉 내부감지증폭부(451)와 연결제어부의 제 1 군(455-2)과 연결되는 라인) 및 반전비트라인(즉 내부감지증폭부(451)와 연결제어부의 제 2 군(455-2)과 연결되는 라인)에 인가되는 신호이다. 또한 BL0 & /BL0 (CELL AREA) 는 최외곽 메모리 셀 어레이(410-1) 영역에서의 비트라인(즉 최외곽 메모리 셀 어레이(410-1)와 연결제어부의 제 2 군(455-2)과 연결되는 라인)에 인가되는 신호이다. 또한 비트라인(BL0)에 연결되는 메모리 셀에 논리 로우에 대응하는 데이터가 저장된 것으로 가정한다.
워드라인(WL0)이 인에이블되기 전에는 내부감지증폭부(451)의 비트라인(BL0)과 반전비트라인(/BL0), 그리고 최외곽 메모리 셀 어레이 영역(410-1)의 비트라인(BL0)에 인가되는 신호는 모두 소정의 전압레벨을 유지한다. 본 발명에서 소정의 전압레벨은 기준비트라인신호의 레벨과 동일한 것이 바람직하다.
워드라인(WL0)이 인에이블되면, 비트라인(BL)과 메모리 셀의 셀 커패시터와의 전하-공유에 의해 내부감지증폭부(451)의 비트라인(BL0)과 최외곽 메모리 셀 어레이 영역(410-1)의 비트라인(BL0)에 인가되는 신호는 전압레벨(VBL)에서 약간 감소한다.
한편 워드라인(WL0)이 인에이블된 후 기준제공제어신호(REF_CTRL) 또한 인에이블되며, 기준신호 제공부(453)는 인에에블된 기준제공제어신호(REF_CTRL)에 응답하여 기준비트라인신호(VBL)를 반전비트라인(/BL0)으로 제공한다. 따라서 내부감지증폭부(451)의 반전비트라인(/BL0)은 계속해서 소정의 전압레벨을 유지한다.
워드라인(WL0)과 기준제공제어신호(REF_CTRL)가 인에이블된 후 센싱인에이블신호(SA_EN)가 인에이블되기 전까지 비트라인(BL)과 반전비트라인(/BL0)에 인가되는 신호 각각은 계속해서 그 신호 레벨을 유지하며, 내부감지증폭부(451)는 기준비트라인신호(VBL)와 비트라인(BL0)에 인가되는 데이터 신호를 수신한다.
센싱인에이블신호(SA_EN)가 인에이블되면, 내부감지증폭부(451)는 수신된 기준비트라인신호(VBL)와 데이터 신호를 센싱하여 증폭한다. 이 때, 센싱인에이블신호(SA_EN)가 인에이블되기 전에 차단신호는 디스에이블되고, 이에 따라 연결제어부(455-1 및 455-2)는 내부감지증폭부(451)과 최외곽 메모리 셀 어레이(410-1) 및 기준신호 제공부(453)과의 연결을 차단한다(즉 비트라인(BL0)과 반전비트라인(/BL0)은 내부감지증폭부(451)와 분리된다).
즉 센싱인에이블신호(SA_EN)가 인에이블되기 전에 차단신호가 디스에이블됨으로써 기준비트라인신호(VBL)와 데이터 신호는 내부감지증폭부(451)에서 수신되지 않으며, 이에 따라 비트라인(BL0)과 반전비트라인(/BL0) 사이의 부정합은 내부감지증폭부(451)의 센싱 동작에 영향을 미치지 않게 된다.
도 5를 참조하면, 인에이블되는 센싱인에이블신호(SA_EN)에 응답하여 내부감지증폭기 영역에서의 비트라인(BL0) 및 반전비트라인(/BL0)에 인가되는 데이터 신 호와 기준비트라인신호(VBL)가 센싱된다(화살표 (a) 참조). 이 때, 차단신호(ISO)는 여전히 디스에이블 상태이므로, 최외곽 메모리 셀 어레이 영역에서의 비트라인(BL0)의 신호는 이전의 레벨을 유지한다.
내부감지증폭부(451)가 데이터 신호와 기준비트라인신호(VBL)를 센싱하여 증폭하는 동안 차단신호(ISO)가 다시 인에이블된다. 연결제어부(455-1 및 455-2)는 인에이블된 차단신호(ISO)에 응답하여 내부감지증폭부(451)를 제어신호 제공부(453)와 최외곽 메모리 셀 어레이(410-1)에 연결시킨다.
최외곽 메모리 셀 어레이(410-1)와 내부감지증폭부(451)이 연결됨에 따라 내부감지증폭부(451)에서 증폭된 데이터 신호는 비트라인(BL0)으로 인가되고(도 5의 화살표 (b) 참조), 비트라인(BL0)으로 인가된 증폭된 데이터 신호에 대응하는 데이터가 메모리 셀에 저장된다.
내부감지증폭부(451) 영역에서 기준비트라인신호(VBL)와 데이터 신호가 감지되어 증폭되는 동작이 수행되는 동안 내부감지증폭부(451)는 다른 영역들로부터 차단된다. 따라서 도 5의 BL0 &/BL0 (SA AREA) 에 도시된 바와 같이(실선 참조), 내부감지증폭부(451)는 비트라인(BL0)과 반전비트라인(/BL0)의 부정합에 관계없이 센싱인에이블신호(SA_EN)에 응답하여 센싱 및 증폭 동작을 곧바로 수행할 수 있다(실선 참조).
한편, 도 5의 BL0 &/BL0 (SA AREA) 에 도시된 점선은 일반적인 센싱 및 증폭 동작을 나타내는 것으로, 감지증폭기 영역을 분리하지 않는 경우 센싱 및 증폭 동작은 서서히 수행되며, 이에 따라 일반적인 센싱 및 증폭 동작의 경우 비트라인과 반전비트라인의 부정합에 의한 데이터 역전이 발생될 가능성이 있다. 즉 본 발명의 실시예에 따를 경우 비트라인과 반전비트라인의 부정합에 의한 영향 없이 센싱 및 증폭 동작이 빠르고 정확하게 수행될 수 있음을 알 수 있다.
도 6은 본 발명의 다른 실시예를 설명하기 위한 타이밍도이다. 도 6에서 WL은 워드라인 드라이버에 인가되는 신호이고, BL_SA와 /BL_SA는 내부감지증폭부(451) 영역에서 비트라인과 반전비트라인에 인가되는 신호이고, BL_CELL은 최외곽 메모리 셀 어레이(410-1) 영역에서 비트라인에 인가되는 신호이다. 또한, 도 6에서는 메모리 셀에 논리 하이에 대응하는 데이터가 저장된 것으로 가정한다.
도 6에 도시된 본 발명의 다른 실시예에서, 차단신호(ISO)는 세 가지 상태의 레벨, 즉 삼상레벨을 갖는다. 도 6에 도시된 바와 같이, 차단신호(ISO)는 초기에는 중간 레벨, 센싱 및 증폭하는 동안은 낮은 레벨, 증폭이 이루어진 후에는 높은 레벨을 갖는다.
이 때, 차단신호(ISO)의 낮은 레벨 및 높은 레벨은 워드라인에 인가되는 신호(WL)의 레벨과 동일한 것이 바람직하다. 또한, 낮은 레벨로는 접지 레벨이 사용되고, 높은 레벨로는 전원전압(VCC)을 승압한 승압전압(VPP)이 사용되고, 그리고 중간레벨로는 전원전압(VCC)이 사용되는 것이 바람직하다.
본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 도 4 및 도 6을 참조하여 도 6에 도시된 다른 실시예의 동작에 대해 용이하게 이해할 수 있을 것이므로, 본 발명의 다른 실시예의 동작에 대한 구체적인 설명은 생략한다.
도 6에 도시된 다른 실시예에서와 같이, 인에이블된 워드라인에 인가되는 신 호의 레벨보다 작은 레벨을 차단신호(ISO)의 초기 레벨로 사용함으로써 차단신호(ISO)에 응답하여 동작하는 연결제어부(455-1 및 455-2)의 차단 동작이 빨라지게 되며, 이에 따라 반도체 메모리 장치의 전체적인 동작속도가 향상된다. 따라서 차단신호(ISO)는 삼상레벨을 사용하는 것이 바람직하다
이상에서는 오픈 비트라인 구조를 이용하는 경우에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 원리가 비트라인의 구조에 관계없이 적용될 수도 있으며, 또한 본 발명의 실시예에서의 최외곽 감지증폭부는 독립적인 감지증폭기로서 사용될 수도 있음을 알 수 있을 것이다.
예를 들어, 도 1과 같은 반도체 메모리 장치에서 오픈 비트라인 구조를 이용하는 경우에, 본 발명의 실시예에 따른 감지증폭기가 오른쪽 및 왼쪽 최외각 메모리 셀 어레이에 대해 사용된다면, 폴디드 비트라인 구조를 이용하는 경우에 비해 1개의 메모리 셀 어레이가 덜 사용될 것이다.
또한 하나의 메모리 셀 어레이의 양쪽에 본 발명의 실시예에 따른 감지증폭기가 사용된다면, 하나의 메모리 셀 어레이가 2개의 메모리 셀 어레이처럼 사용될 수도 있을 것이다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발 명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명의 실시예에 따른 감지증폭기는 반도체 메모리 장치의 최외곽 메모리 셀 어레이의 더미비트라인 연결되는 메모리 셀에 저장된 데이터를 센싱함으로써 사용되지 않던 메모리 셀들을 사용할 수 있게 하고 이에 따라 반도체 메모리 장치의 설계에 있어서 면적과 비용을 줄일 수 있는 장점이 있다.

Claims (23)

  1. 메모리 셀 어레이의 메모리 셀에 저장된 데이터를 센싱하는 감지증폭기에 있어서,
    기준제공제어신호에 응답하여 기준비트라인신호를 제공하는 기준신호 제공부;
    상기 기준비트라인신호와, 상기 데이터에 대응되며 상기 메모리 셀 어레이에 연결된 비트라인을 통해 제공되는 데이터 신호를 수신하고, 상기 수신된 기준비트라인신호와 데이터 신호를 센싱하여 증폭하는 내부감지증폭부를 구비하는 것을 특징으로 하는 감지증폭기.
  2. 제 1 항에 있어서,
    차단신호에 응답하여 상기 내부감지증폭부와 상기 비트라인 및 상기 기준신호 제공부와의 연결을 제어하는 연결제어부를 더 구비하는 것을 특징으로 하는 감지증폭기.
  3. 제 2 항에 있어서,
    상기 차단신호는 상기 내부감지증폭부가 상기 기준비트라인신호와 상기 데이터 신호를 센싱할 때 상기 내부감지증폭부와 상기 비트라인 및 상기 기준신호 제공부와의 연결이 차단되도록 하는 것을 특징으로 하는 감지증폭기.
  4. 제 2 항에 있어서,
    상기 차단신호는 상기 내부감지증폭부가 상기 기준비트라인신호와 상기 데이터 신호를 센싱한 후 상기 내부감지증폭기가 상기 비트라인 및 상기 기준신호 제공부와 연결되도록 하는 것을 특징으로 하는 감지증폭기.
  5. 제 2 항에 있어서, 상기 기준신호 제공부는,
    상기 비트라인에 대응되며, 일단으로 상기 기준비트라신호가 입력되고 다른 일단은 상기 연결제어부에 연결되고 그리고 게이트로 상기 센싱인에에블신호가 입력되는 복수의 트랜지스터들을 구비하는 것을 특징으로 하는 감지증폭기.
  6. 제 2 항에 있어서, 상기 연결제어부는,
    상기 비트라인에 대응되며, 일단은 상기 기준신호 제공부에 연결되고 다른 일단은 상기 내부감지증폭부에 연결되고 그리고 게이트로 상기 차단신호가 입력되는 제 1 트랜지스터들군; 및
    상기 비트라인에 대응되며, 일단은 상기 비트라인에 연결되고 다른 일단은 상기 내부감지증폭부에 연결되고 그리고 게이트로 상기 차단신호가 입력되는 제 2 트랜지스터들군을 구비하는 것을 특징으로 하는 감지증폭기.
  7. 제 2 항에 있어서,
    상기 차단신호의 레벨은 삼상 레벨인 것을 특징으로 하는 감지증폭기.
  8. 제 2 항에 있어서, 상기 차단신호는,
    상기 내부감지증폭부가 상기 기준비트라인신호와 상기 데이터 신호를 센싱하기 전에는 소정의 중간레벨을 갖고, 상기 내부감지증폭부가 센싱하여 증폭하는 동안에는 상기 중간 레벨보다 낮은 레벨을 갖고, 그리고 상기 내부감지증폭부가 증폭한 후에는 상기 중간 레벨보다 높은 레벨을 갖는 것을 특징으로 하는 감지증폭기.
  9. 제 8 항에 있어서,
    상기 중간 레벨을 전원전압 레벨이고, 상기 낮은 레벨은 접지전압 레벨이고, 그리고 상기 높은 레벨은 상기 전원전압을 승압한 승압전압 레벨인 것을 특징으로 하는 감지증폭기.
  10. 제 1 항에 있어서,
    상기 감지증폭기는 오픈 비트라인 구조에 이용되는 것을 특징으로 하는 감지증폭기.
  11. 메모리 셀 어레이의 메모리 셀에 저장된 데이터를 센싱하는 방법에 있어서,
    기준제공제어신호에 응답하여 기준비트라인신호를 수신하는 단계;
    상기 데이터에 대응되며 상기 메모리 셀 어레이에 연결된 비트라인을 통해 제공되는 데이터 신호를 수신하는 단계; 및
    상기 수신된 기준비트라인신호와 데이터 신호를 센싱하여 증폭하는 단계를 구비하는 것을 특징으로 하는 데이터 센싱 방법.
  12. 제 11 항에 있어서, 상기 센싱하여 증폭하는 단계는,
    상기 수신된 기준비트라인신호와 데이터 신호를 센싱할 때 상기 기준비트라인신호와 데이터 신호의 수신을 차단하는 단계를 구비하는 것을 특징으로 하는 센싱 방법.
  13. 제 12 항에 있어서, 상기 센싱하여 증폭하는 단계는,
    상기 수신된 기준비트라인신호와 데이터 신호를 센싱한 후, 상기 기준비트라인신호와 데이터 신호의 수신 차단을 해제하고 센싱된 기준비트라인신호와 데이터 신호를 증폭하고, 그리고 증폭된 데이터 신호를 대응하는 메모리 셀에 저장하는 단계를 더 구비하는 것을 특징으로 하는 센싱 방법.
  14. 제 11 항에 있어서,
    상기 방법은 오픈 비트라인 구조에 이용되는 것을 특징으로 하는 센싱 방법.
  15. 복수의 메모리 셀 어레이들;
    상기 복수의 메모리 셀 어레이들 사이에 각각 배치되며, 이웃하는 메모리 셀 어레이에 각각 연결되는 비트라인 쌍들을 통해 수신되는 데이터 신호들을 센싱(sensing)하여 증폭하는 복수의 감지증폭기들; 및
    상기 복수의 메모리 셀 어레이들 중 최외곽 메모리 셀 어레이에 인접하여 배치되며, 상기 최외곽 메모리 셀 어레이에 연결되는 비트라인을 통해 수신되는 데이터 신호와 기준제공제어신호에 응답하여 수신되는 기준비트라인신호를 센싱하여 증폭하는 적어도 하나의 최외곽 감지증폭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서, 상기 최외곽 감지증폭부는,
    상기 기준제공제어신호에 응답하여 상기 기준비트라인신호를 제공하는 기준신호 제공부;
    상기 기준비트라인신호와 상기 최외곽 메모리 셀 어레이에 연결되는 비트라인을 통해 수신되는 데이터 신호를 센싱하여 증폭하는 내부감지증폭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서, 상기 최외곽 감지증폭부는,
    차단신호에 응답하여 상기 내부감지증폭부와 상기 최외곽 메모리 셀 어레이 및 상기 기준신호 제공부와의 연결을 제어하는 연결제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 16 항에 있어서,
    상기 차단신호는 상기 내부감지증폭부가 상기 기준비트라인신호와 상기 최외곽 메모리 셀 어레이로부터 수신되는 데이터 신호를 센싱할 때 상기 내부감지증폭부와 상기 기준신호 제공부 및 상기 최외곽 메모리 셀 어레이와의 연결이 차단되도록 하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 17 항에 있어서,
    상기 차단신호는 상기 내부감지증폭부가 상기 기준비트라인신호와 상기 최외곽 메모리 셀 어레이로부터 수신되는 데이터 신호를 센싱한 후 상기 감지증폭기가 상기 기준 신호 제공부 및 상기 최외곽 메모리 셀 어레이와 연결되도록 하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 16 항에 있어서,
    상기 차단신호의 레벨은 삼상 레벨인 것을 특징으로 하는 감지증폭기.
  21. 제 20 항에 있어서, 상기 차단신호는,
    상기 내부감지증폭부가 상기 기준비트라인신호와 상기 데이터 신호를 센싱하기 전에는 소정의 중간레벨을 갖고, 상기 내부감지증폭부가 센싱하여 증폭하는 동안에는 상기 중간 레벨보다 낮은 레벨을 갖고, 그리고 상기 내부감지증폭부가 증폭한 후에는 상기 중간 레벨보다 높은 레벨을 갖는 것을 특징으로 하는 감지증폭기.
  22. 제 21 항에 있어서,
    상기 중간 레벨을 전원전압 레벨이고, 상기 낮은 레벨은 접지전압 레벨이고, 그리고 상기 높은 레벨은 상기 전원전압을 승압한 승압전압 레벨인 것을 특징으로 하는 감지증폭기.
  23. 제 15 항에 있어서,
    상기 반도체 메모리 장치는 오픈 비트라인 구조를 이용하는 것을 특징으로 하는 반도체 메모리 장치.
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