JPH11161547A - データ処理装置用記憶装置、および記憶場所にアクセスする方法 - Google Patents
データ処理装置用記憶装置、および記憶場所にアクセスする方法Info
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- JPH11161547A JPH11161547A JP10276866A JP27686698A JPH11161547A JP H11161547 A JPH11161547 A JP H11161547A JP 10276866 A JP10276866 A JP 10276866A JP 27686698 A JP27686698 A JP 27686698A JP H11161547 A JPH11161547 A JP H11161547A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
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- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【課題】 物理的アドレスを用いてアクセスできる記憶
装置と仮想アドレスを用いてアクセスできる記憶装置と
を備えた記憶装置を提供する。 【解決手段】 記憶アーキテクチャ１００は、仮想記憶
装置１０２および物理的記憶装置１０４を備えており、
第１の動作モードでは全ての記憶アドレスは仮想記憶装
置１０２内で実行され、第２の動作モードではシャドウ
アドレスの範囲内のアクセスは物理的記憶装置１０４に
再指向され、シャドウアドレスの範囲外のアクセスは仮
想記憶装置１０２で実行される。
装置と仮想アドレスを用いてアクセスできる記憶装置と
を備えた記憶装置を提供する。 【解決手段】 記憶アーキテクチャ１００は、仮想記憶
装置１０２および物理的記憶装置１０４を備えており、
第１の動作モードでは全ての記憶アドレスは仮想記憶装
置１０２内で実行され、第２の動作モードではシャドウ
アドレスの範囲内のアクセスは物理的記憶装置１０４に
再指向され、シャドウアドレスの範囲外のアクセスは仮
想記憶装置１０２で実行される。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータおよ
び他のデータ処理装置用の記憶システム（装置）に関す
る。特に本発明は、１つ以上の仮想的にアドレス可能な
セグメントと、１つ以上の物理的にアドレス可能なセグ
メントとを備えた記憶アーキテクチャを包含する。
び他のデータ処理装置用の記憶システム（装置）に関す
る。特に本発明は、１つ以上の仮想的にアドレス可能な
セグメントと、１つ以上の物理的にアドレス可能なセグ
メントとを備えた記憶アーキテクチャを包含する。
【０００２】
【従来の技術】一般に、コンピュータおよび他のデータ
処理装置用の記憶装置は、ある形式の記憶装置を備えて
いる。これらの記憶装置は、各々固定数の記憶ビットを
記憶する一連の記憶場所として構成される。各記憶場所
は、それ自身の数値アドレスを用いてアクセスされる。
最初の記憶場所は０の数値アドレスを、第２の記憶場所
は１の数値アドレスを、というように順次数値アドレス
をもつ。これらの数値アドレスは物理的アドレスとして
知られる。
処理装置用の記憶装置は、ある形式の記憶装置を備えて
いる。これらの記憶装置は、各々固定数の記憶ビットを
記憶する一連の記憶場所として構成される。各記憶場所
は、それ自身の数値アドレスを用いてアクセスされる。
最初の記憶場所は０の数値アドレスを、第２の記憶場所
は１の数値アドレスを、というように順次数値アドレス
をもつ。これらの数値アドレスは物理的アドレスとして
知られる。
【０００３】物理的アドレスの使用（物理的アドレス操
作）は記憶装置の内容をアドレスする簡単で迅速な方法
である。その結果、物理的アドレスはコンピュータシス
テムの広範に亘って使用されている。例えば、多数の機
能が組み込まれたコンピュータにおいてコストは重要な
問題であるが、物理的アドレス操作の容易さはしばしば
これらのコンピュータに適している。デジタル信号処理
に用いられるコンピュータシステムにおいて、命令実行
速度は重要であり、物理的アドレス操作はこれらのコン
ピュータシステムにおいてもしばしば適している。
作）は記憶装置の内容をアドレスする簡単で迅速な方法
である。その結果、物理的アドレスはコンピュータシス
テムの広範に亘って使用されている。例えば、多数の機
能が組み込まれたコンピュータにおいてコストは重要な
問題であるが、物理的アドレス操作の容易さはしばしば
これらのコンピュータに適している。デジタル信号処理
に用いられるコンピュータシステムにおいて、命令実行
速度は重要であり、物理的アドレス操作はこれらのコン
ピュータシステムにおいてもしばしば適している。
【０００４】仮想アドレス操作は、物理的アドレス操作
のモデル上に構築しかつ物理的アドレス操作モデルを拡
張する技術である。物理的アドレス操作において、記憶
場所は仮想アドレスとして知られた数値アドレスを用い
てアクセスされる。仮想アドレスは、要求されたアクセ
スを行うため物理的アドレスに変換またはマップされ
る。仮想アドレスと物理的アドレスとの間のマップ操作
は、一般にパープロセスベースにおいてランタイムで実
行される。従って各プロセスは、仮想アドレスと物理的
アドレスとの間のそれ自身ユニークなマップ操作を伴
う。また、仮想アドレスと物理的アドレスとの間のパー
プロセスマップ操作は、動的なものであってもよい。従
って、仮想アドレスと関連した物理的アドレスは、その
寿命を通してプロセスを変化させることができる。
のモデル上に構築しかつ物理的アドレス操作モデルを拡
張する技術である。物理的アドレス操作において、記憶
場所は仮想アドレスとして知られた数値アドレスを用い
てアクセスされる。仮想アドレスは、要求されたアクセ
スを行うため物理的アドレスに変換またはマップされ
る。仮想アドレスと物理的アドレスとの間のマップ操作
は、一般にパープロセスベースにおいてランタイムで実
行される。従って各プロセスは、仮想アドレスと物理的
アドレスとの間のそれ自身ユニークなマップ操作を伴
う。また、仮想アドレスと物理的アドレスとの間のパー
プロセスマップ操作は、動的なものであってもよい。従
って、仮想アドレスと関連した物理的アドレスは、その
寿命を通してプロセスを変化させることができる。
【０００５】仮想アドレスを使用することにより多数の
利益が得られる。例えば、仮想アドレスを使用すること
により、一組のプロセスが同一記憶装置にロードされ
る。各プロセスにはゼロでスタートする仮想アドレスの
範囲が与えられる。仮想アドレスの各プロセスの範囲は
異なる組の物理的アドレスにマップ操作される。このよ
うにして、プロセスの組の間に単一の記憶装置が割当て
られる。
利益が得られる。例えば、仮想アドレスを使用すること
により、一組のプロセスが同一記憶装置にロードされ
る。各プロセスにはゼロでスタートする仮想アドレスの
範囲が与えられる。仮想アドレスの各プロセスの範囲は
異なる組の物理的アドレスにマップ操作される。このよ
うにして、プロセスの組の間に単一の記憶装置が割当て
られる。
【０００６】また、仮想アドレス操作は仮想アドレスの
範囲が物理的アドレスの範囲を越えるシステムを提供す
るのに使用されてもよい。これは、仮想アドレスのプロ
セスの範囲を一連の領域またはページに分割することに
より達成される。これらのページはディスクドライブの
ような副記憶装置に記憶される。プロセスが特別のペー
ジを必要とする場合、ページは記憶装置に移動される。
ページが記憶装置に移動される際、仮想アドレスと物理
的アドレスとの間のプロセスのマップ操作は、記憶装置
内のページの物理的アドレスを再現するように更新され
る。重要なこととして、副記憶装置内にページを記憶す
ることによって、記憶場所の数を越える数のページを記
憶装置内で利用できるようになる（すなわち、各プロセ
スは記憶装置内にふさわしい数以上のページを有してい
る）。このようにして、仮想アドレスの範囲が物理的ア
ドレスの範囲を越えるシステムを作ることができる。
範囲が物理的アドレスの範囲を越えるシステムを提供す
るのに使用されてもよい。これは、仮想アドレスのプロ
セスの範囲を一連の領域またはページに分割することに
より達成される。これらのページはディスクドライブの
ような副記憶装置に記憶される。プロセスが特別のペー
ジを必要とする場合、ページは記憶装置に移動される。
ページが記憶装置に移動される際、仮想アドレスと物理
的アドレスとの間のプロセスのマップ操作は、記憶装置
内のページの物理的アドレスを再現するように更新され
る。重要なこととして、副記憶装置内にページを記憶す
ることによって、記憶場所の数を越える数のページを記
憶装置内で利用できるようになる（すなわち、各プロセ
スは記憶装置内にふさわしい数以上のページを有してい
る）。このようにして、仮想アドレスの範囲が物理的ア
ドレスの範囲を越えるシステムを作ることができる。
【０００７】仮想アドレス操作を加えることにより、記
憶装置の融通性を大きく高めることができる。残念なが
ら、融通性の増大は典型的には記憶装置の速度を減速さ
せることによって達成される。この減速は、各仮想アド
レスをそれに対応した物理的アドレスに変換するのに要
する時間に起因する。変換時間は、最近変換した仮想ア
ドレスのキャッシュを設けることで部分的にマスクされ
る。なお、一般的に仮想アドレス操作は物理的アドレス
操作速度に整合しない。
憶装置の融通性を大きく高めることができる。残念なが
ら、融通性の増大は典型的には記憶装置の速度を減速さ
せることによって達成される。この減速は、各仮想アド
レスをそれに対応した物理的アドレスに変換するのに要
する時間に起因する。変換時間は、最近変換した仮想ア
ドレスのキャッシュを設けることで部分的にマスクされ
る。なお、一般的に仮想アドレス操作は物理的アドレス
操作速度に整合しない。
【０００８】仮想アドレス操作と物理的アドレス操作と
の速度、複雑さおよび融通性に差があるため、一般にコ
ンピュータの設計者は２つの方法のどちらかを選択する
ことになる。従って、汎用コンピュータは典型的には仮
想アドレスを用いるように設計される。デジタル信号処
理装置や埋め込み型の装置のような特殊なコンピュータ
は典型的には物理的アドレス操作を使用するように設計
される。
の速度、複雑さおよび融通性に差があるため、一般にコ
ンピュータの設計者は２つの方法のどちらかを選択する
ことになる。従って、汎用コンピュータは典型的には仮
想アドレスを用いるように設計される。デジタル信号処
理装置や埋め込み型の装置のような特殊なコンピュータ
は典型的には物理的アドレス操作を使用するように設計
される。
【０００９】
【発明が解決しようとする課題】ところが、物理的アド
レス操作の速度と仮想アドレス操作の融通性とを生かし
た記憶装置の要求は増大している。例えば、進化した携
帯型のコンピュータのような高度に集積化されたシステ
ムでは、種々のプロセスの範囲が必要である。これらの
プロセスの幾つかは、典型的には汎用コンピュータで実
行されるプロセスに類似している。他のプロセスでは、
デジタル信号処理または埋め込まれた動作を実行する。
その結果、これらの集積型コンピュータは物理的アドレ
ス操作の速度および仮想アドレス操作の融通性を必要と
する。従って、これらの利点を結合する記憶装置が必要
となる。
レス操作の速度と仮想アドレス操作の融通性とを生かし
た記憶装置の要求は増大している。例えば、進化した携
帯型のコンピュータのような高度に集積化されたシステ
ムでは、種々のプロセスの範囲が必要である。これらの
プロセスの幾つかは、典型的には汎用コンピュータで実
行されるプロセスに類似している。他のプロセスでは、
デジタル信号処理または埋め込まれた動作を実行する。
その結果、これらの集積型コンピュータは物理的アドレ
ス操作の速度および仮想アドレス操作の融通性を必要と
する。従って、これらの利点を結合する記憶装置が必要
となる。
【００１０】そこで、本発明の目的は、物理的アドレス
を用いてアクセスできる記憶装置と仮想アドレスを用い
てアクセスできる記憶装置とを備えた記憶装置を提供す
ることにある。物理的アドレスを用いてアクセスできる
記憶装置の部分は、速度と比較的容易である利点をもっ
ている。仮想アドレスを用いてアクセスできる記憶装置
の部分は融通性等の利点をもっている。
を用いてアクセスできる記憶装置と仮想アドレスを用い
てアクセスできる記憶装置とを備えた記憶装置を提供す
ることにある。物理的アドレスを用いてアクセスできる
記憶装置の部分は、速度と比較的容易である利点をもっ
ている。仮想アドレスを用いてアクセスできる記憶装置
の部分は融通性等の利点をもっている。
【００１１】
【課題を解決するための手段】本発明は、仮想記憶装置
と物理的記憶装置とを備えた記憶アーキテクチャを有す
る。仮想記憶装置および物理的記憶装置は共通のアドレ
スバスおよび制御バスに接続してもよい。仮想記憶装置
は、仮想アドレスを物理的アドレスに変換する記憶マネ
ージメントユニット（ＭＭＵ）を備えている。また、仮
想記憶装置はキャッシュ記憶ユニットも備えている。物
理的記憶装置は補助記憶アレイと主記憶アレイとを備え
ている。
と物理的記憶装置とを備えた記憶アーキテクチャを有す
る。仮想記憶装置および物理的記憶装置は共通のアドレ
スバスおよび制御バスに接続してもよい。仮想記憶装置
は、仮想アドレスを物理的アドレスに変換する記憶マネ
ージメントユニット（ＭＭＵ）を備えている。また、仮
想記憶装置はキャッシュ記憶ユニットも備えている。物
理的記憶装置は補助記憶アレイと主記憶アレイとを備え
ている。
【００１２】記憶アーキテクチャは幾つかの動作モード
を備えている。そのような動作モードの第１の動作モー
ドでは、制御バスは、補助記憶アレイが非作動状態にさ
れることを指示するように構成される。仮想アドレスは
アドレスバスに入れられる。ＭＭＵは仮想アドレスを受
けてその仮想アドレスをそれに対応した物理的アドレス
に変換する。仮想記憶装置は物理的アドレスを用いてキ
ャッシュ記憶ユニットまたは主記憶アレイにおける正し
い記憶場所にアクセスする。
を備えている。そのような動作モードの第１の動作モー
ドでは、制御バスは、補助記憶アレイが非作動状態にさ
れることを指示するように構成される。仮想アドレスは
アドレスバスに入れられる。ＭＭＵは仮想アドレスを受
けてその仮想アドレスをそれに対応した物理的アドレス
に変換する。仮想記憶装置は物理的アドレスを用いてキ
ャッシュ記憶ユニットまたは主記憶アレイにおける正し
い記憶場所にアクセスする。
【００１３】第２の動作モードでは、制御バスは補助記
憶アレイを作動状態にすることを指示するように構成さ
れる。仮想アドレスはアドレスバスに入れられる。ＭＭ
Ｕは仮想アドレスを受け、この仮想アドレスをシャドー
アドレスの範囲と比較する。仮想アドレスがシャドーア
ドレスの範囲内にあれば、ＭＭＵは仮想アドレスを用い
て補助記憶アレイにおける正しい記憶場所にアクセスす
る。代わりに、仮想アドレスがシャドーアドレスの範囲
内にない場合、仮想記憶装置は前述のようにアクセスを
行う。
憶アレイを作動状態にすることを指示するように構成さ
れる。仮想アドレスはアドレスバスに入れられる。ＭＭ
Ｕは仮想アドレスを受け、この仮想アドレスをシャドー
アドレスの範囲と比較する。仮想アドレスがシャドーア
ドレスの範囲内にあれば、ＭＭＵは仮想アドレスを用い
て補助記憶アレイにおける正しい記憶場所にアクセスす
る。代わりに、仮想アドレスがシャドーアドレスの範囲
内にない場合、仮想記憶装置は前述のようにアクセスを
行う。
【００１４】本発明は、ＭＭＵ内のアドレス変換をディ
スエーブルにする第３、第４の動作モードを包含しても
よい。第３の動作モードにおいて、物理的記憶装置はデ
ィスエーブルにされる。この動作モードにおいて全ての
記憶アドレスは物理的アドレスであり、そして主記憶ア
レイ内に配置される。第４の動作モードにおいても、全
ての記憶アドレスは物理的アドレスであるが、第４の動
作モードの場合、シャドーアドレスの範囲は補助記憶ア
レイ内に位置される。また、本発明は仮想記憶装置およ
び主記憶アレイがディスエーブルにされ、補助記憶アレ
イが作動する第５の動作モードをも包含してもよい。
スエーブルにする第３、第４の動作モードを包含しても
よい。第３の動作モードにおいて、物理的記憶装置はデ
ィスエーブルにされる。この動作モードにおいて全ての
記憶アドレスは物理的アドレスであり、そして主記憶ア
レイ内に配置される。第４の動作モードにおいても、全
ての記憶アドレスは物理的アドレスであるが、第４の動
作モードの場合、シャドーアドレスの範囲は補助記憶ア
レイ内に位置される。また、本発明は仮想記憶装置およ
び主記憶アレイがディスエーブルにされ、補助記憶アレ
イが作動する第５の動作モードをも包含してもよい。
【００１５】仮想記憶装置と物理的記憶装置とを組み合
せることによって、仮想記憶アーキテクチャの融通性を
維持しながら最大命令実行速度を要求する応用がなされ
る環境が作られる。
せることによって、仮想記憶アーキテクチャの融通性を
維持しながら最大命令実行速度を要求する応用がなされ
る環境が作られる。
【００１６】本発明の利点は、一部は以下の説明に記載
され、また一部は明細書から当業者に理解されよう。本
発明の利点は、特に特許請求の範囲に記載の構成要素お
よびその組合わせならびにその均等物により実現および
達成されるであろう。
され、また一部は明細書から当業者に理解されよう。本
発明の利点は、特に特許請求の範囲に記載の構成要素お
よびその組合わせならびにその均等物により実現および
達成されるであろう。
【００１７】本明細書の一部に結合され、その一部を構
成する添付図面は、本発明の幾つかの実施の形態を示
し、明細書の内容と共に本発明の原理を説明するのに役
立つであろう。
成する添付図面は、本発明の幾つかの実施の形態を示
し、明細書の内容と共に本発明の原理を説明するのに役
立つであろう。
【００１８】
【発明の実施の形態】以下、添付図面に例示する本発明
の好ましい実施の形態を参照して本発明を詳細に説明す
る。便宜上、全ての図面を通して同一または同様な部分
を示すのに同じ符号を用いる。
の好ましい実施の形態を参照して本発明を詳細に説明す
る。便宜上、全ての図面を通して同一または同様な部分
を示すのに同じ符号を用いる。
【００１９】本発明は、コンピュータおよび他のデータ
処理装置用の記憶アーキテクチャを包含する。図１には
本発明の記憶アーキテクチャの実施の形態が示され、符
号１００で示されている。記憶アーキテクチャ１００は
好ましくは単一集積回路で構成され、仮想記憶装置１０
２と物理的記憶装置１０４とを備えている。また、記憶
アーキテクチャ１００は共通のアドレスバス１０６と制
御バス１０８とを備えている。例示として、アドレスバ
ス１０６は幅３２ビットであり、制御バス１０８は幅２
ビットであると仮定する。しかしながら、容易に解るよ
うに、本発明の他の実施の形態では他のバス幅が適切で
ある。仮想記憶装置１０２は３２ビット接続によりアド
レスバス１０６に接続されている。物理的記憶装置１０
４は１６ビット接続を用いてアドレスバス１０６に接続
されている。仮想記憶装置１０２と物理的記憶装置１０
４とアドレスバス１０６との間の接続の幅が表わされて
いる。
処理装置用の記憶アーキテクチャを包含する。図１には
本発明の記憶アーキテクチャの実施の形態が示され、符
号１００で示されている。記憶アーキテクチャ１００は
好ましくは単一集積回路で構成され、仮想記憶装置１０
２と物理的記憶装置１０４とを備えている。また、記憶
アーキテクチャ１００は共通のアドレスバス１０６と制
御バス１０８とを備えている。例示として、アドレスバ
ス１０６は幅３２ビットであり、制御バス１０８は幅２
ビットであると仮定する。しかしながら、容易に解るよ
うに、本発明の他の実施の形態では他のバス幅が適切で
ある。仮想記憶装置１０２は３２ビット接続によりアド
レスバス１０６に接続されている。物理的記憶装置１０
４は１６ビット接続を用いてアドレスバス１０６に接続
されている。仮想記憶装置１０２と物理的記憶装置１０
４とアドレスバス１０６との間の接続の幅が表わされて
いる。
【００２０】仮想記憶装置１０２および物理的記憶装置
１０４を用いるため、アドレスバス１０６および制御バ
ス１０８に１つ以上のプロセッサが接続される。例示と
して、図１に示すように中央演算処理装置（ＣＰＵ）１
１０およびデジタル信号処理装置（ＤＳＰ）１１２は、
アドレスバス１０６および制御バス１０８に接続されて
いる。
１０４を用いるため、アドレスバス１０６および制御バ
ス１０８に１つ以上のプロセッサが接続される。例示と
して、図１に示すように中央演算処理装置（ＣＰＵ）１
１０およびデジタル信号処理装置（ＤＳＰ）１１２は、
アドレスバス１０６および制御バス１０８に接続されて
いる。
【００２１】仮想記憶装置１０２は、仮想アドレスを物
理的アドレスに変換する記憶マネージメントユニット
（ＭＭＵ）１１４を備えている。簡単に図２を参照する
と、ＭＭＵ１１４は状態レジスタ２００を備えているこ
とが分かる。状態レジスタ２００はＣＰＵ１１０または
ＤＳＰ１１２からアクセスでき、そしてＭＭＵ１１４お
よび記憶アーキテクチャ１００の動作を制御する方法の
範囲を表わすようにされている。また、図２に示すよう
に、状態レジスタ２００はＭＭＵ１１４内に含まれてい
る。これは一例であり、他の実施の形態では記憶アーキ
テクチャ１００の他の部分に状態レジスタ２００を配置
することも可能である。
理的アドレスに変換する記憶マネージメントユニット
（ＭＭＵ）１１４を備えている。簡単に図２を参照する
と、ＭＭＵ１１４は状態レジスタ２００を備えているこ
とが分かる。状態レジスタ２００はＣＰＵ１１０または
ＤＳＰ１１２からアクセスでき、そしてＭＭＵ１１４お
よび記憶アーキテクチャ１００の動作を制御する方法の
範囲を表わすようにされている。また、図２に示すよう
に、状態レジスタ２００はＭＭＵ１１４内に含まれてい
る。これは一例であり、他の実施の形態では記憶アーキ
テクチャ１００の他の部分に状態レジスタ２００を配置
することも可能である。
【００２２】状態レジスタ２００は３ビット２０２ａ〜
２０２ｃを備えている。これらのビットは、補助記憶ア
レイ１２０の動作をイネーブルまたはディスエーブルに
する補助物理的記憶機能ビット（ｐｍイネーブル）２０
２ａを含んでいる。また、状態レジスタ２００はＭＭＵ
１１４内でアドレス変換をイネーブルまたはディスエー
ブルにするＴＬＢ機能ビット（ＴＬＢイネーブル）２０
２ｂを含んでいる。仮想記憶装置１０２の動作をイネー
ブルまたはディスエーブルにする仮想記憶機能ビット
（ｖｍイネーブル）２０２ｃをも備えている。特殊なビ
ット２０２は代表的なものであり、本発明の特殊な実施
の形態の場合、多少のビット数が要求されることは認識
されるべきである。
２０２ｃを備えている。これらのビットは、補助記憶ア
レイ１２０の動作をイネーブルまたはディスエーブルに
する補助物理的記憶機能ビット（ｐｍイネーブル）２０
２ａを含んでいる。また、状態レジスタ２００はＭＭＵ
１１４内でアドレス変換をイネーブルまたはディスエー
ブルにするＴＬＢ機能ビット（ＴＬＢイネーブル）２０
２ｂを含んでいる。仮想記憶装置１０２の動作をイネー
ブルまたはディスエーブルにする仮想記憶機能ビット
（ｖｍイネーブル）２０２ｃをも備えている。特殊なビ
ット２０２は代表的なものであり、本発明の特殊な実施
の形態の場合、多少のビット数が要求されることは認識
されるべきである。
【００２３】また、ＭＭＵ１１４はアドレスレジスタ２
０４と、範囲検出器２０６と、変換ルックアサイドバッ
ファ（ＴＬＢ）２０８とを備えている。アドレスレジス
タ２０４はアドレスバス１０６から仮想アドレスを受け
るラッチまたは他の装置である。範囲検出器２０６は、
受信したアドレスがシャドウアドレスの範囲内に含まれ
るかどうかをＭＭＵ１１４により検出できるようにする
装置である。範囲検出器２０６は、装置の範囲を用いて
構成される。１つの構成では、範囲検出器２０６は、ア
ドレスレジスタ２０４に含まれるハイオーダー（最上
位）のビットを所定の値と比較するデコーダである。ハ
イオーダーのビットが一定の値に整合する場合、範囲検
出器２０６は、受信した仮想アドレスがシャドウアドレ
スの範囲内にあることを検出する。代わりに、範囲検出
器２０６は、アドレスレジスタ２０４に含まれるハイオ
ーダーのビットをＭＭＵ１１４に含まれるレジスタ（レ
ジスタは図示していない）に含まれた値と比較するよう
に構成されてもよい。この比較はコンパレータまたは他
の技術を用いて実施される。ＭＭＵ１１４内のレジスタ
は、シャドウアドレスの範囲を動的に設定できるＣＰＵ
１１０またはＤＳＰ１１２によって変更できる。
０４と、範囲検出器２０６と、変換ルックアサイドバッ
ファ（ＴＬＢ）２０８とを備えている。アドレスレジス
タ２０４はアドレスバス１０６から仮想アドレスを受け
るラッチまたは他の装置である。範囲検出器２０６は、
受信したアドレスがシャドウアドレスの範囲内に含まれ
るかどうかをＭＭＵ１１４により検出できるようにする
装置である。範囲検出器２０６は、装置の範囲を用いて
構成される。１つの構成では、範囲検出器２０６は、ア
ドレスレジスタ２０４に含まれるハイオーダー（最上
位）のビットを所定の値と比較するデコーダである。ハ
イオーダーのビットが一定の値に整合する場合、範囲検
出器２０６は、受信した仮想アドレスがシャドウアドレ
スの範囲内にあることを検出する。代わりに、範囲検出
器２０６は、アドレスレジスタ２０４に含まれるハイオ
ーダーのビットをＭＭＵ１１４に含まれるレジスタ（レ
ジスタは図示していない）に含まれた値と比較するよう
に構成されてもよい。この比較はコンパレータまたは他
の技術を用いて実施される。ＭＭＵ１１４内のレジスタ
は、シャドウアドレスの範囲を動的に設定できるＣＰＵ
１１０またはＤＳＰ１１２によって変更できる。
【００２４】ＴＬＢ２０８は、アドレスレジスタ２０４
に含まれる仮想アドレスを物理的アドレスに変換するＭ
ＭＵ１１４によって用いられた装置に対応している。Ｔ
ＬＢ２０８は、広範囲のＴＬＢ形式から選択され得る。
に含まれる仮想アドレスを物理的アドレスに変換するＭ
ＭＵ１１４によって用いられた装置に対応している。Ｔ
ＬＢ２０８は、広範囲のＴＬＢ形式から選択され得る。
【００２５】仮想記憶装置１０２はまたキャッシュ記憶
ユニット１１６を備えている。このキャッシュ記憶ユニ
ット１１６は商業上利用できる形式または特別に製造し
たものから選択され得る。仮想記憶装置１０２内におい
てＭＭＵ１１４は図示したようにキャッシュ記憶ユニッ
ト１１６に接続され、そのキャッシュ記憶ユニット１１
６は物理的記憶装置１０４に接続されている。重要なこ
ととして、図示した相互接続は一例であることが理解さ
れるべきである。従って、仮想記憶装置１０２はＭＭＵ
１１４で示すように、キャッシュ記憶ユニット１１６と
物理的記憶装置１０４との両方に直接接続される。代わ
りに、キャッシュ記憶ユニット１１６が仮想キャッシュ
である場合、仮想記憶装置１０２はキャッシュ記憶ユニ
ット１１６によりＭＭＵ１１４と物理的記憶装置１０４
との両方に接続されてもよい。
ユニット１１６を備えている。このキャッシュ記憶ユニ
ット１１６は商業上利用できる形式または特別に製造し
たものから選択され得る。仮想記憶装置１０２内におい
てＭＭＵ１１４は図示したようにキャッシュ記憶ユニッ
ト１１６に接続され、そのキャッシュ記憶ユニット１１
６は物理的記憶装置１０４に接続されている。重要なこ
ととして、図示した相互接続は一例であることが理解さ
れるべきである。従って、仮想記憶装置１０２はＭＭＵ
１１４で示すように、キャッシュ記憶ユニット１１６と
物理的記憶装置１０４との両方に直接接続される。代わ
りに、キャッシュ記憶ユニット１１６が仮想キャッシュ
である場合、仮想記憶装置１０２はキャッシュ記憶ユニ
ット１１６によりＭＭＵ１１４と物理的記憶装置１０４
との両方に接続されてもよい。
【００２６】物理的記憶装置１０４は主記憶アレイ１１
８と補助記憶アレイ１２０とを備えている。主記憶アレ
イ１１８および補助記憶アレイ１２０は、静的、動的、
不揮発性、ページモードおよび他の形式を含む広範囲の
ランダムアクセス記憶形式を表わすものとする。主記憶
アレイ１１８および補助記憶アレイ１２０の記憶サイズ
は、ビット、バイト、ハーフワード、ワードおよびダブ
ルワードサイズを含む広範囲の記憶サイズから選ばれ
る。重要なこととして、図示した実施の形態において、
補助記憶アレイ１２０は１６ビット接続を用いてアドレ
スバス１０６に接続される。補助記憶アレイ１２０は、
物理的記憶装置１０４とアドレスバス１０６との間の接
続の幅を交番するように寸法決めされる。従って、図示
した実施の形態の場合、補助記憶アレイ１２０は、２16
すなわち６５５６６個の異なる記憶場所を有する。物理
的記憶装置１０４とアドレスバス１０６との間の接続が
広いまたは狭い他の実施の形態ではそれぞれ、多いまた
は少ない記憶場所が設定される。
８と補助記憶アレイ１２０とを備えている。主記憶アレ
イ１１８および補助記憶アレイ１２０は、静的、動的、
不揮発性、ページモードおよび他の形式を含む広範囲の
ランダムアクセス記憶形式を表わすものとする。主記憶
アレイ１１８および補助記憶アレイ１２０の記憶サイズ
は、ビット、バイト、ハーフワード、ワードおよびダブ
ルワードサイズを含む広範囲の記憶サイズから選ばれ
る。重要なこととして、図示した実施の形態において、
補助記憶アレイ１２０は１６ビット接続を用いてアドレ
スバス１０６に接続される。補助記憶アレイ１２０は、
物理的記憶装置１０４とアドレスバス１０６との間の接
続の幅を交番するように寸法決めされる。従って、図示
した実施の形態の場合、補助記憶アレイ１２０は、２16
すなわち６５５６６個の異なる記憶場所を有する。物理
的記憶装置１０４とアドレスバス１０６との間の接続が
広いまたは狭い他の実施の形態ではそれぞれ、多いまた
は少ない記憶場所が設定される。
【００２７】完全を期すため、記憶アーキテクチャ１０
０はデータバス１２２を含むように示されている。例示
として、データバス１２２は幅３２ビットであると仮定
する。しかしながら、容易に解るように、本発明の他の
実施の形態では他のバス幅が適切である。仮想記憶装置
１０２および物理的記憶装置１０４は３２ビット接続に
よりデータバス１２２に接続される。これらの接続の幅
は代表的なものである。
０はデータバス１２２を含むように示されている。例示
として、データバス１２２は幅３２ビットであると仮定
する。しかしながら、容易に解るように、本発明の他の
実施の形態では他のバス幅が適切である。仮想記憶装置
１０２および物理的記憶装置１０４は３２ビット接続に
よりデータバス１２２に接続される。これらの接続の幅
は代表的なものである。
【００２８】記憶アーキテクチャ１００は幾つかの動作
モードを備えている。第１の動作モードでは、ＣＰＵ１
１０またはＤＳＰ１１２は記憶アーキテクチャ１００が
補助記憶アレイ１２０の動作をディスエーブルにするよ
うにさせる。一般に、補助記憶アレイ１２０へのアクセ
スをディスエーブルにするためにＣＰＵ１１０またはＤ
ＳＰ１１２で用いられる方法はインプリメンテーション
に依存する。図示した実施の形態の場合、ＣＰＵ１１０
またはＤＳＰ１１２は、補助記憶アレイ１２０の動作を
ディスエーブルにするように状態レジスタ２００におけ
るビット２０２ａを構成することによってこの機能を実
行する。それに応じて、状態レジスタ２００は制御バス
１０８に信号を供給して補助記憶アレイ１２０をディス
エーブルにさせる。
モードを備えている。第１の動作モードでは、ＣＰＵ１
１０またはＤＳＰ１１２は記憶アーキテクチャ１００が
補助記憶アレイ１２０の動作をディスエーブルにするよ
うにさせる。一般に、補助記憶アレイ１２０へのアクセ
スをディスエーブルにするためにＣＰＵ１１０またはＤ
ＳＰ１１２で用いられる方法はインプリメンテーション
に依存する。図示した実施の形態の場合、ＣＰＵ１１０
またはＤＳＰ１１２は、補助記憶アレイ１２０の動作を
ディスエーブルにするように状態レジスタ２００におけ
るビット２０２ａを構成することによってこの機能を実
行する。それに応じて、状態レジスタ２００は制御バス
１０８に信号を供給して補助記憶アレイ１２０をディス
エーブルにさせる。
【００２９】こうして補助記憶アレイ１２０をディスエ
ーブルにさせた後、ＣＰＵ１１０またはＤＳＰ１１２
は、アドレスバス１０６に仮想アドレスを入れる。仮想
アドレスはＭＭＵ１１４のアドレスレジスタ２０４で受
信される。その後ＴＬＢ２０８は仮想アドレスを物理的
アドレスに変換する。物理的アドレスはキャッシュ記憶
ユニット１１６に供給される。キャッシュ記憶ユニット
１１６が物理的アドレスで特定された記憶場所を含んで
いる場合、その場所はＣＰＵ１１０またはＤＳＰ１１２
に対してアクセスされる。代わりに、物理的アドレスで
特定された記憶場所がキャッシュ記憶ユニット１１６に
ない場合、物理的アドレスは、主記憶アレイ１１８と補
助記憶アレイ１２０を備えた物理的記憶装置１０４に送
られる。主記憶アレイ１１８内の記憶場所は物理的アド
レスで特定され、そしてＣＰＵ１１０またはＤＳＰ１１
２に対してアクセスされる。
ーブルにさせた後、ＣＰＵ１１０またはＤＳＰ１１２
は、アドレスバス１０６に仮想アドレスを入れる。仮想
アドレスはＭＭＵ１１４のアドレスレジスタ２０４で受
信される。その後ＴＬＢ２０８は仮想アドレスを物理的
アドレスに変換する。物理的アドレスはキャッシュ記憶
ユニット１１６に供給される。キャッシュ記憶ユニット
１１６が物理的アドレスで特定された記憶場所を含んで
いる場合、その場所はＣＰＵ１１０またはＤＳＰ１１２
に対してアクセスされる。代わりに、物理的アドレスで
特定された記憶場所がキャッシュ記憶ユニット１１６に
ない場合、物理的アドレスは、主記憶アレイ１１８と補
助記憶アレイ１２０を備えた物理的記憶装置１０４に送
られる。主記憶アレイ１１８内の記憶場所は物理的アド
レスで特定され、そしてＣＰＵ１１０またはＤＳＰ１１
２に対してアクセスされる。
【００３０】上記の説明において、キャッシュ記憶ユニ
ット１１６または物理的記憶装置１０４内の記憶装置が
ＣＰＵ１１０またはＤＳＰ１１２に対してアクセスされ
る。これに関連してアクセスは読み出しまたは書き込み
動作を指示するようにされることが理解されるべきであ
る。また、キャッシュ記憶ユニット１１６および物理的
記憶装置１０４の構成により、単一アクセスに対して１
つ以上の記憶場所を含むことができることも認識される
べきである。例えば、キャッシュ記憶ユニット１１６お
よび物理的記憶装置１０４は各アクセス動作についてＸ
記憶ワードとＹ記憶ワードとに同時にアクセスするよう
に構成されてもよい。
ット１１６または物理的記憶装置１０４内の記憶装置が
ＣＰＵ１１０またはＤＳＰ１１２に対してアクセスされ
る。これに関連してアクセスは読み出しまたは書き込み
動作を指示するようにされることが理解されるべきであ
る。また、キャッシュ記憶ユニット１１６および物理的
記憶装置１０４の構成により、単一アクセスに対して１
つ以上の記憶場所を含むことができることも認識される
べきである。例えば、キャッシュ記憶ユニット１１６お
よび物理的記憶装置１０４は各アクセス動作についてＸ
記憶ワードとＹ記憶ワードとに同時にアクセスするよう
に構成されてもよい。
【００３１】また、上記ステップは仮想記憶装置１０２
について図示した特定の実施の形態に関連していること
が認識されるべきである。特に、キャッシュ記憶ユニッ
ト１１６が仮想キャッシュとして構成されるか、または
物理的記憶装置１０４およびキャッシュ記憶ユニット１
１６が並列構成に設けられる場合、上記ステップの順序
は本明細書から当業者に明らかなように異なる。
について図示した特定の実施の形態に関連していること
が認識されるべきである。特に、キャッシュ記憶ユニッ
ト１１６が仮想キャッシュとして構成されるか、または
物理的記憶装置１０４およびキャッシュ記憶ユニット１
１６が並列構成に設けられる場合、上記ステップの順序
は本明細書から当業者に明らかなように異なる。
【００３２】第２の動作モードでは、ＣＰＵ１１０また
はＤＳＰ１１２は補助記憶アレイ１２０の動作をイネー
ブルにするように記憶アーキテクチャ１００を構成す
る。ＣＰＵ１１０またはＤＳＰ１１２は、補助記憶アレ
イ１２０の動作をイネーブルにするように状態レジスタ
２００のビット２０２ａを構成することによってこの機
能を実行する。これに応じて状態レジスタ２００は制御
バス１０８へ制御信号を供給して補助記憶アレイ１２０
をイネーブルにさせる。
はＤＳＰ１１２は補助記憶アレイ１２０の動作をイネー
ブルにするように記憶アーキテクチャ１００を構成す
る。ＣＰＵ１１０またはＤＳＰ１１２は、補助記憶アレ
イ１２０の動作をイネーブルにするように状態レジスタ
２００のビット２０２ａを構成することによってこの機
能を実行する。これに応じて状態レジスタ２００は制御
バス１０８へ制御信号を供給して補助記憶アレイ１２０
をイネーブルにさせる。
【００３３】こうして補助記憶アレイ１２０をイネーブ
ルにさせた後、ＣＰＵ１１０またはＤＳＰ１１２は、ア
ドレスバス１０６に仮想アドレスを入れる。仮想アドレ
スはＭＭＵ１１４のアドレスレジスタ２０４で受信され
る。その後範囲検出器２０６は、受信した仮想アドレス
がシャドウアドレスの範囲内に含まれるかどうかを検出
する。代表的には、範囲検出器２０６は、受信した仮想
アドレスのハイオーダー（最上位）ビットを検索するこ
とによってこの動作を行うように構成される。受信した
仮想アドレスがシャドウアドレスの範囲内にないことを
範囲検出器２０６が検出する場合、仮想記憶装置１０２
は上述と同じ仕方で要求されたアクセスを処理する。従
ってこれらの場合、ＴＬＢ２０８は物理的アドレスを発
生し、そしてアクセスは、キャッシュ記憶ユニット１１
６および物理的記憶装置１０４を用いて行われる。
ルにさせた後、ＣＰＵ１１０またはＤＳＰ１１２は、ア
ドレスバス１０６に仮想アドレスを入れる。仮想アドレ
スはＭＭＵ１１４のアドレスレジスタ２０４で受信され
る。その後範囲検出器２０６は、受信した仮想アドレス
がシャドウアドレスの範囲内に含まれるかどうかを検出
する。代表的には、範囲検出器２０６は、受信した仮想
アドレスのハイオーダー（最上位）ビットを検索するこ
とによってこの動作を行うように構成される。受信した
仮想アドレスがシャドウアドレスの範囲内にないことを
範囲検出器２０６が検出する場合、仮想記憶装置１０２
は上述と同じ仕方で要求されたアクセスを処理する。従
ってこれらの場合、ＴＬＢ２０８は物理的アドレスを発
生し、そしてアクセスは、キャッシュ記憶ユニット１１
６および物理的記憶装置１０４を用いて行われる。
【００３４】代わりに、受信した仮想アドレスがシャド
ウアドレスの範囲内にあることを範囲検出器２０６が検
出する場合、ＭＭＵ１１４は制御バス１０８に信号を供
給し、補助記憶アレイ１２０を作動させる。こうして作
動すると、物理的記憶装置１０４は仮想アドレスのロー
オーダー（最下位）ビットを用いてＣＰＵ１１０または
ＤＳＰ１１２に対して補助記憶アレイ１２０をアクセス
する。説明した実施の形態では、仮想アドレスのハイオ
ーダー（最上位）ビットを用いて、仮想アドレスがシャ
ドウアドレスの範囲内に含まれるかどうかを検出する。
従って、ローオーダービットは、補助記憶アレイ１２０
内の所望の場所を検索するのに用いられる。これら２つ
の動作は、受信した仮想アドレス内の異なるビットのグ
ループを用いて実行される。そのような代わりの実施の
形態も本発明の範囲内にあり、当業者に理解されよう。
ウアドレスの範囲内にあることを範囲検出器２０６が検
出する場合、ＭＭＵ１１４は制御バス１０８に信号を供
給し、補助記憶アレイ１２０を作動させる。こうして作
動すると、物理的記憶装置１０４は仮想アドレスのロー
オーダー（最下位）ビットを用いてＣＰＵ１１０または
ＤＳＰ１１２に対して補助記憶アレイ１２０をアクセス
する。説明した実施の形態では、仮想アドレスのハイオ
ーダー（最上位）ビットを用いて、仮想アドレスがシャ
ドウアドレスの範囲内に含まれるかどうかを検出する。
従って、ローオーダービットは、補助記憶アレイ１２０
内の所望の場所を検索するのに用いられる。これら２つ
の動作は、受信した仮想アドレス内の異なるビットのグ
ループを用いて実行される。そのような代わりの実施の
形態も本発明の範囲内にあり、当業者に理解されよう。
【００３５】上記の説明において、補助記憶アレイ１２
０内の記憶装置はＣＰＵ１１０またはＤＳＰ１１２に対
してアクセスされる。これに関連してアクセスは読み出
しまたは書き込み動作を指示するようにされることが理
解されるべきである。また、補助記憶アレイ１２０の構
成により、単一アクセスに対して１つ以上の記憶場所を
含むことができることも認識されるべきである。従っ
て、例えば補助記憶アレイ１２０は各アクセス動作につ
いてＸ記憶ワードとＹ記憶ワードとに同時にアクセスす
るように構成されてもよい。
０内の記憶装置はＣＰＵ１１０またはＤＳＰ１１２に対
してアクセスされる。これに関連してアクセスは読み出
しまたは書き込み動作を指示するようにされることが理
解されるべきである。また、補助記憶アレイ１２０の構
成により、単一アクセスに対して１つ以上の記憶場所を
含むことができることも認識されるべきである。従っ
て、例えば補助記憶アレイ１２０は各アクセス動作につ
いてＸ記憶ワードとＹ記憶ワードとに同時にアクセスす
るように構成されてもよい。
【００３６】記憶アーキテクチャ１００は第３、第４の
動作モードを実行するように構成してもよい。これらの
動作モードは、状態レジスタ２００を用いてＣＰＵ１１
０またはＤＳＰ１１２によって選択される。第３の動作
モードにおいて、状態レジスタ２００のビット２０２
ａ、２０２ｂは、補助記憶アレイ１２０をディスエーブ
ルにしかつＭＭＵ１１４内のアドレス変換をディスエー
ブルにするように設定される。その結果、第３の動作モ
ードでは、主記憶アレイ１１８および補助記憶アレイ１
２０は物理的記憶装置のアレイとして処理され、そして
全ての記憶アクセスは主記憶アレイ１１８内で実行され
る。
動作モードを実行するように構成してもよい。これらの
動作モードは、状態レジスタ２００を用いてＣＰＵ１１
０またはＤＳＰ１１２によって選択される。第３の動作
モードにおいて、状態レジスタ２００のビット２０２
ａ、２０２ｂは、補助記憶アレイ１２０をディスエーブ
ルにしかつＭＭＵ１１４内のアドレス変換をディスエー
ブルにするように設定される。その結果、第３の動作モ
ードでは、主記憶アレイ１１８および補助記憶アレイ１
２０は物理的記憶装置のアレイとして処理され、そして
全ての記憶アクセスは主記憶アレイ１１８内で実行され
る。
【００３７】第４の動作モードでは、状態レジスタ２０
０のビット２０２ｂは、ＭＭＵ１１４内のアドレス変換
をディスエーブルにし続ける。しかしながら、ビット２
０２ａは補助記憶アレイ１２０をイネーブルにするよう
に設定される。従って、第４の動作モードでは、主記憶
アレイ１１８および補助記憶アレイ１２０はまた物理的
記憶装置のアレイとして処理される。第３の動作モード
と違って、シャドウアドレスの範囲内のアクセスは補助
記憶アレイ１２０によって実行される。
０のビット２０２ｂは、ＭＭＵ１１４内のアドレス変換
をディスエーブルにし続ける。しかしながら、ビット２
０２ａは補助記憶アレイ１２０をイネーブルにするよう
に設定される。従って、第４の動作モードでは、主記憶
アレイ１１８および補助記憶アレイ１２０はまた物理的
記憶装置のアレイとして処理される。第３の動作モード
と違って、シャドウアドレスの範囲内のアクセスは補助
記憶アレイ１２０によって実行される。
【００３８】また、記憶アーキテクチャ１００は第５の
動作モードを実行するように構成されてもよい。この動
作モードは、状態レジスタ２００のビット２０２を設定
することによりＣＰＵ１１０またはＤＳＰ１１２によっ
て選択される。第５の動作モードでは、仮想記憶装置１
０２はディスエーブルにされ、また記憶アクセスは補助
記憶アレイ１２０に直接アクセスすることにより全体的
に処理される。
動作モードを実行するように構成されてもよい。この動
作モードは、状態レジスタ２００のビット２０２を設定
することによりＣＰＵ１１０またはＤＳＰ１１２によっ
て選択される。第５の動作モードでは、仮想記憶装置１
０２はディスエーブルにされ、また記憶アクセスは補助
記憶アレイ１２０に直接アクセスすることにより全体的
に処理される。
【００３９】以上説明した５つの動作モードを明瞭にす
るため、図３Ａ〜図３Ｅには、５つの動作モードの各々
において記憶アーキテクチャ１００によってなされた代
表的な記憶スペース３００が示されている。図３Ａから
始まり、図示したように第１の動作モードに従って動作
する記憶アーキテクチャ１００は仮想記憶スペース３０
０を構成する。図３Ｂにおいて、図３Ａの仮想記憶スペ
ースは補助記憶アレイ１２０に含まれるシャドウアドレ
スの範囲を包含するように変更されている。上記第３の
動作モードにおける記憶アーキテクチャ１００の動作を
表わす図３Ｃにおいて、単一の物理的記憶スペース３０
０が構成されている。上記第４の動作モードでは、図３
Ｄに示すように、図３Ｃの単一の物理的記憶スペース３
００は、補助記憶アレイ１２０に含まれるシャドウアド
レスの範囲を包含するように変更されている。最後に、
第５の動作モードでは、図３Ｅに示すように、単一の物
理的記憶スペース３０２が補助記憶アレイ１２０によっ
て構成されている。
るため、図３Ａ〜図３Ｅには、５つの動作モードの各々
において記憶アーキテクチャ１００によってなされた代
表的な記憶スペース３００が示されている。図３Ａから
始まり、図示したように第１の動作モードに従って動作
する記憶アーキテクチャ１００は仮想記憶スペース３０
０を構成する。図３Ｂにおいて、図３Ａの仮想記憶スペ
ースは補助記憶アレイ１２０に含まれるシャドウアドレ
スの範囲を包含するように変更されている。上記第３の
動作モードにおける記憶アーキテクチャ１００の動作を
表わす図３Ｃにおいて、単一の物理的記憶スペース３０
０が構成されている。上記第４の動作モードでは、図３
Ｄに示すように、図３Ｃの単一の物理的記憶スペース３
００は、補助記憶アレイ１２０に含まれるシャドウアド
レスの範囲を包含するように変更されている。最後に、
第５の動作モードでは、図３Ｅに示すように、単一の物
理的記憶スペース３０２が補助記憶アレイ１２０によっ
て構成されている。
【００４０】他の実施の形態は、明細書および以上説明
した実施の形態から当業者に明らかであろう。本明細書
および実施の形態は単に一例であり、本発明の真の範囲
は特許請求の範囲およびその均等物により特定されるも
のである。
した実施の形態から当業者に明らかであろう。本明細書
および実施の形態は単に一例であり、本発明の真の範囲
は特許請求の範囲およびその均等物により特定されるも
のである。
【００４１】
【発明の効果】本発明によれば、仮想記憶装置と物理的
記憶装置とを組み合せることによって、仮想記憶アーキ
テクチャの融通性を維持しながら最大命令実行速度を要
求する応用がなされる環境を作ることができる。
記憶装置とを組み合せることによって、仮想記憶アーキ
テクチャの融通性を維持しながら最大命令実行速度を要
求する応用がなされる環境を作ることができる。
【図１】本発明の好ましい実施の形態において使用され
る記憶アーキテクチャのブロック図である。
る記憶アーキテクチャのブロック図である。
【図２】本発明の好ましい実施の形態において使用され
る記憶マネージメントユニット（ＭＭＵ）のブロック図
である。
る記憶マネージメントユニット（ＭＭＵ）のブロック図
である。
【図３Ａ】本発明の好ましいモードの第１の動作モード
で構成される記憶スペースのブロック図である。
で構成される記憶スペースのブロック図である。
【図３Ｂ】本発明の好ましいモードの第２の動作モード
で構成される記憶スペースのブロック図である。
で構成される記憶スペースのブロック図である。
【図３Ｃ】本発明の好ましいモードの第３の動作モード
で構成される記憶スペースのブロック図である。
で構成される記憶スペースのブロック図である。
【図３Ｄ】本発明の好ましいモードの第４の動作モード
で構成される記憶スペースのブロック図である。
で構成される記憶スペースのブロック図である。
【図３Ｅ】本発明の好ましいモードの第５の動作モード
で構成される記憶スペースのブロック図である。
で構成される記憶スペースのブロック図である。
１００ 記憶アーキテクチャ １０２ 仮想記憶装置 １０４ 物理的記憶装置 １０６ アドレスバス １０８ 制御バス １１０ 中央演算処理装置（ＣＰＵ） １１２ デジタル信号処理装置（ＤＳＰ） １１４ 記憶マネージメントユニット（ＭＭＵ） １１６ キャッシュ記憶ユニット １１８ 主記憶アレイ １２０ 補助記憶アレイ １２２ データバス ２００ 状態レジスタ ２０２ａ ビット ２０２ｂ ビット ２０２ｃ ビット ２０４ アドレスレジスタ ２０６ 範囲検出器 ２０８ ルックアサイドバッファ（ＴＬＢ） ３００，３０２ 記憶スペース
Claims (17)
- 【請求項１】 データ処理装置用記憶装置であって、 補助記憶アレイと主記憶アレイとを含む物理的記憶アレ
イと、 記憶マネージメントユニットとを有し、前記記憶マネー
ジメントユニットが、 記憶アドレスを受けるアドレスレジスタと、 シャドウアドレスの範囲内に、受信した前記記憶アドレ
スを含むかどうかを検出する範囲検出器とを備え、前記
シャドウアドレスの範囲内に受信した前記記憶アドレス
が含まれる場合、前記記憶マネージメントユニットによ
り前記補助記憶アレイに直接アクセスさせ、また、前記
シャドウアドレスの範囲内に受信した前記記憶アドレス
が含まれない場合、前記記憶マネージメントユニットに
より前記物理的記憶アレイにアクセスさせるように前記
範囲検出器を構成したことを特徴とするデータ処理装置
用記憶装置。 - 【請求項２】 請求項１記載のデータ処理装置用記憶装
置であって、前記記憶マネージメントユニットがさらに
変換ルックアサイドバッファを備え、前記シャドウアド
レスの範囲内に受信した前記記憶アドレスが含まれない
場合、前記変換ルックアサイドバッファにより、受信し
た前記記憶アドレスを物理的アドレスに変換させるよう
に前記記憶マネージメントユニットを構成したことを特
徴とするデータ処理装置用記憶装置。 - 【請求項３】 請求項２記載のデータ処理装置用記憶装
置であって、さらに、前記変換ルックアサイドバッファ
を選択的にイネーブルまたはディスエーブルにする手段
を備えていることを特徴とするデータ処理装置用記憶装
置。 - 【請求項４】 請求項１記載のデータ処理装置用記憶装
置であって、前記範囲検出器がさらに、シャドウアドレ
スの所定の範囲を確認するように構成したデコーダを備
えていることを特徴とするデータ処理装置用記憶装置。 - 【請求項５】 請求項１記載のデータ処理装置用記憶装
置であって、前記範囲検出器がさらに、シャドウアドレ
スの構成可能な範囲を確認するように構成したコンパレ
ータを備えていることを特徴とするデータ処理装置用記
憶装置。 - 【請求項６】 データ処理装置用記憶装置であって、 補助記憶アレイと主記憶アレイとを含む物理的記憶アレ
イと、 記憶マネージメントユニットとを有し、前記記憶マネー
ジメントユニットが、 記憶アドレスを受ける手段と、 シャドウアドレスの範囲内に、受信した前記記憶アドレ
スを含むかどうかを検出する手段と、 前記シャドウアドレスの範囲内に受信した前記記憶アド
レスが含まれる場合、前記記憶アドレスに対応した前記
補助記憶アレイ内の記憶場所に直接アクセスする手段
と、 前記シャドウアドレスの範囲内に受信した前記記憶アド
レスが含まれない場合、前記記憶アドレスに対応した前
記物理的記憶アレイ内の記憶場所に間接的にアクセスす
る手段とを備えていることを特徴とするデータ処理装置
用記憶装置。 - 【請求項７】 請求項６記載のデータ処理装置用記憶装
置であって、さらに、前記シャドウアドレスの範囲内に
受信した前記記憶アドレスが含まれない場合、受信した
前記記憶アドレスを物理的アドレスに変換する手段を備
えていることを特徴とするデータ処理装置用記憶装置。 - 【請求項８】 請求項７記載のデータ処理装置用記憶装
置であって、さらに、受信した前記記憶アドレスを物理
的アドレスに変換する前記手段を選択的にイネーブルま
たはディスエーブルにする手段を備えていることを特徴
とするデータ処理装置用記憶装置。 - 【請求項９】 請求項６記載のデータ処理装置用記憶装
置であって、シャドウアドレスの範囲内に受信した前記
記憶アドレスを含むかどうかを検出する前記手段が、前
記記憶アドレス内の値の所定の範囲を確認するように構
成したデコーダを備えていることを特徴とするデータ処
理装置用記憶装置。 - 【請求項１０】 請求項６記載のデータ処理装置用記憶
装置であって、シャドウアドレスの範囲内に受信した前
記記憶アドレスを含むかどうかを検出する前記手段が、
前記記憶アドレス内の値の構成可能な範囲を確認するよ
うに構成したコンパレータを備えていることを特徴とす
るデータ処理装置用記憶装置。 - 【請求項１１】 請求項６記載のデータ処理装置用記憶
装置であって、シャドウアドレスの範囲内に受信した前
記記憶アドレスを含むかどうかを検出する前記手段が、
前記記憶アドレスのハイオーダーのビットを検索するこ
とを特徴とするデータ処理装置用記憶装置。 - 【請求項１２】 請求項６記載のデータ処理装置用記憶
装置であって、前記補助記憶アレイ内の記憶場所にアク
セスする前記手段が、前記記憶アドレスのローオーダー
のビットに対応した前記補助記憶アレイ内の記憶場所を
選択することを特徴とするデータ処理装置用記憶装置。 - 【請求項１３】 記憶場所にアクセスする方法であっ
て、記憶マネージメントユニットにより実行される、 記憶アドレスを受ける工程と、 シャドウアドレスの範囲内に、受信した前記記憶アドレ
スを含むかどうかを検出する工程と、 前記シャドウアドレスの範囲内に受信した前記記憶アド
レスが含まれる場合、前記記憶アドレスに対応した補助
記憶アレイ内の記憶場所にアクセスする工程と、 前記シャドウアドレスの範囲内に受信した前記記憶アド
レスが含まれない場合、前記記憶アドレスに対応した物
理的記憶アレイ内の記憶場所にアクセスする工程とから
成ることを特徴とする記憶場所にアクセスする方法。 - 【請求項１４】 請求項１３記載の記憶場所にアクセス
する方法であって、さらに、前記シャドウアドレスの範
囲内に受信した前記記憶アドレスが含まれない場合、受
信した前記記憶アドレスを物理的アドレスに変換する工
程を含むことを特徴とする記憶場所にアクセスする方
法。 - 【請求項１５】 請求項１４記載の記憶場所にアクセス
する方法であって、さらに、アドレス変換をイネーブル
にするかどうかを検出する工程を含み、受信した前記記
憶アドレスを物理的アドレスに変換する前記工程が、ア
ドレス変換がイネーブルにされている場合のみ実行され
ることを特徴とする記憶場所にアクセスする方法。 - 【請求項１６】 請求項１３記載の記憶場所にアクセス
する方法であって、シャドウアドレスの範囲内に受信し
た前記記憶アドレスを含むかどうかを検出する前記工程
が、前記記憶アドレス内の値の所定の範囲を確認するよ
うに構成したデコーダにより実施されることを特徴とす
る記憶場所にアクセスする方法。 - 【請求項１７】 請求項１３記載の記憶場所にアクセス
する方法であって、シャドウアドレスの範囲内に受信し
た前記記憶アドレスが含むかどうかを検出する前記工程
が、前記記憶アドレス内の値の構成可能な範囲を確認す
るように構成したコンパレータにより実施されることを
特徴とする記憶場所にアクセスする方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/942,854 US6226732B1 (en) | 1997-10-02 | 1997-10-02 | Memory system architecture |
| US08/942,854 | 1997-10-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11161547A true JPH11161547A (ja) | 1999-06-18 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10276866A Pending JPH11161547A (ja) | 1997-10-02 | 1998-09-30 | データ処理装置用記憶装置、および記憶場所にアクセスする方法 |
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| JP (1) | JPH11161547A (ja) |
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