JP2005332555A - テスト回路、テスト方法、及び半導体集積回路装置 - Google Patents
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Abstract
【解決手段】BIST回路1は、リセットが指示されるまで書込まれたデータを保持し続ける制御レジスタ12と、テストモードを選択するための信号tms,tdiが入力され、クロックtckに同期して制御レジスタ12に信号tms,tdiに基づくデータctrlを書込むTAPコントローラ11と、制御レジスタ12に保持されているデータctrlに基づくテストパターンを生成し、外部クロックexckに同期してSDRAM50に対して出力するパターン生成回路20と、外部クロックexckに同期してSDRAM50から出力されたデータdoutが入力され、SDRAM50の性能の評価を行うデータ比較器30と、外部クロックexckに同期して動作する出力制御回路40を有する。
【選択図】 図2
Description
前記半導体基板に形成されたロジック回路と、前記半導体基板に形成され、前記テスト回路の前記第1の回路と前記ロジック回路の両方に接続された第1の共通配線と、前記半導体基板に形成され、前記第1の共通配線に接続された第1の共通端子とを有するものである。
図1は、本発明の第1の実施形態に係るテスト回路であるBIST回路1の概略的な構成と、このBIST回路1に接続されたテスタ65及び被テスト回路であるSDRAM50を示すブロック図である。また、図2は、図1のBIST回路1の概略的な構成を示すブロック図である。
図7は、本発明の第2の実施形態に係る半導体集積回路装置であるシステムLSI100の概略的な構成、及びシステムLSI100に接続されたテスタ65を示すブロック図である。また、図8は、第2の実施形態の比較例の概略的な構成を示すブロック図である。
本発明は、上記第1及び第2の実施形態において説明された構成には限定されず、以下に示すような種々の変形が可能である。
10 BIST制御回路、
11 TAPコントローラ、
12 制御レジスタ、
12A データレジスタ、
12A−n,12A−na 単位データレジスタ、
12B データデコーダ、
12C OR回路、
20 パターン生成回路、
30 データ比較器、
40 出力制御回路、
50 SDRAM(被テスト回路)、
65 テスタ、
100 システムLSI(半導体集積回路装置)、
101〜103 共通配線、
110 コントロールチップ、
111 セレクタ、
120 オシレータ、
130 ロジック回路、
pi1〜pi3 共通入力端子、
pi4,pi5 入力端子、
po1 出力端子。
Claims (13)
- リセット信号によってリセットが指示されてデータがクリアされた後にデータが書込まれ、次のリセット信号によってリセットが指示されるまで前記書込まれたデータを保持し続けるレジスタ回路と、
被テスト回路のテストに用いられるテストモードを選択するための信号が入力され、第1のクロックに同期して前記レジスタ回路に前記テストモードを選択するための信号に基づくデータを書込む第1の回路と、
前記レジスタ回路に保持されているデータに基づくテストパターンを生成し、第2のクロックに同期して前記被テスト回路に対して前記テストパターンに基づくデータを出力する第2の回路と、
前記第2のクロックに同期して前記被テスト回路から出力されたデータが入力され、前記テストパターン及び前記被テスト回路から出力されたデータに基づいて前記被テスト回路の性能の評価を行う第3の回路と
を有することを特徴とするテスト回路。 - 前記第3の回路による前記評価の結果を、前記第2のクロックに同期して外部に出力する第4の回路をさらに有することを特徴とする請求項1に記載のテスト回路。
- 前記第3の回路による前記評価が、前記テストパターンと前記被テスト回路から出力されたデータとの一致又は不一致の判定に基づいて行われることを特徴とする請求項1又は2のいずれかに記載のテスト回路。
- 前記第1のクロックは、前記第1の回路の外部から前記第1の回路に入力されたクロックであり、
前記第2のクロックは、前記第2及び第3の回路の外部から前記第2及び第3の回路に入力されたクロックである
ことを特徴とする請求項1から3までのいずれかに記載のテスト回路。 - 前記第2のクロックを生成するオシレータをさらに有することを特徴とする請求項1から3までのいずれかに記載のテスト回路。
- 前記第2のクロックが、前記被テスト回路の実動作周波数に等しい周波数を持つことを特徴とする請求項1から5までのいずれかに記載のテスト回路。
- 半導体基板に形成された請求項1から6までのいずれかに記載のテスト回路と、
前記半導体基板に形成されたロジック回路と、
前記半導体基板に形成され、前記テスト回路の前記第1の回路と前記ロジック回路の両方に接続された第1の共通配線と、
前記半導体基板に形成され、前記第1の共通配線に接続された第1の共通端子と
を有することを特徴とする半導体集積回路装置。 - 前記第1の共通端子に、前記第1のクロック又は前記ロジック回路の動作タイミングを与える第3のクロックが入力されることを特徴とする請求項7に記載の半導体集積回路装置。
- 前記第1の共通端子に、前記テストモードを選択するための信号又は前記ロジック回路を動作させるためのデータが入力されることを特徴とする請求項7に記載の半導体集積回路装置。
- 前記半導体基板に形成され、前記テスト回路の前記第1の回路と前記ロジック回路の両方に接続された第2の共通配線と、
前記半導体基板に形成され、前記第2の共通配線に接続された第2の共通端子と
をさらに有し、
前記第2の共通端子に、前記テスト回路から出力された信号又は前記ロジック回路から出力された信号が入力される
ことを特徴とする請求項8に記載の半導体集積回路装置。 - リセット信号によってリセットが指示されてデータがクリアされた後にデータが書込まれ、次のリセット信号によってリセットが指示されるまで前記書込まれたデータを保持し続けるレジスタ回路を含むテスト回路を用いるテスト方法であって、
被テスト回路のテストに用いられるテストモードを選択するための信号が前記テスト回路に入力され、第1のクロックに同期して、前記レジスタ回路に前記テストモードを選択するための信号に基づくデータを書込むステップと、
前記レジスタ回路に保持されているデータに基づくテストパターンを生成し、第2のクロックに同期して前記被テスト回路に対して前記テストパターンに基づくデータを出力するステップと、
前記第2のクロックに同期して前記被テスト回路から出力されたデータが前記テスト回路に入力され、前記テストパターン及び前記被テスト回路から出力されたデータに基づいて前記被テスト回路の性能の評価を行うステップと
を有することを特徴とするテスト方法。 - 前記被テスト回路の評価を行うステップにおける評価結果を、前記第2のクロックに同期して外部に出力するステップをさらに有することを特徴とする請求項11に記載のテスト方法。
- 前記被テスト回路の評価を行うステップにおける前記評価が、前記テストパターンと前記被テスト回路から出力されたデータとの一致又は不一致の判定に基づいて行われることを特徴とする請求項11又は12のいずれかに記載のテスト方法。
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