JPH1115544A - 定電流回路 - Google Patents
定電流回路Info
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- JPH1115544A JPH1115544A JP9168213A JP16821397A JPH1115544A JP H1115544 A JPH1115544 A JP H1115544A JP 9168213 A JP9168213 A JP 9168213A JP 16821397 A JP16821397 A JP 16821397A JP H1115544 A JPH1115544 A JP H1115544A
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Abstract
がずれてしまった場合や、動作温度が変動した場合にお
いても、動作電流の変動を小さくする。 【解決手段】 プロセスのばらつき等によってFET4
4の閾値が変動したり、動作温度の変化により、該FE
T44のドレイン電流Id1が減少した場合、抵抗47
に流れる電流が減少し、FET44のドレイン電圧が増
加し、該ゲート・ソース間電圧が増加するので、ドレイ
ン電流Id1が増加する。逆に、FET44のドレイン
電流Id1が増加した場合、抵抗47に流れる電流が増
加し、FET44のゲート電圧が減少し、ゲート・ソー
ス間電圧が減少するので、ドレイン電流Id1が減少す
る。
Description
スタ(以下、「FET」という)によって構成される定
電流回路、特にプロセスのばらつき等によってFETの
閾値がずれてしまった場合や、動作温度が変動した場合
等においても、動作電流の変動等を抑制できる定電流回
路に関するものである。
としては、次のような文献に記載されるものがあり、以
下、この構成を図に従って説明する。 文献:テクニカル ダイジェスト オブ アイ・イー・
イー・イー ガリウム・ヒ素 アイシイ シンポジウム
(Technical Digest of IEEE GaAs ICSymposium)(199
4)(米) Shen Feng,Josef Sauerer,Dieter Seitzer,“Im
plementation of GaAs E/D HEMT Analog Components fo
r Oversampling Analog /Digital Conversion ”P.228-
231 図3は、前記文献に記載された従来の定電流回路を用い
た差動増幅回路の一構成例を示す回路図である。この差
動増幅回路は、入力電圧Vi1を入力する正相信号入力
端子1、入力電圧Vi2を入力する逆相信号入力端子
2、出力バイアス電圧Vo1を出力する正相信号出力端
子3、出力バイアス電圧Vo2を出力する逆相信号出力
端子4、及び電源電圧VDが印加される電源端子5を有
し、その入力端子1,2にそれぞれFET11,12の
ゲートが接続されている。FET11のドレインは、出
力端子4に接続されると共に、負荷抵抗13を介して電
源端子5に接続されている。FET12のドレインは、
出力端子3に接続されると共に、負荷抵抗14を介して
電源端子5に接続されている。FET11及び12のソ
ースは、定電流回路を構成するFET15のドレインに
共通に接続され、このFET15のソース及びゲートが
グランドGに共通に接続されている。
入力された入力電圧Vi1,Vi2によってFET1
1,12がオン、オフ動作し、定電流回路を構成するF
ET15のドレイン電流iが、FET11,12のソー
スから引込まれ、入力電圧Vi1,Vi2の差に応じた
出力バイアス電圧Vo1,Vo2が出力端子3,4から
出力される。出力端子3,4から出力される出力バイア
ス電圧Vo1及びVo2は、定電流回路であるFET1
5のドレイン電流iがFET11及び12に同等に流れ
た状態なので、負荷抵抗13,14の抵抗値をrとする
と、Vo1=Vo2=VD−(i・r)/2となる。ま
た、出力端子3,4の最大出力振幅はr・iとなる。
成の差動増幅回路に使用した従来の定電流回路では、次
の(1)〜(4)のような課題があった。 (1) 従来の定電流回路では、プロセスのばらつき等
によってFET15の閾値ずれが生じた場合、該FET
15に流れる電流iが設計値に対してずれてしまい、こ
の電流iの変化分だけ差動増幅回路の出力バイアスずれ
が生じ、回路の特性が劣化してしまう。 (2) 従来の定電流回路では、プロセスのばらつき等
によってFET15の閾値ずれが生じた場合、該FET
15に流れる電流iが設計値に対してずれてしまい、こ
の電流iの変化分だけ差動増幅回路の最大出力振幅が変
化してしまう。 (3) 従来の定電流回路では、動作温度が変化した場
合、定電流回路を構成するFET15のドレイン電流i
が変化してしまうため、この電流iの変化分だけ差動増
幅回路の出力バイアスずれが生じ、回路の特性が劣化し
てしまう。 (4) 従来の定電流回路では、動作温度が変化した場
合、定電流回路を構成するFET15のドレイン電流i
が変化してしまうため、この電流iの変化分だけ差動増
幅回路の最大出力振幅が変化してしまう。 本発明は、前記従来技術が持っていた課題を解決し、プ
ロセスのばらつき等によってFETの閾値がずれてしま
った場合や、動作温度が変動した場合等においても、動
作電流の変動等の小さい定電流回路を提供することを目
的とする。
に、本発明のうちの請求項1に係る発明では、定電流回
路において、ドレインが外部負荷接続端子に接続された
第1のFETと、前記第1のFETのソースと第1の電
源端子との間に接続された第1の抵抗と、ドレインが前
記第1のFETのゲートに接続され、ソース及びゲート
が前記第1の電源端子に接続された第2のFETと、前
記第2のFETのドレインと第2の電源端子との間に接
続された第2の抵抗とを備えている。このような構成を
採用したことにより、プロセスのばらつき等による第1
のFETの閾値ずれ、あるいは動作温度の変化等によ
り、この第1のFETのドレイン電流が減少した場合に
は、第2の抵抗に流れる電流が減少し、第1のFETの
ゲート・ソース間電圧が増加し、該第1のFETを流れ
るドレイン電流が増加する。逆に、第1のFETのドレ
イン電流が増加した場合には、第2の抵抗を流れる電流
が増加し、該第1のFETのゲート・ソース間電圧が減
少してドレイン電流が減少する。
いて、ドレインが外部負荷接続端子に接続された第1の
FETと、前記第1のFETのソースと第1の電源端子
との間に接続された第1の抵抗と、各ソース及びゲート
が共通に接続され、前記第1の電源端子にそれぞれ直列
に接続された第2〜第N(但し、Nは3以上の整数)の
FETと、前記第NのFETのドレインと第2の電源端
子との間に接続された第2の抵抗とを備え、前記第2〜
第NのFETのうちのいずれかのトランジスタのドレイ
ンを前記第1のFETのゲートに接続している。請求項
3に係る発明では、請求項2の定電流回路において、前
記第2〜第NのFETの各ドレイン・ソース間電圧を、
最小飽和電圧以上かつドレイン・ソース間耐圧以下に設
定し、さらに前記第2の電源端子の電圧値が該定電流回
路を含む電子回路全体の電源電圧値と等しくなるように
前記Nの値を設定している。このような構成を採用した
ことにより、プロセスのばらつき等による第1のFET
の閾値ずれ、あるいは動作温度の変化等により、この第
1のFETのドレイン電流が減少したときには、第2の
抵抗に流れる電流が減少し、該第1のFETのゲート・
ソース間電圧が増加してドレイン電流が増加する。逆
に、第1のFETのドレイン電流が増加した場合には、
第2の抵抗に流れる電流が増加し、該第1のFETのゲ
ート・ソース間電圧が減少してドレイン電流が減少す
る。
差動増幅回路を示す概略の構成図である。以下、この図
1を参照しつつ、本発明の第1の実施形態の(A)構
成、(B)動作、及び(C)効果を説明する。なお、図
1は、この第1の実施形態が理解できる程度に概略的に
示してあるに過ぎず、従って本発明を図1の構成例に限
定するものではない。
差に応じた出力バイアス電圧Vo1,Vo2を出力する
差動回路20と、この差動回路20から定電流のドレイ
ン電流Id1を引込む定電流回路40とで、構成されて
いる。差動回路20は、入力電圧Vi1を入力する正相
信号入力端子21、入力電圧Vi2を入力する逆相信号
入力端子22、出力バイアス電圧Vo1を出力する正相
信号出力端子23、出力バイアス電圧Vo2を出力する
逆相信号出力端子24、電源電圧VD1が印加される電
源端子25、及び電流源接続端子26を有し、その入力
端子21,22にFET27,28のゲートがそれぞれ
接続されている。FET27のドレインは、出力端子2
4に接続されると共に、負荷抵抗29を介して電源端子
25に接続されている。FET28のドレインは、出力
端子23に接続されると共に、負荷抵抗30を介して電
源端子25に接続されている。FET27及び28のソ
ースは、電流源接続端子26に共通に接続されている。
定電流回路40は、電流源接続端子26に接続された外
部負荷接続端子41、例えばグランドGに接続された第
1の電源端子42、及び例えば電源電圧VD2が印加さ
れる第2の電源端子43を有し、その外部負荷接続端子
41に第1のFET44のドレインが接続されている。
FET44のソースは、第1の抵抗45を介して電源端
子42に接続されている。FET44のゲートには、ド
レイン電流Id2が流れる第2のFET46のドレイン
が接続され、このソース及びゲートが電源端子42に共
通に接続されている。FET46のドレインは、第2の
抵抗47を介して電源端子43に接続されている。
力電圧Vi1,Vi2がそれぞれ入力されると、FET
27,28がオン、オフ動作する。すると、FET44
のドレイン電流Id1が、FET27及び28のソース
から引込まれ、入力電圧Vi1,Vi2の差に応じた出
力バイアス電圧Vo1,Vo2が出力端子23,24か
ら出力される。出力端子23,24から出力される出力
バイアス電圧Vo1及びVo2は、FET44のドレイ
ン電流Id1がFET27及び28に同等に流れた状態
なので、負荷抵抗29及び30の抵抗値をrとすると、
Vo1=Vo2=VD1−(Id1・r)/2となる。
また、出力端子23,24の最大出力振幅はr・Id1
となる。
定電流回路40では、プロセス等のばらつきによって閾
値が変動し、FET44のドレイン電流Id1が減少し
た場合、抵抗47に流れる電流が減少し、この抵抗47
とFET46のドレインの接続部の電圧が増加し、FE
T44のゲート・ソース間電圧が増加するので、該FE
T44のドレイン電流Id1が増加する。逆に、FET
44のドレイン電流Id1が増加した場合、抵抗47に
流れる電流が増加し、この抵抗47とFET46のドレ
インの接続部の電圧が減少し、FET44のゲート・ソ
ース間電圧が減少するので、該FET44のドレイン電
流Id1が減少する。一般にFETのドレイン電流Id
は、該FETの相互コンダクタンスをgmとし、ドレイ
ンコンダクタンスをgdとし、閾値電圧をVtとし、ド
レイン電圧をVdとし、ゲート電圧をVgとし、ソース
電圧をVsとすると、Id=gm(Vg−Vs−Vt)
+gd(Vd−Vs)で表すことができる。これより、
FET44のゲート幅をWg1とし、FET46のゲー
ト幅をWg2とし、FET44及び46の単位ゲート幅
当りの相互コンダクタンス及びドレインコンダクタンス
をそれぞれgm及びgdとし、FET44及び46の閾
値をVtとし、抵抗45の抵抗値をr1とし、抵抗47
の抵抗値をr2とし、端子41の電圧をVd1とし、F
ET44のゲートの電圧をVgとすると、FET44の
ドレイン電流Id1は、 Id1=gm・W1・(Vg-r1・Id1- Vt) +gd・W1・(Vd1- r1・Id1) ・・・(1) Id2=gm・W2・(-Vt) +gd・W1・(VD2-r2・Id2) ・・・(2) Vg=VD2-r2・Id2 ・・・(3) (1)式、(2)式を整理すると、
{W2・(gm−gd)}の時、Id1は閾値Vtに依
存しなくなる。また、電源電圧VD2の値は、VD2=
Vg+r2・Id2となる。ここで、VgはFET46
のドレイン・ソース間電圧なので、(FET46の最小
飽和電圧≦Vg≦FET46のドレイン・ソース間耐
圧)を満すように設定しなければならない。また、抵抗
値r1は、r1・Id1=Vgとなるように設定すれ
ば、従来の定電流回路と同等の電流が得られる。
うな効果が期待できる。 (i) 定電流回路40は、プロセスのばらつき等によ
ってFET44の閾値ずれにより、ドレイン電流Id1
が減少したときには、該FET44のゲート・ソース間
電圧が増加し、ドレイン電流Id1を増加させる方向に
作用し、逆に、ドレイン電流Id1が増加したときに
は、ゲート・ソース間電圧が減少して該ドレイン電流I
d1を減少させる方向に作用する。この結果、定電流回
路40に流れるドレイン電流Id1の変動を抑えること
ができ、差動増幅回路の出力バイアスずれを抑制でき
る。 (ii) 前記(i)と同様に、差動増幅回路の最大出力
振幅の変動も抑制できる。 (iii) 閾値変動と同様に、動作温度の変化によってド
レイン電流Id1が減少したときには、FET44のゲ
ート・ソース間電圧が増加して該ドレイン電流Id1を
増加させる方向に作用し、逆に、ドレイン電流Id1が
増加したときには、FET44のゲート・ソース間電圧
が減少して該ドレイン電流Id1を減少させる方向に作
用する。この結果、定電流回路40に流れるドレイン電
流Id1の変動を抑えることができ、差動増幅回路の出
力バイアスずれを抑制できる。 (iv) 前記(iii)と同様に、差動増幅回路の最大出力
振幅の変動も抑制できる。
差動増幅回路を示す概略の回路図であり、第1の実施形
態を示す図1中の要素と共通の要素には共通の符号が付
されている。以下、図2を参照しつつ、本発明の第2の
実施形態の(A)構成、(B)動作、及び(C)効果を
説明する。なお、図2は、この第2の実施形態が理解で
きる程度に概略的に示してあるに過ぎず、従って本発明
を図2の構成例に限定するものではない。
図1と異なる構成の定電流回路40Aとで構成されてい
る。定電流回路40Aは、図1と同様の電流源接続端子
26に接続された外部負荷接続端子41、グランドGに
接続された第1の電源端子42、及び第2の電源端子4
3を有している。電源端子43は、図1と異なり電源端
子25に接続されて電源電圧VD1が印加されるように
なっている。外部負荷接続端子41には、ドレイン電流
Id1を流す第1のFET44Aのドレインが接続さ
れ、このソースが第1の抵抗45を介して電源端子42
に接続されている。FET44Aのゲートには、ドレイ
ン電流Id2を流す第2のFET461 のドレインが接
続され、このソース及びゲートが電源端子42に共通に
接続されている。FET461 のドレインには、第2の
FET462 〜第NのFET46N が直列に接続され、
これらの各FET462 〜46N のソース及びゲートが
それぞれ共通に接続されている。第NのFET46N の
ドレインは、第2の抵抗47を介して電源端子43に接
続されている。
力端子21,22に入力されると、FET27,28が
オン、オフ動作し、FET44Aのドレイン電流Id1
がFET27及び28のソースから引込まれ、入力電圧
Vi1,Vi2の差に応じた出力バイアス電圧Vo1,
Vo2が出力端子23,24から出力される。出力端子
23,24から出力される出力バイアス電圧Vo1及び
Vo2は、FET44Aのドレイン電流Id1がFET
27及び28に同等に流れた状態なので、負荷抵抗29
及び30の抵抗値をrとすると、Vo1=Vo2=VD
1−(Id1・r)/2となる。また、出力端子23,
24の最大出力振幅はr・Id1となる。
る。本実施形態の定電流回路40Aでは、第1の実施形
態と同様に、プロセス等のばらつきによって閾値が変動
し、FET44Aのドレイン電流Id1が減少した場
合、抵抗47に流れる電流が減少し、FET461 のド
レインの電圧が抵抗47の電圧降下変化分の1/Nだけ
増加し、FET44Aのゲート・ソース間電圧が増加す
るので、該FET44Aのドレイン電流Id1が増加す
る。逆に、FET44Aのドレイン電流Id1が増加し
た場合、抵抗47に流れる電流が増加し、FET461
のドレインの電圧が抵抗47の電圧降下変化分の1/N
だけ減少し、FET44Aのゲート・ソース間電圧が減
少するので、該FET44Aのドレイン電流Id1が減
少する。第1の実施形態と同様に、FET44Aのゲー
ト幅をWg1とし、各FET461 〜46N は全て同じ
ゲート幅Wg2とし、各FET44A及び461 〜46
N の単位ゲート幅当りの相互コンダクタンス及びドレイ
ンコンダクタンスをそれぞれgm及びgdとし、各FE
T44A及び461 〜46N の閾値をVtとし、抵抗4
5の抵抗値をr1とし、抵抗47の抵抗値をr2とし、
端子41の電圧をVd1とし、FET44Aのゲートの
電圧をVgとすると、該FET44Aのドレイン電流I
d1は、 Id1=gm・W1・(Vg-r1・Id1- Vt) +gd・W1・(Vd1- r1・Id1) ・・・(9) Id2=gm・W2・(-Vt) +gd・W1・(VD1-r2・Id2)/N ・・・(10) Vg=(VD1-r2・Id2)/N ・・・(11) (9)式、(10)式を整理すると、
{W2・(gm−gd)}の時、Id1は閾値Vtに依
存しなくなる。また、電源電圧VD1の値は、各FET
461 〜46N のドレイン・ソース間電圧が全て同じな
ので、VD1=N・Vg+r2・Id2となる。ここ
で、VgはFET461 のドレイン・ソース間電圧なの
で、(FET461 の最小飽和電圧≦Vg≦FET46
1 のドレイン・ソース間耐圧)を満すように設定しなけ
ればならない。また、抵抗値r1は、r1・Id1=V
gとなるように設定すれば、従来の定電流回路と同等の
電流が得られる。
(i)〜(iv)に加えて、さらに次のような効果も期待
できる。FET44Aのゲート電圧Vgを、(FET4
61 の最小飽和電圧≦Vg≦FET461 のドレイン・
ソース間耐圧)の範囲内に設定し、かつ電源端子43が
差動回路20の電源電圧VD1と等しくなるようにNの
値を決めることにより、回路全体の電源を単一化でき
る。
々の変形が可能である。この変形例としては、例えば、
次の(I)〜(IV)のようなものがある。 (I) 第2の実施形態では、FET44Aのゲートを
FET461 のドレインに接続しているが、該FET4
4AのゲートはFET462 、463 あるいは46
m (但し、mは4〜Nの任意の数)のドレインに接続し
ても構わない。但し、この場合、抵抗47の抵抗値r2
は、
抗47の抵抗値r2の値を計算式で示したが、必ずしも
この値に設定しなくても電流の変動を抑制する効果は得
られる。計算式は理論的に考えた場合、効果が最大にな
るものである。 (III) 上記実施形態では、定電流回路40,40Aを
FETで構成した場合について説明したが、このFET
に代えてバイポーラトランジスタ等の他のトランジスタ
で構成することも可能である。 (IV) 第1及び第2の実施形態では、差動増幅回路に
使用する定電流回路40,40Aについて説明したが、
本発明の定電流回路は、差動増幅回路に限らず、定電流
回路を使用する電子回路全般に適用できる。
ちの請求項1に係る発明によれば、第1、第2のFET
及び第1、第2の抵抗を備えているので、次の(a),
(b)のような効果が期待できる。 (a) 本発明の定電流回路では、プロセスのばらつき
等によって第1のFETの閾値ずれにより、ドレイン電
流が減少したときには、ゲート・ソース間電圧が増加
し、ドレイン電流を増加させる方向に作用し、逆に、ド
レイン電流が増加したときには、ゲート・ソース間電圧
が減少し、ドレイン電流を減少させる方向に作用する。
この結果、第1のFETに流れるドレイン電流の変動を
抑えることができ、この定電流回路を有する電子回路の
出力電圧ずれ等を抑制できる。さらに、この電子回路の
最大出力振幅の変動等も抑制できる。 (b) 閾値変動と同様に、動作温度の変化により、第
1のFETのドレイン電流が減少したときには、ゲート
・ソース間電圧が増加し、ドレイン電流を増加させる方
向に作用し、逆に、ドレイン電流が増加したときには、
ゲート・ソース間電圧が減少し、ドレイン電流を減少さ
せる方向に作用する。この結果、第1のFETに流れる
電流の変動を抑えることができ、この定電流回路を有す
る電子回路の出力電圧ずれ等を抑制できる。さらに、電
子回路の最大出力振幅の変動等も抑制できる。請求項2
に係る発明によれば、請求項1に係る発明とほぼ同様の
効果が得られる。請求項3に係る発明によれば、第2〜
第NのFETの各ドレイン・ソース間電圧を、最小飽和
電圧以上かつドレイン・ソース間耐圧以下に設定し、さ
らに第2の電源端子の電圧値が定電流回路を含む電子回
路全体の電源電圧値と等しくなるようにNの値を設定し
たので、回路全体の電源を単一化でき、使い勝手が向上
する。
差動増幅回路を示す回路図である。
差動増幅回路を示す回路図である。
図である。
Claims (3)
- 【請求項1】 ドレインが外部負荷接続端子に接続され
た第1の電界効果トランジスタと、 前記第1の電界効果トランジスタのソースと第1の電源
端子との間に接続された第1の抵抗と、 ドレインが前記第1の電界効果トランジスタのゲートに
接続され、ソース及びゲートが前記第1の電源端子に接
続された第2の電界効果トランジスタと、 前記第2の電界効果トランジスタのドレインと第2の電
源端子との間に接続された第2の抵抗とを、備えたこと
を特徴とする定電流回路。 - 【請求項2】 ドレインが外部負荷接続端子に接続され
た第1の電界効果トランジスタと、 前記第1の電界効果トランジスタのソースと第1の電源
端子との間に接続された第1の抵抗と、 各ソース及びゲートが共通に接続され、前記第1の電源
端子にそれぞれ直列に接続された第2〜第N(但し、N
は3以上の整数)の電界効果トランジスタと、 前記第Nの電界効果トランジスタのドレインと第2の電
源端子との間に接続された第2の抵抗とを備え、 前記第2〜第Nの電界効果トランジスタのうちのいずれ
かのトランジスタのドレインを前記第1の電界効果トラ
ンジスタのゲートに接続したことを特徴とする定電流回
路。 - 【請求項3】 請求項2の定電流回路において、前記第
2〜第Nの電界効果トランジスタの各ドレイン・ソース
間電圧を、最小飽和電圧以上かつドレイン・ソース間耐
圧以下に設定し、さらに前記第2の電源端子の電圧値が
該定電流回路を含む電子回路全体の電源電圧値と等しく
なるように前記Nの値を設定したことを特徴とする定電
流回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16821397A JP3853911B2 (ja) | 1997-06-25 | 1997-06-25 | 定電流回路及びそれを用いた差動増幅回路 |
US09/092,875 US6075405A (en) | 1997-06-25 | 1998-06-08 | Constant current circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16821397A JP3853911B2 (ja) | 1997-06-25 | 1997-06-25 | 定電流回路及びそれを用いた差動増幅回路 |
Publications (2)
Publication Number | Publication Date |
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JPH1115544A true JPH1115544A (ja) | 1999-01-22 |
JP3853911B2 JP3853911B2 (ja) | 2006-12-06 |
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