JPH11150229A - 半導体素子及び半導体素子にインダクタを形成する方法 - Google Patents
半導体素子及び半導体素子にインダクタを形成する方法Info
- Publication number
- JPH11150229A JPH11150229A JP31470197A JP31470197A JPH11150229A JP H11150229 A JPH11150229 A JP H11150229A JP 31470197 A JP31470197 A JP 31470197A JP 31470197 A JP31470197 A JP 31470197A JP H11150229 A JPH11150229 A JP H11150229A
- Authority
- JP
- Japan
- Prior art keywords
- inductor
- semiconductor substrate
- line
- forming
- depression
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＭＭＩＣ上に形成されるインダクタの専有面
積を小さくすることを目的とする。 【解決手段】 半導体基板上に螺旋状又はメアンダ状の
インダクタが形成された半導体素子において、前記半導
体基板１表面に窪みＲを形成し、この窪みＲ上にインダ
クタ３を形成したことを特徴とする半導体素子。
積を小さくすることを目的とする。 【解決手段】 半導体基板上に螺旋状又はメアンダ状の
インダクタが形成された半導体素子において、前記半導
体基板１表面に窪みＲを形成し、この窪みＲ上にインダ
クタ３を形成したことを特徴とする半導体素子。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子及び半導
体素子にインダクタを形成する方法に係わり、特に、マ
イクロ波モノリシックＩＣ（以下、ＭＭＩＣという）に
好適なインダクタ線路とその形成方法に関する。
体素子にインダクタを形成する方法に係わり、特に、マ
イクロ波モノリシックＩＣ（以下、ＭＭＩＣという）に
好適なインダクタ線路とその形成方法に関する。
【０００２】
【従来の技術】図１６は従来のＭＭＩＣのインダクタ部
分の斜め上から見た図、図１７は図１６のインダクタ部
分の断面図である。従来、ＭＭＩＣ上のインダクタ線路
１３は、例えばＧａＡｓ基板１１上に絶縁膜１２を介し
て、Ａｕメッキにより形成されている。ＭＭＩＣは一般
的に高価な単結晶基板上に作られる。そのため安価なＭ
ＭＩＣを提供するために、ＭＭＩＣの小型化つまりＭＭ
ＩＣチップ面積の縮小が望まれている。またＭＭＩＣは
例えば携帯電話端末の内部に使用されているが、携帯電
話端末の小型化のためにもＭＭＩＣの小型化が望まれて
いる。
分の斜め上から見た図、図１７は図１６のインダクタ部
分の断面図である。従来、ＭＭＩＣ上のインダクタ線路
１３は、例えばＧａＡｓ基板１１上に絶縁膜１２を介し
て、Ａｕメッキにより形成されている。ＭＭＩＣは一般
的に高価な単結晶基板上に作られる。そのため安価なＭ
ＭＩＣを提供するために、ＭＭＩＣの小型化つまりＭＭ
ＩＣチップ面積の縮小が望まれている。またＭＭＩＣは
例えば携帯電話端末の内部に使用されているが、携帯電
話端末の小型化のためにもＭＭＩＣの小型化が望まれて
いる。
【０００３】しかしながらＭＭＩＣチップの総面積に対
するインダクタ面積の占める割合は、３割以上になるこ
ともあり、ＭＭＩＣチップ面積の縮小のためにインダク
タの面積を小さくする必要がある。特開平３−２３７７
５５号公報にはＭＭＩＣ内のインダクタの面積を縮小す
る方法が提案されている。図１８は特開平３−２３７７
５５号公報の提案するインダクタの平面図、図１９は図
１８の断面図である。このようにインダクタを２層構造
にすることでインダクタの面積を縮小する方法もある。
しかし、図１８のインダクタでは、第１層インダクタン
ス線１４が作る磁界の向きと第２層インダクタンス線１
５が作る磁界の向きは逆向きになり、これではインダク
タンス線路長が長くなっても大きなインダクタンスを得
ることが出来ないという欠点があった。また、特開平３
−２３７７５５号公報では第２層インダクタンス線１５
を蒸着により形成されるが、一般に蒸着法で形成した金
属膜はその膜厚が小さく、そのため大きな直流電流を流
すことができないという欠点がある。
するインダクタ面積の占める割合は、３割以上になるこ
ともあり、ＭＭＩＣチップ面積の縮小のためにインダク
タの面積を小さくする必要がある。特開平３−２３７７
５５号公報にはＭＭＩＣ内のインダクタの面積を縮小す
る方法が提案されている。図１８は特開平３−２３７７
５５号公報の提案するインダクタの平面図、図１９は図
１８の断面図である。このようにインダクタを２層構造
にすることでインダクタの面積を縮小する方法もある。
しかし、図１８のインダクタでは、第１層インダクタン
ス線１４が作る磁界の向きと第２層インダクタンス線１
５が作る磁界の向きは逆向きになり、これではインダク
タンス線路長が長くなっても大きなインダクタンスを得
ることが出来ないという欠点があった。また、特開平３
−２３７７５５号公報では第２層インダクタンス線１５
を蒸着により形成されるが、一般に蒸着法で形成した金
属膜はその膜厚が小さく、そのため大きな直流電流を流
すことができないという欠点がある。
【０００４】
【発明が解決しようとする課題】本発明の目的は、上記
した従来の欠点を改良し、特に、ＭＭＩＣチップに対す
るインダクタの占める面積の割合を小さく、以て、高価
な半導体基板の面積を小さくする半導体素子とインダク
タの形成方法を提供するものである。本発明の他の目的
は、電流容量の大きいインダクタの形成方法を提供する
ものである。
した従来の欠点を改良し、特に、ＭＭＩＣチップに対す
るインダクタの占める面積の割合を小さく、以て、高価
な半導体基板の面積を小さくする半導体素子とインダク
タの形成方法を提供するものである。本発明の他の目的
は、電流容量の大きいインダクタの形成方法を提供する
ものである。
【０００５】
【課題を解決するための手段】本発明は、上記した目的
を達成するため、基本的には、以下に記載されたような
技術構成を採用するものである。即ち、本発明に係わる
半導体素子の第１の態様としては、半導体基板上に螺旋
状又はメアンダ（ｍｅａｎｄｅｒ）状のインダクタが形
成された半導体素子において、前記半導体基板表面に窪
みを複数個形成し、この窪みに沿ってインダクタを形成
したものであり、第２の態様としては、前記窪みは逆ピ
ラミッド状に形成されているものであり、第３の態様と
しては、前記逆ピラミッド状に形成された先端部には平
坦部が形成されているものであり、第４の態様として
は、前記窪みは半球状又は緩やかな曲面で形成された窪
みであるものであり、第５の態様としては、半導体基板
上に螺旋状又はメアンダ状のインダクタが形成された半
導体素子において、前記半導体基板表面に凸部を形成
し、この凸部に沿ってインダクタを連続的に形成したも
のであり、又、本発明の半導体素子にインダクタを形成
する方法に係る第１の態様としては、半導体基板上に螺
旋状又はメアンダ状等のインダクタを形成する方法であ
って、前記半導体基板上にフォトレジスト膜を形成する
工程と、前記フォトレジスト膜により前記半導体基板を
エッチングする工程と、前記フォトレジスト膜を除去す
る工程と、前記窪みが形成された半導体基板表面に絶縁
膜を形成する工程と、前記絶縁膜上にインダクタを固着
させる工程とを含むものであり、第２の態様としては、
半導体基板上に螺旋状又はメアンダ状等のインダクタを
形成する方法であって、半導体基板上に絶縁膜を堆積さ
せる工程と、前記絶縁膜上にフォトレジスト膜を形成す
る工程と、前記フォトレジスト膜を用いて、前記絶縁膜
をエッチングして窪みを形成する工程と、前記フォトレ
ジスト膜を除去する工程と、前記窪みが形成された絶縁
膜上にインダクタを固着せしめる工程とを含むものであ
る。
を達成するため、基本的には、以下に記載されたような
技術構成を採用するものである。即ち、本発明に係わる
半導体素子の第１の態様としては、半導体基板上に螺旋
状又はメアンダ（ｍｅａｎｄｅｒ）状のインダクタが形
成された半導体素子において、前記半導体基板表面に窪
みを複数個形成し、この窪みに沿ってインダクタを形成
したものであり、第２の態様としては、前記窪みは逆ピ
ラミッド状に形成されているものであり、第３の態様と
しては、前記逆ピラミッド状に形成された先端部には平
坦部が形成されているものであり、第４の態様として
は、前記窪みは半球状又は緩やかな曲面で形成された窪
みであるものであり、第５の態様としては、半導体基板
上に螺旋状又はメアンダ状のインダクタが形成された半
導体素子において、前記半導体基板表面に凸部を形成
し、この凸部に沿ってインダクタを連続的に形成したも
のであり、又、本発明の半導体素子にインダクタを形成
する方法に係る第１の態様としては、半導体基板上に螺
旋状又はメアンダ状等のインダクタを形成する方法であ
って、前記半導体基板上にフォトレジスト膜を形成する
工程と、前記フォトレジスト膜により前記半導体基板を
エッチングする工程と、前記フォトレジスト膜を除去す
る工程と、前記窪みが形成された半導体基板表面に絶縁
膜を形成する工程と、前記絶縁膜上にインダクタを固着
させる工程とを含むものであり、第２の態様としては、
半導体基板上に螺旋状又はメアンダ状等のインダクタを
形成する方法であって、半導体基板上に絶縁膜を堆積さ
せる工程と、前記絶縁膜上にフォトレジスト膜を形成す
る工程と、前記フォトレジスト膜を用いて、前記絶縁膜
をエッチングして窪みを形成する工程と、前記フォトレ
ジスト膜を除去する工程と、前記窪みが形成された絶縁
膜上にインダクタを固着せしめる工程とを含むものであ
る。
【０００６】
【発明の実施の形態】本発明の実施の形態について図面
を参照して詳細に説明する。図１を参照すると、本発明
の最良の形態はＧａＡｓ基板１のような半導体基板上に
凹凸構造を形成し、その基板１上にシリコン酸化膜２な
どの絶縁膜を形成した後に、Ａｕなどの金属を用いて、
インダクタ線路３を凹凸上に形成する。
を参照して詳細に説明する。図１を参照すると、本発明
の最良の形態はＧａＡｓ基板１のような半導体基板上に
凹凸構造を形成し、その基板１上にシリコン酸化膜２な
どの絶縁膜を形成した後に、Ａｕなどの金属を用いて、
インダクタ線路３を凹凸上に形成する。
【０００７】半導体基板表面を凹凸にする事で、その上
に形成するインダクタ線路の長さを平面上に形成する場
合に比して長くすることが出来る。インダクタ線路長は
凹凸の形状とその配置により変化する。凹凸構造を密に
配置することで、基板表面の平面部分を少なくすること
が出来る。つまり凹凸構造は可能な限り密に配置するこ
とでインダクタ線路長は長くなり、ある一定面積でのイ
ンダクタンスを大きくすることが出来る。また、凹凸の
形状を変えることで、インダクタの線路長も変化する。
に形成するインダクタ線路の長さを平面上に形成する場
合に比して長くすることが出来る。インダクタ線路長は
凹凸の形状とその配置により変化する。凹凸構造を密に
配置することで、基板表面の平面部分を少なくすること
が出来る。つまり凹凸構造は可能な限り密に配置するこ
とでインダクタ線路長は長くなり、ある一定面積でのイ
ンダクタンスを大きくすることが出来る。また、凹凸の
形状を変えることで、インダクタの線路長も変化する。
【０００８】次に、本発明の製造方法の実施の形態を説
明する。半導体基板上のインダクタを形成する部分に凹
凸を形成する。形成方法はフォトレジストなど半導体基
板の加工時に加工されにくい材料をマスクとして用い
て、半導体基板表面を覆う。このとき半導体基板全面を
覆うのではなく、図６のように部分的に開口しておく。
この後に半導体基板をドライエッチング、ウエットエッ
チング、ミリングなどの方法で図８の様に加工を行う。
この場合、加工の方法、条件により凹凸の形状が決ま
る。加工後に図９のように表面を覆っていたマスクを除
去する。
明する。半導体基板上のインダクタを形成する部分に凹
凸を形成する。形成方法はフォトレジストなど半導体基
板の加工時に加工されにくい材料をマスクとして用い
て、半導体基板表面を覆う。このとき半導体基板全面を
覆うのではなく、図６のように部分的に開口しておく。
この後に半導体基板をドライエッチング、ウエットエッ
チング、ミリングなどの方法で図８の様に加工を行う。
この場合、加工の方法、条件により凹凸の形状が決ま
る。加工後に図９のように表面を覆っていたマスクを除
去する。
【０００９】次に、図１０のように半導体基板表面をシ
リコン酸化膜などの絶縁材料で覆う。これによりインダ
クタを半導体基板に対して絶縁する。そして、図１１の
ように絶縁材料の上にＡｕなどの金属をインダクタとし
て線路状に形成する。形成方法はメッキ、スパッタ、蒸
着など多くの方法が考えられる。以上のようにすること
で、半導体基板表面に凹凸構造を形成し、その上にイン
ダクタを作成することが出来、そのインダクタは凹凸上
にあるために、平面上に作成したインダクタよりも大き
なインダクタンスを持つことが出来る。
リコン酸化膜などの絶縁材料で覆う。これによりインダ
クタを半導体基板に対して絶縁する。そして、図１１の
ように絶縁材料の上にＡｕなどの金属をインダクタとし
て線路状に形成する。形成方法はメッキ、スパッタ、蒸
着など多くの方法が考えられる。以上のようにすること
で、半導体基板表面に凹凸構造を形成し、その上にイン
ダクタを作成することが出来、そのインダクタは凹凸上
にあるために、平面上に作成したインダクタよりも大き
なインダクタンスを持つことが出来る。
【００１０】このように、本発明では、インダクタを形
成する線路を凹凸上に作るため、従来の平面上に線路を
形成する方法に比して、同一面積内に作ることの出来る
線路長を長くすることが出来、ＭＭＩＣ上の同一面積内
に従来よりインダクタンスの大きなインダクタを形成す
ることが出来る。即ち、同一インダクタンスのインダク
タを従来の方法に比して小さな面積に形成することが出
来る。
成する線路を凹凸上に作るため、従来の平面上に線路を
形成する方法に比して、同一面積内に作ることの出来る
線路長を長くすることが出来、ＭＭＩＣ上の同一面積内
に従来よりインダクタンスの大きなインダクタを形成す
ることが出来る。即ち、同一インダクタンスのインダク
タを従来の方法に比して小さな面積に形成することが出
来る。
【００１１】
【実施例】以下に、本発明に係る半導体素子及び半導体
素子にインダクタを形成する方法の具体例を図面を参照
しながら詳細に説明する。図１、２及び図５乃至図１１
は本発明の第１の具体例の構造を示す図であって、図に
は、半導体基板１上に螺旋状又はメアンダ状のインダク
タ３が形成された半導体素子において、前記半導体基板
１表面に窪みＲを複数個形成し、この窪みＲ上にインダ
クタ３を連続的に形成したことを特徴とする半導体素子
が示されている。
素子にインダクタを形成する方法の具体例を図面を参照
しながら詳細に説明する。図１、２及び図５乃至図１１
は本発明の第１の具体例の構造を示す図であって、図に
は、半導体基板１上に螺旋状又はメアンダ状のインダク
タ３が形成された半導体素子において、前記半導体基板
１表面に窪みＲを複数個形成し、この窪みＲ上にインダ
クタ３を連続的に形成したことを特徴とする半導体素子
が示されている。
【００１２】本発明を更に、詳細に説明すると、図１は
本発明の第１の具体例を示す図で、ＭＭＩＣを斜め上か
ら見た図、図２は図１のインダクタ部分の断面図であ
る。本発明では、ＧａＡｓ基板１の表面に逆ピラミッド
型の窪みを多数作成し、絶縁用のシリコン酸化膜２を基
板１上に薄く成長させた後にインダクタ線路３をＡｕメ
ッキにて形成している。逆ピラミッド構造はＧａＡｓ基
板１を異方性エッチングすることで容易に得られ、Ｇａ
Ａｓ（１１１）面で逆ピラミッドの４斜面を形成した場
合、その頂角は図５のように約７１度となる。この角度
はＺｉｎｃｂｌｅｎｄｅ構造をしたＧａＡｓ単結晶の結
晶構造により決まっている。この逆ピラミッドの頂点を
通り、（１１１）面を通るようにインダクタ線路３を形
成した場合、線路長は平面に線路を形成した場合に比べ
てその長さは約１．７倍となる。この長さは三角関数か
ら求めることが出来る。このとき、例えば螺旋状に線路
を形成しインダクタとしている場合、線路の巻き方と、
逆ピラミッド上の窪みの密度にも依るがインダクタの専
有面積は半分になる。
本発明の第１の具体例を示す図で、ＭＭＩＣを斜め上か
ら見た図、図２は図１のインダクタ部分の断面図であ
る。本発明では、ＧａＡｓ基板１の表面に逆ピラミッド
型の窪みを多数作成し、絶縁用のシリコン酸化膜２を基
板１上に薄く成長させた後にインダクタ線路３をＡｕメ
ッキにて形成している。逆ピラミッド構造はＧａＡｓ基
板１を異方性エッチングすることで容易に得られ、Ｇａ
Ａｓ（１１１）面で逆ピラミッドの４斜面を形成した場
合、その頂角は図５のように約７１度となる。この角度
はＺｉｎｃｂｌｅｎｄｅ構造をしたＧａＡｓ単結晶の結
晶構造により決まっている。この逆ピラミッドの頂点を
通り、（１１１）面を通るようにインダクタ線路３を形
成した場合、線路長は平面に線路を形成した場合に比べ
てその長さは約１．７倍となる。この長さは三角関数か
ら求めることが出来る。このとき、例えば螺旋状に線路
を形成しインダクタとしている場合、線路の巻き方と、
逆ピラミッド上の窪みの密度にも依るがインダクタの専
有面積は半分になる。
【００１３】次に本発明の第１の具体例の製造方法を図
を追って説明する。まず、図６のようにＧａＡｓ基板１
の表面をフォトレジスト膜４にて覆う。このときフォト
レジスト膜４は図６のように格子点状に開口するように
露光、現像する。この開口部５の間隔が逆ピラミッドの
間隔となる。図１のようにインダクタ線路３が逆ピラミ
ッド上の窪みＲの頂点を通ることが、インダクタンスを
大きくするために望ましいので、開口部５の間隔はイン
ダクタ線路３の間隔と等しくしておく。次にウエットエ
ッチングを行い、開口部５に露出しているＧａＡｓ基板
の異方性エッチングを行う。エッチャントとしてＨＦ＋
Ｈ2 Ｏ2 ＋Ｈ2 Ｏ、ＨＢｒ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ、Ｈ2 Ｓ
Ｏ4 ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏなどを用いることで、逆ピラミ
ッド型の異方性エッチングが行われる。
を追って説明する。まず、図６のようにＧａＡｓ基板１
の表面をフォトレジスト膜４にて覆う。このときフォト
レジスト膜４は図６のように格子点状に開口するように
露光、現像する。この開口部５の間隔が逆ピラミッドの
間隔となる。図１のようにインダクタ線路３が逆ピラミ
ッド上の窪みＲの頂点を通ることが、インダクタンスを
大きくするために望ましいので、開口部５の間隔はイン
ダクタ線路３の間隔と等しくしておく。次にウエットエ
ッチングを行い、開口部５に露出しているＧａＡｓ基板
の異方性エッチングを行う。エッチャントとしてＨＦ＋
Ｈ2 Ｏ2 ＋Ｈ2 Ｏ、ＨＢｒ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ、Ｈ2 Ｓ
Ｏ4 ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏなどを用いることで、逆ピラミ
ッド型の異方性エッチングが行われる。
【００１４】図７はエッチング時間により基板の断面構
造が変化することを示している。エッチング時間が短い
と完全な逆ピラミッド構造にまでエッチングされる前に
エッチングが終わるため、図７（ａ）のように逆ピラミ
ッド状に形成された先端部には平坦部Ｒ’が形成された
断面形状となる。逆にエッチング時間が長いと図７
（ｂ）のように、逆ピラミッド構造が完成し、更に、斜
め下方向にエッチングが進むので逆ピラミッドの深さが
深くなり、図７（ｃ）のように横にピラミッド同士がつ
ながる。図９はフォトレジスト膜４除去後の断面構造で
ある。図１０は図９のＧａＡｓ基板１上に絶縁膜として
シリコン酸化膜２を薄く堆積させた後の構造である。シ
リコン酸化膜２はＧａＡｓ基板１とインダクタ線路３を
絶縁するためのもので、シリコン酸化膜２の厚さは３０
０オングストロームでＣＶＤ法（化学的気相成長法）に
より堆積する。これよりも薄いシリコン酸化膜を堆積す
ることはＣＶＤ装置の制御性の点で難しい。逆に厚くシ
リコン酸化膜を堆積することは可能であり問題もない
が、ＧａＡｓ基板とインダクタ線路を絶縁する目的にお
いては、３００オングストロームで十分である。
造が変化することを示している。エッチング時間が短い
と完全な逆ピラミッド構造にまでエッチングされる前に
エッチングが終わるため、図７（ａ）のように逆ピラミ
ッド状に形成された先端部には平坦部Ｒ’が形成された
断面形状となる。逆にエッチング時間が長いと図７
（ｂ）のように、逆ピラミッド構造が完成し、更に、斜
め下方向にエッチングが進むので逆ピラミッドの深さが
深くなり、図７（ｃ）のように横にピラミッド同士がつ
ながる。図９はフォトレジスト膜４除去後の断面構造で
ある。図１０は図９のＧａＡｓ基板１上に絶縁膜として
シリコン酸化膜２を薄く堆積させた後の構造である。シ
リコン酸化膜２はＧａＡｓ基板１とインダクタ線路３を
絶縁するためのもので、シリコン酸化膜２の厚さは３０
０オングストロームでＣＶＤ法（化学的気相成長法）に
より堆積する。これよりも薄いシリコン酸化膜を堆積す
ることはＣＶＤ装置の制御性の点で難しい。逆に厚くシ
リコン酸化膜を堆積することは可能であり問題もない
が、ＧａＡｓ基板とインダクタ線路を絶縁する目的にお
いては、３００オングストロームで十分である。
【００１５】図１１は図１０の上にインダクタ線路３と
してＡｕをメッキにて形成した後の断面構造である。イ
ンダクタ線路３はフォトレジストを利用して螺旋状に形
成する。インダクタ線路３はＧａＡｓ基板１の逆ピラミ
ッドの頂点を通るように配線する。こうすることでより
大きなインダクタンスを得ることが出来る。螺旋状にイ
ンダクタ線路３を形成する際、インダクタ線路３の線路
幅を５ミクロン、線路間隔を５ミクロンとする。この線
路幅、間隔は小さい方が一定面積内により長い線路、つ
まり大きなインダクタンスを得ることが出来るが、イン
ダクタ線路形成時の加工性やインダクタとして使用する
際に流す電流量などにより、線路幅、間隔を変える必要
がある。
してＡｕをメッキにて形成した後の断面構造である。イ
ンダクタ線路３はフォトレジストを利用して螺旋状に形
成する。インダクタ線路３はＧａＡｓ基板１の逆ピラミ
ッドの頂点を通るように配線する。こうすることでより
大きなインダクタンスを得ることが出来る。螺旋状にイ
ンダクタ線路３を形成する際、インダクタ線路３の線路
幅を５ミクロン、線路間隔を５ミクロンとする。この線
路幅、間隔は小さい方が一定面積内により長い線路、つ
まり大きなインダクタンスを得ることが出来るが、イン
ダクタ線路形成時の加工性やインダクタとして使用する
際に流す電流量などにより、線路幅、間隔を変える必要
がある。
【００１６】次に、本発明の第２の具体例について説明
する。図３、４及び図１２乃至図１５は第２の具体例を
示す図であり、図３はＭＭＩＣを斜め上から見た図、図
４は図３のインダクタ部分の断面図である。図４を参照
すると、第２の具体例は第１の具体例と比較して凹凸の
形状が異なっており、ＧａＡｓ基板６上のシリコン酸化
膜７を厚く堆積し、シリコン酸化膜７をエッチングする
ことで半球形または緩やかな曲面で形成される窪みＲ’
を形成する。シリコン酸化膜７の厚さは窪みＲ’の深さ
以上あればよく、例えば３ミクロンの深さの窪みＲ’の
ときは、シリコン酸化膜２の厚さは４ミクロンで十分で
ある。窪みＲ’の断面形状が半円形で、この半円形の頂
点を通るように線路を形成した場合、線路長は平面に線
路を形成した場合に比べてその長さはπ／２となる。た
だしπは円周率を表す。
する。図３、４及び図１２乃至図１５は第２の具体例を
示す図であり、図３はＭＭＩＣを斜め上から見た図、図
４は図３のインダクタ部分の断面図である。図４を参照
すると、第２の具体例は第１の具体例と比較して凹凸の
形状が異なっており、ＧａＡｓ基板６上のシリコン酸化
膜７を厚く堆積し、シリコン酸化膜７をエッチングする
ことで半球形または緩やかな曲面で形成される窪みＲ’
を形成する。シリコン酸化膜７の厚さは窪みＲ’の深さ
以上あればよく、例えば３ミクロンの深さの窪みＲ’の
ときは、シリコン酸化膜２の厚さは４ミクロンで十分で
ある。窪みＲ’の断面形状が半円形で、この半円形の頂
点を通るように線路を形成した場合、線路長は平面に線
路を形成した場合に比べてその長さはπ／２となる。た
だしπは円周率を表す。
【００１７】次に、この具体例の製造方法を図を追って
説明する。まず、図１２のようにＧａＡｓ基板６の表面
にシリコン酸化膜７を堆積させる。シリコン酸化膜７の
厚さはこのあとに形成する凹凸の窪みＲ１の深さ以上あ
ればよく、例えば３ミクロンの深さの窪みＲ１のとき
は、シリコン酸化膜７の厚さは４ミクロンで十分であ
る。
説明する。まず、図１２のようにＧａＡｓ基板６の表面
にシリコン酸化膜７を堆積させる。シリコン酸化膜７の
厚さはこのあとに形成する凹凸の窪みＲ１の深さ以上あ
ればよく、例えば３ミクロンの深さの窪みＲ１のとき
は、シリコン酸化膜７の厚さは４ミクロンで十分であ
る。
【００１８】次に、図１３のようにシリコン酸化膜７の
表面をフォトレジスト膜９にて覆う。フォトレジスト膜
９は図６のフォトレジスト膜４と同様に格子点状に開口
する。次にドライエッチングを行い、開口部１０に露出
しているシリコン酸化膜７のエッチングを行う。ＣＦ4
＋Ｈ2 ガスでＲＩＥ法（リアクティブ・イオン・エッチ
ング法）によりエッチングすることで、図１４の様な緩
やかな曲線を持つ形状にエッチングされる。図１５は、
図１４のフォトレジスト膜９を除去し、インダクタ線路
８としてＡｕをメッキにて形成した状態の断面構造であ
る。
表面をフォトレジスト膜９にて覆う。フォトレジスト膜
９は図６のフォトレジスト膜４と同様に格子点状に開口
する。次にドライエッチングを行い、開口部１０に露出
しているシリコン酸化膜７のエッチングを行う。ＣＦ4
＋Ｈ2 ガスでＲＩＥ法（リアクティブ・イオン・エッチ
ング法）によりエッチングすることで、図１４の様な緩
やかな曲線を持つ形状にエッチングされる。図１５は、
図１４のフォトレジスト膜９を除去し、インダクタ線路
８としてＡｕをメッキにて形成した状態の断面構造であ
る。
【００１９】なお、上記説明においては、半導体基板上
に窪みを形成するとして説明したが、逆に凸部を複数個
形成し、これにより所定の長のインダクタ線路を連続的
に形成するようにしてもよい。
に窪みを形成するとして説明したが、逆に凸部を複数個
形成し、これにより所定の長のインダクタ線路を連続的
に形成するようにしてもよい。
【００２０】
【発明の効果】本発明は、上述のように構成したので、
従来と同一面積のＭＭＩＣ上に第１の具体例では最大で
約１．７倍、第２の具体例では最大でπ／２倍の線路長
のインダクタを形成できる。
従来と同一面積のＭＭＩＣ上に第１の具体例では最大で
約１．７倍、第２の具体例では最大でπ／２倍の線路長
のインダクタを形成できる。
【図１】第１の具体例を示す斜視図である。
【図２】第１の具体例の断面図である。
【図３】第２の具体例を示す斜視図である。
【図４】第２の具体例の断面図である。
【図５】第１の具体例の異方性エッチング後の窪みの頂
角を示す図である。
角を示す図である。
【図６】エッチングのマスクとなるレジストの開口の様
子を示す図である。
子を示す図である。
【図７】第１の具体例のエッチング時間と窪みの形状と
の関係を示す断面図である。
の関係を示す断面図である。
【図８】第１の具体例のエッチング後の断面図である。
【図９】第１の具体例のフォトレジスト除去後の断面図
である。
である。
【図１０】第１の具体例のシリコン酸化膜堆積後の断面
図である。
図である。
【図１１】第１の具体例のインダクタ線路形成後の断面
図である。
図である。
【図１２】第２の具体例のシリコン酸化膜堆積後の断面
図である。
図である。
【図１３】第２の具体例のフォトレジスト堆積後の断面
図である。
図である。
【図１４】第２の具体例のエッチング後の断面図であ
る。
る。
【図１５】第２の具体例のインダクタ線路形成後の断面
図である。
図である。
【図１６】従来のＭＭＩＣのインダクタ部の斜視図であ
る。
る。
【図１７】従来のＭＭＩＣのインダクタ部の断面図であ
る。
る。
【図１８】特開平３−２３７７５５号公報の要部の平面
図である。
図である。
【図１９】同インダクタ部分の断面図である。
１ ＧａＡｓ基板 ２ シリコン酸化膜 ３ インダクタ線路 ４ フォトレジスト膜 ５ フォトレジスト開口部 ６ ＧａＡｓ基板 ７ シリコン酸化膜 ８ インダクタ線路 ９ フォトレジスト膜 １０ フォトレジスト開口部 １１ ＧａＡｓ基板 １２ シリコン酸化膜 １３ インダクタ線路 １４ 第１層インダクタンス線 １５ 第２層インダクタンス線 １６ シリコン窒化膜 １７ コンタクト部分 １８ ＧａＡｓ主面
Claims (7)
- 【請求項１】 半導体基板上に螺旋状又はメアンダ状の
インダクタが形成された半導体素子において、前記半導
体基板表面に窪みを複数個形成し、この窪みに沿ってイ
ンダクタを連続的に形成したことを特徴とする半導体素
子。 - 【請求項２】 前記窪みは逆ピラミッド状に形成されて
いることを特徴とする請求項１記載の半導体素子。 - 【請求項３】 前記逆ピラミッド状に形成された先端部
には平坦部が形成されていることを特徴とする請求項２
記載の半導体素子。 - 【請求項４】 前記窪みは半球状又は緩やかな曲面で形
成された窪みであることを特徴とする請求項１記載の半
導体素子。 - 【請求項５】 半導体基板上に螺旋状又はメアンダ状の
インダクタが形成された半導体素子において、前記半導
体基板表面に凸部を複数個形成し、この凸部に沿ってイ
ンダクタを連続的に形成したことを特徴とする半導体素
子。 - 【請求項６】 半導体基板上に螺旋状又はメアンダ状等
のインダクタを形成する方法であって、 前記半導体基板上にフォトレジスト膜を形成する工程
と、 前記フォトレジスト膜により前記半導体基板をエッチン
グする工程と、 前記フォトレジスト膜を除去する工程と、 前記窪みが形成された半導体基板表面に絶縁膜を形成す
る工程と、 前記絶縁膜上にインダクタを固着させる工程とを含むこ
とを特徴とする半導体素子にインダクタを形成する方
法。 - 【請求項７】 半導体基板上に螺旋状又はメアンダ状等
のインダクタを形成する方法であって、 半導体基板上に絶縁膜を堆積させる工程と、 前記絶縁膜上にフォトレジスト膜を形成する工程と、 前記フォトレジスト膜を用いて、前記絶縁膜をエッチン
グして窪みを形成する工程と、 前記フォトレジスト膜を除去する工程と、 前記窪みが形成された絶縁膜上にインダクタを固着せし
める工程とを含むことを特徴とする半導体素子にインダ
クタを形成する方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31470197A JP3173444B2 (ja) | 1997-11-17 | 1997-11-17 | 半導体素子及び半導体素子にインダクタを形成する方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31470197A JP3173444B2 (ja) | 1997-11-17 | 1997-11-17 | 半導体素子及び半導体素子にインダクタを形成する方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11150229A true JPH11150229A (ja) | 1999-06-02 |
| JP3173444B2 JP3173444B2 (ja) | 2001-06-04 |
Family
ID=18056518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31470197A Expired - Fee Related JP3173444B2 (ja) | 1997-11-17 | 1997-11-17 | 半導体素子及び半導体素子にインダクタを形成する方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3173444B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014051996A1 (en) * | 2012-09-27 | 2014-04-03 | Intel Corporation | Vertical meander inductor for small core voltage regulators |
| JP2021019927A (ja) * | 2019-07-29 | 2021-02-18 | 京セラ株式会社 | 超音波探触子および超音波検出装置 |
-
1997
- 1997-11-17 JP JP31470197A patent/JP3173444B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014051996A1 (en) * | 2012-09-27 | 2014-04-03 | Intel Corporation | Vertical meander inductor for small core voltage regulators |
| US8803283B2 (en) | 2012-09-27 | 2014-08-12 | Intel Corporation | Vertical meander inductor for small core voltage regulators |
| US9129844B2 (en) | 2012-09-27 | 2015-09-08 | Intel Corporation | Vertical meander inductor for small core voltage regulators |
| US9490313B2 (en) | 2012-09-27 | 2016-11-08 | Intel Corporation | Vertical meander inductor for small core voltage regulators |
| US10008557B2 (en) | 2012-09-27 | 2018-06-26 | Intel Corporation | Vertical meander inductor for small core voltage regulators |
| JP2021019927A (ja) * | 2019-07-29 | 2021-02-18 | 京セラ株式会社 | 超音波探触子および超音波検出装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3173444B2 (ja) | 2001-06-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100413226B1 (ko) | 전기음향 변환기, 그 제조방법 및 그를 이용한 전기음향변환장치 | |
| US7217650B1 (en) | Metallic nanowire interconnections for integrated circuit fabrication | |
| JP2002525846A (ja) | 一体型の誘導性素子及びその製造方法 | |
| US5444021A (en) | Method for making a contact hole of a semiconductor device | |
| EP0734060B1 (en) | Manufacture method of a DRAM capacitor storage electrode with textured surface | |
| JP2006237643A (ja) | 半導体材料ウエハ内に埋込みキャビティを形成するプロセスおよび埋込みキャビティ | |
| TW519723B (en) | Method for forming multi-level metal interconnection | |
| IT9020416A1 (it) | Dispositivo a semiconduttore e relativo metodo di fabbricazione | |
| US20040150940A1 (en) | Thin film capacitor and fabrication method thereof | |
| JPH11330230A (ja) | 半導体装置とその製造方法 | |
| JP3173444B2 (ja) | 半導体素子及び半導体素子にインダクタを形成する方法 | |
| US5173448A (en) | Process for fabricating a semiconductor device | |
| JPH02172261A (ja) | 半導体装置の製造方法 | |
| US20040152259A1 (en) | Thin film capacitor and fabrication method thereof | |
| JP2000195867A (ja) | 象嵌技法を利用した微細金属パタ―ン形成方法 | |
| CN113794460B (zh) | 纳米声子晶体及其制备方法 | |
| TWI771167B (zh) | 半導體元件的製造方法 | |
| KR100487364B1 (ko) | 박막인덕터제조방법 | |
| KR0135697B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| JP3844707B2 (ja) | 金属配線の形成方法 | |
| JPH04303943A (ja) | 半導体装置の製造方法 | |
| JPH05135950A (ja) | インダクタンス素子およびその製法 | |
| JPH01186657A (ja) | 半導体装置の製造方法 | |
| JP3007112B2 (ja) | ゲート電極形成方法 | |
| JPS6379345A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |