JPH1115017A - 液晶表示装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 静電気による配線や絶縁膜の破壊、トランジ
スタ特性の変化を防止するために周辺に短絡した配線
を、工程を追加することなく分離する。 【解決手段】 スパッタ法等を用い、第２の導電膜３９
として第１の導電膜と同じ材料からなる導電膜を１００
０〜３０００Å程度の膜厚で全面に堆積し、フォトリソ
グラフィーにより信号線４、信号線側入力パッド２３、
ソース電極１９及びドレイン電極１８等を所定パターン
に形成する。またこの第２の導電膜のパターン形成時
に、分離用コンタクトホールの第２の導電膜と第１の導
電膜の積層膜もエッチングにより除去し、走査線と周辺
共通線の分離を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置、特
にアクティブマトリクス型の液晶表示装置及びその製造
方法に関する。

【０００２】

【従来の技術】現在、液晶表示装置は、軽量、低消費電
力等の特徴を有するディスプレイとしてパソコンのモニ
ターに広く使用されている。特に、各画素ごとに薄膜ト
ランジスタを形成したアクティブマトリクス型の液晶表
示装置は、各画素の明るさを電圧制御により細かく変化
させることができるため、高精細なディスプレイとして
様々な用途に使用されている。

【０００３】一般的な従来技術によるアクティブマトリ
クス型の液晶表示装置について、図５及び図６を参照し
て、その構造及び動作原理を以下に説明する。図５は、
一般的な従来技術によるアクティブマトリクス型の液晶
表示装置を示す断面図であり、図６は、絶縁性基板上に
マトリクス状に形成された薄膜トランジスタアレイの構
成を示す平面図である。

【０００４】図に示すように、第１の絶縁性基板１と第
２の絶縁性基板２が互いに平行に対向して位置し、その
間隙には表示材料である液晶１０が挟持されている。絶
縁性基板のうち、第１の絶縁性基板１の液晶と接する側
の一主面には走査線（Ｇ０〜Ｇｎ）３と信号線（Ｓ１〜
Ｓｎ）４が形成され、これらの交差部にマトリクス状に
配置された薄膜トランジスタ５の一方の電極には、透明
導電膜からなる画素電極６が形成されている。

【０００５】また、第１の絶縁性基板１と対向する第２
の絶縁性基板２の液晶と接する側の一主面にはＲ、Ｇ、
Ｂの３原色の色層７、８、９が、第１の基板１の各画素
電極６に相対する箇所に形成され、さらにその上に各色
層７、８、９の境界部を遮光するためのブラックマトリ
クス１１及び透明導電膜からなる共通電極１２が形成さ
れている。

【０００６】この構成を有する液晶表示装置において
は、一定周期で走査線３に薄膜トランジスタ５をＯＮす
るための電圧が供給されるとともに、表示する画像に対
応する信号電圧を信号線４に供給すれば、走査線３に接
続された薄膜トランジスタ５が作動し、信号線４から画
素電極６に所定の電圧が印加される。この結果、画素電
極６と共通電極１２との間に電位差を生じて液晶の分子
を駆動させ、絶縁性基板１、液晶１０、絶縁性基板２の
経路で透過する光の光量を変化させる。この光の透過状
態変化を利用して画像などを表示する。

【０００７】図７に、従来のアクティブマトリクス型の
液晶表示装置で一般的に用いられている逆スタガー型薄
膜トランジスタの製造工程を、また図８に、図７に示す
製造工程で形成されたアクティブマトリクス型の薄膜ト
ランジスタアレーの平面図を示す。

【０００８】図７に示す一般的な逆スタガー型の薄膜ト
ランジスタは、ガラス等の透明絶縁基板１３上に、ゲー
ト電極１４及びその上にゲート絶縁膜１５、さらにゲー
ト電極１４と相対するゲート絶縁膜１５上に形成された
半導体膜１６及びオーミックコンタクト膜１７、さらに
そのオーミックコンタクト膜１７に接続されたソース電
極１９及びドレイン電極１８、及びさらにその上に保護
膜２１が積層された構造を有している。

【０００９】逆スタガー型の薄膜トランジスタの製造工
程を図７を参照して、以下に説明する。まず図７（ａ）
に示すように、ガラスなどの透明絶縁基板１３上に、Ａ
ｌやＭｏ、Ｃｒ等からなる第１の導電膜をスパッタ法等
により全面に堆積する。次に感光性のレジストを金属膜
上の全面に塗布し、ゲート電極１４、走査線３及び走査
線入力パッド２２等の所定のパターンを露光、現像し
て、レジストに所定パターンを形成する。更に、このレ
ジストをマスクとして第１の導電膜のエッチングを行っ
て、ゲート電極１４及び走査線などの所定パターンに形
成し、その後、レジストを剥離して導電膜のパターンニ
ングを完了する。以下、レジストの塗布から剥離までの
工程をフォトリソグラフィーという。

【００１０】続いて、図７（ｂ）に示すように、第１の
導電膜の所定パターン上にスパッタ法やプラズマＣＶＤ
法などでゲート絶縁膜１５となるＳｉＯｘやＳｉＮｘ
等、アモルファスシリコン（以下、ａ−Ｓｉという）等
からなる半導体膜１６、及び半導体膜１６とソース、ド
レイン電極間のオーミックコンタクトをとるために、ｎ
型ａ−Ｓｉ等のオーミックコンタクト膜１７を順に連続
して全面に堆積する。次に、ｎ型ａ−Ｓｉ及びａ−Ｓｉ
をフォトリソグラフィーにより、ゲート電極上の絶縁膜
にトランジスタのチャンネル部となる所定のパターンを
形成する。

【００１１】次に図７（ｃ）に示すように、走査線や信
号線入力パッド部等で、第１の導電膜とソース電極、ド
レイン電極及び信号線などを形成する第２の導電膜の導
通をとるために、フォトリソグラフィーにより所定パタ
ーンのゲート絶縁膜をエッチングして第１の導電膜上に
ゲート絶縁膜の開口部を形成する。続いて、ＡｌやＭ
ｏ、Ｃｒ等からなる第２の導電膜をスパッタ法などによ
り全面に堆積し、フォトリソグラフィーにより信号線
４、ソース電極１９、ドレイン電極１８及びを形成す
る。

【００１２】さらに図７（ｄ）に示すように、ＩＴＯ等
の透明導電膜を全面に堆積し、フォトリソグラフィーに
より画素電極２０を形成し、その後、ソース、ドレイン
電極をマスクとしてエッチングを行い、トランジスタチ
ャンネル部のｎ型ａ−Ｓｉを除去する。最後にＳｉＮｘ
等からなる保護膜２１を全面に堆積し、画素電極上及び
外部から信号を入力するためのパッド上の保護膜をフォ
トリソグラフィーにより除去して、薄膜トランジスタの
形成を完了する。

【００１３】この従来の液晶表示装置の薄膜トランジス
タアレーでは、各走査線３及び信号線４は１本ずつ電気
的に分離されている。この従来の液晶表示装置の製造過
程では、各工程の成膜装置やエッチング装置でトレイな
どから絶縁基板を外す際の剥離帯電、あるいは成膜工程
やエッチング工程等で導電膜のパターンがチャージアッ
プされ帯電するという現象が生じる。

【００１４】特に、プラズマＣＶＤ法を用いた絶縁膜や
半導体膜の成膜工程、及びドライエッチング工程では、
プラズマ中に基板が長時間さらされるため帯電が生じや
すい。また、このような帯電の他にも、成膜工程中の異
常放電などにより、ある特定の信号線や走査線に対して
瞬間的に非常に大きな電荷が加えられることがある。こ
れもプラズマＣＶＤ法を用いた成膜工程で生じることが
多い。このとき、隣り合う走査線同士あるいは信号線同
士が電気的に接続されていない場合には、帯電量の差や
異常放電により加えられた電荷が耐圧を上回る可能性が
増大し、隣り合う走査線間あるいは信号線間などで突発
電流が流れ、配線の断線、ショートあるいは絶縁膜の破
壊等の不良を引き起こす。また、断線やショートに至ら
ない場合でも、トランジスタ部でゲート絶縁膜に電荷の
注入が生じ、しきい値がシフトするなど、トランジスタ
特性が変化して点欠陥不良が生じるなどの問題がある。

【００１５】また特に、この従来例の走査線などのよう
に、透明絶縁基板上に最初に形成される走査線もしくは
信号線等の配線のパターンは、薄膜トランジスタの形成
が完了するまでに通過する成膜やドライエッチングの工
程数が多い上、比較的パターンの長さが長く面積も大き
いためにチャージアップによる帯電量も大きく、断線や
ショート等の不良が多くなるという問題がある。

【００１６】

【発明が解決しようとする課題】図９に、上記課題を解
決するため全ての走査線同士及び全ての信号線同士を共
通線で接続した一般的な液晶表示装置のアクティブマト
リクス型の薄膜トランジスタアレーの平面図を示す。薄
膜トランジスタは、図７に示す逆スタガー型薄膜トラン
ジスタと同じ構造である。各信号線及び走査線は走査信
号入力パッド２２または信号線入力パッド２３を経由し
て引き出され、信号線側共通線２９または走査線側共通
線２８に接続されている。

【００１７】このような構造にすることにより、全ての
走査線同士及び信号線同士は同電位となるため、隣り合
う走査線間あるいは信号線間で突発電流が流れることは
なくなる。また、特定の走査線あるいは信号線に異常放
電などにより大きな電荷が加えられる場合にも、電荷は
全ての走査線あるいは信号線に分散して流れるため、特
定の線が破壊されたり、あるいは特定の薄膜トランジス
タの特性が変化するといったことが軽減される。

【００１８】このような従来構造では、薄膜トランジス
タ形成後の欠陥の検出検査を次のような方法で行う。す
なわち信号線側一括パッド２７、走査線側一括パッド２
６、信号線側測定パッド２４、走査線側測定パッド２５
のそれぞれに針等によりコンタクトし、信号線側一括パ
ッドと走査線側一括パッドの間の抵抗、または走査線側
一括パッドと走査線側測定パッド間の抵抗、信号線側一
括パッドと信号線測定パッドの間の抵抗、走査線側一括
パッドと走査線測定パッドの間の抵抗等を測定すること
で、各信号線及び走査線のショートや断線の走査を行う
（以下、この検査方式を、一括方式と記す）。

【００１９】一方、各画素のトランジスタの不良や蓄積
容量の不良等を検査する新たな検査方式が特開平３−２
００１２１号公報に記載されている（以下、この検査方
式をアレイテスタ方式と記す）。この検査方式について
以下に説明する。まず、各走査線に順次トランジスタが
ＯＮ状態となる電圧を印加し、それに同期して信号線に
も信号電圧を入力して、個々の画素にある一定の電荷を
蓄える。次にトランジスタがＯＦＦ状態となる電圧を印
加し、一定期間この電荷を保持した後、再度各トランジ
スタをＯＮ状態にし、画素に蓄えられていた電荷が放電
電流として信号線に流れ出る値を測定する。画素が正常
に形成されていれば、画素に蓄えられる電荷の量は、ト
ランジスタのＯＮ電流と、トランジスタがＯＮ状態とな
っている時間により決まる。一定の値となるため、信号
線に流れ出る放電電流の値も一定の値になる。もし、あ
る画素で、薄膜トランジスタの特性不良や、画素電極と
走査線や信号線とのショート等のパターン不良がある場
合には、その画素に蓄えられる電荷が、正常な画素に蓄
えられるべき電荷に比べが小さくなるため、信号線に流
れ出る放電電流も小さくなり、欠陥として検出すること
ができる。すなわち、アレイテスタ方式では、各信号線
や走査線のショートや断線などに起因する線欠陥不良に
加え、点欠陥不良も検出することができる。

【００２０】しかしながら、共通線に全ての走査線同士
及び信号線同士を接続する従来のトランジスタアレー構
造では、このアレイテスタ方式の検査を適用するにあた
って、次のような問題点がある。すなわち、ある特定の
画素の薄膜トランジスタをＯＮ状態にして、その画素に
電荷を蓄えようとした場合、ある特定の走査線と信号線
に所定の電圧を印加しても、全ての走査線同士及び信号
線同士が電気的に接続しているので、全ての薄膜トラン
ジスタがＯＮ状態となり、全ての画素に電荷が蓄えられ
るため、画素単位での放電電流を測定することができ
ず、点欠陥を検出することができない。すなわち、この
従来のトランジスタアレー構造では、静電気による不良
は低減することができるが、一括方式による検査しかで
きないため、薄膜トランジスタの特性不良やパターンニ
ング不良に起因する点欠陥不良は、次工程へ流出してし
まうという問題がある。

【００２１】そこで、静電破壊を防止し、かつアレイテ
スタ方式の検査を行うために図１０及び１１のような薄
膜トランジスタアレー構造が考えられている。図１０で
は、２つのダイオード３０と切断用のコンタクトホール
３１により各走査線間及び各信号線間接続する構造であ
る（特開昭６３−１０６７８８）。図１０では外部より
加わった静電気をダイオードを介して薄膜トランジスタ
アレー全体に分散させることで静電気による不良の発生
を低減させることができ、また電気的な短絡の分離を、
薄膜トランジスタアレーの形成工程中や形成完了後だけ
ではなく、配向処理や液晶の封入作業などを完了した任
意の時点で、エッチングにより行うことができるため、
静電気による不良の発生しにくい構造となっている。ま
た図１１では２つのダイオード３０を介して２本の共通
線３２へ接続し、各共通線へそれぞれダイオードが逆バ
イアス状態となる電圧を印加することにより、表示部に
影響を及ぼすことなく静電破壊を防止し検査も行うこと
ができるような構造としている。この構造の場合には、
最終的にレーザカッタ等により短絡線２９のカットを行
う。

【００２２】しかしながら、図１０及び図１１に示すト
ランジスタアレー構造では、最終的には配線間は大きな
インピーダンスで分離されるので、アレイテスタ方式の
検査を行うことはできるが、図１０では２つのダイオー
ドが１００μｍ程度の間隔の中に作られ、かつ画素部に
近いためパターンニング不良等の原因になりやすいとい
う問題がある。また電気的な短絡を切り放すために、新
たにエッチング工程を追加する必要があるため、工程負
荷が増大するという問題がある。また図１３のトランジ
スタアレー構造では、外周部の共通線の引き回しが長く
なり、ショートや断線が発生しやすい。さらに短絡線は
レーザカッタ等によりカットされるが、工程が増えるこ
とやカットの際にゴミが発生して不良が生じやすい等の
問題がある。

【００２３】また、特開平８−２６２４８５には図１２
のような薄膜トランジスタアレー構造が考えられてい
る。（ａ）は薄膜トランジスタアレーを示す平面図、
（ｂ）は（ａ）の双方向トランジスタを示す平面図、
（ｃ）は（ｂ）のＣ−Ｃ線断面図、（ｄ）は（ｂ）の等
価回路を示す図である。この薄膜トランジスタアレー
は、各信号線同士及び走査線同士を同電位にするための
共通線２８、２９と、各信号線及び走査線に信号を入力
するための基板上のパッド２２、２３との間に、双方向
トランジスタ３４を介して接続するような構成からなる
（図１２（ａ））。この双方向トランジスタは、各画素
の薄膜トランジスタと同じ構造であり、各画素の薄膜ト
ランジスタを形成する工程において、同じに形成される
（図１２（ｂ）及び（ｃ））。この双方向トランジスタ
の等価回路を（ｄ）に示す。上述した各画素のトランジ
スタや蓄積容量の不良等を検査する際に印加される電圧
（数Ｖから２０Ｖ程度）では数百ＫΩ程度の抵抗を示す
ため、隣り合う配線間での電流の回り込み等はほとんど
なく、精度良く点欠陥不良等を検出することができる。
また、ある特定の走査線もしくは信号線に瞬間的に大き
な電力（〜数ＫＶ）が加えられた場合には、双方向トラ
ンジスタのうち一方のトランジスタがＯＮして〜数ＫΩ
程度の抵抗となるため、共通線に電荷を逃がすことがで
き、特定の走査線もしくは信号線が破壊されたり、薄膜
トランジスタの特性がシフトすることが低減される。さ
らにこの双方向トランジスタの抵抗は、チャンネル長や
チャンネル幅等、トランジスタサイズの設計により比較
的容易に変えることができるため、検査装置で印加され
る電圧など、製造ラインの条件により任意に設計するこ
とができる。しかしながらこの図１２に示す薄膜トラン
ジスタアレー構造では、アレイテスタ方式の検査を行う
ことはできるが、ドレイン電極及びソース電極の形成が
完了し、薄膜トランジスタが形成される前の工程まで
は、走査線側の共通線と各走査線は電気的に接続されて
いないため、図６に示す従来例同様に一本一本が電気的
に孤立した状態となっており、静電破壊に対して十分な
対策とはなっていない。また２つのトランジスタを配線
間に形成するため、パターン不良によるショート等の不
良が生じやすいという問題があった。

【００２４】本発明の目的は、静電気による不良を低減
し、かつ工程負荷を増加させることなく薄膜トランジス
タアレーの形成工程完了後のアレイテスタ方式の検査が
適用できる液晶表示装置及びその製造方法を提供するこ
とにある。

【００２５】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る液晶表示装置は、液晶と、走査線及び
信号線と、画素電極と、薄膜トランジスタと有する液晶
表示装置であっって、前記液晶は、互いに平行に対向す
る第１の基板と第２の基板の間隙に挟持されたものであ
り、前記走査線及び信号線は、前記第１の基板の液晶と
接する側の主面上に配置されたものであり、前記画素電
極は、前記走査線と信号線の交差部に形成されたもので
あり、前記薄膜トランジスタは、前記走査線及び信号線
の交点に近接して配置され、前記走査線及び画素電極に
ソース及びドレイン電極が接続され、前記走査線にゲー
ト電極が接続されたものであり、前記第２の基板は、ブ
ラックマトリクス、カラーフィルター、およびその上に
形成された透明導電膜を有しており、さらに前記薄膜ト
ランジスタは、逆スタガー型の構造のものであり、前記
走査線と前記信号線は、同一の材料からなり、かつ前記
全ての走査線は、前記第１の基板周辺部に配置された共
通線に接続されたものである。

【００２６】また、本発明に係る液晶表示装置は、液晶
と、走査線及び信号線と、画素電極と、薄膜トランジス
タと有する液晶表示装置であっって、前記液晶は、互い
に平行に対向する第１の基板と第２の基板の間隙に挟持
されたものであり、前記走査線及び信号線は、前記第１
の基板の液晶と接する側の主面上に配置されたものであ
り、前記画素電極は、前記走査線と信号線の交差部に形
成されたものであり、前記薄膜トランジスタは、前記走
査線及び信号線の交点に近接して配置され、前記走査線
及び画素電極にソース及びドレイン電極が接続され、前
記走査線にゲート電極が接続されたものであり、前記第
２の基板は、ブラックマトリクス、カラーフィルター、
およびその上に形成された透明導電膜を有しており、さ
らに前記薄膜トランジスタは、順スタガー型の構造のも
のであり、前記走査線と前記信号線は、同一の材料から
なり、かつ前記全ての信号線は、前記第１の基板周辺部
に配置された共通線に接続されたものである。

【００２７】また、本発明に係る液晶表示装置の製造方
法は、液晶と、走査線及び信号線と、画素電極と、薄膜
トランジスタと有する液晶表示装置の製造方法であっ
て、前記液晶は、互いに平行に対向する第１の基板と第
２の基板の間隙に挟持されたものであり、前記走査線及
び信号線は、前記第１の基板の液晶と接する側の主面上
に配置されたものであり、前記画素電極は、前記走査線
と信号線の交差部に形成されたものであり、前記薄膜ト
ランジスタは、前記走査線及び信号線の交点に近接して
配置され、前記走査線及び画素電極にソース及びドレイ
ン電極が接続され、前記走査線にゲート電極が接続され
たものであり、前記第２の基板は、ブラックマトリク
ス、カラーフィルター、およびその上に形成された透明
導電膜を有しており、前記薄膜トランジスタは、逆スタ
ガー型の構造のものであり、前記走査線と前記信号線
は、同一の材料からなり、かつ前記全ての走査線は、前
記第１の基板周辺部に配置された共通線に接続され、前
記走査線と前記信号線を接続するコンタクトホールのパ
ターン形成時に、走査線と共通線との分離領域にコンタ
クトホールを形成し、更に信号線のパターン形成時に同
時に、前記コンタクトホール部に露出する走査線をエッ
チングして走査線と周辺共通線とを分離するものであ
る。

【００２８】また、本発明に係る液晶表示装置の製造方
法は、液晶と、走査線及び信号線と、画素電極と、薄膜
トランジスタと有する液晶表示装置の製造方法であっ
て、前記液晶は、互いに平行に対向する第１の基板と第
２の基板の間隙に挟持されたものであり、前記走査線及
び信号線は、前記第１の基板の液晶と接する側の主面上
に配置されたものであり、前記画素電極は、前記走査線
と信号線の交差部に形成されたものであり、前記薄膜ト
ランジスタは、前記走査線及び信号線の交点に近接して
配置され、前記走査線及び画素電極にソース及びドレイ
ン電極が接続され、前記走査線にゲート電極が接続され
たものであり、前記第２の基板は、ブラックマトリク
ス、カラーフィルター、およびその上に形成された透明
導電膜を有しており、前記薄膜トランジスタは、順スタ
ガー型の構造のものであり、前記走査線と前記信号線
は、同一の材料からなり、かつ前記全ての信号線は、前
記第１の基板周辺部に配置された共通線に接続され、走
査線と信号線を接続するコンタクトホールのパターン形
成時に、信号線と共通線との分離領域にコンタクトホー
ルを形成し、更に走査線のパターン形成時に同時に、前
記コンタクトホール部に露出する信号線をエッチングし
て信号線と共通線とを分離するものである。

【００２９】また、前記共通線は、パネル組立工程にお
いてガラス基板を切断する際に、同時に切り離されるも
のである。

【００３０】

【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。

【００３１】（実施形態１）図１は、本発明の実施形態
１に係る薄膜トランジスタアレーの外周近傍を、工程順
に示す平面図であり、図２は、図１のＡ−Ａ線断面図で
ある。

【００３２】図１（ａ）及び図２（ａ）に示すように、
本発明の薄膜トランジスタアレーは、透明絶縁基板１３
上にＡｌやＭｏ、Ｃｒなどからなる第１の導電膜３８
を、スパッタ法等により１０００Å〜５０００Å程度の
膜厚に堆積し、フォトリソグラフィーによりゲート電極
１４、走査線３、走査線側入力パッド２２、共通線３２
等を所定パターンに形成する。また、ゲート電極と走査
線、走査線入力パッド及び共通線は一体として形成さ
れ、全て電気的に接続する。

【００３３】次に図１（ｂ）及び図２（ｂ）に示すよう
に、ＳｉＯｘやＳｉＮｘ等からなるゲート絶縁膜１５及
びａ−Ｓｉなどからなる半導体薄膜１６及び半導体薄膜
とソース、ドレイン電極のオーミックコンタクトをとる
ため、ｎ⁺型ａ−Ｓｉ等からなるオーミックコンタクト
膜１７を、順にそれぞれ１０００〜５０００Å、５００
〜４０００Å及び１００〜１０００Å程度の膜厚でＣＶ
Ｄ法等を用いて全面に堆積する。その後、フォトリソグ
ラフィーによりオーミックコンタクト膜と半導体膜を薄
膜トランジスタ部の所定パターンに形成する。

【００３４】さらに図１（ｃ）及び図２（ｃ）に示すよ
うに、フォトリソグラフィーにより、第１の導電膜と、
信号線等を形成する第２の導電膜の導通をとるためのコ
ンタクトホールを形成する。また、このとき、走査線入
力パッドと周辺共通線の間の第１の導電膜上にも、走査
線と周辺共通線の分離用コンタクトホール３０を形成
し、第１の導電膜を露出させる。

【００３５】次に図１（ｄ）及び図２（ｄ）に示すよう
に、スパッタ法等を用い、第２の導電膜３９として第１
の導電膜と同じ材料からなる導電膜を１０００〜３００
０Å程度の膜厚で全面に堆積し、フォトリソグラフィー
により信号線４、信号線側入力パッド２３、ソース電極
１９及びドレイン電極１８等を所定パターンに形成す
る。またこの第２の導電膜のパターン形成時に、分離用
コンタクトホールの第２の導電膜と第１の導電膜の積層
膜もエッチングにより除去し、走査線と周辺共通線の分
離を行う。

【００３６】また第１の導電膜の材料や、ゲート絶縁膜
の材料及び温度及び第２の導電膜のゲート絶縁膜側の表
面は、ゲート絶縁膜成膜時の熱等の作用により変質し、
エッチングが困難になっている場合がある。特に、この
第２の導電膜のパターン形成時のエッチングをウェット
エッチングで行う場合には、この変質した第１の導電膜
の表面がエッチングできない、もしくはエッチングレー
トが第２の導電膜のエッチングレートに比べ長くなる、
といった問題が生じる。

【００３７】従って、この第２の導電膜のエッチングを
行う場合、少なくともこの第１の導電膜の表面付近はド
ライエッチングを行うことが有効である。さらに、ＩＴ
Ｏ等からなる透明導電膜を１００〜１０００Å程度を堆
積し、フォトリソグラフィーにより画素電極６を形成
し、さらにエッチングにより薄膜トランジスタのチャン
ネル部のオーミックコンタクト膜を除去する（図１
（ｅ）及び図２（ｅ））。

【００３８】最後にスパッタ法やプラズマＣＶＤ法によ
り、ＳｉＯｘやＳｉＮｘ等を５００〜５０００Å程度堆
積し、フォトリソグラフィーにより保護膜２１を形成し
て工程を完了する（図１（ｆ）及び図２（ｆ））。

【００３９】以上示した本実施形態による薄膜トランジ
スタアレーでは、第２の導電膜のパターンを形成し、同
時に走査線と共通線の接続を分離するまでの途中工程に
おいては、全ての走査線が共通線に接続して同電位とな
っているため、製造装置中で生じた剥離帯電によるチャ
ージアップや異常放電などにより、特定の走査線に非常
に大きな電荷が加えられた場合にも、周辺共通線を介し
て電荷が全てのラインに分散して流れるため、特定の走
査線に突発的な過剰電流が流れることがなく、走査線の
断線やショート、絶縁膜の破壊及びトランジスタの特性
変化等を軽減することができる。

【００４０】特に、薄膜トランジスタの形成中、最も長
時間プラズマに晒されるため、チャージアップや異常放
電に起因する不良の発生しやすいゲート絶縁膜成膜工程
やエッチング工程では、全ての走査線が共通線に接続し
ており、大幅に不良を低減することができる。さらに、
信号線のパターン形成時に同時に、共通線と走査線の接
続を分離することができるため、新たにエッチング工程
を追加することなく、工程負荷を増加することなく、各
走査線を分離することができる。

【００４１】従って、薄膜トランジスタの形成が完了し
た時点で、各走査線は一本一本が電気的に分離されてい
るため、アレイテスタ方式による検査を行うことが可能
であり、不良の薄膜トランジスタアレーが次工程へ流出
するのを防止することができる。

【００４２】（実施形態２）次に、本発明を順スタガー
型の薄膜トランジスタアレーに適用した実施形態２につ
いて図３及び図４を参照しながら詳細に説明する。

【００４３】図３は、本発明の実施形態２による薄膜ト
ランジスタアレーの外周近傍を、工程順に示す平面図で
あり、図４は図３のＢ−Ｂ線断面図である。

【００４４】図３（ａ）及び図４（ａ）に示すように、
本発明の薄膜トランジスタアレーは、透明絶縁基板１３
上にＡｌやＭｏ、Ｃｒなどの金属、もしくは有機材料等
を１０００Å〜５０００Å程度の膜厚に堆積し、フォト
リソグラフィー等により、薄膜トランジスタのチャンネ
ル部に相対する位置に遮光膜３６としてパターンを形成
する。

【００４５】次に図３（ｂ）及び図４（ｂ）に示すよう
に、ＳｉＮｘや有機材料等からなる層間絶縁膜３７を１
０００〜１００００Å程度全面に堆積し、フォトリソグ
ラフィーにより画素電極やドレイン電極等を形成する。

【００４６】この後、図３（ｃ）及び図４（ｃ）に示す
ように、全面にＡｌやＭｏ、Ｃｒなどからなる第１の導
電膜を、スパッタ法等により１０００Å〜５０００Å程
度の膜厚で堆積し、フォトリソグラフィーにより信号線
４、信号線側入力パッド２３及び共通線３２等を所定パ
ターンに形成する。また、信号線、信号線入力パッド及
び共通線は一体として形成され、全て電気的に接続す
る。

【００４７】次に図３（ｄ）及び図４（ｄ）に示すよう
に、ａ−Ｓｉなどからなる半導体薄膜１６及びＳｉＯｘ
やＳｉＮｘ等からなるゲート絶縁膜１５をスパッタ法や
ＣＶＤ法などにより１０００〜５０００Å程度の膜厚で
全面に堆積し、フォトリソグラフィーにより薄膜トラン
ジスタ部の所定パターンに形成する。

【００４８】この後、保護膜２１としてＳｉＯｘやＳｉ
Ｎｘ等をスパッタ法やＣＶＤ法等により全面に堆積し、
フォトリソグラフィーにより、第１の導電膜と走査線等
を形成する第２の導電膜の導通をとるため、及び信号線
側入力パッド上や画素電極上の保護膜を除去するための
所定パターンを形成する。またこの時、信号線側入力パ
ッドと共通線の間の第１の導電膜上にも、信号線と共通
線の分離用コンタクトホール３０を形成し、第１の度電
膜を露出させる。

【００４９】次に図３（ｆ）及び図４（ｆ）に示すよう
に、スパッタ法等を用いて第２の導電膜３９として、第
１の導電膜と同じ材料からなる導電膜を１０００〜３０
００Å程度の膜厚で全面に堆積し、フォトリソグラフィ
ーにより走査線３、走査線側入力パッド２２、ゲート電
極１４等を所定パターンに形成する。また、この第２の
導電膜のパターン形成時に、分離用コンタクトホールの
第２の導電膜と第１の導電膜の積層膜のエッチングによ
り除去し、走査線と周辺共通線の分離を行い、薄膜トラ
ンジスタアレーの形成を完了する。

【００５０】また、第２の導電膜のパターン形成時のエ
ッチングについては、実施形態１と同様、第１の導電膜
の保護膜側の表面が変質してウェットエッチングできな
い、あるいは比較的長い時間がかかる等といった問題が
あるため、少なくとも第１の導電膜の保護膜側の表面付
近はドライエッチングを行うことが好ましい。

【００５１】以上説明した本発明の実施形態２による薄
膜トランジスタアレーでも、第２の導電膜のエッチング
完了するまでの工程中では、全ての信号線が共通線に接
続しているため、チャージアップや異常放電に起因する
不良を大幅に低減することができる。また走査線のパタ
ーン形成時に同時に、共通線と信号線の接続を分離する
ため、工程負荷を増加することなく各信号線を分離する
ことができ、アレイテスタ方式による検査を行うことが
可能となるため、不良の薄膜トランジスタアレーが次工
程へ流出するのを防止することができる。

【００５２】

【発明の効果】以上説明したように本発明によれば、ガ
ラス等の透明絶縁基板上に最初に形成される第１の導電
膜のパターンである走査線もしくは信号線が全て共通線
に接続して同電位となっているため、製造装置中で生じ
た剥離帯電によるチャージアップや異常放電などによ
り、特定の走査線もしくは信号線に非常に大きな電荷が
加えられた場合にも、周辺共通線を介して電荷が全ての
ラインに分散して流れることとなり、特定の走査線もし
くは信号線に突発的な過剰電流が流れることがなく、走
査線もしくは信号線の断線やショート、絶縁膜の破壊及
びトランジスタの特性変化等を軽減することができる。

【００５３】さらに、第２の導電膜により信号線もしく
は走査線を形成する際に同時に、共通線と走査線もしく
は信号線の接続を分離することができる。従って、新た
にエッチング工程を追加することなく、各走査線もしく
は信号線を分離することができ、アレイテスタ方式によ
る検査を行うことが可能なため、不良の薄膜トランジス
タアレーが次工程へ流出するのを防止することができ
る。

【図面の簡単な説明】

【図１】本発明の実施形態１に係る逆スタガー型の薄膜
トランジスタを含む一表示画素部分及び基板外周近傍を
工程順に示す平面図である。

【図２】図１のＡ−Ａ線に沿って断面して工程順に示す
断面図である。

【図３】本発明の実施形態２に係る順スタガー型の薄膜
トランジスタを含む一表示画素部分及び基板外周近傍を
工程順に示す平面図である。

【図４】図３のＢ−Ｂ線に沿って断面して工程順に示す
断面図である。

【図５】従来例に係る液晶表示装置を示す断面図であ
る。

【図６】従来例に係る薄膜トランジスタアレーを示す平
面図である。

【図７】従来例に係る逆スタガー型の薄膜トランジスタ
の製造工程順を示す断面図である。

【図８】従来例に係る薄膜トランジスタアレーを示す平
面図である。

【図９】従来例に係る薄膜トランジスタアレーを示す平
面図である。

【図１０】従来例に係る薄膜トランジスタアレーを示す
平面図である。

【図１１】従来例に係る薄膜トランジスタアレーを示す
平面図である。

【図１２】（ａ）は、従来例に係る薄膜トランジスタア
レーを示す平面図、（ｂ）は、抵抗部構造を示す平面
図、（ｃ）は、抵抗部構造を示す断面図、（ｄ）は、抵
抗部構造の等価回路図である。

【符号の説明】

１ 第１の絶縁性基板 ２ 第２の絶縁性基板 ３ 走査線 ４ 信号線 ５ 薄膜トランジスタ ６ 画素電極 ７ 色層（Ｒ） ８ 色層（Ｇ） ９ 色層（Ｂ） １０ 液晶 １１ ブラックマトリクス １２ 共通電極 １３ 透明絶縁基板 １４ ゲート電極 １５ ゲート絶縁膜 １６ 半導体膜 １７ オーミックコンタクト膜 １８ ドレイン電極 １９ ソース電極 ２０ 画素電極 ２１ 保護膜 ２２ 走査線側入力パッド ２３ 信号線側入力パッド ２４ 信号線側測定パッド ２５ 走査線側測定パッド ２６ 走査線側一括パッド ２７ 信号線側一括パッド ２８ 走査線側共通線 ２９ 信号線側共通線 ３０ 分離用コンタクトホール抵抗 ３１ ダイオード ３２ 共通線 ３３ 短絡線 ３４ 抵抗 ３５ 切断ライン ３６ 遮光膜 ３７ 層間絶縁膜 ３８ 第１の導電膜 ３９ 第２の導電膜

Claims (5)

【特許請求の範囲】
1. 【請求項１】 液晶と、走査線及び信号線と、画素電極
   と、薄膜トランジスタと有する液晶表示装置であっっ
   て、 前記液晶は、互いに平行に対向する第１の基板と第２の
   基板の間隙に挟持されたものであり、 前記走査線及び信号線は、前記第１の基板の液晶と接す
   る側の主面上に配置されたものであり、 前記画素電極は、前記走査線と信号線の交差部に形成さ
   れたものであり、 前記薄膜トランジスタは、前記走査線及び信号線の交点
   に近接して配置され、前記走査線及び画素電極にソース
   及びドレイン電極が接続され、前記走査線にゲート電極
   が接続されたものであり、 前記第２の基板は、ブラックマトリクス、カラーフィル
   ター、およびその上に形成された透明導電膜を有してお
   り、 さらに前記薄膜トランジスタは、逆スタガー型の構造の
   ものであり、 前記走査線と前記信号線は、同一の材料からなり、かつ
   前記全ての走査線は、前記第１の基板周辺部に配置され
   た共通線に接続されたものであることを特徴とする液晶
   表示装置。
2. 【請求項２】 液晶と、走査線及び信号線と、画素電極
   と、薄膜トランジスタと有する液晶表示装置であっっ
   て、 前記液晶は、互いに平行に対向する第１の基板と第２の
   基板の間隙に挟持されたものであり、 前記走査線及び信号線は、前記第１の基板の液晶と接す
   る側の主面上に配置されたものであり、 前記画素電極は、前記走査線と信号線の交差部に形成さ
   れたものであり、 前記薄膜トランジスタは、前記走査線及び信号線の交点
   に近接して配置され、前記走査線及び画素電極にソース
   及びドレイン電極が接続され、前記走査線にゲート電極
   が接続されたものであり、 前記第２の基板は、ブラックマトリクス、カラーフィル
   ター、およびその上に形成された透明導電膜を有してお
   り、 さらに前記薄膜トランジスタは、順スタガー型の構造の
   ものであり、 前記走査線と前記信号線は、同一の材料からなり、かつ
   前記全ての信号線は、前記第１の基板周辺部に配置され
   た共通線に接続されたものであることを特徴とする液晶
   表示装置。
3. 【請求項３】 液晶と、走査線及び信号線と、画素電極
   と、薄膜トランジスタと有する液晶表示装置の製造方法
   であって、 前記液晶は、互いに平行に対向する第１の基板と第２の
   基板の間隙に挟持されたものであり、 前記走査線及び信号線は、前記第１の基板の液晶と接す
   る側の主面上に配置されたものであり、 前記画素電極は、前記走査線と信号線の交差部に形成さ
   れたものであり、 前記薄膜トランジスタは、前記走査線及び信号線の交点
   に近接して配置され、前記走査線及び画素電極にソース
   及びドレイン電極が接続され、前記走査線にゲート電極
   が接続されたものであり、 前記第２の基板は、ブラックマトリクス、カラーフィル
   ター、およびその上に形成された透明導電膜を有してお
   り、 前記薄膜トランジスタは、逆スタガー型の構造のもので
   あり、 前記走査線と前記信号線は、同一の材料からなり、かつ
   前記全ての走査線は、前記第１の基板周辺部に配置され
   た共通線に接続され、 前記走査線と前記信号線を接続するコンタクトホールの
   パターン形成時に、走査線と共通線との分離領域にコン
   タクトホールを形成し、 更に信号線のパターン形成時に同時に、前記コンタクト
   ホール部に露出する走査線をエッチングして走査線と周
   辺共通線とを分離するものであることを特徴とする液晶
   表示装置の製造方法。
4. 【請求項４】 液晶と、走査線及び信号線と、画素電極
   と、薄膜トランジスタと有する液晶表示装置の製造方法
   であっって、 前記液晶は、互いに平行に対向する第１の基板と第２の
   基板の間隙に挟持されたものであり、 前記走査線及び信号線は、前記第１の基板の液晶と接す
   る側の主面上に配置されたものであり、 前記画素電極は、前記走査線と信号線の交差部に形成さ
   れたものであり、 前記薄膜トランジスタは、前記走査線及び信号線の交点
   に近接して配置され、前記走査線及び画素電極にソース
   及びドレイン電極が接続され、前記走査線にゲート電極
   が接続されたものであり、 前記第２の基板は、ブラックマトリクス、カラーフィル
   ター、およびその上に形成された透明導電膜を有してお
   り、 前記薄膜トランジスタは、順スタガー型の構造のもので
   あり、 前記走査線と前記信号線は、同一の材料からなり、かつ
   前記全ての信号線は、前記第１の基板周辺部に配置され
   た共通線に接続され、 走査線と信号線を接続するコンタクトホールのパターン
   形成時に、信号線と共通線との分離領域にコンタクトホ
   ールを形成し、 更に走査線のパターン形成時に同時に、前記コンタクト
   ホール部に露出する信号線をエッチングして信号線と共
   通線とを分離するものであることを特徴とする液晶表示
   装置の製造方法。
5. 【請求項５】 前記共通線は、パネル組立工程において
   ガラス基板を切断する際に、同時に切り離されるもので
   あることを特徴とする請求項３又は４に記載の液晶表示
   装置の製造方法。