JPH11145188A - Semiconductor device and manufacture of the same - Google Patents
Semiconductor device and manufacture of the sameInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、とりわけ半導体チップの電極上に
多層構成のリードフレームが接合された半導体装置およ
びその製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a semiconductor device in which a multi-layered lead frame is joined to electrodes of a semiconductor chip and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】半導体集積回路素子（以下、半導体チッ
プと記載する）を外部回路に接続するための構成として
従来、リードフレームが広く用いられてきた。すなわ
ち、半導体チップをリードフレームに接着固定するとと
もに、半導体チップ上に設けられた電極パッド（ボンデ
ィングパッド）とリードフレームの指定されたリードピ
ンを電気的に接続し、このようにして半導体チップの周
に沿ってリードピンを突出させた状態で、これらのリー
ドを外部回路であるプリント回路基板の配線ランドに接
続させる。2. Description of the Related Art Conventionally, lead frames have been widely used as a structure for connecting a semiconductor integrated circuit device (hereinafter, referred to as a semiconductor chip) to an external circuit. That is, the semiconductor chip is bonded and fixed to the lead frame, and the electrode pads (bonding pads) provided on the semiconductor chip are electrically connected to the designated lead pins of the lead frame. These leads are connected to wiring lands on a printed circuit board, which is an external circuit, with the lead pins protruding along.
【０００３】ここで、とりわけ高密度実装が要求される
場合は表面実装（ＳＭＴ）がなされる。このような、リ
ードフレームを用いる表面実装例としては、リードピン
先端が例えばＬ字状に曲げられたガル・ウイング型のリ
ードとされ、このＬ字状先端の平坦部分が、プリント回
路基板の配線ランドに電気的に接続される構成が一般的
となっている。[0003] In particular, when high-density mounting is required, surface mounting (SMT) is performed. As an example of such a surface mounting using a lead frame, a lead pin tip is, for example, an L-shaped bent gull-wing type lead, and the flat part of the L-shaped tip is a wiring land of a printed circuit board. In general, a configuration electrically connected to the power supply is used.
【０００４】一方、前記の半導体チップ上の電極パッド
とリードフレームの指定されたリードを電気的に接続す
る方法として、以前には金の細線やアルミニウム細線に
より、超音波を併用しながら熱圧着する結線方法が採用
されていたが、近年、このようなワイヤ・ボンディング
に代わって、ワイヤレス・ボンディングが広く適用され
るに至った。On the other hand, as a method of electrically connecting the electrode pads on the semiconductor chip and designated leads of a lead frame, thermocompression bonding has been previously performed using a gold thin wire or an aluminum thin wire while also using ultrasonic waves. Although the connection method has been adopted, in recent years, wireless bonding has been widely applied instead of such wire bonding.
【０００５】このようなワイヤレス・ボンディングの方
法として、半導体チップをフェイスダウンして、半導体
チップ上の電極パッドとリードピンの一端とを直接ある
いは間接に接触させて接合させるフェイスダウン・ボン
ディングがある。As a method of such wireless bonding, there is face-down bonding in which a semiconductor chip is face-down, and an electrode pad on the semiconductor chip and one end of a lead pin are directly or indirectly contacted and joined.
【０００６】一方、実装の高密度化が進行するにつれ、
電極パッド間のピッチが狭くなり、これに伴って電極パ
ッドに接続されるリードピンも細線リードが要求される
ことから、こうした高密度フェイスダウン・ボンディン
グに適用されるリードフレームの構成として、銅箔によ
り製造された細線をベースに金めっきを施して多層構成
として細線リードを形成させるものが知られている。On the other hand, as the mounting density has increased,
Since the pitch between the electrode pads is becoming narrower and the lead pins connected to the electrode pads are also required to be fine wire leads, copper foil is used as a lead frame configuration applied to such high-density face-down bonding. There is known a method in which a thin wire lead is formed as a multilayer structure by applying gold plating to a manufactured thin wire as a base.
【０００７】さらにまた、前記の銅箔に金めっきが施さ
れた多層構成の細線リードの、電極パッドに接続される
金めっき部分に、接続特性を改善させる目的で厚さ約３
ミクロン程度の金薄層を蒸着により形成させる構成も知
られている。Further, the gold-plated portion of the multi-layered thin wire lead obtained by plating the copper foil with gold is connected to the gold-plated portion connected to the electrode pad by a thickness of about 3 in order to improve the connection characteristics.
There is also known a configuration in which a thin gold layer of about a micron is formed by vapor deposition.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、前記の
ような銅箔に金めっきが施された細線リードは、この細
線リードの製造工程として、ポリイミドテープに銅箔を
接着剤で接着させた後、銅箔をエッチングによって選択
的に除去して細線リードを形成し、続いて表面を金でめ
っきするものであるから、サイドエッチングの発生で細
線リードの断面積が所定より細くなり易く、このため細
線リードの強度が著しく弱くなり、金をめっきして金層
を形成する際に、細線リードが曲がる等の変形を受けや
すいという問題があった。However, the above-described fine wire lead obtained by plating a copper foil with gold is prepared by bonding a copper foil to a polyimide tape with an adhesive as a manufacturing process of the fine wire lead. Since the copper foil is selectively removed by etching to form a fine wire lead, and then the surface is plated with gold, the cross-sectional area of the fine wire lead tends to be smaller than a predetermined value due to the occurrence of side etching. There is a problem that the strength of the lead is remarkably weakened, and when the gold layer is formed by plating with gold, the fine wire lead is susceptible to deformation such as bending.
【０００９】また、多層構成の細線リードの金めっき上
にさらに金薄層を形成する方法では、蒸着法によりこの
金薄層を形成しているので、蒸着に長時間を要すること
になり製造効率上の問題があった。また、この方法では
金薄層の膜厚を３ミクロン以上とすることが困難であ
り、更に膜厚の精度も低く、品質管理が困難であるとい
う問題があった。In the method of forming a thin gold layer on the gold plating of a thin wire lead having a multi-layer structure, the thin gold layer is formed by a vapor deposition method. There was a problem above. In addition, this method has a problem that it is difficult to make the thickness of the gold thin layer 3 μm or more, the accuracy of the film thickness is low, and quality control is difficult.
【００１０】加えてさらに、多層構成のリードフレーム
を半導体チップの電極パッドに接合しようとすると、接
合時に加えられる圧力や超音波振動により、半導体チッ
プの電極パッド下が損傷を受けて、電極パッドとシリコ
ン基板の間の層間膜にクラックがはいり、電極パッドと
シリコン間で電気的リークが発生したり、あるいはシリ
コン基板に部分的に割れが生じることにより、接合部が
剥がれるといった不都合の生じることがあった。In addition, when a lead frame having a multilayer structure is to be joined to an electrode pad of a semiconductor chip, a portion under the electrode pad of the semiconductor chip is damaged by pressure or ultrasonic vibration applied at the time of joining. Cracks may enter the interlayer film between the silicon substrates, causing electrical leakage between the electrode pads and the silicon, or partial cracks in the silicon substrate, resulting in inconvenience such as peeling of the joint. Was.
【００１１】本発明は、前記のような従来技術における
問題点を解決するためなされたもので、電極パッドと多
層構成の細線リードフレームの接合時における熱的およ
び機会的衝撃を緩和して高信頼度の接合がなされる半導
体装置およびその製造方法を提供することを目的とす
る。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems in the prior art, and alleviates a thermal and opportunityal shock at the time of bonding an electrode pad and a thin lead frame having a multilayer structure to achieve high reliability. It is an object of the present invention to provide a semiconductor device which can be joined to a certain degree and a method for manufacturing the same.
【００１２】[0012]
【課題を解決するための手段】前記課題を解決するため
本発明に係る半導体装置の製造方法は、半導体チップの
電極パッド上に第一の種類の金属による金属バンプを形
成させる工程と、該金属バンプを介して、前記電極パッ
ドと、第二の種類の金属により部分的に金属めっきされ
た多層構造のリードフレームとを、少なくとも加熱と加
圧により接合させる工程と、を具備することを特徴とす
る。According to the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a metal bump of a first kind of metal on an electrode pad of a semiconductor chip; Bonding the electrode pad and a lead frame having a multilayer structure partially metal-plated with a second type of metal by at least heating and pressing, via bumps. I do.
【００１３】前記の構成によれば、金属バンプが振動を
吸収する結果、電極パッド下に発生しがちであった半導
体チップの損傷発生が抑止される。According to the above configuration, as a result of the metal bump absorbing the vibration, damage to the semiconductor chip, which tends to occur under the electrode pad, is suppressed.
【００１４】あるいは、本発明に係る半導体装置の製造
方法は、前記接合を、加熱および加圧および超音波を加
えて行うことを特徴とする。Alternatively, the method of manufacturing a semiconductor device according to the present invention is characterized in that the bonding is performed by applying heat, pressure and ultrasonic waves.
【００１５】前記の構成によれば、接合時において熱お
よび圧力の印加に加え、超音波によるエネルギーが加算
されることで、被接合対象が振動し、この振動により、
効率的な接合がなされる。According to the above-described configuration, the object to be joined vibrates by adding energy by the ultrasonic wave in addition to the application of heat and pressure at the time of joining.
Efficient joining is achieved.
【００１６】あるいは、本発明に係る半導体装置の製造
方法が 前記リードフレームを前記金属バンプに接合さ
せるに先立って、前記リードフレームの少なくとも接合
部分の表面をプラズマ照射により処理する工程を有して
構成される場合は、表面に析出や堆積あるいは付着して
いてコンタミナントが除去され、よって接合に支障をき
たす原因が排除される。Alternatively, the method for manufacturing a semiconductor device according to the present invention includes a step of treating at least a surface of a joint portion of the lead frame by plasma irradiation before joining the lead frame to the metal bump. In this case, the contaminants that are deposited, deposited or adhered to the surface are removed, and the cause of disturbing the bonding is eliminated.
【００１７】本発明に係る半導体装置は、半導体チップ
の電極パッド上に第一の種類の金属による金属バンプが
形成され、該金属バンプに、第二の種類の金属が表面に
設けられた多層構成のリードフレームが接合されたこと
を特徴とする。A semiconductor device according to the present invention has a multilayer structure in which a metal bump of a first type of metal is formed on an electrode pad of a semiconductor chip, and the second type of metal is provided on the surface of the metal bump. Are joined together.
【００１８】前記の構成によれば、半導体装置の外部か
らリードフレームを経て伝わる熱的あるいは機械的イン
パクトが金属バンプにおいて吸収され、または減衰さ
れ、この結果としてインパクトによる電極パッドや半導
体チップへの好ましくない影響が軽減される。According to the above configuration, the thermal or mechanical impact transmitted from the outside of the semiconductor device via the lead frame is absorbed or attenuated in the metal bump, and as a result, the impact to the electrode pad or the semiconductor chip is preferably reduced. No impact is reduced.
【００１９】あるいは、本発明に係る半導体装置が、前
記第一の種類の金属と前記第二の種類の金属が同一金属
として構成される場合は、金属バンプとリードフレーム
の接合部分が有するすぐれた相溶性によって、溶融時に
おいて相互の良質の接合がなされる。Alternatively, in the semiconductor device according to the present invention, when the first type of metal and the second type of metal are configured as the same metal, the excellent joint portion between the metal bump and the lead frame is provided. Due to the compatibility, good fusion is achieved with each other during melting.
【００２０】[0020]
【発明の実施の形態】以下、この発明の好適な実施形態
を添付図を参照して詳細に説明する。なお、以下に述べ
る実施形態は、この発明の好適な具現例の一部であり、
技術構成上好ましい種々の限定が付されているが、この
発明の範囲は、以下の説明において特にこの発明を限定
する旨の記載がない限り、これらの形態に限られるもの
ではない。Preferred embodiments of the present invention will be described below in detail with reference to the accompanying drawings. The embodiment described below is a part of a preferred embodiment of the present invention,
Although various limitations that are preferable in terms of the technical configuration are given, the scope of the present invention is not limited to these embodiments unless otherwise specified in the following description.
【００２１】図１は、本発明に係る半導体装置の第一の
実施形態の模式断面図である。図１に示されるように、
本発明に係る半導体装置１は、半導体チップ２の電極パ
ッド３上に第一の種類の金属Ｍ１による金属バンプ５が
形成され、この金属バンプ５に、リードフレーム６の三
層構成の細線リード７が接合されて成る。細線リード７
は、第二の種類の金属Ｍ２により構成された下層７ａ
と、中間層７ｂと、上層７ｃが設けられている。FIG. 1 is a schematic sectional view of a first embodiment of a semiconductor device according to the present invention. As shown in FIG.
In the semiconductor device 1 according to the present invention, a metal bump 5 made of a first type of metal M1 is formed on an electrode pad 3 of a semiconductor chip 2, and a three-layer thin wire lead 7 of a lead frame 6 is formed on the metal bump 5. Are joined. Fine wire lead 7
Is a lower layer 7a made of a second type of metal M2.
, An intermediate layer 7b and an upper layer 7c.
【００２２】ここで、第一の種類の金属Ｍ１と第二の種
類の金属Ｍ２とを同一金属で構成しても差し支えない。Here, the first kind of metal M1 and the second kind of metal M2 may be made of the same metal.
【００２３】また、本発明に係る半導体装置およびその
製造方法において部品として用いられる多層のリードフ
レームの層構造は、とりわけその製造方法において特徴
的であるので、以下にその概要を説明する。The layer structure of a multi-layer lead frame used as a component in the semiconductor device and the method of manufacturing the semiconductor device according to the present invention is particularly characteristic in the method of manufacturing the same.
【００２４】多層のリードフレームは、金属バンプに当
接して接合される層を下層、上表面を構成する層を上層
とし、また上層と下層間にある層を中間層とする。中間
層がない構成は全体が二層構成であり、中間層が一層構
成では全体が三層構成であり、中間層が二層構成では全
体が四層構成となる。ここで下層が第二の種類の金属に
より構成されている。In a multilayer lead frame, a layer that is in contact with and bonded to a metal bump is a lower layer, a layer constituting the upper surface is an upper layer, and a layer between the upper layer and the lower layer is an intermediate layer. A configuration without an intermediate layer has a two-layer configuration as a whole, a single-layer configuration has a three-layer configuration as a whole, and a two-layer configuration has a four-layer configuration as a whole. Here, the lower layer is made of a second type of metal.
【００２５】下層を構成する第二の種類の金属として、
金、銀、パラジウム等が好ましい。したがって、本発明
に用いられる多層のリードフレームの好適な例として、
三層構成の例には以下のようなものがある。 （１）金が下層、ニッケルが中間層、銅が上層の三層構
成。 （２）金が下層、パラジウムが中間層、銅が上層の三層
構成。 （３）銀が下層、パラジウムが中間層、銅が上層の三層
構成。 （４）銀が下層、ニッケルが中間層、銅が上層の三層構
成。 （５）パラジウムが下層、ニッケルが中間層、銅が上層
の三層構成。As the second kind of metal constituting the lower layer,
Gold, silver, palladium and the like are preferred. Therefore, as a preferred example of the multilayer lead frame used in the present invention,
Examples of the three-layer configuration include the following. (1) A three-layer structure in which gold is a lower layer, nickel is an intermediate layer, and copper is an upper layer. (2) Gold has a lower layer, palladium has an intermediate layer, and copper has an upper layer. (3) Silver has a lower layer, palladium has an intermediate layer, and copper has an upper layer. (4) Silver has a lower layer, nickel has an intermediate layer, and copper has an upper layer. (5) Palladium is a lower layer, nickel is an intermediate layer, and copper is an upper layer.
【００２６】さらに、二層構成の例には以下のようなも
のがある。 （６）金が下層、銅が上層の二層構成。 （７）銀が下層、銅が上層の二層構成。 （８）パラジウムが下層、銅が上層の二層構成。 プロセス上の理由から銅の上に中間層、下層もしくは下
層のみと同じ金属層ができる場合もある。Further, examples of the two-layer structure include the following. (6) A two-layer structure in which gold is a lower layer and copper is an upper layer. (7) A two-layer structure in which silver is a lower layer and copper is an upper layer. (8) A two-layer structure in which palladium is a lower layer and copper is an upper layer. For processing reasons, an intermediate layer, a lower layer, or the same metal layer as only the lower layer may be formed on copper in some cases.
【００２７】上記のうち、ケース（６）の金が下層、銅
が上層でプロセス上の問題から上層の銅の上にさらに金
属が形成されるリードフレームの製造方法を、図２〜図
８に基づいて説明する。図２〜図８は、このリードフレ
ームの製造方法における各工程毎の断面図を表すもので
ある。FIGS. 2 to 8 show a method of manufacturing a lead frame in which metal is formed on the upper copper layer due to a process problem in the case (6) where gold is the lower layer and copper is the upper layer. It will be described based on the following. FIG. 2 to FIG. 8 are cross-sectional views for respective steps in the lead frame manufacturing method.
【００２８】図２に示されるように、基板として銅板１
１を用意し、この銅板１１上に、図３に示されるような
パターン層１２を選択的に形成させる。パターン層１２
を形成した後、図４に示したように、パターン層１２が
形成された側の銅板１１の表面にパターン層１２をマス
クとして金をめっきして、例えば厚さ０．１ミクロン〜
５ミクロンの下層金層２３ａを形成させる。この下層金
層２３ａの上に銅をめっきして、図５に示されるよう
に、例えば厚さ５ミクロン〜２０ミクロンの銅層２３ｂ
を形成させる。As shown in FIG. 2, a copper plate 1 is used as a substrate.
1 is prepared, and a pattern layer 12 as shown in FIG. 3 is selectively formed on the copper plate 11. Pattern layer 12
Then, as shown in FIG. 4, gold is plated on the surface of the copper plate 11 on the side where the pattern layer 12 is formed, using the pattern layer 12 as a mask.
A lower gold layer 23a of 5 microns is formed. Copper is plated on the lower gold layer 23a to form a copper layer 23b having a thickness of, for example, 5 to 20 microns as shown in FIG.
Is formed.
【００２９】銅層２３ｂを形成した後、図６に示される
ように、下層金層２３ａを形成したのと同様にして、銅
層２３ｂの上に金をめっきして例えば厚さ０．１ミクロ
ン〜５ミクロンの上層金層２３ｃを形成させ、下層金層
２３ａと銅層２３ｂと上層金層２３ｃとの３層構造より
なる細線リード２３を形成させる。After forming the copper layer 23b, as shown in FIG. 6, gold is plated on the copper layer 23b in the same manner as the lower gold layer 23a is formed, for example, to a thickness of 0.1 μm. An upper gold layer 23c of about 5 microns is formed, and a thin wire lead 23 having a three-layer structure of a lower gold layer 23a, a copper layer 23b, and an upper gold layer 23c is formed.
【００３０】上層金層２３ｃを形成した後、図７に示さ
れるようにパターン層１２を除去した後、細線リード２
３の先端部を除いて選択的に絶縁レジスト膜１４を選択
的に形成させる。その後、銅板１１を選択的にエッチン
グする。このときのエッチングストップ層は下層金層２
３ａてある。After the upper gold layer 23c is formed, the pattern layer 12 is removed as shown in FIG.
The insulating resist film 14 is selectively formed except for the tip of No. 3. Thereafter, the copper plate 11 is selectively etched. At this time, the etching stop layer is the lower gold layer 2
3a.
【００３１】これにより、図８に示したように、一面側
が下層金層２３ａで他面側が上層金層２３ｃでありかつ
上層金層２３ａと下層金層２３ｃとの間に銅層１３ｂが
挿入された３層構造の細線リード２３を有するリ−ドフ
レ−ムが形成される。As a result, as shown in FIG. 8, one surface side is the lower gold layer 23a and the other surface is the upper gold layer 23c, and the copper layer 13b is inserted between the upper gold layer 23a and the lower gold layer 23c. A lead frame having a thin wire lead 23 having a three-layer structure is formed.
【００３２】図９は、本発明に係る半導体装置の第二の
実施形態の模式断面図である。同図に示されるように、
本発明に係る半導体装置２０１は、半導体チップ２０２
の電極パッド２０３上に第一の種類の金属として金（Ａ
ｕ）、または銀（Ａｇ）、またはパラジウム（Ｐｄ）ま
たはアルミニウム（Ａｌ）または銅（Ｃｕ）による金属
バンプ２０５が形成され、この金属バンプ２０５に、第
二の種類の金属として金（Ａｕ）層が下層２０６ａとし
て下端面に設けられた、三層構成の細線リード２０６を
有するリードフレーム２０７が接合されて成る。細線リ
ード２０６の中間層２０６ｂは銅（Ｃｕ）であり、上層
２０６ｃは金（Ａｕ）で構成されている。FIG. 9 is a schematic sectional view of a second embodiment of the semiconductor device according to the present invention. As shown in the figure,
A semiconductor device 201 according to the present invention includes a semiconductor chip 202
Gold (A) as a first kind of metal on the electrode pad 203 of
u), or silver (Ag), palladium (Pd), aluminum (Al), or copper (Cu). A metal bump 205 is formed on the metal bump 205, and a gold (Au) layer as a second type of metal is formed on the metal bump 205. Is provided on the lower end surface as a lower layer 206a, and a lead frame 207 having a three-layered thin wire lead 206 is joined. The intermediate layer 206b of the fine wire lead 206 is made of copper (Cu), and the upper layer 206c is made of gold (Au).
【００３３】図１０は、本発明に係る半導体装置の第三
の実施形態の模式断面図である。同図に示されるよう
に、本発明に係る半導体装置３０１は、半導体チップ３
０２の電極パッド３０３上に第一の種類の金属として金
（Ａｕ）、または銀（Ａｇ）、またはパラジウム（Ｐ
ｄ）またはアルミニウム（Ａｌ）または銅（Ｃｕ）によ
る金属バンプ３０５が形成され、この金属バンプ３０５
に、第二の種類の金属として金（Ａｕ）層が下層３０６
ａとして下端面に設けられた、三層構成の細線リード３
０６を有するリードフレーム３０７が接合されて成る。
細線リード３０６の中間層３０６ｂはニッケル（Ｎｉ）
であり、上層３０６ｃは銅（Ｃｕ）で構成されている。FIG. 10 is a schematic sectional view of a third embodiment of the semiconductor device according to the present invention. As shown in the figure, a semiconductor device 301 according to the present invention
02 on the electrode pad 303 of gold (Au), silver (Ag), or palladium (P
d) or a metal bump 305 of aluminum (Al) or copper (Cu) is formed.
In addition, a gold (Au) layer as a second type metal is
a three-layer thin wire lead 3 provided on the lower end face as a
A lead frame 307 having a reference numeral 06 is joined.
The intermediate layer 306b of the fine wire lead 306 is nickel (Ni).
And the upper layer 306c is made of copper (Cu).
【００３４】図１１は、本発明に係る半導体装置の第四
の実施形態の模式断面図である。同図に示されるよう
に、本発明に係る半導体装置４０１は、半導体チップ４
０２の電極パッド４０３上に第一の種類の金属として金
（Ａｕ）、または銀（Ａｇ）、またはパラジウム（Ｐ
ｄ）またはアルミニウム（Ａｌ）または銅（Ｃｕ）によ
る金属バンプ４０５が形成され、この金属バンプ４０５
に、第二の種類の金属として金層（Ａｕ）が下層４０６
ａとして下端面に設けられた、三層構成の細線リード４
０６を有するリードフレーム４０７が接合されて成る。
細線リード４０６の中間層４０６ｂはパラジウム（Ｐ
ｄ）であり、上層４０６ｃは銅（Ｃｕ）で構成されてい
る。FIG. 11 is a schematic sectional view of a fourth embodiment of the semiconductor device according to the present invention. As shown in the figure, a semiconductor device 401 according to the present invention includes a semiconductor chip 4
02 on the electrode pad 403 of gold (Au), silver (Ag), or palladium (P
d) or a metal bump 405 of aluminum (Al) or copper (Cu) is formed.
In addition, a gold layer (Au) is used as a second type of metal in the lower layer 406.
a three-layer thin wire lead 4 provided on the lower end face as a
A lead frame 407 having a reference numeral 06 is joined.
The intermediate layer 406b of the fine wire lead 406 is made of palladium (P
d), and the upper layer 406c is made of copper (Cu).
【００３５】図１２は、本発明に係る半導体装置の第五
の実施形態の模式断面図である。同図に示されるよう
に、本発明に係る半導体装置５０１は、半導体チップ５
０２の電極パッド５０３上に第一の種類の金属として金
（Ａｕ）、または銀（Ａｇ）、またはパラジウム（Ｐ
ｄ）またはアルミニウム（Ａｌ）または銅（Ｃｕ）によ
る金属バンプ５０５が形成され、この金属バンプ５０５
に、第二の種類の金属として銀（Ａｇ）層が下層５０６
ａとして下端面に設けられた、三層構成の細線リード５
０６を有するリードフレーム５０７が接合されて成る。
細線リード５０６の中間層５０６ｂはパラジウム（Ｐ
ｄ）であり、上層５０６ｃは銅（Ｃｕ）で構成されてい
る。FIG. 12 is a schematic sectional view of a fifth embodiment of the semiconductor device according to the present invention. As shown in the figure, a semiconductor device 501 according to the present invention
02 on the electrode pad 503 of gold (Au), silver (Ag), or palladium (P)
d) or a metal bump 505 of aluminum (Al) or copper (Cu) is formed.
In addition, a silver (Ag) layer as a second type metal is formed in the lower layer 506.
a three-layer thin wire lead 5 provided on the lower end face as a
06 is joined.
The intermediate layer 506b of the thin wire lead 506 is made of palladium (P
d), and the upper layer 506c is made of copper (Cu).
【００３６】図１３は、本発明に係る半導体装置の第六
の実施形態の模式断面図である。同図に示されるよう
に、本発明に係る半導体装置６０１は、半導体チップ６
０２の電極パッド６０３上に第一の種類の金属として金
（Ａｕ）、または銀（Ａｇ）、またはパラジウム（Ｐ
ｄ）またはアルミニウム（Ａｌ）または銅（Ｃｕ）によ
る金属バンプ６０５が形成され、この金属バンプ６０５
に、第二の種類の金属として銀（Ａｇ）層が下層６０６
ａとして下端面に設けられた、三層構成の細線リード６
０６を有するリードフレーム６０７が接合されて成る。
細線リード６０６の中間層６０６ｂはニッケル（Ｎｉ）
であり、上層６０６ｃは銅（Ｃｕ）で構成されている。FIG. 13 is a schematic sectional view of a sixth embodiment of the semiconductor device according to the present invention. As shown in the figure, a semiconductor device 601 according to the present invention includes a semiconductor chip 6
02 on the electrode pad 603, gold (Au), silver (Ag), or palladium (P
d) or a metal bump 605 of aluminum (Al) or copper (Cu) is formed.
In addition, a silver (Ag) layer as a second type metal
a three-layer thin wire lead 6 provided on the lower end face as a
06 is joined.
The intermediate layer 606b of the thin wire lead 606 is nickel (Ni).
The upper layer 606c is made of copper (Cu).
【００３７】図１４は、本発明に係る半導体装置の第七
の実施形態の模式断面図である。同図に示されるよう
に、本発明に係る半導体装置７０１は、半導体チップ７
０２の電極パッド７０３上に第一の種類の金属として金
（Ａｕ）、または銀（Ａｇ）、またはパラジウム（Ｐ
ｄ）またはアルミニウム（Ａｌ）または銅（Ｃｕ）によ
る金属バンプ７０５が形成され、この金属バンプ７０５
に、第二の種類の金属としてパラジウム（Ｐｄ）層が下
層７０６ａとして下端面に設けられた、三層構成の細線
リード７０６を有するリードフレーム７０７が接合され
て成る。細線リード７０６の中間層７０６ｂはニッケル
（Ｎｉ）であり、上層７０６ｃは銅（Ｃｕ）で構成され
ている。FIG. 14 is a schematic sectional view of a semiconductor device according to a seventh embodiment of the present invention. As shown in the figure, a semiconductor device 701 according to the present invention includes a semiconductor chip 7
02 on the electrode pad 703 of gold (Au), silver (Ag), or palladium (P
d) or a metal bump 705 of aluminum (Al) or copper (Cu) is formed.
Then, a lead frame 707 having a three-layered fine wire lead 706 provided with a palladium (Pd) layer as a lower layer 706a as a second type of metal is joined thereto. The intermediate layer 706b of the fine wire lead 706 is made of nickel (Ni), and the upper layer 706c is made of copper (Cu).
【００３８】図１５は、本発明に係る半導体装置の第八
の実施形態の模式断面図である。同図に示されるよう
に、本発明に係る半導体装置８０１は、半導体チップ８
０２の電極パッド８０３上に第一の種類の金属として金
（Ａｕ）、または銀（Ａｇ）、またはパラジウム（Ｐ
ｄ）またはアルミニウム（Ａｌ）または銅（Ｃｕ）によ
る金属バンプ８０５が形成される。この金属バンプ８０
５に、第二の種類の金属として金（Ａｕ）層８０６ａが
下層表面に設けられ、上層８０６ｂが銅（Ｃｕ）で構成
された二層構成の細線リード８０６を有するリードフレ
ーム８０７が接合されて成る。FIG. 15 is a schematic sectional view of an eighth embodiment of the semiconductor device according to the present invention. As shown in the figure, a semiconductor device 801 according to the present invention includes a semiconductor chip 8
02 on the electrode pad 803 of gold (Au), silver (Ag), or palladium (P
d) or a metal bump 805 of aluminum (Al) or copper (Cu) is formed. This metal bump 80
5, a lead frame 807 having a two-layered thin wire lead 806 in which a gold (Au) layer 806a is provided as a second type metal on the lower surface and an upper layer 806b is made of copper (Cu) is joined. Become.
【００３９】図１６は、本発明に係る半導体装置の第九
の実施形態の模式断面図である。同図に示されるよう
に、本発明に係る半導体装置９０１は、半導体チップ９
０２の電極パッド９０３上に第一の種類の金属として金
（Ａｕ）、または銀（Ａｇ）、またはパラジウム（Ｐ
ｄ）またはアルミニウム（Ａｌ）または銅（Ｃｕ）によ
る金属バンプ９０５が形成される。この金属バンプ９０
５に、第二の種類の金属として銀（Ａｇ）層９０６ａが
下層表面に設けられ、上層９０６ｂが銅（Ｃｕ）で構成
された二層構成の細線リード９０６を有するリードフレ
ーム９０７が接合されて成る。FIG. 16 is a schematic sectional view of a ninth embodiment of the semiconductor device according to the present invention. As shown in the figure, a semiconductor device 901 according to the present invention includes a semiconductor chip 9
02 on the electrode pad 903 of gold (Au), silver (Ag), or palladium (P
d) or a metal bump 905 of aluminum (Al) or copper (Cu) is formed. This metal bump 90
5, a lead frame 907 having a two-layered thin wire lead 906 in which a silver (Ag) layer 906 a is provided on the lower layer surface as a second kind of metal, and an upper layer 906 b is formed of copper (Cu). Become.
【００４０】図１７は、本発明に係る半導体装置の第十
の実施形態の模式断面図である。同図に示されるよう
に、本発明に係る半導体装置１００１は、半導体チップ
１００２の電極パッド１００３上に第一の種類の金属と
して金（Ａｕ）、または銀（Ａｇ）、またはパラジウム
（Ｐｄ）またはアルミニウム（Ａｌ）または銅（Ｃｕ）
による金属バンプ１００５が形成される。この金属バン
プ１００５に、第二の種類の金属としてパラジウム（Ｐ
ｄ）層１００６ａが下層表面に設けられ、上層１００６
ｂが銅（Ｃｕ）で構成された二層構成の細線リード１０
０６を有するリードフレーム１００７が接合されて成
る。FIG. 17 is a schematic sectional view of a tenth embodiment of the semiconductor device according to the present invention. As shown in the figure, a semiconductor device 1001 according to the present invention has gold (Au), silver (Ag), palladium (Pd) or gold (Au) as a first kind of metal on an electrode pad 1003 of a semiconductor chip 1002. Aluminum (Al) or copper (Cu)
A metal bump 1005 is formed. This metal bump 1005 has palladium (P
d) a layer 1006a is provided on the lower surface,
b is a thin wire lead 10 having a two-layer structure made of copper (Cu)
A lead frame 1007 having a reference numeral 06 is joined.
【００４１】なお前記第二から第十の実施形態の半導体
装置の動作の特徴は、前記第一の実施形態におけると略
同じである。The characteristics of the operation of the semiconductor device of the second to tenth embodiments are substantially the same as those of the first embodiment.
【００４２】図１８および図１９は、本発明に係る半導
体装置の製造方法の第一の実施形態の各工程の説明図で
ある。本発明に係る半導体装置の製造方法の第一の実施
形態は、第一の工程として、図１８に示されるように、
バンプボンダー１８１等を用いて半導体チップ１８０の
電極パッド１８２上に第一の種類の金属による金属バン
プ１８３を形成させる。FIGS. 18 and 19 are explanatory views of each step of the first embodiment of the method for manufacturing a semiconductor device according to the present invention. In the first embodiment of the method for manufacturing a semiconductor device according to the present invention, as a first step, as shown in FIG.
A metal bump 183 made of a first type of metal is formed on the electrode pad 182 of the semiconductor chip 180 using a bump bonder 181 or the like.
【００４３】この場合、半導体チップ１８０としてはシ
リコンチップの他、ＧａＡｓやＧａＰ、ＧａＮなどの化
合物半導体によるチップが適用される。本実施形態では
例としてシリコンチップを適用している。In this case, as the semiconductor chip 180, a chip made of a compound semiconductor such as GaAs, GaP or GaN is applied in addition to a silicon chip. In the present embodiment, a silicon chip is applied as an example.
【００４４】同様に、金属バンプ１８３としては前記の
ように第一の種類の金属として金（Ａｕ）バンプ、また
は銀（Ａｇ）バンプ、またはパラジウム（Ｐｄ）バンプ
またはアルミニウム（Ａｌ）バンプまたは銅（Ｃｕ）バ
ンプなどが適用される。本実施形態では例として金バン
プを適用している。Similarly, as the metal bump 183, a gold (Au) bump, a silver (Ag) bump, a palladium (Pd) bump, an aluminum (Al) bump, a copper ( Cu) bumps or the like are applied. In the present embodiment, a gold bump is used as an example.
【００４５】なおパラジウム（Ｐｄ）バンプまたはアル
ミニウム（Ａｌ）または銅（Ｃｕ）を適用するときは、
還元雰囲気下で行うことが好ましい。When a palladium (Pd) bump or aluminum (Al) or copper (Cu) is applied,
It is preferable to carry out in a reducing atmosphere.
【００４６】図１８において、シリコンチップ１８０の
アルミニウ製電極パッド１８２上に、超音波式のバンプ
ボンダー１８１を用いて、超音波ＵＳを作用させ、金
（Ａｕ）バンプ１８３を接続電極として形成させる。こ
の形成条件としては、線径が２５ミクロンの金線を用
い、３０ｇの圧力を加えつつ、周波数６０ｋＨｚ〜２０
０ｋＨｚで出力１０ｍＷ〜５０ｍＷの超音波Ｕｓを１０
ｍ秒〜５０ｍ秒加えて、ボール径が４５ミクロンの金バ
ンプ１８３を形成させる。In FIG. 18, an ultrasonic US is applied to an aluminum electrode pad 182 of a silicon chip 180 by using an ultrasonic bump bonder 181 to form a gold (Au) bump 183 as a connection electrode. The forming conditions are as follows: a gold wire having a wire diameter of 25 microns is used, and a pressure of 30 g is applied while applying a pressure of 30 g.
Ultrasonic Us with an output of 10 mW to 50 mW at 0 kHz
In addition to the m-second to 50-m second, a gold bump 183 having a ball diameter of 45 microns is formed.
【００４７】前記のように形成された金バンプ１８３
に、各バンプあたり５０ｇの圧力を数秒加えて平坦化処
理を行う。このようにして、アルミニウ製電極パッド１
８２上への金バンプ１８３の形成が完了する。The gold bump 183 formed as described above
Then, a flattening process is performed by applying a pressure of 50 g per bump for several seconds. Thus, the aluminum electrode pad 1
The formation of the gold bump 183 on 82 is completed.
【００４８】つぎの工程では、図１９に示されるよう
に、この金バンプ１８３を介して電極パッド１８２と、
第二の種類の金属Ｍ２により部分的に金属めっきされた
多層構造のリードフレーム１８５とを、加熱Ｈと加圧Ｐ
下で超音波Ｕｓを作用させて接合させる。In the next step, as shown in FIG. 19, the electrode pad 182 is
A multi-layered lead frame 185 partially metal-plated with a second type of metal M2 is heated H and pressurized P
An ultrasonic wave Us is acted on below to join.
【００４９】金バンプ（第一の種類の金属Ｍ１で構成）
１８３の上に多層構成のリードフレーム１８５の細線リ
ードの下端面（第二の種類の金属で構成）１８５ａを当
接させ、超音波式のシングルポイントボンダー１９０に
よってリードフレーム１８５の細線リード部分を金バン
プ１８３に接合させる。この接合条件の例としては、温
度（Ｈ）として摂氏１００度〜２００度の加熱下で、リ
ードフレームの先端部に５０ｇ〜２００ｇの圧力（Ｐ）
を加えつつ、周波数６０ｋＨｚ〜２００ｋＨｚで出力１
０ｍＷ〜１００ｍＷの超音波ＵＳを１０ｍ秒〜５０ｍ秒
間加える。Gold bumps (composed of first type metal M1)
The lower end surface (composed of the second type of metal) 185 a of the thin wire lead of the multilayered lead frame 185 is brought into contact with the upper surface 183, and the thin wire lead portion of the lead frame 185 is formed of gold by an ultrasonic single point bonder 190. It is bonded to the bump 183. As an example of the bonding conditions, a pressure (P) of 50 g to 200 g is applied to the tip of the lead frame under heating at a temperature (H) of 100 to 200 degrees Celsius.
And output 1 at a frequency of 60 kHz to 200 kHz
Ultrasonic US of 0 mW to 100 mW is applied for 10 to 50 msec.
【００５０】あるいは、超音波を加えることなく、リー
ドフレームと金バンプの両方を加圧するとともに加熱す
ることによっても接合できる。たとえば加熱温度は摂氏
１００度〜５００度で、各バンプあたり５０ｇ〜１５０
ｇの圧力を５秒〜１５秒加えることにより行うことが可
能である。この接合条件によれば、一回の加圧ですべて
のリードフレームと金バンプを一挙に接合することが可
能であり、よって生産性が向上する。Alternatively, bonding can be performed by applying pressure and heating both the lead frame and the gold bump without applying ultrasonic waves. For example, the heating temperature is 100 to 500 degrees Celsius, and 50 g to 150 degrees per bump.
It can be performed by applying a pressure of 5 g to 15 seconds. According to these joining conditions, all the lead frames and the gold bumps can be joined at once with a single pressurization, thereby improving the productivity.
【００５１】また、第一の種類の金属Ｍ１と第二の種類
の金属Ｍ２を同一金属とすると、金属バンプとリードフ
レームの接合部分が溶融時の相溶性にすぐれることによ
り、接合精度が高くしかも良質の接合ができる。When the first type of metal M1 and the second type of metal M2 are made of the same metal, the bonding portion between the metal bump and the lead frame has excellent compatibility at the time of melting, so that the bonding accuracy is high. Moreover, good quality bonding can be achieved.
【００５２】また、多層のリードフレームの下端面に酸
化膜や有機物が形成されていると良好な接合が困難にな
るので、リードフレームを金属バンプに接合させるに先
立って、アルゴンガスあるいは水素などのプラズマによ
るリードフレーム接合面のスパッタリングを行い、リー
ドフレームの接合面上に形成された酸化膜や有機物を除
去する工程を加えることが好ましい。この除去工程によ
って、接合性の改善が可能になる。Further, if an oxide film or an organic substance is formed on the lower end surface of the multilayer lead frame, it becomes difficult to perform good bonding. Therefore, prior to bonding the lead frame to the metal bumps, an argon gas or hydrogen gas or the like is used. It is preferable to add a step of performing sputtering on the joint surface of the lead frame with plasma to remove an oxide film and organic substances formed on the joint surface of the lead frame. This removal step makes it possible to improve the bondability.
【００５３】このように、本発明によれば、ボール状の
金（Ａｕ）バンプを形成させ、この金バンプを介して、
多層構成のリードフレームを半導体チップのアルミニウ
製の電極パッドに接合させるものであるから、接合時に
加えられる圧力や超音波振動といった衝撃が金バンプに
より吸収され、あるいは減衰されて影響が緩和される。As described above, according to the present invention, a ball-shaped gold (Au) bump is formed, and through this gold bump,
Since the multi-layered lead frame is bonded to the aluminum electrode pad of the semiconductor chip, the impact applied during bonding, such as pressure or ultrasonic vibration, is absorbed or attenuated by the gold bumps, and the effect is reduced.
【００５４】この衝撃緩和により、半導体チップの電極
パッド下が損傷されたり、または電極パッドとシリコン
基板の間の層間膜にクラックがはいり、電極パッドとシ
リコン間で電気的リークが発生したり、あるいはシリコ
ン基板に部分的に割れることにより、接合部が剥がれる
といった不都合の発生が抑制され、よって安定動作でか
つ信頼性の高い半導体装置を実現することが可能にな
る。Due to the shock mitigation, the portion under the electrode pad of the semiconductor chip is damaged, or an interlayer film between the electrode pad and the silicon substrate is cracked, and an electric leak occurs between the electrode pad and the silicon, or The occurrence of inconveniences such as peeling of the bonding portion due to partial cracking in the silicon substrate is suppressed, and thus a semiconductor device with stable operation and high reliability can be realized.
【００５５】[0055]
【発明の効果】以上詳述したように、本発明の請求項１
に係る半導体装置の製造方法は、半導体チップの電極パ
ッド上に第一の種類の金属による金属バンプを形成させ
る工程と、該金属バンプを介して、前記電極パッドと、
第二の種類の金属により部分的に金属めっきされた多層
構造のリードフレームとを、少なくとも加熱と加圧によ
り接合させる工程とを具備するものであるから、金属バ
ンプが振動を吸収する結果、電極パッド下に発生しがち
であった半導体チップの損傷発生を回避することができ
るという効果を奏する。As described in detail above, claim 1 of the present invention
The method for manufacturing a semiconductor device according to the step of forming a metal bump of a first type of metal on the electrode pad of the semiconductor chip, and, via the metal bump, the electrode pad,
Bonding a lead frame having a multilayer structure partially metal-plated with a second type of metal by heating and pressing at least, so that the metal bumps absorb vibrations, so that the electrode This has the effect that damage to the semiconductor chip, which tends to occur under the pad, can be avoided.
【００５６】さらに、接合操作が加熱と加圧であり、振
動等を伴わないから半導体チップやその電極パッドに衝
撃が加わることがなく、よって接合操作中にリードのず
れが発生しないため、接合精度を向上させることができ
る。これにより、電極パッドのピッチが狭い半導体チッ
プでも良好な接合が可能になる。Further, since the joining operation is heating and pressurizing and does not involve vibration or the like, no impact is applied to the semiconductor chip or its electrode pad, and therefore no displacement of the lead occurs during the joining operation. Can be improved. As a result, good bonding can be achieved even with a semiconductor chip having a narrow electrode pad pitch.
【００５７】前記に加えて、全リードを一挙に接合でき
るゆえ、生産性が向上する。In addition to the above, productivity can be improved because all leads can be joined at once.
【００５８】本発明の請求項２に係る半導体装置の製造
方法は、請求項１において前記接合を、加熱および加圧
および超音波を加えて行う構成とするものであるから、
超音波によるエネルギーが加算されることで、より効率
的な接合が可能になる。According to a second aspect of the present invention, in the method of manufacturing a semiconductor device, the bonding is performed by applying heat, pressure and ultrasonic waves.
By adding the energy by the ultrasonic waves, more efficient bonding can be performed.
【００５９】本発明の請求項３に係る半導体装置の製造
方法は、請求項１において第一の種類の金属と第二の種
類の金属を同一金属とする構成とするものであるから、
金属バンプとリードフレームの接合部分が溶融時の相溶
性にすぐれることにより、接合精度が高くしかも良質の
接合が可能になる。According to a third aspect of the present invention, in a method of manufacturing a semiconductor device, the first type of metal and the second type of metal are the same metal.
Since the bonding portion between the metal bump and the lead frame has excellent compatibility at the time of melting, high bonding accuracy and high quality bonding can be achieved.
【００６０】本発明の請求項４に係る半導体装置の製造
方法は、請求項１において第一の種類の金属と第二の種
類の金属を同一金属とする構成とするものであるから、
金属バンプとリードフレームの接合部分が溶融時の相溶
性にすぐれることにより、かつ超音波の作用により良質
の接合が高効率で可能になる。According to a fourth aspect of the present invention, in a method of manufacturing a semiconductor device, the first type of metal and the second type of metal are configured to be the same metal.
Since the bonding portion between the metal bump and the lead frame has excellent compatibility at the time of melting, and the action of ultrasonic waves, high quality bonding can be performed with high efficiency.
【００６１】本発明の請求項５に係る半導体装置の製造
方法は、請求項１においてリードフレームを金属バンプ
に接合させるに先立って、リードフレームの少なくとも
接合部分の表面をプラズマ照射により処理する工程を有
するものであるから、表面に析出や堆積あるいは付着し
ていて接合に支障をきたすコンタミナントを除去でき、
よって良質の接合を可能にする。According to a fifth aspect of the present invention, in the method of manufacturing a semiconductor device according to the first aspect, prior to bonding the lead frame to the metal bump, the step of treating at least the surface of the bonding portion of the lead frame by plasma irradiation. Since it has, it can remove contaminants that are deposited, deposited or adhered to the surface and hinder bonding,
Therefore, high quality bonding is enabled.
【００６２】本発明の請求項６に係る半導体装置は、半
導体チップの電極パッド上に第一の種類の金属による金
属バンプが形成され、該金属バンプに、第二の種類の金
属が表面に設けられた多層構成のリードフレームが接合
された構成であるから、たとえばプリント回路基板への
組付け時や、組付け後の動作時に、半導体装置の外部か
らリードフレームを経て伝わる熱的あるいは機械的イン
パクトが金属バンプにおいて吸収され、または減衰され
て、これらインパクトの電極パッドや半導体チップへの
好ましくない影響が軽減され、よって安定動作および長
寿命が実現される。In a semiconductor device according to a sixth aspect of the present invention, a metal bump of a first type is formed on an electrode pad of a semiconductor chip, and a second type of metal is provided on the surface of the metal bump. Since the multi-layered lead frame is joined, the thermal or mechanical impact transmitted from the outside of the semiconductor device via the lead frame, for example, during assembly to a printed circuit board or during operation after assembly Is absorbed or attenuated in the metal bumps, and the undesired effects of these impacts on the electrode pads and the semiconductor chip are reduced, thereby achieving stable operation and long life.
【００６３】また本発明の請求項７に係る半導体装置
は、第一の種類の金属と第二の種類の金属が同一金属と
して構成されているから、金属バンプとリードフレーム
の接合部分が溶融時の相溶性にすぐれ、よって接合精度
が高くしかも良質の接合がなされることで、安定動作お
よび長寿命が可能になる。In the semiconductor device according to claim 7 of the present invention, since the first kind of metal and the second kind of metal are constituted as the same metal, the joint between the metal bump and the lead frame is melted. Is excellent in compatibility, and therefore, the joining accuracy is high and good quality joining is performed, so that stable operation and long life can be achieved.
【図１】本発明に係る半導体装置の第一の実施形態の模
式断面図である。FIG. 1 is a schematic sectional view of a first embodiment of a semiconductor device according to the present invention.
【図２】本発明に適用されるリードフレームの例の製造
方法における工程の断面図である。FIG. 2 is a cross-sectional view of a process in a method for manufacturing a lead frame example applied to the present invention.
【図３】図２に続く工程の説明図である。FIG. 3 is an explanatory view of a step following FIG. 2;
【図４】図３に続く工程の説明図である。FIG. 4 is an explanatory view of a step following FIG. 3;
【図５】図４に続く工程の説明図である。FIG. 5 is an explanatory view of a step following FIG. 4;
【図６】図５に続く工程の説明図である。FIG. 6 is an explanatory view of a step following FIG. 5;
【図７】図６に続く工程の説明図である。FIG. 7 is an explanatory view of a step following FIG. 6;
【図８】図７に続く工程の説明図である。FIG. 8 is an explanatory diagram of a step following FIG. 7;
【図９】本発明に係る半導体装置の第二の実施形態の模
式断面図である。FIG. 9 is a schematic sectional view of a second embodiment of the semiconductor device according to the present invention.
【図１０】本発明に係る半導体装置の第三の実施形態の
模式断面図である。FIG. 10 is a schematic sectional view of a third embodiment of the semiconductor device according to the present invention.
【図１１】本発明に係る半導体装置の第四の実施形態の
模式断面図である。FIG. 11 is a schematic sectional view of a fourth embodiment of the semiconductor device according to the present invention.
【図１２】本発明に係る半導体装置の第五の実施形態の
模式断面図である。FIG. 12 is a schematic sectional view of a fifth embodiment of the semiconductor device according to the present invention.
【図１３】本発明に係る半導体装置の第六の実施形態の
模式断面図である。FIG. 13 is a schematic sectional view of a sixth embodiment of the semiconductor device according to the present invention.
【図１４】本発明に係る半導体装置の第七の実施形態の
模式断面図である。FIG. 14 is a schematic sectional view of a semiconductor device according to a seventh embodiment of the present invention.
【図１５】本発明に係る半導体装置の第八の実施形態の
模式断面図である。FIG. 15 is a schematic cross-sectional view of an eighth embodiment of the semiconductor device according to the present invention.
【図１６】本発明に係る半導体装置の第九の実施形態の
模式断面図である。FIG. 16 is a schematic sectional view of a ninth embodiment of a semiconductor device according to the present invention.
【図１７】本発明に係る半導体装置の第十の実施形態の
模式断面図である。FIG. 17 is a schematic sectional view of a tenth embodiment of a semiconductor device according to the present invention.
【図１８】本発明に係る半導体装置の製造方法の第一の
実施形態の工程説明図である。FIG. 18 is a process explanatory diagram of the first embodiment of the method for manufacturing a semiconductor device according to the present invention.
【図１９】図１８に続く工程の説明図である。FIG. 19 is an explanatory diagram of a step following FIG. 18;
１…本発明に係る半導体装置、２…半導体チップ、３…
電極パッド、５…金属バンプ、６…リードフレーム、７
…細線リード、７ａ…下層、７ｂ…中間層、７ｃ…上
層、Ｍ１…第一の種類の金属、Ｍ２…第二の種類の金属DESCRIPTION OF SYMBOLS 1 ... Semiconductor device concerning this invention, 2 ... Semiconductor chip, 3 ...
Electrode pad, 5: metal bump, 6: lead frame, 7
... fine wire lead, 7a ... lower layer, 7b ... middle layer, 7c ... upper layer, M1 ... first type metal, M2 ... second type metal
Claims (7)
類の金属による金属バンプを形成させる工程と、 該金属バンプを介して、前記電極パッドと、第二の種類
の金属により部分的に金属めっきされた多層構造のリー
ドフレームとを、少なくとも加熱と加圧により接合させ
る工程と、を具備することを特徴とする半導体装置の製
造方法。A step of forming a metal bump made of a first kind of metal on an electrode pad of a semiconductor chip; and a step of forming a metal part of said electrode pad and said second kind of metal via said metal bump. Bonding the plated multi-layered lead frame with at least heat and pressure.
波を加えて行うことを特徴とする請求項１記載の半導体
装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein said bonding is performed by applying heat, pressure and ultrasonic waves.
の金属を同一金属とすることを特徴とする請求項１記載
の半導体装置の製造方法。3. The method according to claim 1, wherein the first kind of metal and the second kind of metal are the same metal.
の金属を同一金属とすることを特徴とする請求項２記載
の半導体装置の製造方法。4. The method according to claim 2, wherein the first kind of metal and the second kind of metal are the same metal.
接合させるに先立って、前記リードフレームの少なくと
も接合部分の表面をプラズマ照射により処理する工程を
有することを特徴とする請求項１、２、３または４記載
の半導体装置の製造方法。5. The method according to claim 1, further comprising, prior to bonding the lead frame to the metal bump, processing a surface of at least a bonding portion of the lead frame by plasma irradiation. 5. The method for manufacturing a semiconductor device according to item 4.
類の金属による金属バンプが形成され、該金属バンプ
に、第二の種類の金属が表面に設けられた多層構成のリ
ードフレームが接合されたことを特徴とする半導体装
置。6. A multi-layered lead frame having a second type of metal provided on a surface of a semiconductor chip, wherein a metal bump of a first type of metal is formed on an electrode pad of the semiconductor chip. A semiconductor device characterized by the above-mentioned.
の金属が同一金属であることを特徴とする請求項６記載
の半導体装置。7. The semiconductor device according to claim 6, wherein said first kind of metal and said second kind of metal are the same metal.
Priority Applications (2)
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|---|---|---|---|
| JP9307643A JPH11145188A (en) | 1997-11-10 | 1997-11-10 | Semiconductor device and manufacture of the same |
| SG9804571A SG81250A1 (en) | 1997-11-10 | 1998-11-07 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9307643A JPH11145188A (en) | 1997-11-10 | 1997-11-10 | Semiconductor device and manufacture of the same |
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Family Applications (1)
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|---|---|---|---|
| JP9307643A Pending JPH11145188A (en) | 1997-11-10 | 1997-11-10 | Semiconductor device and manufacture of the same |
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- 1997-11-10 JP JP9307643A patent/JPH11145188A/en active Pending
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