JPH11134866A - Semiconductor memory - Google Patents
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- JPH11134866A JPH11134866A JP29429497A JP29429497A JPH11134866A JP H11134866 A JPH11134866 A JP H11134866A JP 29429497 A JP29429497 A JP 29429497A JP 29429497 A JP29429497 A JP 29429497A JP H11134866 A JPH11134866 A JP H11134866A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、映像プロセッサな
どに搭載する半導体記憶装置に関するものである。The present invention relates to a semiconductor memory device mounted on a video processor or the like.
【０００２】[0002]
【従来の技術】半導体記憶装置としては、ダイナミック
型メモリ（ＤＲＡＭ）とスタティック型メモリ（ＳＲＡ
Ｍ）とがある。従来、映像処理を行う半導体記憶装置で
は、データが常に入れ替わり、データ保持時間も数ｍｓ
以内でよいためダイナミック型メモリが用いられてい
る。例えばダイナミック型メモリの構成として図３に示
すような半導体記憶装置が用いられる。図３に示すダイ
ナミック型メモリの半導体記憶装置で読み出しを行う場
合、まずビット線Ｂｒをプリチャージしておき、デコー
ダ３２４に入力するアドレス信号１に対応するワード線
Ｗｒが駆動されてトランジスタ３４がオンする。このと
き、トランジスタ３５のゲート電位によりトランジスタ
３５がオン／オフとなり、ビット線Ｂｒがディスチャー
ジあるいは保持され、その結果がセンスアンプ３１５に
よって外部に出力される。このようにしてメモリセル３
２３のデータが読み出される。一方、書き込みを行う場
合は、デコーダ３２５からのワード線Ｗｗによってトラ
ンジスタ３３が駆動され、ビット線Ｂｗのデータがトラ
ンジスタ３５のゲート電位としてメモリセル３２３に書
き込まれる。2. Description of the Related Art As a semiconductor memory device, a dynamic memory (DRAM) and a static memory (SRA) are used.
M). Conventionally, in a semiconductor memory device that performs video processing, data is constantly exchanged, and data holding time is several ms.
For this reason, a dynamic memory is used. For example, a semiconductor memory device as shown in FIG. 3 is used as a configuration of a dynamic memory. When reading is performed by the semiconductor memory device of the dynamic memory shown in FIG. 3, first, the bit line Br is precharged, and the word line Wr corresponding to the address signal 1 input to the decoder 324 is driven to turn on the transistor 34. I do. At this time, the transistor 35 is turned on / off by the gate potential of the transistor 35, the bit line Br is discharged or held, and the result is output to the outside by the sense amplifier 315. Thus, the memory cell 3
23 data are read. On the other hand, when writing is performed, the transistor 33 is driven by the word line Ww from the decoder 325, and the data of the bit line Bw is written to the memory cell 323 as the gate potential of the transistor 35.
【０００３】一方、差動型のスタティック型メモリの構
成として図４に示すような半導体記憶装置がある。図４
に示すスタティック型メモリの半導体記憶装置で読み出
しを行う場合、メモリセル４２２のＡ点の電位がＬｏｗ
の場合は、トランジスタ４１１，４１２を介してビット
線Ｂ２の電圧＞ビット線ＸＢ２の電圧となる。次にＳＡ
ＥＮおよびＸＳＡＥＮがセンスアンプ４１５に入力され
てビット線Ｂ２，ＸＢ２の電位差を増幅しビット線Ｂ２
がＨｉｇｈとなる。読み出し回路４１７ではビット線Ｂ
２のＨｉｇｈのデータを論理反転してＬｏｗのデータが
外部へ出力される。メモリセル４２２のＡ点の電位がＨ
ｉｇｈの場合も同様にして読み出し回路４１７からメモ
リセル４２２のＨｉｇｈのデータが読み出される。この
ようにしてメモリセル４２２のデータが読み出される。
一方、書き込みを行う場合、外部から書き込み回路４１
６にデータが入力され、制御線ＷＥの制御によりデータ
をビット線Ｂ２，ＸＢ２ヘ出力する。またデコーダ４２
４からのワード線Ｗ２が駆動され、メモリセル４２２の
トランジスタ４１１，４１２が駆動され、ビット線Ｂ
２，ＸＢ２のデータがメモリセル４２２に書き込まれ
る。On the other hand, as a configuration of a differential static memory, there is a semiconductor memory device as shown in FIG. FIG.
When reading is performed by the semiconductor memory device of the static memory shown in FIG. 5, the potential at the point A of the memory cell 422 is Low.
In this case, the voltage of the bit line B2 via the transistors 411 and 412> the voltage of the bit line XB2. Next, SA
EN and XSAEN are input to the sense amplifier 415 to amplify the potential difference between the bit lines B2 and XB2, and
Becomes High. In the read circuit 417, the bit line B
2 High data is logically inverted and Low data is output to the outside. The potential at the point A of the memory cell 422 is H
In the case of high, data of High in the memory cell 422 is similarly read from the read circuit 417. Thus, the data of the memory cell 422 is read.
On the other hand, when writing is performed, the writing circuit 41
6, and outputs the data to the bit lines B2 and XB2 under the control of the control line WE. Also, the decoder 42
4 is driven, the transistors 411 and 412 of the memory cell 422 are driven, and the bit line B
2, XB2 data is written to the memory cell 422.
【０００４】[0004]
【発明が解決しようとする課題】ところで、半導体素子
の微細化によりトランジスタ素子の駆動能力は大きくな
るが、逆にトランジスタ素子のリーク電流は大きくなる
傾向がある。このため、ダイナミック型メモリでは保持
時間を確保するための容量部分の面積が大きくなって半
導体素子の面積削減が難しくなってきている。そこで、
ダイナミック型メモリとスタティック型メモリとを共用
した構成を用いて半導体素子の面積を削減することが試
みられる。しかしながら、スタティック型メモリでは図
４の構成のように差動型で動作するため２本のビット線
Ｂ２，ＸＢ２間の電位差をセンスアンプ４１５で増幅し
て読み出す構成を要し、これに対して、ダイナミック型
メモリでは図３の構成のようにシングルビット線Ｂｒで
動作し、そのため、スタティック型メモリとダイナミッ
ク型メモリとを共用した構成ではセンスアンプを共用す
ることができないという問題があった。By the way, although the driving capability of the transistor element is increased by the miniaturization of the semiconductor element, the leakage current of the transistor element tends to increase. For this reason, in the dynamic memory, the area of the capacitor portion for securing the holding time becomes large, and it is difficult to reduce the area of the semiconductor element. Therefore,
Attempts have been made to reduce the area of a semiconductor element by using a configuration in which a dynamic memory and a static memory are shared. However, since the static type memory operates in a differential type as in the configuration of FIG. 4, a configuration is required in which the potential difference between the two bit lines B2 and XB2 is amplified by the sense amplifier 415 and read out. The dynamic memory operates with the single bit line Br as in the configuration of FIG. 3, and therefore, there is a problem that the configuration in which the static memory and the dynamic memory are shared cannot share the sense amplifier.
【０００５】本発明は、上記の問題点に鑑みてなされた
ものであり、シングルビット構成のダイナミック型メモ
リセルと差動型のスタティック型メモリセルとを共通の
センスアンプで読み出すことを可能とする半導体記憶装
置を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and makes it possible to read a single-bit dynamic memory cell and a differential static memory cell with a common sense amplifier. It is an object to provide a semiconductor memory device.
【０００６】[0006]
【課題を解決するための手段】本発明の請求項１に係る
半導体記憶装置は、第１のビット線と第２のビット線と
に接続され、差動型で動作する１または複数のスタティ
ック型メモリセルと、第３のビット線に接続される１ま
たは複数のダイナミック型メモリセルと、上記第１のビ
ット線と上記第２のビット線とに接続される第１のプリ
チャージ手段と、上記第３のビット線と第４のビット線
とに接続され、該第３のビット線と該第４のビット線と
を異なる電圧でプリチャージする第２のプリチャージ手
段と、上記第１のビット線と第５のビット線とを接続す
る第１の接続手段と、上記第２のビット線と第６のビッ
ト線とを接続する第２の接続手段と、上記第３のビット
線と上記第５のビット線とを接続する第３の接続手段
と、上記第４のビット線と上記第６のビット線とを接続
する第４の接続手段と、上記第５のビット線および上記
第６のビット線に接続するセンスアンプと、上記第５の
ビット線および上記第６のビット線に接続し、外部から
のデータを該第５のビット線および該第６のビット線に
出力する書き込み手段と、上記第５のビット線あるいは
上記第６のビット線に接続し、該第５のビット線あるい
は該第６のビット線のデータを出力する読み出し手段と
を備えてなることを特徴とするものである。According to a first aspect of the present invention, there is provided a semiconductor memory device which is connected to a first bit line and a second bit line, and which operates in one or more static types. A memory cell, one or more dynamic memory cells connected to a third bit line, first precharge means connected to the first bit line and the second bit line, A second precharge means connected to a third bit line and a fourth bit line for precharging the third bit line and the fourth bit line with different voltages; First connecting means for connecting the second bit line to the fifth bit line, second connecting means for connecting the second bit line to the sixth bit line, and the third bit line to the fifth bit line. A third connection means for connecting the fifth bit line to the fourth bit line; Fourth connection means for connecting a second bit line to the sixth bit line, a sense amplifier connected to the fifth bit line and the sixth bit line, and a fifth bit line and the sixth bit line. A write unit connected to the bit line and outputting external data to the fifth bit line and the sixth bit line; and a write unit connected to the fifth bit line or the sixth bit line, Read means for outputting data of the fifth bit line or the sixth bit line.
【０００７】また、本発明の請求項２に係る半導体記憶
装置は、上記請求項１に記載の半導体記憶装置におい
て、上記第２のプリチャージ手段としては、上記第３の
ビット線をプリチャージするＰｃｈトランジスタと、上
記第４のビット線をプリチャージするＮｃｈトランジス
タとで構成してなることを特徴とするものである。According to a second aspect of the present invention, in the semiconductor memory device according to the first aspect, the second precharge means precharges the third bit line. It is characterized by comprising a Pch transistor and an Nch transistor for precharging the fourth bit line.
【０００８】さらに、本発明の請求項３に係る半導体記
憶装置は、第１のビット線と第２のビット線とに接続さ
れ、差動型で動作する１または複数のスタティック型メ
モリセルと、第３のビット線に接続される１または複数
のダイナミック型メモリセルと、上記第１のビット線と
上記第２のビット線とに接続される第１のプリチャージ
手段と、上記第３のビット線に接続される第２のプリチ
ャージ手段と、第４のビット線と第５のビット線とをプ
リチャージする第３のプリチャージ手段と、上記第３の
ビット線に接続し、該第３のビット線のデータの論理反
転データを上記第５のビット線に出力するインバータ回
路と、上記第１のビット線と上記第４のビット線とを接
続する第１の接続手段と、上記第２のビット線と上記第
５のビット線とを接続する第２の接続手段と、上記第３
のビット線と上記第４のビット線とを接続する第３の接
続手段と、上記インバータ回路を介して上記第３のビッ
ト線と上記第５のビット線とを接続する第４の接続手段
と、上記第４のビット線および上記第５のビット線とに
接続するセンスアンプと、上記第４のビット線および上
記第５のビット線に接続し、外部からのデータを該第４
のビット線および該第５のビット線に出力する書き込み
手段と、上記第４のビット線あるいは上記第５のビット
線に接続し、該第４のビット線あるいは該第５のビット
線のデータを出力する読み出し手段とを備えてなること
を特徴とするものである。Further, a semiconductor memory device according to a third aspect of the present invention includes one or a plurality of static memory cells connected to a first bit line and a second bit line and operating in a differential type. One or more dynamic memory cells connected to a third bit line, first precharge means connected to the first bit line and the second bit line, and the third bit A second precharge means connected to the third bit line, a third precharge means for precharging the fourth bit line and the fifth bit line, and a third precharge means connected to the third bit line. An inverter circuit that outputs logically inverted data of the data of the bit line to the fifth bit line; first connection means for connecting the first bit line and the fourth bit line; And the fifth bit line A second connection means for connection, the third
Third connection means for connecting the fourth bit line to the third bit line, and fourth connection means for connecting the third bit line to the fifth bit line via the inverter circuit. A sense amplifier connected to the fourth bit line and the fifth bit line, and a sense amplifier connected to the fourth bit line and the fifth bit line to transmit external data to the fourth bit line and the fifth bit line.
Writing means for outputting to the fourth bit line or the fifth bit line, and writing means for outputting the data to the fourth bit line or the fifth bit line, and the data of the fourth bit line or the fifth bit line. Reading means for outputting.
【０００９】[0009]
実施の形態１．図１は、本発明の実施の形態１による半
導体記憶装置の回路図である。この実施の形態１は、図
１に示すように、ビット数が１、ワード数が２の半導体
記憶装置となっており、スタティック型メモリセル２２
とダイナミック型メモリセル２３とが１つのセンスアン
プ１５を共用した構成を有するものである。Embodiment 1 FIG. FIG. 1 is a circuit diagram of a semiconductor memory device according to the first embodiment of the present invention. In the first embodiment, as shown in FIG. 1, a semiconductor memory device having one bit and two words is provided.
And the dynamic memory cell 23 share one sense amplifier 15.
【００１０】この実施の形態１は、請求項１、２に対応
している。ここで、ビット線Ｂ２は第１のビット線、ビ
ット線ＸＢ２は第２のビット線、ビット線Ｂｒは第３の
ビット線、ビット線ＸＢｒは第４のビット線、ビット線
Ｂ３は第５のビット線、ビット線ＸＢ３は第６のビット
線にそれぞれ相当する。また、トランスファーゲート１
４は第１の接続手段、トランスファーゲート１３は第２
の接続手段、トランスファーゲート６は第３の接続手
段、トランスファーゲート７は第４の接続手段にそれぞ
れ相当する。また、トランジスタ８，９，１０は第１の
プリチャージ手段、トランジスタ１，２は第２のプリチ
ャージ手段にそれぞれ相当する。なお、第１のプリチャ
ージ手段のトランジスタ８，９，１０は同一の電源に接
続され、また第２のプリチャージ手段のトランジスタ
１，２も同一の電源に接続されている。The first embodiment corresponds to claims 1 and 2. Here, the bit line B2 is a first bit line, the bit line XB2 is a second bit line, the bit line Br is a third bit line, the bit line XBr is a fourth bit line, and the bit line B3 is a fifth bit line. The bit line and bit line XB3 correspond to a sixth bit line, respectively. Also, transfer gate 1
4 is the first connection means, and the transfer gate 13 is the second connection means.
, The transfer gate 6 corresponds to a third connecting means, and the transfer gate 7 corresponds to a fourth connecting means. The transistors 8, 9, and 10 correspond to first precharge means, and the transistors 1 and 2 correspond to second precharge means. The transistors 8, 9 and 10 of the first precharge means are connected to the same power supply, and the transistors 1 and 2 of the second precharge means are also connected to the same power supply.
【００１１】上記トランジスタ１は、Ｎｃｈトランジス
タで構成され、ビット線ＸＢｒに接続しており、プリチ
ャージ電圧は電源電圧−しきい値電圧Ｖｔの電圧とな
る。上記トランジスタ２は、Ｐｃｈトランジスタで構成
され、ビット線Ｂｒに接続しており、プリチャージ電圧
は電源電圧となる。よってビット線Ｂｒ，ＸＢｒを異な
る電圧でプリチャージを行う。The transistor 1 is composed of an Nch transistor, is connected to the bit line XBr, and has a precharge voltage of (power supply voltage-threshold voltage Vt). The transistor 2 is composed of a Pch transistor, is connected to the bit line Br, and the precharge voltage is a power supply voltage. Therefore, the bit lines Br and XBr are precharged with different voltages.
【００１２】トランジスタ３は、ダイナミック型メモリ
セル２３の書き込みトランジスタであり、ワード線Ｗｗ
の制御により、ビット線Ｂｗのデータの書き込みを行
う。トランジスタ４は、ダイナミック型メモリセル２３
の読み出しトランジスタであり、ワード線Ｗｒの制御に
より読み出しを行う。トランジスタ５は、ダイナミック
型メモリセル２３の読み出しトランジスタであり、その
ゲート容量はメモリセル２３の容量セルを構成する。ト
ランジスタ３からのデータがトランジスタ５のゲート電
圧として書き込まれる。トランジスタ５のゲート電圧に
より、トランジスタ５のオン／オフが決定し、トランジ
スタ４がオンすると、トランジスタ５のオン／オフの状
態によりビット線Ｂｒの電荷がディスチャージ／保持さ
れ、データが読み出される。The transistor 3 is a write transistor of the dynamic memory cell 23 and has a word line Ww.
, The data of the bit line Bw is written. Transistor 4 is a dynamic memory cell 23
And performs reading by controlling the word line Wr. The transistor 5 is a read transistor of the dynamic memory cell 23, and its gate capacitance forms a capacitance cell of the memory cell 23. Data from the transistor 3 is written as a gate voltage of the transistor 5. On / off of the transistor 5 is determined by the gate voltage of the transistor 5, and when the transistor 4 is turned on, the charge of the bit line Br is discharged / held depending on the on / off state of the transistor 5, and data is read.
【００１３】上記トランスファーゲート６は、ビット線
Ｂｒとビット線Ｂ３とを接続している。上記トランスフ
ァーゲート７は、ビット線ＸＢｒとビット線ＸＢ３とを
接続している。上記トランジスタ８，９，１０は、ビッ
ト線Ｂ２とビット線ＸＢ２とを等電位にプリチャージを
行う。The transfer gate 6 connects the bit line Br and the bit line B3. The transfer gate 7 connects the bit line XBr and the bit line XB3. The transistors 8, 9, and 10 precharge the bit line B2 and the bit line XB2 to the same potential.
【００１４】トランジスタ１１，１２は、スタティック
型メモリセル２２の書き込み／読み出しトランジスタで
あり、スタティック型メモリセル２２におけるデータ保
持回路２１のデータをワード線Ｗ２の制御により、ビッ
ト線Ｂ２，ＸＢ２から入力、あるいはビット線Ｂ２，Ｘ
Ｂ２へ出力を行う。上記トランスファーゲート１３は、
ビット線ＸＢ２とビット線ＸＢ３を接続するものであ
る。上記トランスファーゲート１４は、ビット線Ｂ２と
ビット線Ｂ３を接続するものである。The transistors 11 and 12 are write / read transistors of the static memory cell 22. Data of the data holding circuit 21 in the static memory cell 22 is input from the bit lines B2 and XB2 by controlling the word line W2. Or bit lines B2, X
Output to B2. The transfer gate 13
The bit line XB2 is connected to the bit line XB3. The transfer gate 14 connects the bit lines B2 and B3.
【００１５】上記センスアンプ１５は、ビット線Ｂ３，
ＸＢ３に接続され、制御線ＳＡＥＮ, ＸＳＡＥＮによっ
てビット線Ｂ３，ＸＢ３のデータを増幅して読み出し回
路１７へ出力する。書き込み回路１６は、外部から入力
したデータをビット線Ｂ３，ＸＢ３へ出力するものであ
る。読み出し回路１７は、センスアンプ１５により増幅
されたビット線Ｂ３のデータを外部へ出力するものであ
る。The sense amplifier 15 has a bit line B3,
It is connected to XB3, amplifies data on bit lines B3 and XB3 by control lines SAEN and XSAEN, and outputs the amplified data to readout circuit 17. The write circuit 16 outputs data input from the outside to the bit lines B3 and XB3. The read circuit 17 outputs the data of the bit line B3 amplified by the sense amplifier 15 to the outside.
【００１６】デコーダ２４は、外部よりアドレス信号１
を入力しワード線Ｗｒ，Ｗ２，ＷＢ１，ＷＢ２を駆動す
るデコード回路である。デコーダ２５は外部よりアドレ
ス信号２を入力しワード線Ｗｗを駆動するデコード回路
である。なお、上記ダイナミック型メモリセル２３、上
記スタティック型メモリセル２２、および上記センスア
ンプ１５は、同一の半導体基板上に形成されてなる。The decoder 24 receives an external address signal 1
To drive the word lines Wr, W2, WB1, WB2. The decoder 25 is a decoding circuit that inputs the address signal 2 from the outside and drives the word line Ww. The dynamic memory cell 23, the static memory cell 22, and the sense amplifier 15 are formed on the same semiconductor substrate.
【００１７】次に動作を説明する。まず、書き込み動作
について説明する。書き込み動作については、スタティ
ック型メモリセル２２とダイナミック型メモリセル２３
とで異なる。Next, the operation will be described. First, the write operation will be described. For the write operation, the static memory cell 22 and the dynamic memory cell 23
And different.
【００１８】スタティック型メモリセル２２では、外部
から書き込み回路１６にデータが入力される。入力され
たデータは制御線ＷＥの制御によりデータをビット線Ｂ
３，ＸＢ３ヘそれぞれ出力する。また、外部からアドレ
ス信号１がデコーダ２４に入力される。このとき、デコ
ーダ２４は入力したアドレスに相当するワード線Ｗ２，
ＷＢ２を駆動する。ワード線ＷＢ２が駆動されたことに
より、ビット線Ｂ３，ＸＢ３のデータがビット線Ｂ２，
ＸＢ２に出力される。また、ワード線Ｗ２が駆動された
ことにより、スタティック型メモリセル２２のトランジ
スタ１１，１２が駆動され、ビット線Ｂ２，ＸＢ２のデ
ータがデータ保持回路２１に書き込まれる。このように
してスタティック型メモリセル２２への書き込み動作が
行われる。In the static memory cell 22, data is externally input to the write circuit 16. The input data is transferred to the bit line B under the control of the control line WE.
3 and XB3. Further, the address signal 1 is input to the decoder 24 from outside. At this time, the decoder 24 outputs word lines W2 and W2 corresponding to the input address.
Drive WB2. When the word line WB2 is driven, the data on the bit lines B3 and XB3 is
Output to XB2. Further, when the word line W2 is driven, the transistors 11 and 12 of the static memory cell 22 are driven, and the data of the bit lines B2 and XB2 are written to the data holding circuit 21. Thus, the write operation to the static memory cell 22 is performed.
【００１９】一方、ダイナミック型メモリセル２３で
は、まず外部からビット線Ｂｗにデータが入力される。
また、外部からアドレス信号２がデコーダ２５に入力さ
れる。このとき、デコーダ２５は入力したアドレスに相
当するワード線Ｗｗを駆動する。ワード線Ｗｗが駆動さ
れることにより、トランジスタ３が駆動されてビット線
Ｂｗのデータがダイナミック型メモリセル２３における
トランジスタ５のゲート電圧として書き込まれる。この
ようにしてダイナミック型メモリセル２３への書き込み
動作が行われる。上記のような動作により、本実施の形
態１による半導体記憶装置での書き込み動作が行われ
る。On the other hand, in the dynamic memory cell 23, first, data is externally input to the bit line Bw.
Also, the address signal 2 is input to the decoder 25 from outside. At this time, the decoder 25 drives the word line Ww corresponding to the input address. When the word line Ww is driven, the transistor 3 is driven, and the data on the bit line Bw is written as the gate voltage of the transistor 5 in the dynamic memory cell 23. Thus, the write operation to the dynamic memory cell 23 is performed. By the above operation, the write operation in the semiconductor memory device according to the first embodiment is performed.
【００２０】次に、読み出し動作について説明する。読
み出し動作では、スタティック型メモリセル２２、ダイ
ナミック型メモリセル２３のいずれから読み出す場合で
も、まず初めにビット線のプリチャージ動作が行われ
る。すなわち、外部から制御信号Ｐ１が入力されて第１
のプリチャージ手段であるトランジスタ８，９，１０が
オンになりビット線Ｂ２，ＸＢ２に対してプリチャージ
が行われ、また外部から制御信号Ｐ２が入力されて第２
のプリチャージ手段であるトランジスタ１，２がオンに
なりビット線Ｂｒ，ＸＢｒに対してプリチャージが行わ
れる。そして、外部からアドレス信号１がデコーダ２４
に入力されて入力したアドレスに対応して、ワード線Ｗ
Ｂ１あるいはＷＢ２が駆動される。Next, the read operation will be described. In the read operation, a bit line precharge operation is first performed regardless of whether data is read from the static memory cell 22 or the dynamic memory cell 23. That is, when the control signal P1 is input from the outside and the first
The transistors 8, 9, and 10, which are the precharge means, are turned on to precharge the bit lines B2 and XB2, and the control signal P2 is input from the outside to cause the second
The transistors 1 and 2 which are the precharge means are turned on, and the bit lines Br and XBr are precharged. Then, the address signal 1 is externally supplied to the decoder 24.
And the word line W corresponding to the input address
B1 or WB2 is driven.
【００２１】ワード線ＷＢ１が駆動するとトランスファ
ーゲート６，７が駆動してトランジスタ１および２から
ビット線Ｂ３およびＸＢ３に対してプリチャージが行わ
れる。このとき、トランジスタ１はＮｃｈトランジスタ
であり、トランジスタ２はＰｃｈトランジスタであるた
め、ビット線ＸＢｒおよびＸＢ３は電源電圧−トランジ
スタ１のしきい値電圧Ｖｔにプリチャージされ、ビット
線ＢｒおよびＢ３は電源電圧にプリチャージされる。When the word line WB1 is driven, the transfer gates 6, 7 are driven, and the transistors 1 and 2 precharge the bit lines B3 and XB3. At this time, since transistor 1 is an Nch transistor and transistor 2 is a Pch transistor, bit lines XBr and XB3 are precharged to power supply voltage-threshold voltage Vt of transistor 1, and bit lines Br and B3 are supplied to power supply voltage. Precharged.
【００２２】また、ワード線ＷＢ２が駆動するとトラン
スファーゲート１３，１４が駆動してトランジスタ８，
９，１０からビット線Ｂ３およびＸＢ３に対してプリチ
ャージが行われる。このとき、トランジスタ８，９，１
０はいずれもＮｃｈトランジスタであり、ビット線Ｂ
２，ＸＢ２，Ｂ３，ＸＢ３はすべて電源電圧−しきい値
電圧Ｖｔにプリチャージされる。When the word line WB2 is driven, the transfer gates 13 and 14 are driven and the transistors 8 and
Precharge is performed on the bit lines B3 and XB3 from 9 and 10. At this time, transistors 8, 9, 1
0 is an Nch transistor and bit line B
2, XB2, B3 and XB3 are all precharged to the power supply voltage-threshold voltage Vt.
【００２３】次に、ダイナミック型メモリセル２３から
の読み出し動作を説明する。アドレス信号１に対応して
デコーダ２４からワード線Ｗｒが駆動される。ワード線
Ｗｒが駆動するとトランジスタ４がオンとなる。このと
き、トランジスタ５のゲート電位がＬｏｗの場合は、ト
ランジスタ５はオフのため、ビット線Ｂｒの電圧は変化
しない。したがって、ビット線Ｂｒは電源電圧にプリチ
ャージされ、ビット線ＸＢｒは電源電圧−しきい値電圧
Ｖｔにプリチャージされているため、ビット線Ｂｒの電
圧＞ビット線ＸＢｒの電圧となっている。また、ビット
線ＢｒとＢ３およびビット線ＸＢｒとＸＢ３はトランス
ファーゲート６，７により接続されているので同様にビ
ット線Ｂ３の電圧＞ビット線ＸＢ３の電圧となってい
る。そして、制御線ＳＡＥＮおよびＸＳＡＥＮから制御
信号がセンスアンプ１５に入力され、センスアンプ１５
が駆動すると、ビット線Ｂ３，ＸＢ３の電位差を増幅す
る。この結果、ビット線Ｂ３はＨｉｇｈとなる。読み出
し回路１７ではビット線Ｂ３のデータを入力して、論理
反転して外部へ出力する。この結果、Ｌｏｗのデータが
外部へ出力される。よって、ダイナミック型メモリセル
２３のＬｏｗのデータが外部へ出力される。Next, a read operation from the dynamic memory cell 23 will be described. The word line Wr is driven from the decoder 24 in response to the address signal 1. When the word line Wr is driven, the transistor 4 is turned on. At this time, when the gate potential of the transistor 5 is Low, the voltage of the bit line Br does not change because the transistor 5 is off. Therefore, the bit line Br is precharged to the power supply voltage, and the bit line XBr is precharged to the power supply voltage−threshold voltage Vt, so that the voltage of the bit line Br> the voltage of the bit line XBr. Since the bit lines Br and B3 and the bit lines XBr and XB3 are connected by the transfer gates 6 and 7, the voltage of the bit line B3 is higher than the voltage of the bit line XB3. Then, a control signal is input to the sense amplifier 15 from the control lines SAEN and XSAEN, and
Amplifies the potential difference between the bit lines B3 and XB3. As a result, the bit line B3 becomes High. The read circuit 17 receives the data of the bit line B3, inverts the logic, and outputs the inverted data to the outside. As a result, Low data is output to the outside. Therefore, the Low data of the dynamic memory cell 23 is output to the outside.
【００２４】また、トランジスタ５のゲート電位がＨｉ
ｇｈの場合は、トランジスタ５はオンのため、ビット線
Ｂｒの電荷がディスチャージされ、電圧は低下する。よ
って上記のトランジスタ５のゲート電位がＬｏｗの場合
とは逆に、ビット線Ｂｒの電圧＜ビット線ＸＢｒの電圧
となる。また同様にビット線ＢｒとＢ３およびビット線
ＸＢｒとＸＢ３はそれぞれトランスファーゲート６，７
により接続されているので、ビット線Ｂ３の電圧＜ビッ
ト線ＸＢ３の電圧となっている。そして、制御線ＳＡＥ
ＮおよびＸＳＡＥＮから制御信号がセンスアンプ１５に
入力され、センスアンプ１５が駆動すると、ビット線Ｂ
３，ＸＢ３の電位差を増幅する。この結果、ビット線Ｂ
３はＬｏｗとなる。読み出し回路１７ではビット線Ｂ３
のデータを入力して、論理反転して外部へ出力する。こ
の結果、Ｈｉｇｈのデータが外部へ出力される。よっ
て、ダイナミック型メモリセル２３のＨｉｇｈのデータ
が外部へ出力される。このようにしてダイナミック型メ
モリセル２３からの読み出し動作が行われる。The gate potential of the transistor 5 is Hi.
In the case of gh, since the transistor 5 is turned on, the electric charge of the bit line Br is discharged, and the voltage decreases. Therefore, the voltage of the bit line Br <the voltage of the bit line XBr, which is opposite to the case where the gate potential of the transistor 5 is Low. Similarly, bit lines Br and B3 and bit lines XBr and XB3 are connected to transfer gates 6, 7 respectively.
Therefore, the voltage of the bit line B3 <the voltage of the bit line XB3. And the control line SAE
N and a control signal from XSAEN are input to the sense amplifier 15, and when the sense amplifier 15 is driven, the bit line B
3, amplify the potential difference of XB3. As a result, the bit line B
3 becomes Low. In the read circuit 17, the bit line B3
Is input, logically inverted and output to the outside. As a result, High data is output to the outside. Therefore, the High data of the dynamic memory cell 23 is output to the outside. Thus, the read operation from the dynamic memory cell 23 is performed.
【００２５】次に、スタティック型メモリセル２２から
の読み出し動作を説明する。アドレス信号１に対応して
デコーダ２４からワード線Ｗ２が駆動される。ワード線
Ｗ２が駆動するとトランジスタ１１，１２がオンとな
る。また、このときはワード線ＷＢ２が駆動されてい
る。スタティック型メモリセル２２のＡ点の電位がＬｏ
ｗの場合は、トランジスタ１１を介してビット線ＸＢ２
はＬｏｗとなり、またトランジスタ１２を介してビット
線Ｂ２はＨｉｇｈとなる。よってビット線Ｂ２の電圧＞
ビット線ＸＢ２の電圧となる。また、ビット線Ｂ２とＢ
３およびビット線ＸＢ２とＸＢ３はそれぞれトランスフ
ァーゲート１３，１４により接続されているので同様に
ビット線Ｂ３の電圧＞ビット線ＸＢ３の電圧となってい
る。そして、制御線ＳＡＥＮおよびＸＳＡＥＮから制御
信号がセンスアンプ１５に入力され、センスアンプ１５
を駆動すると、ビット線Ｂ３，ＸＢ３の電位差を増幅す
る。この結果、ビット線Ｂ３はＨｉｇｈとなる。読み出
し回路１７ではビット線Ｂ３のデータを入力して、論理
反転して外部へ出力する。この結果、Ｌｏｗのデータが
外部へ出力される。よって、スタティック型メモリセル
２２のＬｏｗのデータが外部へ出力される。Next, a read operation from the static memory cell 22 will be described. The word line W2 is driven from the decoder 24 in response to the address signal 1. When the word line W2 is driven, the transistors 11 and 12 are turned on. At this time, the word line WB2 is driven. When the potential at point A of the static memory cell 22 is Lo
In the case of w, the bit line XB2
Becomes Low, and the bit line B2 becomes High via the transistor 12. Therefore, the voltage of the bit line B2>
It becomes the voltage of the bit line XB2. Also, bit lines B2 and B
3 and the bit lines XB2 and XB3 are connected by the transfer gates 13 and 14, respectively, so that the voltage of the bit line B3> the voltage of the bit line XB3. Then, a control signal is input to the sense amplifier 15 from the control lines SAEN and XSAEN, and
Is driven, the potential difference between the bit lines B3 and XB3 is amplified. As a result, the bit line B3 becomes High. The read circuit 17 receives the data of the bit line B3, inverts the logic, and outputs the inverted data to the outside. As a result, Low data is output to the outside. Therefore, the Low data of the static memory cell 22 is output to the outside.
【００２６】また、スタティック型メモリセル２２のＡ
点の電位がＨｉｇｈの場合は、トランジスタ１１を介し
てビット線ＸＢ２の電位はＨｉｇｈとなり、またトラン
ジスタ１２を介してビット線Ｂ２の電圧はトランジスタ
１２を介してＬｏｗとなる。よってビット線Ｂ２の電圧
＜ビット線ＸＢ２の電圧となる。また同様にビット線Ｂ
２とＢ３およびビット線ＸＢ２とＸＢ３はトランスファ
ーゲート１３，１４により接続されているのでビット線
Ｂ３の電圧＜ビット線ＸＢ３の電圧となっている。そし
て、制御線ＳＡＥＮおよびＸＳＡＥＮから制御信号がセ
ンスアンプ１５に入力され、センスアンプ１５が駆動す
ると、ビット線Ｂ３，ＸＢ３の電位差を増幅する。この
結果、ビット線Ｂ３はＬｏｗとなる。読み出し回路１７
ではビット線Ｂ３のデータを入力して、論理反転して外
部へ出力する。この結果、Ｈｉｇｈのデータが外部へ出
力される。よって、スタティック型メモリセル２２のＨ
ｉｇｈのデータが外部へ出力される。このようにしてス
タティック型メモリセル２２からの読み出し動作が行わ
れる。The A of the static memory cell 22
When the potential of the point is High, the potential of the bit line XB2 becomes High via the transistor 11, and the voltage of the bit line B2 becomes Low via the transistor 12. Therefore, the voltage of the bit line B2 <the voltage of the bit line XB2. Similarly, bit line B
2 and B3 and the bit lines XB2 and XB3 are connected by the transfer gates 13 and 14, so that the voltage of the bit line B3 <the voltage of the bit line XB3. Then, control signals are input from the control lines SAEN and XSAEN to the sense amplifier 15, and when the sense amplifier 15 is driven, the potential difference between the bit lines B3 and XB3 is amplified. As a result, the bit line B3 goes low. Readout circuit 17
Then, the data of the bit line B3 is input, logically inverted, and output to the outside. As a result, High data is output to the outside. Therefore, H of the static memory cell 22
The high data is output to the outside. Thus, the read operation from the static memory cell 22 is performed.
【００２７】上記のような動作により、本実施の形態１
による半導体記憶装置での読み出し動作が行なわれる。
なお、上記の読み出し動作では、まず最初にすべてのビ
ット線Ｂｒ，ＸＢｒ，Ｂ２，ＸＢ２をプリチャージする
ようにしたが、ダイナミック型メモリセル２３からの読
み出し動作を行う場合はビット線Ｂｒ，ＸＢｒだけをプ
リチャージするようにし、また、スタティック型メモリ
セル２２からの読み出し動作を行う場合はビット線Ｂ
２，ＸＢ２だけをプリチャージするようにしてもよい。According to the above operation, the first embodiment
Read operation in the semiconductor memory device is performed.
In the above-described read operation, first, all the bit lines Br, XBr, B2, and XB2 are precharged. However, when the read operation from the dynamic memory cell 23 is performed, only the bit lines Br and XBr are used. Is precharged, and when a read operation from the static memory cell 22 is performed, the bit line B
Alternatively, only XB2 may be precharged.
【００２８】このように、本実施の形態１による半導体
記憶装置によれば、差動型で動作するスタティック型メ
モリセル２２に対してビット線Ｂ２，ＸＢ２で動作さ
せ、シングルビット線で動作するダイナミック型メモリ
セル２３に対してビット線Ｂｒ，ＸＢｒで動作させ、ダ
イナミック型メモリセル２３にはプリチャージ時に電位
差を与えておくことによりダイナミック型メモリセル２
３を差動型センスアンプ１５で読み出すことを可能と
し、これによりスタティック型メモリとダイナミック型
メモリとを共用した構成でセンスアンプを共用すること
ができ、半導体素子の面積を大幅に削減することができ
るという効果がある。As described above, according to the semiconductor memory device of the first embodiment, the static memory cell 22 operating in the differential mode is operated on the bit lines B2 and XB2, and the dynamic memory operating on the single bit line is operated. The memory cell 23 is operated by the bit lines Br and XBr, and a potential difference is applied to the dynamic memory cell 23 at the time of precharging.
3 can be read out by the differential sense amplifier 15, whereby the sense amplifier can be shared in a configuration in which the static memory and the dynamic memory are shared, and the area of the semiconductor element can be greatly reduced. There is an effect that can be.
【００２９】なお、本実施の形態１は、１ビット×２ワ
ードの半導体記憶装置であるが、スタティック型メモリ
セル２２およびダイナミック型メモリセル２３の数を増
やすことにより、複数ビット×複数ワードの半導体記憶
装置として構成可能である。また、本実施の形態１で
は、プリチャージ手段としてトランジスタ１にＮｃｈト
ランジスタを用い、トランジスタ２にＰｃｈトランジス
タを用いてビット線Ｂｒ，ＸＢｒのプリチャージに電位
差を発生させているが、電源を２系統にして、トランジ
スタ１および２をＰｃｈトランジスタのみ、あるいはＮ
ｃｈトランジスタのみにして電位差を生成させても上記
同様の効果が得られる。また、本実施の形態１では、ト
ランジスタ８，９，１０をＮｃｈトランジスタで構成し
たが、Ｐｃｈトランジスタで構成してもよい。The first embodiment is a 1-bit × 2-word semiconductor memory device. By increasing the number of static memory cells 22 and dynamic memory cells 23, a plurality of bits × a plurality of words of a semiconductor memory device are provided. It can be configured as a storage device. In the first embodiment, an Nch transistor is used as the transistor 1 and a Pch transistor is used as the transistor 2 to generate a potential difference in precharging the bit lines Br and XBr as a precharge means. And transistors 1 and 2 are only Pch transistors or N
The same effect as described above can be obtained even if the potential difference is generated using only the channel transistor. Further, in the first embodiment, the transistors 8, 9, and 10 are configured by Nch transistors, but may be configured by Pch transistors.
【００３０】実施の形態２．図２は、本発明の実施の形
態２による半導体記憶装置の回路図である。この実施の
形態２は、図２に示すように、上記の実施の形態１と同
様にビット数が１、ワード数が２の半導体記憶装置とな
っており、スタティック型メモリセル２２とダイナミッ
ク型メモリセル２３とが１つのセンスアンプ１５を共用
した構成を有するが、さらにはダイナミック型メモリセ
ル２３を接続するビット線Ｂｒの論理反転信号を生成す
るインバータ回路２６を備えてなるものである。Embodiment 2 FIG. FIG. 2 is a circuit diagram of a semiconductor memory device according to a second embodiment of the present invention. As shown in FIG. 2, the second embodiment is a semiconductor memory device having one bit and two words as in the first embodiment, and has a static memory cell 22 and a dynamic memory The cell 23 has a configuration in which one sense amplifier 15 is shared, and further includes an inverter circuit 26 that generates a logical inversion signal of the bit line Br connecting the dynamic memory cell 23.
【００３１】この実施の形態２は、請求項３に対応して
いる。ここで、ビット線Ｂ２は第１のビット線、ビット
線ＸＢ２は第２のビット線、ビット線Ｂｒは第３のビッ
ト線、ビット線Ｂ３は第４のビット線、ビット線ＸＢ３
は第５のビット線にそれぞれ相当する。また、トランス
ファーゲート１４は第１の接続手段、トランスファーゲ
ート１３は第２の接続手段、トランスファーゲート６は
第３の接続手段、トランスファーゲート７は第４の接続
手段にそれぞれ相当する。また、トランジスタ８，９，
１０は第１のプリチャージ手段、トランジスタ１９は第
２のプリチャージ手段、トランジスタ１８，２０は第３
のプリチャージ手段にそれぞれ相当する。なお、第１の
プリチャージ手段のトランジスタ８，９，１０は同一の
電源に接続され、また第３のプリチャージ手段のトラン
ジスタ１８，２０も同一の電源に接続されている。The second embodiment corresponds to claim 3. Here, the bit line B2 is a first bit line, the bit line XB2 is a second bit line, the bit line Br is a third bit line, the bit line B3 is a fourth bit line, and the bit line XB3.
Respectively correspond to the fifth bit lines. The transfer gate 14 corresponds to a first connection unit, the transfer gate 13 corresponds to a second connection unit, the transfer gate 6 corresponds to a third connection unit, and the transfer gate 7 corresponds to a fourth connection unit. Also, transistors 8, 9,
10 is the first precharge means, transistor 19 is the second precharge means, and transistors 18 and 20 are the third precharge means.
, Respectively. The transistors 8, 9 and 10 of the first precharge means are connected to the same power supply, and the transistors 18 and 20 of the third precharge means are also connected to the same power supply.
【００３２】この実施の形態２の半導体記憶装置では、
上記実施の形態１におけるビット線ＸＢｒは無くて、こ
れと同様の動作を行わせるためにビット線Ｂｒとトラン
スファーゲート７との間にインバータ回路２６を接続さ
せており、また、上記実施の形態１における第２のプリ
チャージ手段１，２に相当するものとしてＮｃｈトラン
ジスタ１９を備え、さらにはビット線Ｂ３，ＸＢ３のプ
リチャージを行うためのＮｃｈトランジスタ１８，２０
を備えてなるものである。なお、その他の構成は、上記
実施の形態１のものと同様であり、ここではその説明を
省略する。In the semiconductor memory device according to the second embodiment,
There is no bit line XBr in the first embodiment, and an inverter circuit 26 is connected between the bit line Br and the transfer gate 7 to perform the same operation as the first embodiment. And Nch transistors 19 and 20 for precharging the bit lines B3 and XB3 as equivalent to the second precharge means 1 and 2 in FIG.
It is provided with. The other configuration is the same as that of the first embodiment, and the description is omitted here.
【００３３】次に動作を説明する。まず、書き込み動作
について説明する。なお、この書き込み動作について
は、上記実施の形態１の場合と同様にして行うことがで
きる。すなわち、スタティック型メモリセル２２とダイ
ナミック型メモリセル２３とで書き込み動作が異なる。Next, the operation will be described. First, the write operation will be described. This writing operation can be performed in the same manner as in the first embodiment. That is, the write operation differs between the static memory cell 22 and the dynamic memory cell 23.
【００３４】スタティック型メモリセル２２では、外部
から書き込み回路１６にデータが入力される。入力され
たデータは制御線ＷＥの制御によりデータをビット線Ｂ
３，ＸＢ３ヘそれぞれ出力する。また、外部からアドレ
ス信号１がデコーダ２４に入力される。このとき、デコ
ーダ２４は入力したアドレスに相当するワード線Ｗ２，
ＷＢ２を駆動する。ワード線ＷＢ２が駆動されたことに
より、ビット線Ｂ３，ＸＢ３のデータがビット線Ｂ２，
ＸＢ２に出力される。また、ワード線Ｗ２が駆動された
ことにより、スタティック型メモリセル２２のトランジ
スタ１１，１２が駆動され、ビット線Ｂ２，ＸＢ２のデ
ータがデータ保持回路２１に書き込まれる。このように
してスタティック型メモリセル２２への書き込み動作が
行われる。In the static memory cell 22, data is externally input to the write circuit 16. The input data is transferred to the bit line B under the control of the control line WE.
3 and XB3. Further, the address signal 1 is input to the decoder 24 from outside. At this time, the decoder 24 outputs word lines W2 and W2 corresponding to the input address.
Drive WB2. When the word line WB2 is driven, the data on the bit lines B3 and XB3 is
Output to XB2. Further, when the word line W2 is driven, the transistors 11 and 12 of the static memory cell 22 are driven, and the data of the bit lines B2 and XB2 are written to the data holding circuit 21. Thus, the write operation to the static memory cell 22 is performed.
【００３５】一方、ダイナミック型メモリセル２３で
は、まず外部からビット線Ｂｗにデータが入力される。
また、外部からアドレス信号２がデコーダ２５に入力さ
れる。このとき、デコーダ２５は入力したアドレスに相
当するワード線Ｗｗを駆動する。ワード線Ｗｗが駆動さ
れることにより、トランジスタ３が駆動されてビット線
Ｂｗのデータがダイナミック型メモリセル２３における
トランジスタ５のゲート電圧として書き込まれる。この
ようにしてダイナミック型メモリセル２３への書き込み
動作が行われる。上記のような動作により、本実施の形
態２による半導体記憶装置での書き込み動作が行われ
る。On the other hand, in the dynamic memory cell 23, data is first input from the outside to the bit line Bw.
Also, the address signal 2 is input to the decoder 25 from outside. At this time, the decoder 25 drives the word line Ww corresponding to the input address. When the word line Ww is driven, the transistor 3 is driven, and the data on the bit line Bw is written as the gate voltage of the transistor 5 in the dynamic memory cell 23. Thus, the write operation to the dynamic memory cell 23 is performed. With the above operation, the write operation in the semiconductor memory device according to the second embodiment is performed.
【００３６】次に、読み出し動作について説明する。読
み出し動作では、スタティック型メモリセル２２、ダイ
ナミック型メモリセル２３のいずれから読み出す場合で
も、まず初めにビット線のプリチャージ動作が行われ
る。すなわち、外部から制御信号Ｐ１が入力されて第１
のプリチャージ手段であるトランジスタ８，９，１０が
オンになりビット線Ｂ２，ＸＢ２に対してプリチャージ
が行われ、また外部から制御信号Ｐ２が入力されてトラ
ンジスタ１８，１９，２０がオンになりビット線ＸＢ
３，Ｂ３，Ｂｒに対してプリチャージが行われる。Next, the read operation will be described. In the read operation, a bit line precharge operation is first performed regardless of whether data is read from the static memory cell 22 or the dynamic memory cell 23. That is, when the control signal P1 is input from the outside and the first
The transistors 8, 9, and 10, which are the precharge means, are turned on, the precharge is performed on the bit lines B2, XB2, and the control signal P2 is input from the outside to turn on the transistors 18, 19, and 20. Bit line XB
3, B3 and Br are precharged.
【００３７】ダイナミック型メモリセル２３から読み出
し動作を行う場合、アドレス信号１に対応してデコーダ
２４からワード線Ｗｒが駆動される。ワード線Ｗｒが駆
動するとトランジスタ４がオンとなる。このとき、トラ
ンジスタ５のゲート電位がＬｏｗの場合は、トランジス
タ５はオフのため、ビット線Ｂｒの電圧は変化しない。
したがって、ビット線Ｂｒは電源電圧−トランジスタ１
９のしきい値電圧Ｖｔにプリチャージされており、また
インバータ２６が論理反転信号を生成しているため、ビ
ット線ＢｒはＨｉｇｈとなり、インバータ２６の出力は
Ｌｏｗとなる。次にワード線ＷＢ１を駆動してトランス
ファーゲート６，７を駆動してビット線Ｂ３とビット線
Ｂｒが接続され、またビット線ＸＢ３とインバータ２６
の出力が接続される。この結果、ビット線ＸＢ３はＬｏ
ｗとなり、ビット線Ｂ３はＨｉｇｈとなるため、ビット
線Ｂ３の電圧＞ビット線ＸＢ３の電圧となっている。そ
して、制御線ＳＡＥＮおよびＸＳＡＥＮから制御信号が
センスアンプ１５に入力され、センスアンプ１５が駆動
すると、ビット線Ｂ３，ＸＢ３の電位差を増幅する。こ
の結果、ビット線Ｂ３はＨｉｇｈとなる。読み出し回路
１７ではビット線Ｂ３のデータを入力して、論理反転し
て外部へ出力する。この結果、Ｌｏｗのデータが外部へ
出力される。よって、ダイナミック型メモリセル２３の
Ｌｏｗのデータが外部へ出力される。When performing a read operation from the dynamic memory cell 23, the word line Wr is driven from the decoder 24 in accordance with the address signal 1. When the word line Wr is driven, the transistor 4 is turned on. At this time, when the gate potential of the transistor 5 is Low, the voltage of the bit line Br does not change because the transistor 5 is off.
Therefore, the bit line Br is connected to the power supply voltage-transistor 1
Since the threshold voltage Vt is precharged to 9 and the inverter 26 generates a logical inversion signal, the bit line Br becomes High and the output of the inverter 26 becomes Low. Next, the word line WB1 is driven to drive the transfer gates 6, 7, so that the bit line B3 is connected to the bit line Br, and the bit line XB3 is connected to the inverter 26.
Output is connected. As a result, the bit line XB3 becomes Lo.
w, and the bit line B3 becomes High, so that the voltage of the bit line B3> the voltage of the bit line XB3. Then, control signals are input from the control lines SAEN and XSAEN to the sense amplifier 15, and when the sense amplifier 15 is driven, the potential difference between the bit lines B3 and XB3 is amplified. As a result, the bit line B3 becomes High. The read circuit 17 receives the data of the bit line B3, inverts the logic, and outputs the inverted data to the outside. As a result, Low data is output to the outside. Therefore, the Low data of the dynamic memory cell 23 is output to the outside.
【００３８】また、トランジスタ５のゲート電位がＨｉ
ｇｈの場合は、トランジスタ５はオンのため、ビット線
Ｂｒの電荷がディスチャージされ、電圧は低下する。よ
ってインバータ２６の出力はＨｉｇｈとなる。同様にビ
ット線ＢｒとＢ３およびインバータ２６の出力とビット
線ＸＢ３はトランスファーゲート６，７により接続され
ているので、ビット線Ｂ３の電圧＜ビット線ＸＢ３の電
圧となっている。そして、制御線ＳＡＥＮおよびＸＳＡ
ＥＮから制御信号がセンスアンプ１５に入力され、セン
スアンプ１５が駆動すると、ビット線Ｂ３，ＸＢ３の電
位差を増幅する。この結果ビット線Ｂ３はＬｏｗとな
る。読み出し回路１７ではビット線Ｂ３のデータを入力
して、論理反転して外部へ出力する。この結果、Ｈｉｇ
ｈのデータが外部へ出力される。よって、ダイナミック
型メモリセル２３のＨｉｇｈのデータが外部へ出力され
る。このようにしてダイナミック型メモリセル２３から
の読み出し動作が行われる。The gate potential of the transistor 5 is Hi.
In the case of gh, since the transistor 5 is turned on, the electric charge of the bit line Br is discharged, and the voltage decreases. Therefore, the output of the inverter 26 becomes High. Similarly, since the bit lines Br and B3 and the output of the inverter 26 and the bit line XB3 are connected by the transfer gates 6 and 7, the voltage of the bit line B3 <the voltage of the bit line XB3. Then, the control lines SAEN and XSA
When a control signal is input from EN to the sense amplifier 15 and the sense amplifier 15 is driven, the potential difference between the bit lines B3 and XB3 is amplified. As a result, the bit line B3 becomes Low. The read circuit 17 receives the data of the bit line B3, inverts the logic, and outputs the inverted data to the outside. As a result, Hig
The data of h is output to the outside. Therefore, the High data of the dynamic memory cell 23 is output to the outside. Thus, the read operation from the dynamic memory cell 23 is performed.
【００３９】次に、スタティック型メモリセル２２から
の読み出し動作を説明する。アドレス信号１に対応して
デコーダ２４からワード線Ｗ２が駆動される。ワード線
Ｗ２が駆動するとトランジスタ１１，１２がオンとな
る。また、このときはＷＢ２が駆動されている。スタテ
ィック型メモリセル２２のＡ点の電位がＬｏｗの場合
は、トランジスタ１１を介してビット線ＸＢ２はＬｏｗ
となり、またトランジスタ１２を介してビット線Ｂ２は
Ｈｉｇｈとなる。よってビット線Ｂ２の電圧＞ビット線
ＸＢ２の電圧となる。また、ビット線Ｂ２とＢ３および
ビット線ＸＢ２とＸＢ３はトランスファーゲート１３，
１４により接続されているので同様にビット線Ｂ３の電
圧＞ビット線ＸＢ３の電圧となっている。そして、制御
線ＳＡＥＮおよびＸＳＡＥＮから制御信号がセンスアン
プ１５に入力され、センスアンプ１５が駆動すると、ビ
ット線Ｂ３，ＸＢ３の電位差を増幅する。この結果、ビ
ット線Ｂ３はＨｉｇｈとなる。読み出し回路１７ではビ
ット線Ｂ３のデータを入力して、論理反転して外部へ出
力する。この結果、Ｌｏｗのデータが外部へ出力され
る。よってスタティック型メモリセル２２のＬｏｗのデ
ータが外部へ出力される。Next, a read operation from the static memory cell 22 will be described. The word line W2 is driven from the decoder 24 in response to the address signal 1. When the word line W2 is driven, the transistors 11 and 12 are turned on. At this time, WB2 is being driven. When the potential at the point A of the static memory cell 22 is Low, the bit line XB2 is set to Low via the transistor 11.
And the bit line B2 becomes High via the transistor 12. Therefore, the voltage of the bit line B2> the voltage of the bit line XB2. The bit lines B2 and B3 and the bit lines XB2 and XB3 are connected to the transfer gate 13,
14, the voltage of the bit line B3> the voltage of the bit line XB3. Then, control signals are input from the control lines SAEN and XSAEN to the sense amplifier 15, and when the sense amplifier 15 is driven, the potential difference between the bit lines B3 and XB3 is amplified. As a result, the bit line B3 becomes High. The read circuit 17 receives the data of the bit line B3, inverts the logic, and outputs the inverted data to the outside. As a result, Low data is output to the outside. Therefore, the Low data of the static memory cell 22 is output to the outside.
【００４０】また、スタティック型メモリセル２２のＡ
点の電位がＨｉｇｈの場合は、トランジスタ１１を介し
てＸＢ２の電位はＨｉｇｈとなり、ビット線Ｂ２の電圧
はトランジスタ１２を介してＬｏｗとなる。また同様に
ビット線Ｂ２とＢ３およびビット線ＸＢ２とＸＢ３は接
続されているのでビット線Ｂ３の電圧＜ビット線ＸＢ３
の電圧となっている。そして、制御線ＳＡＥＮおよびＸ
ＳＡＥＮから制御信号がセンスアンプ１５に入力され、
センスアンプ１５が駆動されて、ビット線Ｂ３，ＸＢ３
の電位差を増幅する。この結果、ビット線Ｂ３はＬｏｗ
となる。読み出し回路１７ではビット線Ｂ３のデータを
入力して、論理反転して外部へ出力する。この結果、Ｈ
ｉｇｈのデータが外部へ出力される。よってスタティッ
ク型メモリセル２２のＨｉｇｈのデータが外部へ出力さ
れる。このようにしてスタティック型メモリセル２２か
らの読み出し動作が行われる。The A of the static memory cell 22
When the potential of the point is High, the potential of XB2 becomes High via the transistor 11, and the voltage of the bit line B2 becomes Low via the transistor 12. Similarly, since the bit lines B2 and B3 and the bit lines XB2 and XB3 are connected, the voltage of the bit line B3 <the bit line XB3
Voltage. Then, control lines SAEN and X
A control signal is input from the SAEN to the sense amplifier 15,
When the sense amplifier 15 is driven, the bit lines B3, XB3
To amplify the potential difference. As a result, the bit line B3 becomes Low.
Becomes The read circuit 17 receives the data of the bit line B3, inverts the logic, and outputs the inverted data to the outside. As a result, H
The high data is output to the outside. Therefore, High data of the static memory cell 22 is output to the outside. Thus, the read operation from the static memory cell 22 is performed.
【００４１】上記のような動作により、本実施の形態２
による半導体記憶装置での読み出し動作が行われる。こ
のように、本実施の形態２による半導体記憶装置によれ
ば、スタティック型メモリセル２２とダイナミック型メ
モリセル２３とが１つのセンスアンプ１５を共用して構
成し、シングルビット線のダイナミック型メモリセル２
２に接続されるビット線Ｂｒに論理反転を行なうインバ
ータ回路２６を付加し、差動型のスタティック型メモリ
セル２２の反転ビット線ＸＢ３に出力する構成をとるの
で、ダイナミック型メモリセル２３とスタティック型メ
モリセル２２を共通のセンスアンプ１５で読み出すこと
ができ、その結果、スタティック型メモリとダイナミッ
ク型メモリとを共用した構成でセンスアンプを共用する
ことで半導体素子の面積を大幅に削減することができる
という効果がある。According to the operation as described above, the second embodiment
Read operation in the semiconductor memory device is performed. As described above, according to the semiconductor memory device of the second embodiment, the static memory cell 22 and the dynamic memory cell 23 share one sense amplifier 15, and the dynamic memory cell of a single bit line is used. 2
In addition, an inverter circuit 26 for performing logical inversion is added to the bit line Br connected to the memory cell 2 and the output is output to the inverted bit line XB3 of the static memory cell 22 of the differential type. The memory cell 22 can be read by the common sense amplifier 15, and as a result, the area of the semiconductor element can be significantly reduced by sharing the sense amplifier in a configuration in which the static memory and the dynamic memory are shared. This has the effect.
【００４２】なお、本実施の形態２は、１ビット×２ワ
ードの半導体記憶装置であるが、スタティック型メモリ
セル２２およびダイナミック型メモリセル２３の数を増
やすことにより、複数ビット×複数ワードの半導体記憶
装置として構成可能である。また、本実施の形態２で
は、プリチャージ手段としてトランジスタ１８，１９，
２０にＮｃｈトランジスタを用いたが、Ｐｃｈトランジ
スタを用いてプリチャージしてもよい。また、トランジ
スタ８，９，１０をＮｃｈトランジスタで構成したが、
Ｐｃｈトランジスタで構成してもよい。The second embodiment is a 1-bit × 2-word semiconductor memory device. By increasing the number of static memory cells 22 and dynamic memory cells 23, a plurality of bits × multiple words of a semiconductor memory device can be obtained. It can be configured as a storage device. In the second embodiment, the transistors 18, 19,
Although an Nch transistor is used for 20, precharging may be performed using a Pch transistor. Although the transistors 8, 9, and 10 are constituted by Nch transistors,
A Pch transistor may be used.
【００４３】[0043]
【発明の効果】以上のように、本発明の請求項１、２に
係る半導体記憶装置によれば、スタティック型メモリセ
ルとダイナミック型メモリセルとが１つのセンスアンプ
を共用して構成を有するので、差動型で動作するスタテ
ィック型メモリに対して第１のビット線と第２のビット
線とで動作させ、シングルビット線で動作するダイナミ
ック型メモリに対して第３のビット線と第４のビット線
とで動作させ、ダイナミック型メモリにはプリチャージ
時に電位差を与えておくことによりダイナミック型メモ
リセルを差動型センスアンプで読み出すことを可能と
し、これにより、ダイナミック型メモリセルとスタティ
ック型メモリセルを共通のセンスアンプで読み出すこと
ができ、その結果、スタティック型メモリとダイナミッ
ク型メモリとを共用した構成でセンスアンプを共用する
ことで半導体素子の面積を大幅に削減することができる
という効果がある。As described above, according to the semiconductor memory device according to the first and second aspects of the present invention, the static memory cell and the dynamic memory cell have a configuration in which one sense amplifier is shared. A first bit line and a second bit line for a static memory operating in a differential mode, and a third bit line and a fourth bit for a dynamic memory operating in a single bit line. By operating with a bit line and applying a potential difference to the dynamic memory at the time of precharging, the dynamic memory cell can be read by a differential sense amplifier. Cells can be read by a common sense amplifier, and as a result, static memory and dynamic memory are shared Configuration there is an effect that it is possible to significantly reduce the area of the semiconductor device by sharing the sense amplifier in the.
【００４４】また、本発明の請求項３に係る半導体記憶
装置によれば、スタティック型メモリセルとダイナミッ
ク型メモリセルとが１つのセンスアンプを共用して構成
し、シングルビット線のダイナミック型メモリセルに接
続されるビット線に論理反転を行なうインバータ回路を
付加し、差動型のスタティック型メモリセルの反転ビッ
ト線に出力する構成をとるので、ダイナミック型メモリ
セルとスタティック型メモリセルを共通のセンスアンプ
で読み出すことができ、その結果、スタティック型メモ
リとダイナミック型メモリとを共用した構成でセンスア
ンプを共用することで半導体素子の面積を大幅に削減す
ることができるという効果がある。According to the semiconductor memory device of the third aspect of the present invention, the static memory cell and the dynamic memory cell share one sense amplifier, and the dynamic memory cell of a single bit line is used. Since an inverter circuit for performing logic inversion is added to the bit line connected to the memory cell and the output is output to the inverted bit line of the differential static memory cell, the dynamic memory cell and the static memory cell are shared by a common sense. Data can be read out by the amplifier, and as a result, there is an effect that the area of the semiconductor element can be significantly reduced by sharing the sense amplifier with the configuration in which the static memory and the dynamic memory are shared.
【図１】本発明の実施の形態１による半導体記憶装置の
回路図である。FIG. 1 is a circuit diagram of a semiconductor memory device according to a first embodiment of the present invention.
【図２】本発明の実施の形態２による半導体記憶装置の
回路図である。FIG. 2 is a circuit diagram of a semiconductor memory device according to a second embodiment of the present invention.
【図３】ダイナミック型メモリの半導体記憶装置の回路
図である。FIG. 3 is a circuit diagram of a semiconductor memory device of a dynamic memory.
【図４】スタティック型メモリの半導体記憶装置の回路
図である。FIG. 4 is a circuit diagram of a semiconductor memory device of a static memory.
１、２、３、４、５、８、９、１０、１１、１２、１
８、１９、２０…トランジスタ ６、７、１３、１４…トランスファーゲート １５…センスアンプ １６…書き込み回路 １７…読み出し回路 ２１…データ保持回路 ２２…スタティック型メモリセル ２３…ダイナミック型メモリセル ２４…デコーダ（書き込み用） ２５…デコーダ（読み出し用）1, 2, 3, 4, 5, 8, 9, 10, 11, 12, 1
8, 19, 20 transistors 6, 7, 13, 14 transfer gate 15 sense amplifier 16 write circuit 17 read circuit 21 data holding circuit 22 static memory cell 23 dynamic memory cell 24 decoder ( 25) Decoder (for reading)
Claims (3)
続され、差動型で動作する１または複数のスタティック
型メモリセルと、 第３のビット線に接続される１または複数のダイナミッ
ク型メモリセルと、 上記第１のビット線と上記第２のビット線とに接続され
る第１のプリチャージ手段と、 上記第３のビット線と第４のビット線とに接続され、該
第３のビット線と該第４のビット線とを異なる電圧でプ
リチャージする第２のプリチャージ手段と、 上記第１のビット線と第５のビット線とを接続する第１
の接続手段と、 上記第２のビット線と第６のビット線とを接続する第２
の接続手段と、 上記第３のビット線と上記第５のビット線とを接続する
第３の接続手段と、 上記第４のビット線と上記第６のビット線とを接続する
第４の接続手段と、 上記第５のビット線および上記第６のビット線に接続す
るセンスアンプと、 上記第５のビット線および上記第６のビット線に接続
し、外部からのデータを該第５のビット線および該第６
のビット線に出力する書き込み手段と、 上記第５のビット線あるいは上記第６のビット線に接続
し、該第５のビット線あるいは該第６のビット線のデー
タを出力する読み出し手段とを備えてなることを特徴と
する半導体記憶装置。1. One or a plurality of static memory cells connected to a first bit line and a second bit line and operating in a differential type, and one or a plurality of static memory cells connected to a third bit line A dynamic memory cell, first precharge means connected to the first bit line and the second bit line, and a precharge means connected to the third bit line and the fourth bit line. A second precharge means for precharging the third bit line and the fourth bit line with different voltages, and a first precharging means for connecting the first bit line and the fifth bit line.
Connecting means for connecting the second bit line and the sixth bit line.
Connection means for connecting the third bit line and the fifth bit line, and fourth connection for connecting the fourth bit line and the sixth bit line. Means, a sense amplifier connected to the fifth bit line and the sixth bit line, and a sense amplifier connected to the fifth bit line and the sixth bit line and transmitting external data to the fifth bit line. Line and the sixth
Writing means for outputting to the fifth bit line or the sixth bit line, and reading means for outputting data of the fifth bit line or the sixth bit line. A semiconductor memory device comprising:
て、 上記第２のプリチャージ手段としては、上記第３のビッ
ト線をプリチャージするＰｃｈトランジスタと、上記第
４のビット線をプリチャージするＮｃｈトランジスタと
で構成してなることを特徴とする半導体記憶装置。2. The semiconductor recording device according to claim 1, wherein said second precharge means precharges said third bit line and a Pch transistor which precharges said third bit line. A semiconductor memory device comprising an Nch transistor.
続され、差動型で動作する１または複数のスタティック
型メモリセルと、 第３のビット線に接続される１または複数のダイナミッ
ク型メモリセルと、 上記第１のビット線と上記第２のビット線とに接続され
る第１のプリチャージ手段と、 上記第３のビット線に接続される第２のプリチャージ手
段と、 第４のビット線と第５のビット線とをプリチャージする
第３のプリチャージ手段と、 上記第３のビット線に接続し、該第３のビット線のデー
タの論理反転データを上記第５のビット線に出力するイ
ンバータ回路と、 上記第１のビット線と上記第４のビット線とを接続する
第１の接続手段と、 上記第２のビット線と上記第５のビット線とを接続する
第２の接続手段と、 上記第３のビット線と上記第４のビット線とを接続する
第３の接続手段と、 上記インバータ回路を介して上記第３のビット線と上記
第５のビット線とを接続する第４の接続手段と、 上記第４のビット線および上記第５のビット線とに接続
するセンスアンプと、 上記第４のビット線および上記第５のビット線に接続
し、外部からのデータを該第４のビット線および該第５
のビット線に出力する書き込み手段と、 上記第４のビット線あるいは上記第５のビット線に接続
し、該第４のビット線あるいは該第５のビット線のデー
タを出力する読み出し手段とを備えてなることを特徴と
する半導体記憶装置。3. One or more static memory cells connected to a first bit line and a second bit line and operating in a differential type, and one or more static memory cells connected to a third bit line. A dynamic memory cell; first precharge means connected to the first bit line and the second bit line; second precharge means connected to the third bit line; A third precharge means for precharging a fourth bit line and a fifth bit line, connected to the third bit line, and a logically inverted data of the data of the third bit line, An inverter circuit for outputting to the first bit line, a first connection means for connecting the first bit line and the fourth bit line, and a connection between the second bit line and the fifth bit line. Second connection means for performing the above-mentioned, and the third bit Third connection means for connecting the third bit line and the fifth bit line via the inverter circuit; and third connection means for connecting the third bit line and the fifth bit line via the inverter circuit. And a sense amplifier connected to the fourth bit line and the fifth bit line, and a sense amplifier connected to the fourth bit line and the fifth bit line to transmit external data to the fourth bit line and the fifth bit line. 5
Writing means for outputting to the fourth bit line or the fifth bit line, and reading means for outputting data of the fourth bit line or the fifth bit line. A semiconductor memory device comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29429497A JPH11134866A (en) | 1997-10-27 | 1997-10-27 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29429497A JPH11134866A (en) | 1997-10-27 | 1997-10-27 | Semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11134866A true JPH11134866A (en) | 1999-05-21 |
Family
ID=17805844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29429497A Pending JPH11134866A (en) | 1997-10-27 | 1997-10-27 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11134866A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010094995A (en) * | 2000-03-31 | 2001-11-03 | 가나이 쓰토무 | Semiconductor integrated circuit |
| KR20030094548A (en) * | 2002-06-04 | 2003-12-18 | 주식회사 티엘아이 | Twin cell memory having sense amplifier shared two adjacent bitline pair |
| US7301793B2 (en) | 2003-07-02 | 2007-11-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| JP2008152876A (en) * | 2006-12-19 | 2008-07-03 | Nec Electronics Corp | Semiconductor device |
| US7969400B2 (en) | 2004-02-25 | 2011-06-28 | Hitachi Displays, Ltd. | Liquid crystal display device with decreased power consumption |
| JP2018045755A (en) * | 2016-09-09 | 2018-03-22 | 株式会社半導体エネルギー研究所 | Storage device, method for operating storage device, semiconductor device, electronic component, and electronic apparatus |
-
1997
- 1997-10-27 JP JP29429497A patent/JPH11134866A/en active Pending
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