JPH11111968A

JPH11111968A - Manufacture of semiconductor device

Info

Publication number: JPH11111968A
Application number: JP9288056A
Authority: JP
Inventors: Kazuhiko Onda; 和彦恩田; Akio Wakejima; 彰男分島
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-10-03
Filing date: 1997-10-03
Publication date: 1999-04-23
Anticipated expiration: 2017-10-03
Also published as: JP3161516B2

Abstract

PROBLEM TO BE SOLVED: To avoid thermal deterioration due to inactivation of donors which is caused by inclusion of impurities by forming a first electrode structure on a semiconductor lamination structure, and moving negatively ionized impurities such as fluorine and oxygen in the second layer to the first layer through electric filed stress. SOLUTION: Inclusion of at least fluorine impurities contributes significantly to inactivation of an N-type InAlAs layer 5. At least a part of fluorine which inactivates donors is discharged from the doped N-type InAlAs layer 5 to an undoped InAlAs layer 6 on the electric field applying electrode side, by applying an electric field while applying thermal stress. In this phenomenon, a negative bias is applied to a gate electrode 8a, fluorine existing in the undoped InAlAs layer 6 is mixed in the InAlAs doped layer 5 as a donor layer, and a drain current for inactivating silicon donors decreases.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体技術に関
し、特に化合物半導体を用いた半導体装置の製造方法に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor technology, and more particularly, to a method for manufacturing a semiconductor device using a compound semiconductor.

【０００２】[0002]

【従来の技術】近年、ＩｎＧａＡｓやＩｎＧａＡｓＰ等
の三元及び四元混晶半導体が注目を浴びる様になってき
ている。中でもＩｎＰ基板に格子整合するＩｎＧａＡｓ
は光半導体装置のみならず、各種電界効果トランジスタ
材料として有望である。特に、ＩｎＰやＩｎＡｌＡｓと
のヘテロ界面での２次元電子ガスを用いた電界効果トラ
ンジスタの研究も盛んになりつつある。2. Description of the Related Art In recent years, ternary and quaternary mixed crystal semiconductors such as InGaAs and InGaAsP have been receiving attention. In particular, InGaAs lattice-matched to the InP substrate
Is promising as a material for various field effect transistors as well as optical semiconductor devices. In particular, research on a field-effect transistor using a two-dimensional electron gas at a hetero interface with InP or InAlAs has been actively conducted.

【０００３】ＩｎＧａＡｓが電子輸送半導体装置として
も有望視されている理由は、ＧａＡｓ等と比較した場
合、電子のドリフト速度に於けるピーク値が大きい、
電子の低電界に於ける移動度が大きい、オーミック
電極がとりやすくコンタクト抵抗が小さい、電子速度
のより大きなオーバーシュートが期待できる、谷間散
乱に起因する雑音が小さい、絶縁物との界面特性が比
較的良い、等を挙げることができる。更に、上述の２次
元電子ガス半導体装置が実現できることも大きな理由の
一つである。[0003] The reason why InGaAs is also considered promising as an electron transport semiconductor device is that the peak value of the electron drift velocity is larger than that of GaAs or the like.
High mobility of electrons in low electric field, easy contact with ohmic electrode, low contact resistance, high overshoot of electron velocity can be expected, low noise due to valley scattering, comparison of interface characteristics with insulator Good, etc. Furthermore, one of the major reasons is that the above-described two-dimensional electron gas semiconductor device can be realized.

【０００４】現在、ＩｎＡｌＡｓ／ＩｎＧａＡｓ界面の
２次元電子ガスを用いた電界効果トランジスタは高性能
マイクロ波ミリ波素子として有望視され各方面で研究開
発が行われている。特に低雑音素子としての有効性は実
験レベルで確認されており、例えばアイ・イー・イー・
イー・マイクロウェーヴ・アンド・ガイディッド・ウェ
ーヴ・レターズ、第１巻、第７号、１１４〜１１６頁、
１９９１年（ＩＥＥＥＭＩＣＲＯＷＡＶＥＡＮＤＧ
ＵＩＤＥＤＷＡＶＥＬＥＴＴＥＲＳ、ＶＯＬ．１、
ＮＯ．５、Ｐ．１１４−１１６、１９９１）にドゥーら
（Ｋ．Ｈ．Ｄｕｈｅｔａｌ．）が報告しているよう
に、室温下で、９４ＧＨｚにおける雑音指数１．２ｄ
Ｂ、付随利得７．２ｄＢが確認されるまでに至ってい
る。これらはＩｎＰ基板上に格子整合する系、すなわち
Ｉｎ_0.52Ａｌ^0.48Ａｓ／Ｉｎ_0.53Ｇａ^0.47ＡｓとＩｎ組
成を規定した材料系で半導体装置が作製されている。At present, a field effect transistor using a two-dimensional electron gas at an InAlAs / InGaAs interface is regarded as a promising high-performance microwave / millimeter-wave device, and research and development are being carried out in various fields. In particular, its effectiveness as a low-noise element has been confirmed at the experimental level.
E Microwave and Guided Wave Letters, Volume 1, Issue 7, Pages 114-116,
1991 (IEEEMICROWAVE AND G
UIDED WAVE LETTERS, VOL. 1,
NO. 5, p. 114-116, 1991) reported a noise figure of 1.2 d at 94 GHz at room temperature, as reported by KH Duh et al.
B, until the associated gain of 7.2 dB has been confirmed. Semiconductor devices are manufactured by using a system in which these are lattice-matched on an InP substrate, that is, a material system in which In _0.52 Al ^0.48 As / In _0.53 Ga ^0.47 As and the In composition are specified.

【０００５】この系ではＩｎ_0.53Ｇａ^0.47Ａｓ層に２次
元電子ガスが形成されるが、尚一層の特性向上を意図し
て、例えばアイ・イー・イー・イー・エレクトロン・半
導体装置・レターズ、第１０巻、第３号、１１４〜１１
６頁、１９８９年（ＩＥＥＥＥＬＥＣＴＲＯＮＤＥＶ
ＩＣＥＬＥＴＴＥＲＳ、ＶＯＬ．１０、ＮＯ．３、
Ｐ．１１４−１１６、１９８９）にグら（Ｇ．Ｉ．ＮＧ
ｅｔａｌ．）により報告されているように、チャネ
ルであるＩｎＧａＡｓ層部分のＩｎ組成を０．５３より
大きな値に設定し、半導体装置特性を向上させようとす
る試みがなされている。In this system, a two-dimensional electron gas is formed in the In _0.53 Ga ^0.47 As layer. For the purpose of further improving the characteristics, for example, IEE, E-electron, semiconductor device, letters, and Vol. 10, No. 3, 114-11
6, 1989 (IEEEELECTRON DEV
ICE LETTERS, VOL. 10, NO. 3,
P. 114-116, 1989) to G.I.
et al. ), Attempts have been made to improve the semiconductor device characteristics by setting the In composition of the channel InGaAs layer to a value greater than 0.53.

【０００６】しかしながら、ＩｎＰ基板とＩｎ組成０．
５３以上のＩｎＧａＡｓでは格子不整が存在し、結晶成
長上可能な膜厚がＩｎ組成比によって限定されるので、
ＩｎＧａＡｓチャネルの厚みが制限される。[0006] However, an InP substrate and an In composition of 0.1% are used.
In InGaAs of 53 or more, lattice irregularity exists, and the film thickness that can be grown on the crystal is limited by the In composition ratio.
The thickness of the InGaAs channel is limited.

【０００７】また、ＩｎＧａＡｓチャネル中にＩｎＡｓ
の薄層を挿入し、閉じこめ効果の高い二次元電子ガス層
を形成することを意図した半導体装置が、アイ・イー・
イー・イー・エレクトロン・半導体装置・レターズ、第
１３巻、第６号、３２５〜３２７頁、１９９２年（ＩＥ
ＥＥＥＬＥＣＴＲＯＮＤＥＶＩＣＥＬＥＴＴＥＲ
Ｓ、ＶＯＬ．１３、ＮＯ．６、Ｐ．３２５−３２７、１
９９２）に赤崎ら（Ｔ．Ａｋａｚａｋｉｅｔａ
ｌ．）により報告されている。Further, InAs is formed in an InGaAs channel.
A semiconductor device intended to form a two-dimensional electron gas layer with a high confinement effect by inserting a thin layer of
IE Electron Semiconductor Device Letters, Vol. 13, No. 6, pp. 325-327, 1992 (IE
EE ELECTRON DEVICE LETTER
S, VOL. 13, NO. 6, p. 325-327, 1
992) and Akasaki et al. (T. Akazaki et a).
l. ).

【０００８】近年、このようなＩｎＰ基板上に形成され
たＩｎＡｌＡｓ／ＩｎＧａＡｓ系ヘテロ接合電界効果ト
ランジスタにおいて、様々な高半導体装置特性が報告さ
れている中、一方で、熱的な不安定性要因として、外部
から半導体装置の構成物質ではないフッ素などの不純物
がエピタキシャル層内に混入し、ドナー層として一般的
に用いられる不純物添加ＩｎＡｌＡｓ層中のドナーを不
活性化することが今までに報告されている。例えばアプ
ライド・フィジックス・レターズ、第６６巻、第７号、
８６３〜８６５頁、１９９５年（ＡｐｐｌｉｅｄＰｈ
ｙｓｉｃｓＬｅｔｔｅｒｓ、Ｖｏｌ．６６、Ｎｏ．
７、Ｐ．８６３−８６５，１９９５）でＨａｙａｆｕｊ
ｉらによってフッ素による半導体装置の劣化が、また、
第７回インジウム燐及び関連材料国際会議予稿集、５９
７〜６００頁、１９９５年（Ｐｒｏｃ．７ｔｈＩｎ
ｔ．Ｃｏｎｆ．ＩｎＰａｎｄＲｅｌａｔｅｄＭａ
ｔｅｒｉａｌｓ，ｐｐ．５９７−６００，１９９５）で
Ｔａｋａｈａｓｈｉらによって酸素による半導体装置劣
化が論じられている。In recent years, various high semiconductor device characteristics have been reported for the InAlAs / InGaAs heterojunction field-effect transistor formed on such an InP substrate. On the other hand, thermal instability factors include: It has been reported that impurities such as fluorine, which are not constituent materials of a semiconductor device, are mixed into the epitaxial layer from the outside and inactivate a donor in an impurity-doped InAlAs layer generally used as a donor layer. . For example, Applied Physics Letters, Vol. 66, No. 7,
863-865, 1995 (Applied Ph.
ysics Letters, Vol. 66, no.
7, p. 863-865, 1995) by Hayafuji
Deterioration of the semiconductor device due to fluorine by i et al.
Proceedings of the 7th International Conference on Indium Phosphorus and Related Materials, 59
7-600, 1995 (Proc. 7th In
t. Conf. InP and Related Ma
terials, pp. 597-600, 1995) discusses the deterioration of semiconductor devices due to oxygen by Takahashi et al.

【０００９】また、信学技報（ＥＤ９５−１０５、１３
〜２０頁）ではこれらの不純物の混入はＩｎＡｌＡｓド
ナー層の上に形成されるＩｎＡｌＡｓショットキー層中
のＡｌの組成を下げることで低減できることが冨士原ら
によって指摘されている。つまり、ドナー層にＩｎＡｌ
Ａｓを用いた場合、その上に不純物の混入を抑制するバ
リア層を形成することで、この熱的な不安定性を改善で
きることがわかる。実際にこの報告ではショットキー層
に不純物無添加のＩｎＡｌＧａＡｓを用い、そのＡｌと
Ｇａの組成を変化させたそれぞれの結晶サンプルに於け
る熱保管実験を行ったところ、Ａｌの組成減少とともに
フッ素の混入量が低減し、それに伴って、シート電子密
度の減少量も抑制されたことが報告されている。Further, IEICE Technical Report (ED95-105, 13)
Fujihara et al. Point out that the mixing of these impurities can be reduced by reducing the composition of Al in the InAlAs Schottky layer formed on the InAlAs donor layer. That is, InAl
In the case where As is used, it can be understood that the thermal instability can be improved by forming a barrier layer that suppresses the entry of impurities thereon. In fact, in this report, a thermal storage experiment was performed on each crystal sample in which the Schottky layer was made of InAlGaAs with no impurity added and the composition of Al and Ga was changed. It has been reported that the amount was reduced and the amount of reduction in the sheet electron density was also suppressed accordingly.

【００１０】以上のようにドナー層としてＩｎＡｌＡｓ
を用いた場合、不純物混入によるドナーの不活性化は半
導体装置としての信頼性を大幅に損ねる深刻な問題とな
る。一般にはＩｎＰ基板上に形成されるヘテロ接合電界
効果トランジスタの多くはドナー供給層にＩｎＡｌＡｓ
層を用いることが多い。しかし、ＩｎＡｌＡｓを全く使
用せず、ＩｎＰをドナー層の材料として用いる例が例え
ばアイ・イー・イー・イー・エレクトロン・半導体装置
・レターズ、第１６巻、第９号、３９６〜３９８頁、１
９９５年（ＩＥＥＥＥＬＥＣＴＲＯＮＤＥＶＩＣＥ
ＬＥＴＴＥＲＳ、ＶＯＬ．１６、ＮＯ．９、Ｐ．３９
６−３９８、１９９５）にキスターズ（Ｋｓｔｅｒ
ｓ）らによって提案されている。As described above, InAlAs is used as the donor layer.
In the case of using, the inactivation of the donor due to the contamination with impurities is a serious problem that significantly impairs the reliability of the semiconductor device. Generally, most of heterojunction field effect transistors formed on an InP substrate have InAlAs as a donor supply layer.
Layers are often used. However, an example in which InAlAs is not used at all and InP is used as the material of the donor layer is disclosed in, for example, IEE Electron Semiconductor Device Letters, Vol. 16, No. 9, pp. 396-398, 1
995 (IEEE ELECTRON DEVICE)
LETTERS, VOL. 16, NO. 9, p. 39
6-398, 1995).
s) et al.

【００１１】このようにドナー供給層としてＩｎＡｌＡ
ｓを用いないことにより結果的にフッ素などの不純物混
入によるドナーの不活性化を回避し、熱的な信頼性を確
保していると思われる構造も存在する。As described above, InAlA is used as the donor supply layer.
By not using s, as a result, there is also a structure that avoids the inactivation of the donor due to the contamination of impurities such as fluorine and secures thermal reliability.

【００１２】[0012]

【発明が解決しようとする課題】上述のように、例え
ば、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系及びＡｌＧａＡｓ／
ＧａＡｓ系で代表されるようなヘテロ接合電界効果トラ
ンジスタにおいては、半導体装置の製造プロセス中にサ
ンプル表面に付着したフッ素をはじめとする不純物が熱
保管の過程でエピタキシャル層中に混入し、ｎ型不純物
の添加されたドナー層中のドナーを不活性化することが
信頼性を損ねる大きな要因になっている。As described above, for example, an InAlAs / InGaAs system and an AlGaAs /
In a heterojunction field-effect transistor represented by a GaAs system, impurities such as fluorine adhering to the surface of a sample during a process of manufacturing a semiconductor device are mixed into an epitaxial layer in a heat storage process, and an n-type impurity is formed. Inactivating the donor in the donor layer to which is added is a major factor that impairs reliability.

【００１３】本発明は、上記事情に鑑みてなされたもの
である。従って、本発明の目的は、フッ素をはじめとす
る半導体層中に混入した不純物が半導体層から排出され
ることができる半導体装置装置を製造する方法を提供す
ることである。The present invention has been made in view of the above circumstances. Accordingly, it is an object of the present invention to provide a method for manufacturing a semiconductor device in which impurities mixed in a semiconductor layer such as fluorine can be discharged from the semiconductor layer.

【００１４】また、本発明の他の目的は、ＩｎＰ基板あ
るいはＧａＡｓ基板上に形成される半導体装置におい
て、不純物の混入によるドナーの不活性化に基づく熱的
劣化を回避することができる半導体装置を製造する方法
を提供することである。Another object of the present invention is to provide a semiconductor device formed on an InP substrate or a GaAs substrate which can avoid thermal deterioration due to inactivation of a donor due to contamination of impurities. It is to provide a method of manufacturing.

【００１５】[0015]

【課題を解決するための手段】本発明の半導体装置の製
造方法は、複数の半導体層からなる半導体積層構造を形
成するステップと、前記半導体積層構造は、第１の層と
キャリアを供給するための第２の層とを含み、前記半導
体積層構造上に第１の電極構造を形成するステップと、
及び電界ストレスにより第２の層内のフッ素または酸素
のような負イオン化した不純物を第１の層に移動させる
ステップとを具備する。According to the present invention, there is provided a method of manufacturing a semiconductor device, comprising the steps of: forming a semiconductor laminated structure including a plurality of semiconductor layers; and providing the semiconductor laminated structure with a first layer and a carrier. Forming a first electrode structure on the semiconductor multilayer structure, comprising:
And moving negatively ionized impurities, such as fluorine or oxygen, in the second layer to the first layer by electric field stress.

【００１６】前記第２の層は、不純物添加ＩｎＡｌＡｓ
層であってもよいし、不純物添加ＡｌＧａＡｓ層であっ
てもよい。前記第２の層が、不純物添加ＩｎＡｌＡｓ層
であるとき、前記第１の層は、不純物無添加ＩｎＡｌＡ
ｓ層である。また、前記第２の層が、不純物添加ＡｌＧ
ａＡｓ層であるとき、前記第１の層は、不純物無添加Ａ
ｌＧａＡｓ層あるいは不純物無添加ＧａＡｓ層である。The second layer is made of impurity-doped InAlAs.
It may be a layer or an impurity-doped AlGaAs layer. When the second layer is an impurity-doped InAlAs layer, the first layer is an impurity-free InAlAs layer.
The s layer. Further, the second layer is made of an impurity-added AlG
When the first layer is an aAs layer, the first layer is
It is an lGaAs layer or a GaAs layer with no impurity added.

【００１７】前記負イオンの不純物を移動させる際に、
前記第１の電極構造に予め決められた値より大きい正の
バイアス電圧を印加することにより第２の層内の負イオ
ン化した不純物が第１の層に移動させられる。このと
き、室温より高い温度で上記バイアス電圧の印加が行わ
れることが望ましい。When transferring the negative ion impurity,
By applying a positive bias voltage greater than a predetermined value to the first electrode structure, negatively ionized impurities in the second layer are moved to the first layer. At this time, it is desirable to apply the bias voltage at a temperature higher than room temperature.

【００１８】前記第１の電極構造は、ショットキー電極
構造であり、前記予め決められた値は、該ショットキー
電極構造のしきい値である。[0018] The first electrode structure is a Schottky electrode structure, and the predetermined value is a threshold value of the Schottky electrode structure.

【００１９】前記半導体積層構造上で前記第１の電極構
造の両側に前記第１の電極構造から離れて第２と第３の
電極構造が形成される。これにより、ＦＥＴ構造が形成
される。また、そのＦＥＴ構造は、ヘテロ接合に適用さ
れてもよい。On the semiconductor laminated structure, second and third electrode structures are formed on both sides of the first electrode structure apart from the first electrode structure. Thus, an FET structure is formed. Also, the FET structure may be applied to a heterojunction.

【００２０】前記半導体積層構造のうち少なくとも最上
層の一部を除いてリセス部を形成するステップを更に具
備し、前記第１の電極構造は前記リセス部に形成されて
いる。The method may further include forming a recess except at least a part of an uppermost layer in the semiconductor multilayer structure, wherein the first electrode structure is formed in the recess.

【００２１】[0021]

【発明の実施の形態】本発明の半導体装置の製造方法を
添付図面を参照して詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A method for manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

【００２２】図１は本発明の半導体装置の製造方法によ
り製造された半導体装置の構造の一例を示す。半導体装
置のエピタキシャル積層構造では、半絶縁性ＩｎＰ基板
１上に不純物無添加ＩｎＡｌＡｓ層２が５００ｎｍ、不
純物無添加ＩｎＧａＡｓ層３が２０ｎｍ、不純物無添加
ＩｎＡｌＡｓ層４が５ｎｍ、３×１０¹⁸ｃｍ^-3にシリコ
ンが添加されたＩｎＡｌＡｓ層５が１５０ｎｍ、不純物
無添加ＩｎＡｌＡｓ層６が２０ｎｍ、３×１０¹⁸ｃｍ^-3
に不純物（シリコン）が添加されたＩｎＧａＡｓ層７が
２０ｎｍそれぞれこの順に積層されている。FIG. 1 shows an example of the structure of a semiconductor device manufactured by the method of manufacturing a semiconductor device according to the present invention. In the epitaxial multilayer structure of the semiconductor device, the impurity-free InAlAs layer 2 is 500 nm, the impurity-free InGaAs layer 3 is 20 nm, and the impurity-free InAlAs layer 4 is 5 nm, 3 × 10 ¹⁸ cm ⁻³ on the semi-insulating InP substrate 1. InAlAs layer 5 with silicon added to 150 nm, InAlAs layer 6 without impurities 20 nm, 3 × 10 ¹⁸ cm ⁻³
InGaAs layers 7 each having an impurity (silicon) added thereto are stacked in this order by 20 nm.

【００２３】オーミック電極８ｂ，８ｃは最上層の不純
物添加ＩｎＧａＡｓ層７上にＡｕ−ＧｅとＮｉとＡｕの
層によって構成されており、熱処理によってアロイ層は
チャネル層に相当する不純物無添加のＩｎＧａＡｓ層３
に到達している。The ohmic electrodes 8b and 8c are composed of Au-Ge, Ni and Au layers on the uppermost impurity-doped InGaAs layer 7. By heat treatment, the alloy layer becomes a undoped InGaAs layer corresponding to a channel layer. 3
Has been reached.

【００２４】ゲート電極８ａはソース・ドレインのオー
ミック電極８ｂ，８ｃの間に形成されたリセス部内に形
成され、そのコンタクトは不純物無添加のＩｎＡｌＡｓ
層６上になされている。ゲート電極８ａは、ショットキ
ー電極である。ゲート電極としてはＭｏ、Ｔｉ、Ｐｔ、
Ａｕをこの順に積層した１μｍのゲート長のものが用い
られている。The gate electrode 8a is formed in a recess formed between the source / drain ohmic electrodes 8b and 8c, and its contact is made of an impurity-free InAlAs.
Made on layer 6. The gate electrode 8a is a Schottky electrode. Mo, Ti, Pt,
Au having a gate length of 1 μm in which Au is stacked in this order is used.

【００２５】このゲート電極とリセス部はプラズマＣＶ
Ｄ法により堆積されたＳｉＮ膜９でおおわれている。The gate electrode and the recess are formed by plasma CV.
It is covered with a SiN film 9 deposited by the D method.

【００２６】この半導体装置の初期特性は、相互コンダ
クタンスが４００ｍＳ／ｍｍ、ゲート電極のショットキ
ー障壁高さが０．６ｅＶ、ゲート逆耐圧が７Ｖである。The initial characteristics of this semiconductor device are that the transconductance is 400 mS / mm, the Schottky barrier height of the gate electrode is 0.6 eV, and the gate reverse breakdown voltage is 7 V.

【００２７】図２は、図１に示される半導体装置に電界
熱ストレスを加えたときのドレイン電流の変化を示す図
である。半導体装置をバイアスの印加無しの状態で保管
温度３００℃で１時間熱するとドレイン電流が２００ｍ
Ａ／ｍｍから１００ｍＡ／ｍｍまで大きく劣化した。二
次元イオン質量分析(ＳＩＭＳ)により本半導体装置の深
さ方向の各部分で元素組成分析を行うと、熱保管前には
検出されなかったフッ素が多量に観察され、その検出箇
所がほぼ不純物添加ＩｎＡｌＡｓ層５の部分に限定され
ていた。従ってこのフッ素が不純物が添加されたｎ型Ｉ
ｎＡｌＡｓ層５の不活性化に関係しているものと考えら
れる。FIG. 2 is a diagram showing a change in drain current when an electric field thermal stress is applied to the semiconductor device shown in FIG. When the semiconductor device is heated at a storage temperature of 300 ° C. for 1 hour without applying a bias, the drain current becomes 200 m.
It deteriorated greatly from A / mm to 100 mA / mm. When elemental composition analysis was performed on each part in the depth direction of this semiconductor device by two-dimensional ion mass spectrometry (SIMS), a large amount of fluorine that was not detected before thermal storage was observed, and the detected location was almost doped with impurities. It was limited to the InAlAs layer 5. Therefore, this fluorine is an n-type I doped with impurities.
This is considered to be related to the passivation of the nAlAs layer 5.

【００２８】次に、電流が減少した半導体装置に対し保
管温度３００℃中で、ゲート電圧を＋０．８Ｖ印加した
状態で２時間保管した結果、半導体装置のドレイン電流
は１５０ｍＡにまで回復した。これはドナーの不活性化
をもたらしていたフッ素不純物がドナー層中で負にイオ
ン化し、熱エネルギーと電界によって不純物無添加Ｉｎ
ＡｌＡｓ層６に排出されたと考えられる。Next, the semiconductor device whose current was reduced was stored at a storage temperature of 300 ° C. with a gate voltage of +0.8 V applied for 2 hours. As a result, the drain current of the semiconductor device was restored to 150 mA. This is because the fluorine impurity causing the inactivation of the donor is ionized negatively in the donor layer, and the impurity-free In
It is considered that the gas was discharged to the AlAs layer 6.

【００２９】再度、半導体装置のＳＩＭＳ分析を行うと
ｎ型ＩｎＡｌＡｓ層５中に検出されるフッ素の量が、電
界熱ストレスを与える前に比べて大幅に減少し、その値
は電流劣化の回復に定性的には呼応している。When SIMS analysis of the semiconductor device is performed again, the amount of fluorine detected in the n-type InAlAs layer 5 is greatly reduced as compared with that before applying the electric field heat stress, and the value is reduced to the recovery of the current deterioration. They are qualitatively responsive.

【００３０】以上の結果から、少なくともフッ素不純物
の混入がｎ型ＩｎＡｌＡｓ層５の不活性化に大きく寄与
していることがわかる。また、ドナーの不活性化をもた
らしたフッ素は、熱ストレスを与えながら電界を印加す
ることによって、少なくともその一部は不純物添加ｎ型
ＩｎＡｌＡｓ層５から電界印加電極側の不純物無添加Ｉ
ｎＡｌＡｓ層６に排出されることが分かる。From the above results, it can be seen that at least the incorporation of fluorine impurities greatly contributes to the passivation of the n-type InAlAs layer 5. Fluorine that has caused donor inactivation is applied at least partially to the impurity-doped n-type InAlAs layer 5 from the impurity-doped n-type InAlAs layer 5 by applying an electric field while applying thermal stress.
It can be seen that it is discharged to the nAlAs layer 6.

【００３１】この現象は負イオン化した半導体不純物、
本半導体装置の場合は負イオン化したフッ素であるが、
ゲート電極８ａに印加されるバイアスによって半導体装
置表面とドナー層間を行き来することによる。すなわ
ち、図２に示すように、ゲート電極８ａに負バイアスを
印加することにより、不純物無添加ＩｎＡｌＡｓ層６に
存在したフッ素が、ドナー層である不純物添加ＡｌＧａ
Ａｓ層５中に混入し、シリコンドナーを不活性化するた
めドレイン電流量が減少する。また、図３に示すよう
に、ゲート電極８ａに正バイアスを印加することによ
り、ドナー層中に混入してシリコンドナーを不活性化し
ていたフッ素が熱エネルギーを得て解離し、再び半導体
装置表面及び不純物無添加ＩｎＡｌＡｓ層６にまで排出
されると考えられる。This phenomenon is caused by negatively ionized semiconductor impurities,
In the case of this semiconductor device, it is fluorine ionized negatively,
This is because the bias applied to the gate electrode 8a moves back and forth between the semiconductor device surface and the donor layer. That is, as shown in FIG. 2, by applying a negative bias to the gate electrode 8a, fluorine existing in the undoped InAlAs layer 6 is changed to undoped AlGa as a donor layer.
It mixes in the As layer 5 and inactivates the silicon donor, so that the amount of drain current decreases. Further, as shown in FIG. 3, when a positive bias is applied to the gate electrode 8a, fluorine mixed in the donor layer to inactivate the silicon donor is dissociated by obtaining thermal energy, and the surface of the semiconductor device is formed again. It is considered that the impurities are also discharged to the impurity-free InAlAs layer 6.

【００３２】ここではＩｎＰ基板上に作製されるＩｎＡ
ｌＡｓ／ＩｎＧａＡｓ材料によるヘテロ接合型ＦＥＴに
よって示したが、この現象は、本質的にはｎ型にドープ
されたＩｎＡｌＡｓ材料に対する不純物の混入及び排出
による活性化率の変動現象である。従って、単純にｎ型
ＩｎＡｌＡｓのみがＩｎＰ基板上に形成されている構造
に本発明が適用されても同様にフッ素イオンの不純物の
排出を行うことができる。Here, InA fabricated on an InP substrate is used.
Although shown by the heterojunction FET using the lAs / InGaAs material, this phenomenon is essentially a fluctuation phenomenon of the activation rate due to mixing and discharging of impurities into the n-type doped InAlAs material. Therefore, even when the present invention is applied to a structure in which only n-type InAlAs is formed on an InP substrate, impurities of fluorine ions can be similarly discharged.

【００３３】次に、本発明の製造方法により製造された
半導体装置の他の例を説明する。図５は、その半導体装
置の構造を示す。その半導体装置のエピタキシャル構造
では、半絶縁性ＧａＡｓ基板２１上に不純物無添加Ａｌ
ＧａＡｓ層２２が５００ｎｍ、不純物無添加ＩｎＧａＡ
ｓ層２３が２０ｎｍ、不純物無添加ＡｌＧａＡｓ層２４
が３ｎｍ、３×１０¹⁸ｃｍ^-3にシリコンが添加されたＡ
ｌＧａＡｓ層２５が１５０ｎｍ、不純物無添加ＡｌＧａ
Ａｓ層２６が２０ｎｍ、３×１０¹⁸ｃｍ^-3にシリコンが
添加されたＧａＡｓ層２７が２０ｎｍそれぞれこの順に
積層されている。Next, another example of the semiconductor device manufactured by the manufacturing method of the present invention will be described. FIG. 5 shows the structure of the semiconductor device. In the epitaxial structure of the semiconductor device, undoped Al is formed on a semi-insulating GaAs substrate 21.
GaAs layer 22 is 500 nm, impurity-doped InGaAs
the s layer 23 is 20 nm, and the impurity-free AlGaAs layer 24
Is 3 nm, 3 × 10 ¹⁸ cm ^-3 to which silicon is added
lGaAs layer 25 is 150 nm, and impurity-free AlGa
The As layer 26 is 20 nm, and the GaAs layer 27 to which silicon is added at 3 × 10 ¹⁸ cm ⁻³ is 20 nm, and the GaAs layers 27 are stacked in this order.

【００３４】ソース電極とドレイン電極としてのオーミ
ック電極２８ｂ，２８ｃは最上層のＧａＡｓ層２７上に
Ａｕ−ＧｅとＮｉとＡｕによって構成されており、熱処
理によってアロイ層はチャネルに相当する不純物無添加
のＩｎＧａＡｓ層２３に到達している。The ohmic electrodes 28b and 28c as the source and drain electrodes are composed of Au—Ge, Ni and Au on the uppermost GaAs layer 27, and the alloy layer is doped with impurities corresponding to the channel by heat treatment. It reaches the InGaAs layer 23.

【００３５】ゲート電極２８ａはオーミック電極２８
ｂ，２８ｃの間に形成されたリセス内に形成され、その
コンタクトは不純物無添加のＡｌＧａＡｓ層２６上にな
されている。ゲート電極としてはＭｏ、Ｔｉ、Ｐｔ、Ａ
ｕをこの順に積層した１μｍのゲート長のものを用いて
いる。半導体装置はプラズマＣＶＤ法により堆積された
ＳｉＮ膜２９でおおわれている。The gate electrode 28a is an ohmic electrode 28
The contact is formed in the AlGaAs layer 26 with no impurity added, formed in a recess formed between b and 28c. Mo, Ti, Pt, A
u having a gate length of 1 μm in this order. The semiconductor device is covered with a SiN film 29 deposited by a plasma CVD method.

【００３６】半導体装置の初期特性として相互コンダク
タンスは３５０ｍＳ／ｍｍである。また、ショットキー
障壁高さは０．７ｅＶであり、ゲート逆耐圧は１２Ｖで
ある。As an initial characteristic of the semiconductor device, the transconductance is 350 mS / mm. The Schottky barrier height is 0.7 eV, and the gate reverse breakdown voltage is 12 V.

【００３７】本半導体装置を保管温度４００℃で１時間
熱すると、図１に示す第１の例と同様に、ドレイン電流
が１８０ｍＡ／ｍｍから１２０ｍＡ／ｍｍまで大きく劣
化した。When this semiconductor device was heated at a storage temperature of 400 ° C. for one hour, the drain current was significantly deteriorated from 180 mA / mm to 120 mA / mm, as in the first example shown in FIG.

【００３８】二次元イオン質量分析(ＳＩＭＳ)により半
導体装置の深さ方向の各部分で元素組成分析を行うと、
熱保管前には検出されなかったフッ素が多量に観察さ
れ、その検出箇所がほぼ不純物添加ｎ型ＡｌＧａＡｓ層
２５部分に限定されていた。従ってこのフッ素がｎ型Ａ
ｌＧａＡｓ層２５の不活性化に関係しているものと考え
られる。When elemental composition analysis is performed on each part in the depth direction of the semiconductor device by two-dimensional ion mass spectrometry (SIMS),
A large amount of undetected fluorine was observed before the heat storage, and the detected portion was almost limited to the impurity-added n-type AlGaAs layer 25 portion. Therefore, this fluorine is n-type A
This is considered to be related to the passivation of the lGaAs layer 25.

【００３９】この半導体装置に対し保管温度４００℃中
で、さらにゲート電圧を＋０．８Ｖ印加した状態で２時
間保管した結果、半導体装置のドレイン電流は１５０ｍ
Ａにまで回復した。これはドナーの不活性化をもたらし
ているフッ素不純物がドナー層中で負にイオン化し、熱
エネルギーと電界によって不純物無添加ＡｌＧａＡｓ層
２６に排出されたと考えられる。The semiconductor device was stored at a storage temperature of 400 ° C. for 2 hours with a gate voltage of +0.8 V applied. As a result, the drain current of the semiconductor device was 150 m
It recovered to A. This is considered that the fluorine impurity causing the inactivation of the donor was negatively ionized in the donor layer, and was discharged to the impurity-free AlGaAs layer 26 by the heat energy and the electric field.

【００４０】再度同半導体装置のＳＩＭＳ分析を行うと
ｎ型ＡｌＧａＡｓ層２５中に検出されるフッ素の量が、
電界熱ストレスを与える前に比べて大幅に減少し、その
値は電流劣化の回復に定性的には呼応している。以上の
結果から、少なくともフッ素不純物の混入が不純物添加
ｎ型ＡｌＧａＡｓ層２５の不活性化に大きく寄与してい
ることが分かる。また、ドナーの不活性化をもたらした
フッ素は熱ストレスを与えながら電界を印加することに
よって少なくともその一部は不純物添加ｎ型ＡｌＧａＡ
ｓ層２５から電界が印加されている電極側の不純物無添
加ＡｌＧａＡｓ層２６に排出されることがわかる。When SIMS analysis of the same semiconductor device is performed again, the amount of fluorine detected in the n-type AlGaAs layer 25 becomes
The value is significantly reduced as compared with that before applying the electric field heat stress, and the value qualitatively corresponds to the recovery from the current deterioration. From the above results, it can be seen that at least the incorporation of fluorine impurities greatly contributes to the passivation of the impurity-added n-type AlGaAs layer 25. Fluorine that has caused donor inactivation is at least partially doped with n-type AlGaAs by applying an electric field while applying thermal stress.
It can be seen that the s-layer 25 is discharged to the impurity-free AlGaAs layer 26 on the electrode side to which the electric field is applied.

【００４１】上記の実験結果と測定結果からフッ素が不
純物として混入したとしても、該不純物を排出させ、正
常動作させる場合の半導体装置製造方法を以下に説明す
る。From the above experimental results and measurement results, a method of manufacturing a semiconductor device in a case where even if fluorine is mixed in as an impurity, the impurity is discharged and normal operation is performed will be described below.

【００４２】図６に示すように、半絶縁性ＩｎＰ基板１
上に不純物無添加ＩｎＡｌＡｓ層２が５００ｎｍ、不純
物無添加ＩｎＧａＡｓ層３が２０ｎｍ、不純物無添加Ｉ
ｎＡｌＡｓ層４が５ｎｍ、３×１０¹⁸ｃｍ^-3にシリコン
が添加されたＩｎＡｌＡｓ層５が１５０ｎｍ、不純物無
添加ＩｎＡｌＡｓ層６が２０ｎｍ、３×１０¹⁸ｃｍ^-3に
シリコンが添加されたＩｎＧａＡｓ層７が２０ｎｍそれ
ぞれこの順に積層されている半導体積層構造を作製す
る。As shown in FIG. 6, the semi-insulating InP substrate 1
On top, the undoped InAlAs layer 2 is 500 nm, the undoped InGaAs layer 3 is 20 nm,
The nAlAs layer 4 is 5 nm, the InAlAs layer 5 with 3 × 10 ¹⁸ cm ⁻³ doped with silicon is 150 nm, the InAlAs layer 6 without impurities is 20 nm, and the InGaAs layer 7 with 3 × 10 ¹⁸ cm ⁻³ doped with silicon. Are laminated in this order to form a semiconductor laminated structure.

【００４３】続いて半導体積層構造上にフォトレジスト
１１を塗布し、露光及び現像行程により、メサ形状のパ
ターン転写を行う。続いて溶液エッチングによりメサエ
ッチングを行う。エッチング深さは前記不純物無添加Ｉ
ｎＡｌＡｓ層６の途中まで届いている。エッチングには
リン酸と過酸化水素水と水の混合液をもちいる。図７
（ａ）にはメサエッチングの状態を示していないが、当
業者には明らかであろう。Subsequently, a photoresist 11 is applied on the semiconductor laminated structure, and a mesa-shaped pattern is transferred by an exposure and development process. Subsequently, mesa etching is performed by solution etching. The etching depth is the same as the impurity-free I
It reaches halfway through the nAlAs layer 6. For the etching, a mixed solution of phosphoric acid, hydrogen peroxide and water is used. FIG.
(A) does not show the state of the mesa etching, but will be apparent to those skilled in the art.

【００４４】続いて、図７（ａ）に示すように、フォト
レジスト１１を塗布し、露光及び現像によりオーミック
形状のパターン転写を行う。Subsequently, as shown in FIG. 7A, a photoresist 11 is applied, and an ohmic pattern is transferred by exposure and development.

【００４５】次に、図７（ｂ）に示すように、本パター
ンに対しＡｕ、Ｇｅ、Ｎｉをそれぞれ１００ｎｍ、５０
ｎｍ、５０ｎｍの厚さで蒸着し、リフトオフする。これ
により、オーミック電極形成位置に積層金属パターンを
形成する。つづいて水素雰囲気中で、４００℃の熱処理
を行う。これにより上記積層金属がアロイとなる。電極
の合金化を行うことでソース電極８ａ及びドレイン電極
８ｂの形成を終了する。Next, as shown in FIG. 7B, Au, Ge, and Ni were added to the pattern at 100 nm and 50 nm, respectively.
and a lift-off of 50 nm. Thus, a laminated metal pattern is formed at the position where the ohmic electrode is formed. Subsequently, a heat treatment at 400 ° C. is performed in a hydrogen atmosphere. As a result, the laminated metal becomes an alloy. The formation of the source electrode 8a and the drain electrode 8b is completed by alloying the electrodes.

【００４６】続いて、図８（ａ）に示すように、半導体
積層構造上に、フォトレジスト１２を塗布し、露光及び
現像によりゲートリセス開口パターンの転写を行う。パ
ターンによるゲート開口は１μｍである。開口パターン
はオーミック電極間のほぼ中心位置にその開口中心を一
致させる。続いて、図８（ｂ）に示すように、このパタ
ーンに対し溶液エッチングによりゲートリセスを形成す
る。エッチングに用いるエッチャントはたとえばリン酸
と過酸化水素水と水の混合溶液を用いる。リセスの深さ
は不純物無添加ＩｎＡｌＡｓ層６の途中で終了する。Subsequently, as shown in FIG. 8A, a photoresist 12 is applied on the semiconductor laminated structure, and a gate recess opening pattern is transferred by exposure and development. The gate opening by the pattern is 1 μm. The opening pattern matches the center of the opening substantially at the center between the ohmic electrodes. Subsequently, as shown in FIG. 8B, a gate recess is formed on the pattern by solution etching. As an etchant used for the etching, for example, a mixed solution of phosphoric acid, hydrogen peroxide solution and water is used. The depth of the recess ends in the middle of the undoped InAlAs layer 6.

【００４７】次に、図９（ａ）に示すように、ゲート開
口フォトレジストパターンに対しゲート金属の蒸着リフ
トオフによりゲート電極を形成する。ここではゲート電
極金属として、それぞれ５０ｎｍ，５０ｎｍ，５００ｎ
ｍのＴｉとＰｔとＡｕが積層される。Next, as shown in FIG. 9A, a gate electrode is formed on the gate opening photoresist pattern by vapor deposition lift-off of a gate metal. Here, as the gate electrode metal, 50 nm, 50 nm, and 500 n, respectively.
m of Ti, Pt and Au are laminated.

【００４８】最後に、図９（ｂ）に示すように、ゲート
電極形成後に、たとえばＳｉＮ膜を３３０℃の成膜温度
にてプラズマＣＶＤ法により全体的に形成し、再びフォ
トレジストの塗布露光現像により各電極の一部に開口パ
ターンを形成し、電極に電気的導通が可能になるようパ
ターンニングを行う。Finally, as shown in FIG. 9B, after forming the gate electrode, for example, an SiN film is entirely formed by a plasma CVD method at a film forming temperature of 330 ° C., and a photoresist is coated and exposed and developed again. To form an opening pattern in a part of each electrode, and perform patterning to enable electrical conduction to the electrodes.

【００４９】上記パターンに対しバッファードフッ酸に
よるエッチングにより開口パターン部のＳｉＮ膜を除去
する。The SiN film in the opening pattern is removed from the above pattern by etching with buffered hydrofluoric acid.

【００５０】デバイスの初期特性としては相互コンダク
タンス４００ｍＳ／ｍｍが得られた。また、ショットキ
ー障壁高さとしては０．６ｅＶが得られており、ゲート
逆耐圧として７Ｖが得られた。As the initial characteristics of the device, a transconductance of 400 mS / mm was obtained. Further, a Schottky barrier height of 0.6 eV was obtained, and a gate reverse breakdown voltage of 7 V was obtained.

【００５１】次に、図１０に示すように、室温以上、例
えば、１００℃以上の環境温度で、０．６Ｖ以上の正の
バイアス電圧をゲート電極に印加する。印加時間は、２
時間である。この工程により、不純物添加ＩｎＡｌＡｓ
層５から不純物無添加ＩｎＡｌＡｓ層６にフッ素イオン
を排出することができる。Next, as shown in FIG. 10, a positive bias voltage of 0.6 V or more is applied to the gate electrode at room temperature or more, for example, at an environmental temperature of 100 ° C. or more. The application time is 2
Time. By this step, impurity-added InAlAs
Fluorine ions can be discharged from the layer 5 to the impurity-free InAlAs layer 6.

【００５２】このように、フッ素、酸素などの負イオン
化した不純物が半導体内に侵入している場合には、表面
側に形成した電極の電位を、負イオンの場合はフェルミ
準位程度あるいはそれ以下に設定することで、意図的に
表面に排出させることが可能である。As described above, the potential of the electrode formed on the surface side is reduced when negatively ionized impurities such as fluorine and oxygen enter the semiconductor, and the potential of the electrode formed on the surface side is reduced to about the Fermi level or lower. By setting to, it is possible to intentionally discharge to the surface.

【００５３】半導体積層構造中で、イオンを移動させる
場合、イオンの移動度は、温度、印加バイアス電圧の極
性と大きさ、印加時間の関数となる。従って、室温より
高い温度、例えば、４００℃の環境温度で電界熱ストレ
スをかければ、同じバイアス電圧を印加してもより早く
イオンを移動させることができる。また、同じ環境温度
であれば、高いバイアス電圧を印加すれば、より早くイ
オンを移動させることができる。また、バイアス電圧の
印加時間が長ければ、より多くのイオンを移動させるこ
とができる。この場合、イオン移動度は、印加バイアス
電圧よりも環境温度により大きく依存するので、室温よ
り高い温度で電界熱ストレス工程を行うことが望まし
い。When ions are moved in the semiconductor laminated structure, the mobility of the ions is a function of the temperature, the polarity and magnitude of the applied bias voltage, and the application time. Therefore, if electric field thermal stress is applied at a temperature higher than room temperature, for example, at an environmental temperature of 400 ° C., ions can be moved faster even when the same bias voltage is applied. Also, at the same environmental temperature, ions can be moved faster by applying a high bias voltage. In addition, if the bias voltage application time is long, more ions can be moved. In this case, since the ion mobility depends more on the environmental temperature than on the applied bias voltage, it is desirable to perform the electric field thermal stress step at a temperature higher than room temperature.

【００５４】以上の実施の形態では特定の材料，特定の
値を用いて説明したがこれは理解を容易にするためのも
のであり，これに限るものではない。例えば本発明のポ
イントであるドナーを不活性化する不純物であるが、こ
こではフッ素を典型的なものに挙げたが、半導体中を熱
エネルギーを得て比較的自由に動きうるイオンであれば
同様の効果が期待できる。Although the above embodiment has been described using a specific material and a specific value, this is for easy understanding, and the present invention is not limited to this. For example, the impurity that inactivates the donor, which is the point of the present invention, is exemplified by fluorine here. However, any ion that can move relatively freely by obtaining heat energy in a semiconductor is similarly used. The effect can be expected.

【００５５】また、本半導体プロセスを適用する結晶構
造においては各層の厚みやドーピングの濃度等はここに
示した値である必要はなく、また、ドナー層であるＩｎ
ＡｌＡｓ層やＡｌＧａＡｓ層中にＳｉ等のプレーナドー
ピングを行った構造等も本発明においては有効である。In the crystal structure to which the present semiconductor process is applied, the thickness of each layer, the doping concentration, etc. do not need to be the values shown here.
A structure in which an AlAs layer or an AlGaAs layer is subjected to planar doping of Si or the like is also effective in the present invention.

【００５６】元々のドナー不純物としてここではシリコ
ンを用いているが、これもｎ型のドーピングを可能とす
る材料ならば特にシリコンに限るものではなくイオウや
セレンなど他の材料を用いたものに対しても本発明のプ
ロセスは有効である。Although silicon is used here as an original donor impurity, this is not particularly limited to silicon as long as it is a material that enables n-type doping. Even so, the process of the present invention is effective.

【００５７】また、電界を印加する電極を構成する材料
についてもＭｏ／Ｔｉ／Ｐｔ／Ａｕの積層構造に限定さ
れるものではなく、ＷＳｉやＷ、Ｔｉ／Ａｌ、Ｔｉ／Ｐ
ｔ／Ａｕ、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ、Ａｌをはじめとす
るさまざまな金属の単層あるいは積層を用いることが可
能である。The material constituting the electrode to which the electric field is applied is not limited to the Mo / Ti / Pt / Au laminated structure, but may be WSi, W, Ti / Al, Ti / P.
It is possible to use a single layer or a stack of various metals such as t / Au, Pt / Ti / Pt / Au, and Al.

【００５８】[0058]

【発明の効果】本発明によってｎ型ＩｎＡｌＡｓやｎ型
ＡｌＧａＡｓを用いた半導体装置に対し、問題となって
いた熱ストレスによるドナーの不活性化をもたらす不純
物イオンの混入及び排出が可能になる。またその現象を
用いて半導体メモリを作製することが可能になる。According to the present invention, it becomes possible to mix and discharge impurity ions that cause donor inactivation due to thermal stress, which has become a problem, in a semiconductor device using n-type InAlAs or n-type AlGaAs. In addition, a semiconductor memory can be manufactured using the phenomenon.

【図面の簡単な説明】[Brief description of the drawings]

【第１図】本発明の製造方法により製造された半導体装
置の構造を示す断面図である。FIG. 1 is a cross-sectional view showing a structure of a semiconductor device manufactured by a manufacturing method of the present invention.

【第２図】本発明の製造方法の原理を説明するための半
導体装置の断面図である。FIG. 2 is a cross-sectional view of the semiconductor device for explaining the principle of the manufacturing method of the present invention.

【第３図】本発明の製造方法の原理を説明するための半
導体装置の断面図である。FIG. 3 is a sectional view of a semiconductor device for explaining the principle of the manufacturing method of the present invention.

【第４図】本発明の製造方法の原理を説明するためのド
レイン電流の特性を示す図である。FIG. 4 is a diagram showing characteristics of drain current for explaining the principle of the manufacturing method of the present invention.

【第５図】本発明の製造方法を適用して製造した他の半
導体装置の構造を示す図である。FIG. 5 is a diagram showing a structure of another semiconductor device manufactured by applying the manufacturing method of the present invention.

【第６図】本発明の製造方法を説明するための半導体装
置の断面図である。FIG. 6 is a cross-sectional view of the semiconductor device for explaining the manufacturing method of the present invention.

【第７図】本発明の製造方法を説明するための半導体装
置の断面図である。FIG. 7 is a cross-sectional view of the semiconductor device for explaining the manufacturing method of the present invention.

【第８図】本発明の製造方法を説明するための半導体装
置の断面図である。FIG. 8 is a cross-sectional view of the semiconductor device for explaining the manufacturing method of the present invention.

【第９図】本発明の製造方法を説明するための半導体装
置の断面図である。FIG. 9 is a cross-sectional view of the semiconductor device for explaining the manufacturing method of the present invention.

【第１０図】本発明の製造方法を説明するための半導体
装置の断面図である。FIG. 10 is a cross-sectional view of the semiconductor device for explaining the manufacturing method of the present invention.

【符号の説明】[Explanation of symbols]

１半絶縁性ＩｎＰ基板２不純物無添加ＩｎＡｌＡｓ層３不純物無添加ＩｎＧａＡｓ層４不純物無添加ＩｎＡｌＡｓ層５不純物添加ＩｎＡｌＡｓ層６不純物無添加ＩｎＡｌＡｓ層７不純物添加ＩｎＧａＡｓ層８ａゲート電極８ｂソース電極８ｃドレイン電極９ＳｉＮ保護膜１１，１２レジスト２１半絶縁性ＧａＡｓ基板２２不純物無添加ＡｌＧａＡｓ層２３不純物無添加ＩｎＧａＡｓ層２４不純物無添加ＡｌＧａＡｓ層２５不純物添加ＡｌＧａＡｓ層２６不純物無添加ＡｌＧａＡｓ層２７不純物添加ＧａＡｓ層２８ａゲート電極２８ｂソース電極２８ｃドレイン電極２９ＳｉＮ保護膜 Reference Signs List 1 semi-insulating InP substrate 2 undoped InAlAs layer 3 undoped InGaAs layer 4 undoped InAlAs layer 5 undoped InAlAs layer 6 undoped InAlAs layer 7 undoped InGaAs layer 8a gate electrode 8b source electrode 8c drain electrode 9 SiN protective film 11, 12 resist 21 semi-insulating GaAs substrate 22 impurity-free AlGaAs layer 23 impurity-free InGaAs layer 24 impurity-free AlGaAs layer 25 impurity-doped AlGaAs layer 26 impurity-free AlGaAs layer 27 impurity-doped GaAs layer 28a gate electrode 28b source electrode 28c drain electrode 29 SiN protective film

Claims

【特許請求の範囲】[Claims]

【請求項１】複数の半導体層からなる半導体積層構造
を形成するステップと、前記半導体積層構造は、第１の
層とキャリアを供給するための第２の層とを含み、前記
半導体積層構造上に第１の電極構造を形成するステップ
と、及び電界ストレスにより第２の層内の負イオン化し
た不純物を第１の層に移動させるステップとを具備する
半導体装置の製造方法。A step of forming a semiconductor multilayer structure including a plurality of semiconductor layers, wherein the semiconductor multilayer structure includes a first layer and a second layer for supplying carriers, and Forming a first electrode structure, and transferring negatively ionized impurities in the second layer to the first layer by electric field stress.

【請求項２】前記第２の層は、不純物添加ＩｎＡｌＡ
ｓ層であることを特徴とする請求項１に記載の半導体装
置の製造方法。2. The method according to claim 1, wherein the second layer is made of an impurity-doped InAlA.
The method according to claim 1, wherein the semiconductor device is an s layer.

【請求項３】前記第１の層は、不純物無添加ＩｎＡｌ
Ａｓ層であることを特徴とする請求項２に記載の半導体
装置の製造方法。3. The method according to claim 1, wherein the first layer is made of undoped InAl.
3. The method according to claim 2, wherein the semiconductor device is an As layer.

【請求項４】前記第２の層は、不純物添加ＡｌＧａＡ
ｓ層であることを特徴とする請求項１に記載の半導体装
置の製造方法。4. The method according to claim 1, wherein the second layer is made of AlGaAs doped with impurities.
The method according to claim 1, wherein the semiconductor device is an s layer.

【請求項５】前記第１の層は、不純物無添加ＡｌＧａ
Ａｓ層あるいは不純物無添加ＧａＡｓ層であることを特
徴とする請求項４に記載の半導体装置の製造方法。5. The method according to claim 1, wherein the first layer is made of an impurity-free AlGa.
5. The method according to claim 4, wherein the semiconductor device is an As layer or a GaAs layer containing no impurities.

【請求項６】前記移動させるステップは、前記第１の
電極構造に予め決められた値より大きい正のバイアス電
圧を印加することにより第２の層内の負イオン化した不
純物を第１の層に移動させるステップを含む請求項１乃
至５のいずれかに記載の半導体装置の製造方法。6. The method according to claim 1, wherein the moving includes applying a positive bias voltage greater than a predetermined value to the first electrode structure to cause the negatively ionized impurities in the second layer to move to the first layer. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of moving.

【請求項７】前記移動させるステップは、室温より高
い温度で前記第１の電極構造に予め決められた値より大
きい正のバイアス電圧を印加することにより第２の層内
の負イオン化した不純物を第１の層に移動させるステッ
プを含む請求項６に記載の半導体装置の製造方法。7. The step of moving comprises applying a positive bias voltage greater than a predetermined value to the first electrode structure at a temperature higher than room temperature to remove negatively ionized impurities in the second layer. The method for manufacturing a semiconductor device according to claim 6, further comprising a step of moving the semiconductor device to the first layer.

【請求項８】前記第１の電極構造は、ショットキー電
極構造であり、前記予め決められた値は、該ショットキ
ー電極構造のしきい値であることを特徴とする請求項６
または７に記載の半導体装置の製造方法。8. The Schottky electrode structure according to claim 6, wherein the first electrode structure is a Schottky electrode structure, and the predetermined value is a threshold value of the Schottky electrode structure.
Or a method for manufacturing a semiconductor device according to item 7.

【請求項９】前記半導体積層構造上で前記第１の電極
構造の両側に前記第１の電極構造から離れて第２と第３
の電極構造を形成するステップを更に具備することを特
徴とする請求項１乃至８のいずれかに記載の半導体装置
の製造方法。9. The semiconductor device according to claim 1, further comprising a second and a third electrode on both sides of the first electrode structure apart from the first electrode structure.
9. The method for manufacturing a semiconductor device according to claim 1, further comprising the step of forming said electrode structure.

【請求項１０】前記半導体積層構造のうち少なくとも
最上層の一部を除いてリセス部を形成するステップを更
に具備し、前記第１の電極構造は前記リセス部に形成さ
れることを特徴とする請求項１乃至９のいずれかに記載
の半導体装置の製造方法。10. The semiconductor device according to claim 1, further comprising forming a recess except at least a part of an uppermost layer of the semiconductor multilayer structure, wherein the first electrode structure is formed in the recess. A method for manufacturing a semiconductor device according to claim 1.

【請求項１１】前記負イオン化した不純物がフッ素ま
たは酸素であることを特徴とする特許請求の範囲請求項
１乃至１０のいずれかに記載の半導体装置の製造方法。11. The method for manufacturing a semiconductor device according to claim 1, wherein said negatively ionized impurity is fluorine or oxygen.