JP2800775B2 - Field effect transistor - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、マイクロ波ミリ波
の領域において動作する高性能かつ高信頼な化合物電子
デバイスに関し、特に電界効果トランジスタに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high-performance and highly reliable compound electronic device operating in a microwave and millimeter-wave region, and more particularly to a field-effect transistor.

【０００２】[0002]

【従来の技術】近年、ＩｎＧａＡｓやＩｎＧａＡｓＰ等
の三元及び四元混晶半導体が注目を浴びるに至っている
が、中でも、ＩｎＰ基板に格子整合するＩｎＧａＡｓ
は、光デバイスのみならず各種電界効果トランジスタ材
料として有望であり、特に、ＩｎＰやＩｎＡｌＡｓとの
ヘテロ界面での２次元電子ガスを用いた電界効果トラン
ジスタの研究も盛んになりつつある。2. Description of the Related Art In recent years, ternary and quaternary mixed crystal semiconductors such as InGaAs and InGaAsP have attracted attention. In particular, InGaAs lattice-matched to an InP substrate has been widely used.
Is promising as a material for various field effect transistors as well as optical devices. In particular, field effect transistors using a two-dimensional electron gas at a hetero interface with InP or InAlAs have been actively studied.

【０００３】ＩｎＧａＡｓが電子輸送デバイスとしても
有望視されている理由としては、ＧａＡｓ等と比較した
場合、（１）電子のドリフト速度におけるピーク値が大
きい、（２）電子の低電界における移動度が大きい、
（３）オーミック電極がとりやすくコンタクト抵抗が小
さい、（４）電子速度のより大きなオーバーシュートが
期待できる、（５）谷間散乱に起因する雑音が小さい、
（６）絶縁物との界面特性が比較的良い、等を挙げるこ
とができ、更に、上述した２次元電子ガスデバイスが実
現できることも、大きな理由の１つである。[0003] The reason why InGaAs is also considered promising as an electron transport device is that, compared to GaAs or the like, (1) the peak value of the electron drift velocity is large, and (2) the mobility of the electron in a low electric field. large,
(3) easy contact with ohmic electrodes, low contact resistance, (4) greater overshoot in electron velocity can be expected, (5) less noise due to valley scattering,
(6) One of the major reasons is that the interface characteristics with the insulator are relatively good, and that the above-described two-dimensional electron gas device can be realized.

【０００４】現在、ＩｎＧａＡｓ／ＩｎＡｌＡｓ界面の
２次元電子ガスを用いた電界効果トランジスタは、高性
能マイクロ波ミリ波素子として有望視され、各方面で研
究開発が為されている。特に低雑音素子としてはその有
効性は実験レベルで確認されており、例えば文献（１）
「アイ・イー・イー・イー・マイクロウェーヴ・アンド
・ガイディッド・ウェーブ・レターズ、第１巻、第７
号、１１４〜１１６頁、１９９１年（IEEE MICROWAVE A
ND GUIDED WAVE LETTERS, VOL. 1, NO. 5, P. 114-116,
1991）」において、ドゥーら（K.H. Duh et al.）が報
告しているように、室温下で、９４ＧＨｚにおける雑音
指数１．２ｄＢ、付随利得７．２ｄＢが確認されるまで
に至っている。At present, a field effect transistor using a two-dimensional electron gas at the InGaAs / InAlAs interface is regarded as a promising high-performance microwave / millimeter-wave device, and research and development are being carried out in various fields. In particular, its effectiveness as a low-noise element has been confirmed at the experimental level.
"IEE Microwave and Guided Wave Letters, Volumes 1, 7
No. 114-116, 1991 (IEEE MICROWAVE A
ND GUIDED WAVE LETTERS, VOL. 1, NO. 5, P. 114-116,
As reported by KH Duh et al. (1991), at room temperature, a noise figure of 1.2 dB at 94 GHz and an accompanying gain of 7.2 dB have been confirmed.

【０００５】これらは、ＩｎＰ基板上に格子整合する
系、すなわちＩｎ_0.53Ｇａ_0.47Ａｓ／Ｉｎ_0.52Ａｌ_0.48
ＡｓとＩｎ組成を規定した材料系でデバイスを作製して
いる。この系ではＩｎ_0.53Ｇａ_0.47Ａｓ層に２次元電子
ガスが形成される。[0005] These are systems which are lattice-matched on an InP substrate, that is, In _0.53 Ga _0.47 As / In _0.52 Al _0.48.
A device is manufactured using a material system in which As and In compositions are specified. In this system, a two-dimensional electron gas is formed in the In _0.53 Ga _0.47 As layer.

【０００６】一層の特性向上を図ることを目的として、
例えば文献（２）「アイ・イー・イー・イー・エレクト
ロン・デバイス・レターズ、第１０巻、第３号、１１４
〜１１６頁、１９８９年（IEEE ELECTRON DEVICE LETTE
RS, VOL. 10, NO. 3, P.114-116, 1989）」において、
グら（G. I. NG et al.）が報告しているように、チャ
ネルであるＩｎＧａＡｓ層部分のＩｎ組成を０．５３よ
り大きな値に設定し、デバイス特性を向上させようとす
る試みが為されている。但し、ＩｎＰ基板とＩｎ組成
０．５３以上のＩｎＧａＡｓでは格子不整が存在し、結
晶成長上可能な膜厚がＩｎ組成比によって限定されるた
め、ＩｎＧａＡｓチャネルの厚みが制限される。In order to further improve the characteristics,
For example, reference (2), "IEE ELECTRON DEVICE LETTERS, Vol. 10, No. 3, 114
~ 116, 1989 (IEEE ELECTRON DEVICE LETTE
RS, VOL. 10, NO. 3, P.114-116, 1989)
As reported by GI NG et al., Attempts have been made to improve the device characteristics by setting the In composition of the InGaAs layer portion of the channel to a value larger than 0.53. I have. However, in the InP substrate and InGaAs having an In composition of 0.53 or more, lattice irregularity is present, and the film thickness that can be grown for crystal growth is limited by the In composition ratio, so that the thickness of the InGaAs channel is limited.

【０００７】また、ＩｎＧａＡｓチャネル中にＩｎＡｓ
の薄層を挿入し、閉じこめ効果の高い２次元電子ガス層
を形成することを意図したデバイスが、文献（３）「ア
イ・イー・イー・イー・エレクトロン・デバイス・レタ
ーズ、第１３巻、第６号、３２５〜３２７頁、１９９２
年（IEEE ELECTRON DEVICE LETTERS, VOL. 13, NO. 6,
P. 325-327, 1992）」において、赤崎ら（T.Akazaki et
al.）により報告されている。Further, InAs is formed in an InGaAs channel.
A device intended to form a two-dimensional electron gas layer having a high confinement effect by inserting a thin layer of is described in Reference (3), "IEE Device Device Letters, Vol. 13, No. No. 6, pages 325-327, 1992
Year (IEEE ELECTRON DEVICE LETTERS, VOL. 13, NO. 6,
P. 325-327, 1992) ”by T. Akazaki et al.
al.).

【０００８】近年、このようなＩｎＰ基板上に形成され
たＩｎＡｌＡｓ／ＩｎＧａＡｓ系ヘテロ接合電界効果ト
ランジスタにおいて、様々な高デバイス特性が報告され
ている中、一方で、熱的な不安定性要因として、外部か
らデバイスの構成物質ではないフッ素などの不純物がエ
ピ層（エピタキシャル層）内に混入し、ドナー層とし
て、一般的に用いられる不純物添加ＩｎＡｌＡｓ層中の
ドナーを不活性化することが今までに報告されている。In recent years, various high device characteristics have been reported for the InAlAs / InGaAs-based heterojunction field-effect transistor formed on such an InP substrate. On the other hand, external instability is a factor of thermal instability. It has been reported that impurities such as fluorine, which is not a component of the device, are mixed into the epitaxial layer (epitaxial layer) and inactivate the donor in the commonly used doped AlAlAs layer as the donor layer. Have been.

【０００９】このような報告として、例えば文献（４）
「アプライド・フィジックス・レターズ、第６６巻、第
７号、８６３〜８６５頁、１９９５年（Applied Physic
s Letters, Vol. 66, No. 7, P.863-865, 1995）」にお
いて、ハヤフジ（Hayafuji）らによって、フッ素による
デバイスの劣化が、また、文献（５）「第７回インジウ
ム燐及び関連材料国際会議予稿集、５９７〜６００頁、
１９９５年（Proc. 7th Int. Conf. InP and Related M
aterials, pp.597 -600, 1995）」において、タカハシ
（Takahashi）らによって、酸素によるデバイス劣化が
論じられている。As such a report, for example, reference (4)
"Applied Physic Letters, Vol. 66, No. 7, pp. 863-865, 1995 (Applied Physic
s Letters, Vol. 66, No. 7, P.863-865, 1995), Hayafuji et al. reported that the degradation of devices due to fluorine and the literature (5), "7th Indium Phosphorus and Related Materials". Proceedings of International Conference on Materials, 597-600,
1995 (Proc. 7th Int. Conf. InP and Related M
aterials, pp.597-600, 1995), Takahashi et al. discuss device degradation due to oxygen.

【００１０】また、文献（６）「信学技報ＥＤ９５−１
０５、１３〜２０頁」では、これらの不純物の混入は、
ＩｎＡｌＡｓドナー層の上に形成されるＩｎＡｌＡｓシ
ョットキー層中のＡｌの組成を下げることで低減できる
ことが冨士原らによって指摘されている。すなわち、ド
ナー層にＩｎＡｌＡｓを用いた場合、その上に不純物の
混入を抑制するバリア層を形成することで、この熱的な
不安定性を改善できることがわかる。実際に、この報告
では、ショットキー層に不純物無添加のＩｎＡｌＧａＡ
ｓを用い、そのＡｌとＧａの組成を変化させたそれぞれ
の結晶サンプルにおける熱保管実験を行ったところ、Ａ
ｌの組成減少とともにフッ素の混入量が低減し、それに
伴って、シート電子密度の減少量も抑制されたことが報
告されている。[0010] Reference (6), "IEICE Technical Report ED95-1"
05, pages 13 to 20, "
It has been pointed out by Fujiwara et al. That it can be reduced by reducing the composition of Al in the InAlAs Schottky layer formed on the InAlAs donor layer. That is, it is understood that when InAlAs is used for the donor layer, the thermal instability can be improved by forming a barrier layer for suppressing the entry of impurities on the donor layer. In fact, in this report, the impurity-free InAlGaAs was added to the Schottky layer.
Using s, a heat storage experiment was performed on each crystal sample in which the composition of Al and Ga was changed.
It is reported that as the composition of l decreases, the amount of fluorine mixed decreases, and accordingly, the decrease in sheet electron density is also suppressed.

【００１１】以上のようにドナー層として、ＩｎＡｌＡ
ｓを用いた場合、不純物混入によるドナーの不活性化は
デバイスとしての信頼性を大幅に損ねる深刻な問題とな
る。As described above, as the donor layer, InAlA
When s is used, the inactivation of the donor due to the contamination with impurities becomes a serious problem that significantly impairs the reliability of the device.

【００１２】図５に、ドナー層としてＩｎＡｌＡｓを用
いた従来の電界効果トランジスタの構成を要部断面図に
て示す。半絶縁性ＩｎＰ基板４１上に、半絶縁性ＩｎＰ
基板４１と格子整合するような不純物無添加ＩｎＡｌＡ
ｓ半導体層４２と、ｉ−ＩｎＡｌＡｓ半導体層４２上
に、この不純物無添加半導体層４２に比べ電子親和力の
小なるＩｎＧａＡｓ半導体層からなるチャネル層４３
と、チャネル層４３上に該チャネル層と比べ電子親和力
の大なる不純物添加半導体層からなるドナー供給層ｎ−
ＩｎＧａＡｓ層４５と、ドナー供給層４５上に不純物無
添加半導体層ｉ−ＩｎＡｌＡｓ層４６からなるショット
キーゲート形成層と、を備え、ソース電極４８ｂ、ドレ
イン電極４８ｃは不純物添加ｎ−ＩｎＧａＡｓ層４７上
に形成され、ゲート電極４８ａはショットキーゲート形
成層ＩｎＡｌＡｓ４６上に形成されている。FIG. 5 is a sectional view of a main part of a structure of a conventional field effect transistor using InAlAs as a donor layer. On a semi-insulating InP substrate 41, a semi-insulating InP
Impurity-free InAlA that lattice matches with the substrate 41
On the s semiconductor layer 42 and the i-InAlAs semiconductor layer 42, a channel layer 43 made of an InGaAs semiconductor layer having a smaller electron affinity than the undoped semiconductor layer 42.
And a donor supply layer n− made of an impurity-doped semiconductor layer having an electron affinity higher than that of the channel layer 43 on the channel layer 43.
The semiconductor device includes an InGaAs layer 45 and a Schottky gate formation layer including an impurity-free semiconductor layer i-InAlAs layer 46 on the donor supply layer 45, and a source electrode 48 b and a drain electrode 48 c are formed on the impurity-added n-InGaAs layer 47. The gate electrode 48a is formed on the Schottky gate formation layer InAlAs 46.

【００１３】一般には、ＩｎＰ基板上に形成されるヘテ
ロ接合電界効果トランジスタの多くはドナー供給層にＩ
ｎＡｌＡｓ層を用いることが多い。しかし、ＩｎＡｌＡ
ｓを全く使用せず、ＩｎＰをドナー層の材料として用い
る例が、例えば文献（７）「アイ・イー・イー・イー・
エレクトロン・デバイス・レターズ、第１６巻、第９
号、３９６−３９８頁、１９９５年（IEEE ELECTRON DE
VICE LETTERS, VOL. 16,NO, 9. P.396-398, 1995）」に
おいて、キスターズ（Kusters）らによって提案されて
いる。このように、ドナー供給層として、ＩｎＡｌＡｓ
を用いないことにより、結果的に、フッ素などの不純物
混入によるドナーの不活性化を回避し、熱的な信頼性を
確保していると思われる構造も存在する。In general, most heterojunction field effect transistors formed on an InP substrate have an I
An nAlAs layer is often used. However, InAlA
An example in which InP is used as the material of the donor layer without using s at all is described in, for example, Reference (7) “IEE
Electron Device Letters, Vol. 16, No. 9
396-398, 1995 (IEEE ELECTRON DE
VICE LETTERS, VOL. 16, NO, 9. pp. 396-398, 1995) ”by Kusters et al. Thus, as the donor supply layer, InAlAs
As a result, there is also a structure that avoids the inactivation of the donor due to the contamination of impurities such as fluorine and secures thermal reliability.

【００１４】[0014]

【発明が解決しようとする課題】上記従来技術の説明で
指摘したように、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ヘテロ
接合トランジスタにおいては、空気中のフッ素あるいは
プロセス中にサンプル表面に付着したフッ素をはじめと
する不純物が熱保管の過程でエピ層中に混入し、ｎ型不
純物の添加されたＩｎＡｌＡｓ中のドナーを不活性化す
ることが信頼性を損ねる大きな要因になっている。As pointed out in the above description of the prior art, in an InAlAs / InGaAs heterojunction transistor, impurities such as fluorine in the air or fluorine adhering to the surface of a sample during a process are removed. The inactivation of donors in InAlAs to which n-type impurities have been added during the thermal storage in the epilayer and which has been doped with n-type impurities has become a major factor that impairs reliability.

【００１５】高性能かつ高信頼なＩｎＡｌＡｓ／ＩｎＧ
ａＡｓ系ヘテロ接合トランジスタを提供する方法とし
て、一つの方法は、ドナー層であるＩｎＡｌＡｓ層とデ
バイス表面の間に不純物の混入を抑制するバリアとなり
うる材料を挿入すること、また、他の方法としてはドナ
ー層としてＩｎＡｌＡｓ以外の材料を用いることがあ
る。High performance and high reliability InAlAs / InG
As a method for providing an aAs-based heterojunction transistor, one method is to insert a material that can serve as a barrier for suppressing contamination of impurities between an InAlAs layer serving as a donor layer and a device surface. Materials other than InAlAs may be used for the donor layer.

【００１６】上記した冨士原らの用いた構造は、前者に
属するものであるが、ドナー層からゲートまでの距離が
バリア層の挿入により大きくなり、微細なゲート長のデ
バイス作製にあたっては短チャネル効果の生じやすい構
造である。The structure used by Fujiwara et al. Belongs to the former, but the distance from the donor layer to the gate increases due to the insertion of the barrier layer. It is a structure that easily occurs.

【００１７】また、上記したキスターズらによって用い
られている構造は、後者に属するものであるが、ショッ
トキーゲート形成層もドナー供給層と同様にＩｎＰによ
って構成されているためショットキー障壁高さは十分で
なく、ゲート耐圧は十分に得られていないと考えられ
る。The structure used by Kisters et al. Belongs to the latter. However, since the Schottky gate forming layer is also made of InP similarly to the donor supply layer, the Schottky barrier height is reduced. Therefore, it is considered that the gate withstand voltage is not sufficiently obtained.

【００１８】従って、本発明は、上記事情に鑑みて為さ
れたものであって、その目的は、ＩｎＰ基板上に形成さ
れる電界効果トランジスタにおいて、不純物の混入によ
るドナーの不活性化に基づく熱的不安定性を回避し、高
信頼かつ高性能なマイクロ波ミリ波化合物デバイス等に
用いて好適な電界効果トランジスタを提供することにあ
る。Accordingly, the present invention has been made in view of the above circumstances, and an object of the present invention is to provide a field-effect transistor formed on an InP substrate, which has a thermal effect based on inactivation of a donor due to contamination of impurities. An object of the present invention is to provide a field-effect transistor suitable for use in highly reliable and high-performance microwave and millimeter-wave compound devices, which avoids instability.

【００１９】[0019]

【課題を解決するための手段】前記目的を達成するた
め、本発明は、半絶縁性ＩｎＰ基板上に前記半絶縁性Ｉ
ｎＰ基板と格子整合するような不純物添加半導体層、該
不純物添加半導体層上に該不純物添加半導体層と比べ電
子親和力の大なる半導体層からなるチャネル層、該不純
物添加半導体層上に該不純物添加半導体層と比べ電子親
和力の小なる不純物添加半導体層からなるドナー供給
層、該ドナー供給層上に不純物無添加半導体層からなる
ショットキーゲート形成層、から構成されてなることを
特徴とする電界効果トランジスタにおいて、前記ドナー
供給層が不純物添加ＩｎＰ層から構成されてなり、かつ
前記ショットキーゲート形成層がＩｎＡｌＡｓからなる
ことを特徴とする。In order to achieve the above object, the present invention provides a method for manufacturing a semiconductor device, comprising the steps of:
nP doped semiconductor layer such that the substrate lattice matched, the channel layer made of large consisting semiconductor layer electron affinity compared to the doped semiconductor layer on the doped semiconductor layer, the doped semiconductor to the doped semiconductor layer donor supply layer composed of small consisting doped semiconductor layer of the electron affinity as compared with the layer, the field-effect transistor characterized by comprising consist Schottky gate formation layer, made of undoped semiconductor layer on the donor supply layer Wherein the donor supply layer is formed of an impurity-added InP layer, and the Schottky gate formation layer is formed of InAlAs.

【００２０】また、本発明に係る電界効果トランジスタ
においては、半絶縁性ＩｎＰ基板上に少なくとも、前記
半絶縁性ＩｎＰ基板と格子整合するような不純物無添加
半導体層と、該不純物無添加半導体層上に不純物添加半
導体層からなる第１のドナー供給層と、該第１のドナー
供給層上に、該第１のドナー供給層と比べ電子親和力の
大なる半導体層からなるチャネル層と、該チャネル層上
に、該チャネル層と比べ電子親和力の小なる不純物添加
半導体層からなる第２のドナー供給層と、該第２のドナ
ー供給層上に不純物無添加半導体層からなるショットキ
ーゲート形成層と、を備えてなる電界効果トランジスタ
において、前記第２のドナー供給層が不純物添加ＩｎＰ
から構成されてなり、かつ前記ショットキーゲート形成
層がＩｎＡｌＡｓからなることを特徴とする。Further, in the field effect transistor according to the present invention, at least an impurity-free semiconductor layer lattice-matched to the semi-insulating InP substrate on the semi-insulating InP substrate; A first donor supply layer made of an impurity-added semiconductor layer, and an electron affinity on the first donor supply layer which is lower than that of the first donor supply layer.
A channel layer including a large semiconductor layer; a second donor supply layer including an impurity-added semiconductor layer having a smaller electron affinity than the channel layer on the channel layer; and an impurity on the second donor supply layer. A Schottky gate forming layer made of an undoped semiconductor layer.
And the Schottky gate formation layer is made of InAlAs.

【００２１】[0021]

【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。図１を参照して、本発明の
実施の形態は、半絶縁性ＩｎＰ基板１上に、この半絶縁
性ＩｎＰ基板１と格子整合するような不純物無添加半導
体層（ｉ−ＩｎＡｌＡｓ層）２と、この不純物無添加半
導体層２上に、この不純物無添加半導体層２と比べ、電
子親和力の大きい、不純物無添加ＩｎＧａＡｓ半導体層
からなるチャネル層３と、不純物無添加ＩｎＡｌＡｓ層
４と、チャネル層３と比べ電子親和力の小さい、不純物
添加ＩｎＰ層（ｎ−ＩｎＰ層）からなるドナー供給層５
と、ドナー供給層５上に不純物無添加半導体層（ｉ−Ｉ
ｎＡｌＡｓ）からなるショットキーゲート形成層と、を
備えた構造とされ、ゲート電極８ａは、ＩｎＰと比べシ
ョットキー障壁高さの大きなＩｎＡｌＡｓ層６の上に形
成されている。Embodiments of the present invention will be described below with reference to the drawings. Referring to FIG. 1, an embodiment of the present invention is based on an embodiment in which an impurity-free semiconductor layer (i-InAlAs layer) 2 that is lattice-matched to a semi-insulating InP substrate 1 is provided on the semi-insulating InP substrate 1. , on the undoped semiconductor layer 2, compared with the undoped semiconductor layer 2, the electron affinity have large, a channel layer 3 made of undoped InGaAs semiconductor layer, an undoped InAlAs layer 4, the channel layer 3. Donor supply layer 5 made of an impurity-added InP layer (n-InP layer) having a smaller electron affinity than that of No. 3
And an impurity-free semiconductor layer (i-I
and a Schottky gate forming layer made of nAlAs). The gate electrode 8a is formed on the InAlAs layer 6 having a larger Schottky barrier height than InP.

【００２２】本発明においては、フッ素等の意図的には
添加していない不純物により汚染されやすい、ｎ型不純
物添加ＩｎＡｌＡｓ層の代替として、ｎ型不純物添加Ｉ
ｎＰ層を、ドナー供給層５として用いたことにより、従
来のＩｎＡｌＡｓドナー層（図５参照）を用いていたデ
バイスにおいて、熱保管時に生じていたドナーの不活性
化を回避し、かつゲート電極は、ＩｎＰと比べショット
キー障壁高さの大きな不純物無添加のＩｎＡｌＡｓ層上
に形成されている。ゲート電極をＩｎＡｌＡｓ層上に形
成することで、ドナー層にＩｎＰを使用しているにも関
わらず、ゲートの耐圧は確保される。In the present invention, as an alternative to the n-type doped InAlAs layer, which is easily contaminated by impurities not intentionally added such as fluorine, the n-type doped
By using the nP layer as the donor supply layer 5, in the device using the conventional InAlAs donor layer (see FIG. 5), it is possible to avoid the inactivation of the donor caused during the heat storage and to reduce the gate electrode. , InP is formed on an impurity-free InAlAs layer having a larger Schottky barrier height than InP. By forming the gate electrode on the InAlAs layer, the withstand voltage of the gate is ensured even though InP is used for the donor layer.

【００２３】また、本発明は、別の実施の形態におい
て、図３に示すように、半絶縁性ＩｎＰ基板２１上に、
半絶縁性ＩｎＰ基板２１と格子整合するような不純物無
添加半導体層（ｉ−ＩｎＡｌＡｓ層）２２と、この不純
物無添加半導体層２２上に不純物添加半導体層（ｎ−Ｉ
ｎＡｌＡｓ層）からなる第１のドナー供給層２３と、こ
の第１のドナー供給層２３上、不純物無添加ＩｎＡｌＡ
ｓ層からなるスペーサ層２４と、第１のドナー供給層と
比べ電子親和力の大なる半導体層（ｉ−ＩｎＧａＡｓ
層）からなるチャネル層２５と、不純物無添加ＩｎＰ層
からなるスペーサ層２６、該チャネル層と比べ電子親和
力の小なる不純物添加半導体層（ｎ−ＩｎＰ層）からな
る第２のドナー供給層２７と、この第２のドナー供給層
上に不純物無添加半導体層（ｉ−ＩｎＡｌＡｓ層）２８
からなるショットキーゲート形成層と、を備えてなる。In another embodiment of the present invention, as shown in FIG.
An undoped semiconductor layer (i-InAlAs layer) 22 that lattice-matches with the semi-insulating InP substrate 21, and an undoped semiconductor layer (n-I
nAlAs layer) and an impurity-free InAlA layer on the first donor supply layer 23.
a spacer layer 24 made of s layer, large becomes the semiconductor layer of the electron affinity compared with the first donor supply layer (i-InGaAs
A channel layer 25 composed of the layer), a spacer layer 26 made of undoped InP layer, and the second donor supply layer 27 composed of a small consisting doped semiconductor layer of the electron affinity compared with the channel layer (n-InP layer) An impurity-free semiconductor layer (i-InAlAs layer) 28 is formed on the second donor supply layer.
And a Schottky gate formation layer made of

【００２４】[0024]

【実施例】本発明の実施例について図面を参照しながら
以下に詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below in detail with reference to the drawings.

【００２５】図１に、本発明に係る半導体装置の実施例
を説明するための要部切断面図を示す。FIG. 1 is a cutaway view of a main part for describing an embodiment of a semiconductor device according to the present invention.

【００２６】本実施例で作製されているデバイスのエピ
構造は、半絶縁性ＩｎＰ基板１上に不純物無添加ＩｎＡ
ｌＡｓ層２が層厚５００ｎｍ、不純物無添加ＩｎＧａＡ
ｓ層３が層厚２０ｎｍ、不純物無添加ＩｎＡｌＡｓ層４
が層厚５ｎｍ、濃度３×１０¹⁸ｃｍ^-3にシリコンが添加
されたＩｎＰ層５が層厚１５０ｎｍ、不純物無添加Ｉｎ
ＡｌＡｓ層６が層厚２０ｎｍ、濃度３×１０¹⁸ｃｍ^-3に
シリコンが添加されたＩｎＧａＡｓ層７が２０ｎｍ、の
各層がそれぞれこの順に積層されている。The epitaxial structure of the device manufactured in this embodiment is such that an impurity-free InA is formed on a semi-insulating InP substrate 1.
lAs layer 2 has a thickness of 500 nm and is doped with impurity-free InGaAs.
The s layer 3 has a thickness of 20 nm, and the impurity-free InAlAs layer 4
Is an InP layer 5 having a layer thickness of 5 nm and a concentration of 3 × 10 ¹⁸ cm ⁻³ to which silicon is added.
Each layer of the AlAs layer 6 having a thickness of 20 nm and the InGaAs layer 7 having a concentration of 3 × 10 ¹⁸ cm ⁻³ to which silicon is added having a thickness of 20 nm is laminated in this order.

【００２７】オーミック電極８ｂ、８ｃは、最上層のＩ
ｎＧａＡｓ層７上にＡｕＧｅとＮｉとＡｕによって構成
されており、熱処理によってアロイ層は、チャネルに相
当する不純物無添加のＩｎＧａＡｓ層３に到着してい
る。The ohmic electrodes 8b and 8c are connected to the uppermost I
The alloy layer is made of AuGe, Ni and Au on the nGaAs layer 7, and the alloy layer reaches the impurity-free InGaAs layer 3 corresponding to the channel by the heat treatment.

【００２８】ゲート電極８ａは、オーミック電極８ｂ、
ｂｃの間に形成されたリセス内に形成され、そのコンタ
クトは不純物無添加のＩｎＡｌＡｓ層６上になされてい
る。ゲート電極としてはＴｉ、Ｐｔ、Ａｕをこの順に積
層した１μｍのゲート長のものを用いている。デバイス
は、例えばプラズマＣＶＤ法により堆積されたＳｉＮ膜
（不図示）で覆われている。The gate electrode 8a has an ohmic electrode 8b,
The contact is formed on the undoped InAlAs layer 6, which is formed in the recess formed between bc and bc. As the gate electrode, one having a gate length of 1 μm in which Ti, Pt, and Au are stacked in this order is used. The device is covered with a SiN film (not shown) deposited by, for example, a plasma CVD method.

【００２９】デバイスの初期特性としては、相互コンダ
クタンス４００ｍＳ／ｍｍが得られた。また、ショット
キー障壁高さとしては０．６ｅＶが得られており、ゲー
ト逆耐圧として７Ｖが得られた。As the initial characteristics of the device, a transconductance of 400 mS / mm was obtained. Further, a Schottky barrier height of 0.6 eV was obtained, and a gate reverse breakdown voltage of 7 V was obtained.

【００３０】また、本実施例の構造に対して、不純物無
添加ＩｎＡｌＡｓ層４の代わりに不純物無添加ＩｎＰ層
１４を用いた、本発明の第２の実施例を図２に示す。FIG. 2 shows a second embodiment of the present invention in which an undoped InP layer 14 is used in place of the undoped InAlAs layer 4 in the structure of this embodiment.

【００３１】本実施例では、デバイスの初期特性として
は相互コンダクタンス３９０ｍＳ／ｍｍが得られた。ま
た、ショットキー障壁高さとしては０．６ｅＶが得られ
ており、ゲート逆耐圧として７Ｖが得られた。In this embodiment, a mutual conductance of 390 mS / mm was obtained as an initial characteristic of the device. Further, a Schottky barrier height of 0.6 eV was obtained, and a gate reverse breakdown voltage of 7 V was obtained.

【００３２】図３に、本発明に係る半導体装置の第３実
施例を説明するための要部切断面図を示す。本実施例で
作製されているデバイスのエピ構造は、半絶縁性ＩｎＰ
基板２１上に不純物無添加ＩｎＡｌＡｓ層２２が層厚５
００ｎｍ、濃度１×１０¹⁸ｃｍ^-3にシリコンが添加され
たＩｎＡｌＡｓ層２３が層厚１０ｎｍ、不純物無添加Ｉ
ｎＡｌＡｓ層２４が層厚５ｎｍ、不純物無添加ＩｎＧａ
Ａｓ層２５が層厚２０ｎｍ、不純物無添加ＩｎＰ層２６
が層厚５ｎｍ、濃度３×１０¹⁸ｃｍ^-3にシリコンが添加
されたＩｎＰ層２７が層厚１５０ｎｍ、不純物無添加Ｉ
ｎＡｌＡｓ層２８が層厚３０ｎｍ、３×１０¹⁸ｃｍ^-3に
シリコンが添加されたＩｎＧａＡｓ層２９が層厚２０ｎ
ｍ、の各層がそれぞれこの順に積層されている。FIG. 3 is a sectional view of a principal part for explaining a third embodiment of the semiconductor device according to the present invention. The epi structure of the device manufactured in this example is semi-insulating InP.
An impurity-free InAlAs layer 22 having a thickness of 5
InAlAs layer 23 having a thickness of 10 nm and silicon doped to a concentration of 1 × 10 ¹⁸ cm ⁻³ having a thickness of 10 nm
The nAlAs layer 24 has a layer thickness of 5 nm and is made of undoped InGa.
The As layer 25 has a thickness of 20 nm and the impurity-doped InP layer 26.
Is an InP layer 27 having a layer thickness of 5 nm and a concentration of 3 × 10 ¹⁸ cm ⁻³ to which silicon is added.
The nAlAs layer 28 has a layer thickness of 30 nm, and the InGaAs layer 29 to which silicon is added to 3 × 10 ¹⁸ cm ⁻³ has a layer thickness of 20 n.
m are stacked in this order.

【００３３】オーミック電極３０ｂ、３０ｃは、最上層
のＩｎＧａＡｓ層２９上にＡｕＧｅとＮｉとＡｕによっ
て構成されており、熱処理によってアロイ層はチャネル
に相当する不純物無添加のＩｎＧａＡｓ層２５に到達し
ている。The ohmic electrodes 30b and 30c are composed of AuGe, Ni and Au on the uppermost InGaAs layer 29, and the alloy layer reaches the impurity-free InGaAs layer 25 corresponding to the channel by heat treatment. .

【００３４】ゲート電極３０ａは、オーミック電極３０
ｂ、３０ｃの間に形成されたリセス内に形成され、その
コンタクトは不純物無添加のＩｎＡｌＡｓ層２８上にな
されている。ゲート電極としてはＴｉ、Ｐｔ、Ａｕをこ
の順に積層した１μｍのゲート長のものを用いている。
デバイス特性としては相互コンダクタンス３５０ｍＳ／
ｍｍが得られた。また、ショットキー障壁高さとしては
０．６ｅＶが得られており、ゲート逆耐圧として１０Ｖ
が得られた。The gate electrode 30a is connected to the ohmic electrode 30
The contacts are formed in the recesses formed between b and 30c, and the contacts are made on the impurity-free InAlAs layer 28. As the gate electrode, one having a gate length of 1 μm in which Ti, Pt, and Au are stacked in this order is used.
As device characteristics, the transconductance is 350 ms /
mm was obtained. The Schottky barrier height is 0.6 eV, and the gate reverse breakdown voltage is 10 V
was gotten.

【００３５】図４に、本発明に係る半導体装置の第４実
施例を説明するための要部切断面図を示す。ここで作製
されているデバイスのエピ構造は、半絶縁性ＩｎＰ基板
３１上に不純物無添加ＩｎＡｌＡｓ層３２が５００ｎ
ｍ、不純物無添加ＩｎＧａＡｓＰ層３３が２０ｎｍ、不
純物無添加ＩｎＰ層３４が５ｎｍ、３×１０¹⁸ｃｍ^-3に
シリコンが添加されたＩｎＰ層３５が１５０ｎｍ、不純
物無添加ＩｎＡｌＡｓ層３６が２０ｎｍ、３×１０¹⁸ｃ
ｍ^-3にシリコンが添加されたＩｎＧａＡｓ層３７が２０
ｎｍ、の各層がそれぞれこの順に積層されている。FIG. 4 is a sectional view of a principal part for explaining a fourth embodiment of the semiconductor device according to the present invention. The epitaxial structure of the device manufactured here is such that the impurity-free InAlAs layer 32 is formed on the semi-insulating InP substrate 31 by 500 n.
m, the undoped InGaAsP layer 33 is 20 nm, the undoped InP layer 34 is 5 nm, the InP layer 35 doped with silicon at 3 × 10 ¹⁸ cm ⁻³ is 150 nm, and the undoped InAlAs layer 36 is 20 nm, 3 × 10 ¹⁸ c
InGaAs layer 37 in which silicon is added to m ⁻³ is 20
nm are stacked in this order.

【００３６】チャネルに相当する不純物無添加ＩｎＧａ
ＡｓＰ層３３中のＩｎの組成は２２％、Ａｓの組成は４
９％のものである。Impurity-free InGa corresponding to the channel
The composition of In in the AsP layer 33 is 22%, and the composition of As is 4%.
9%.

【００３７】オーミック電極３８ｂ、３８ｃは、最上層
のＩｎＧａＡｓ層３７上にＡｕＧｅとＮｉとＡｕによっ
て構成されており、熱処理によってアロイ層はチャネル
に相当する不純物無添加のＩｎＧａＡｓＰ層３３に到達
している。The ohmic electrodes 38b and 38c are composed of AuGe, Ni and Au on the uppermost InGaAs layer 37, and the alloy layer reaches the impurity-free InGaAsP layer 33 corresponding to the channel by heat treatment. .

【００３８】ゲート電極３８ａは、オーミック電極３８
ｂ、３８ｃの間に形成されたリセス内に形成され、その
コンタクトは不純物無添加のＩｎＡｌＡｓ層３６上にな
されている。ゲート電極としてはＴｉ、Ｐｔ、Ａｕをこ
の順に積層した１μｍのゲート長のものを用いている。The gate electrode 38a is an ohmic electrode 38.
The contact is formed on the undoped InAlAs layer 36 which is formed in the recess formed between b and 38c. As the gate electrode, one having a gate length of 1 μm in which Ti, Pt, and Au are stacked in this order is used.

【００３９】デバイスはプラズマＣＶＤ法により堆積さ
れたＳｉＮ膜（不図示）でおおわれている。デバイスの
初期特性としては相互コンダクタンス２５０ｍＳ／ｍｍ
が得られた。また、ショットキー障壁高さとしては０．
６ｅＶが得られており、ゲート逆耐圧として約９Ｖが得
られた。The device is covered with a SiN film (not shown) deposited by a plasma CVD method. The initial characteristic of the device is a transconductance of 250 mS / mm
was gotten. Further, the Schottky barrier height is set to 0.
6 eV was obtained, and about 9 V was obtained as a gate reverse breakdown voltage.

【００４０】上記第１から第４の実施例の構造と、比較
例として図５に示すような従来より用いられてきたＩｎ
ＡｌＡｓドナー層を用いた構造の電界効果トランジスタ
とを、ともに３００℃の保管炉を用いて熱試験を行った
時のドレイン電流Ｉｄｓｓと相互コンダクタンスｇｍの
時間変動を図６と図７にそれぞれ示す。The structure of the above-described first to fourth embodiments is different from the structure of In which has been conventionally used as a comparative example as shown in FIG.
FIG. 6 and FIG. 7 show the time variations of the drain current Idss and the transconductance gm of the field effect transistor having the structure using the AlAs donor layer, respectively, when a thermal test was performed using a storage furnace at 300 ° C.

【００４１】従来構造に関しては保管時間の経過ととも
に、ドレイン電流Ｉｄｓｓや相互コンダクタンスｇｍは
徐々に劣化し、１００時間経過後にはそれぞれ初期値に
比べてドレイン電流で２５％以上の低下（図６に、黒丸
及び実線で示す従来構造を参照）、相互コンダクタンス
で１５％以上の劣化（図７に、黒丸及び実線で示す従来
構造を参照）を示した。In the case of the conventional structure, the drain current Idss and the transconductance gm gradually deteriorate as the storage time elapses, and after 100 hours, the drain current decreases by more than 25% as compared with the initial values, respectively (FIG. The deterioration of the transconductance of 15% or more (see the conventional structure shown by a black circle and a solid line in FIG. 7) was shown.

【００４２】一方、図６に示すように、上記した本発明
の第１〜第４の実施例（図中実施例〜参照）では、
１００時間後においてもドレイン電流の変化量は１０％
以下であった。また、図７に示すように、相互コンダク
タンスｇｍの変化量も８％以下であり、優れた熱的安定
性が得られている。また、１００時間の熱保管後のデバ
イスに対してＳＩＭＳ分析を行うことにより不純物の混
入を調べたが、特にデバイス構成材料以外の不純物の混
入は認められず、また、それぞれのプロファイルの変動
は認められなかった。On the other hand, as shown in FIG. 6, in the above-described first to fourth embodiments of the present invention (see the embodiments to FIG. 6),
Even after 100 hours, the change amount of the drain current is 10%
It was below. In addition, as shown in FIG. 7, the amount of change in the transconductance gm was 8% or less, and excellent thermal stability was obtained. Further, the device after thermal storage for 100 hours was subjected to SIMS analysis to check for contamination by impurities. In particular, contamination by impurities other than device constituent materials was not observed, and fluctuations of respective profiles were observed. I couldn't.

【００４３】なお、上記第１から第４の実施例では、特
定の材料、特定の値を用いて説明したがこれは、あくま
で理解を容易とするためのものであり、本発明を限定す
るために解釈させるべきではない。In the first to fourth embodiments, specific materials and specific values have been described. However, this is merely for easy understanding and is not intended to limit the present invention. Should not be interpreted.

【００４４】例えば結晶構造における各層の厚みやドー
ピングの濃度等は、上記実施例に示した値である必要は
なく、また、ドナー層であるＩｎＡｌＡｓ層中にＳｉ等
のプレーナドーピングを行った構造等も本発明において
は有効である。For example, the thickness and the doping concentration of each layer in the crystal structure do not need to be the values shown in the above-described embodiments, and a structure in which planar doping of Si or the like is performed in the InAlAs layer as the donor layer. Is also effective in the present invention.

【００４５】また、上記各実施例では、ドナー不純物と
して、シリコンを用いたが、これもｎ型のドーピングを
可能とする材料ならば、特にシリコンに限るものではな
くイオウやセレンなど他の材料を用いることも可能であ
る。In each of the above embodiments, silicon was used as the donor impurity. However, as long as the material allows n-type doping, the material is not limited to silicon, and other materials such as sulfur and selenium may be used. It is also possible to use.

【００４６】さらに、オーミック電極として、Ａｕ、Ｇ
ｅ、Ｎｉによって構成されているアロイ電極を用いてい
るが、例えばＴｉ、Ｐｔ、Ａｕなどによって構成されて
いるノンアロイ型のオーミック電極も可能であり、ゲー
ト金属を構成する材料についてもＴｉ／Ｐｔ／Ａｕの積
層構造に限定されるものではなく、ＷＳｉやＷ、Ｔｉ／
Ａｌ、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ、Ａｌ、Ｍｏ／Ｔｉ／Ｐ
ｔ／Ａｕをはじめとするさまざまな金属の単層あるいは
積層を用いることが可能である。Further, Au, G
Although an alloy electrode composed of e and Ni is used, a non-alloy ohmic electrode composed of, for example, Ti, Pt, Au or the like is also possible, and the material constituting the gate metal is also Ti / Pt / The present invention is not limited to a laminated structure of Au, but may be composed of WSi, W, Ti /
Al, Pt / Ti / Pt / Au, Al, Mo / Ti / P
It is possible to use single layers or stacked layers of various metals including t / Au.

【００４７】以上の通り、本発明は上記実施例に限定さ
れるものでなく、本発明の原理に準ずる各種形態及び変
形を含むことは勿論である。As described above, the present invention is not limited to the above embodiment, but includes various forms and modifications according to the principle of the present invention.

【００４８】[0048]

【発明の効果】以上説明したように、本発明によれば、
フッ素などの不純物がドナー層に混入し、ドナーを不活
性化することによってもたらされるデバイスの熱的な不
安定要因を抑制し、高信頼なＩｎＰ基板上の化合物電界
効果トランジスタを実現することを可能としたものであ
り、その実用的価値は極めて高い。As described above, according to the present invention,
Impurities such as fluorine are mixed into the donor layer to suppress the thermal instability of the device caused by inactivating the donor, making it possible to realize a highly reliable compound field effect transistor on an InP substrate. The practical value is extremely high.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施例の構造を説明するための
図である。FIG. 1 is a diagram for explaining a structure of a first embodiment of the present invention.

【図２】本発明の第２の実施例の構造を説明するための
図である。FIG. 2 is a diagram for explaining a structure of a second embodiment of the present invention.

【図３】本発明の第３の実施例の構造を説明するための
図である。FIG. 3 is a diagram for explaining a structure of a third embodiment of the present invention.

【図４】本発明の第４の実施例の構造を説明するための
図である。FIG. 4 is a diagram for explaining the structure of a fourth embodiment of the present invention.

【図５】従来の半導体装置の構造の１例を示す図であ
る。FIG. 5 is a diagram showing an example of the structure of a conventional semiconductor device.

【図６】本発明の第１から第４の実施例と、図５に示し
た従来構造について、熱保管実験を行ったときのドレイ
ン電流の時間変化を示したものである。FIG. 6 shows a time change of a drain current when a heat storage experiment is performed for the first to fourth embodiments of the present invention and the conventional structure shown in FIG. 5;

【図７】本発明の第１から第４の実施例と、図５に示し
た従来構造について、熱保管実験を行ったときの相互コ
ンダクタンスの時間変化を示したものである。FIG. 7 is a graph showing a temporal change in mutual conductance when a heat storage experiment is performed for the first to fourth embodiments of the present invention and the conventional structure shown in FIG. 5;

【符号の説明】[Explanation of symbols]

１ ＩｎＰ基板 ２ 不純物無添加ＩｎＡｌＡｓ層 ３ 不純物無添加ＩｎＧａＡｓ層 ４ 不純物無添加ＩｎＡｌＡｓ層 ５ 不純物添加ＩｎＰ層 ６ 不純物無添加ＩｎＡｌＡｓ層 ７ 不純物添加ＩｎＧａＡｓ層 ８ａ ゲート電極 ８ｂ ソース電極 ８ｃ ドレイン電極 １１ ＩｎＰ基板 １２ 不純物無添加ＩｎＡｌＡｓ層 １３ 不純物無添加ＩｎＧａＡｓ層 １４ 不純物無添加ＩｎＰ層 １５ 不純物添加ＩｎＰ層 １６ 不純物無添加ＩｎＡｌＡｓ層 １７ 不純物添加ＩｎＧａＡｓ層 １８ａ ゲート電極 １８ｂ ソース電極 １８ｃ ドレイン電極 ２１ ＩｎＰ基板 ２２ 不純物無添加ＩｎＡｌＡｓ層 ２３ 不純物添加ＩｎＡｌＡｓ層 ２４ 不純物無添加ＩｎＡｌＡｓ層 ２５ 不純物無添加ＩｎＧａＡｓ層 ２６ 不純物無添加ＩｎＰ層 ２７ 不純物添加ＩｎＰ層 ２８ 不純物無添加ＩｎＡｌＡｓ層 ２９ 不純物添加ＩｎＧａＡｓ層 ３０ａ ゲート電極 ３０ｂ ソース電極 ３０ｃ ドレイン電極 ３１ ＩｎＰ基板 ３２ 不純物無添加ＩｎＡｌＡｓ層 ３３ 不純物無添加ＩｎＧａＡｓＰ層 ３４ 不純物無添加ＩｎＰ層 ３５ 不純物添加ＩｎＰ層 ３６ 不純物無添加ＩｎＡｌＡｓ層 ３７ 不純物添加ＩｎＧａＡｓ層 ３８ａ ゲート電極 ３８ｂ ソース電極 ３８ｃ ドレイン電極 ４１ ＩｎＰ基板 ４２ 不純物無添加ＩｎＡｌＡｓ層 ４３ 不純物無添加ＩｎＧａＡｓ層 ４４ 不純物無添加ＩｎＡｌＡｓ層 ４５ 不純物添加ＩｎＡｌＡｓ層 ４６ 不純物無添加ＩｎＡｌＡｓ層 ４７ 不純物添加ＩｎＧａＡｓ層 ４８ａ ゲート電極 ４８ｂ ソース電極 ４８ｃ ドレイン電極 Reference Signs List 1 InP substrate 2 Undoped InAlAs layer 3 Undoped InGaAs layer 4 Undoped InAlAs layer 5 Doped InP layer 6 Undoped InAlAs layer 7 Doped InGaAs layer 8a Gate electrode 8b Source electrode 8c Drain electrode 11 InP substrate 12 Doped InAlAs layer 13 Doped InGaAs layer 14 Doped InP layer 15 Doped InP layer 16 Doped InAlAs layer 17 Doped InGaAs layer 18a Doped InGaAs layer 18a Gate electrode 18b Source electrode 18c Drain electrode 21 InP substrate 22 Doped InAlAs Layer 23 Doped InAlAs layer 24 Doped InAlAs layer 25 Doped InGaAs layer 26 Doped InP layer 27 Doped InP layer 27 Doped InP layer 28 Doped Doped InAlAs layer 29 Doped InGaAs layer 30a Gate electrode 30b Source electrode 30c Drain electrode 31 InP substrate 32 Doped InAlAs layer 33 Doped InGaAsP layer 34 Doped InP layer 35 Doped InP layer 36 Doped InAlAs layer 37 impurity doped InGaAs layer 38a gate electrode 38b source electrode 38c drain electrode 41 InP substrate 42 impurity-free InAlAs layer 43 impurity-free InGaAs layer 44 impurity-free InAlAs layer 45 impurity-doped InAlAs layer 46 impurity-free InAlAs layer 47 impurity-doped InGaAs Layer 48a Gate electrode 48b Source electrode 48c Drain electrode

Claims (7)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】半絶縁性ＩｎＰ基板上に少なくとも、前記
半絶縁性ＩｎＰ基板と格子整合するような不純物無添加
半導体層と、 該不純物無添加半導体層上に該不純物無添加半導体層と
比べ電子親和力の大なる半導体層からなるチャネル層
と、 該チャネル層上に、該チャネル層と比べ電子親和力の小
なる不純物添加半導体層からなるドナー供給層と、 該ドナー供給層上に不純物無添加半導体層からなるショ
ットキーゲート形成層と、 を備えてなる電界効果トランジスタにおいて、 前記ドナー供給層が、不純物添加ＩｎＰから構成されて
なり、かつ前記ショットキーゲート形成層がＩｎＡｌＡ
ｓからなることを特徴とする電界効果トランジスタ。An impurity-doped semiconductor layer on at least a semi-insulating InP substrate that is lattice-matched to the semi-insulating InP substrate; and an electron on the impurity-doped semiconductor layer as compared to the impurity-doped semiconductor layer. A channel layer including a semiconductor layer having a high affinity; and a lower electron affinity on the channel layer than the channel layer.
A field effect transistor comprising: a donor supply layer comprising an impurity-doped semiconductor layer; and a Schottky gate forming layer comprising an impurity-free semiconductor layer on the donor supply layer. And the Schottky gate forming layer is made of InAlA.
A field-effect transistor comprising: 【請求項２】半絶縁性ＩｎＰ基板上に少なくとも、前記
半絶縁性ＩｎＰ基板と格子整合するような不純物無添加
半導体層と、 該不純物無添加半導体層上に不純物添加半導体層からな
る第１のドナー供給層と、 該第１のドナー供給層上に、該第１のドナー供給層と比
べ電子親和力の大なる半導体層からなるチャネル層と、 該チャネル層上に、該チャネル層と比べ電子親和力の小
なる不純物添加半導体層からなる第２のドナー供給層
と、 該第２のドナー供給層上に不純物無添加半導体層からな
るショットキーゲート形成層と、 を備えてなる電界効果トランジスタにおいて、 前記第２のドナー供給層が不純物添加ＩｎＰから構成さ
れてなり、かつ前記ショットキーゲート形成層がＩｎＡ
ｌＡｓからなることを特徴とする電界効果トランジス
タ。2. A semiconductor device comprising: an impurity-doped semiconductor layer on at least a semi-insulating InP substrate that is lattice-matched to the semi-insulating InP substrate; A donor supply layer; a channel layer comprising a semiconductor layer having a higher electron affinity than the first donor supply layer on the first donor supply layer; and an electron affinity on the channel layer compared to the channel layer. Small
A field-effect transistor comprising: a second donor supply layer made of an impurity-doped semiconductor layer; and a Schottky gate formation layer made of an impurity-free semiconductor layer on the second donor supply layer. And the Schottky gate forming layer is made of InA.
A field-effect transistor comprising IAs. 【請求項３】前記チャネル層が、少なくとも、ＩｎＧａ
Ａｓ半導体層を含む不純物無添加半導体層を、含んでな
ることを特徴とする請求項１又は２記載の電界効果トラ
ンジスタ。3. The method according to claim 1, wherein the channel layer is at least InGa.
3. The field effect transistor according to claim 1, comprising an impurity-free semiconductor layer including an As semiconductor layer. 【請求項４】前記チャネル層が、ＩｎＧａＡｓ半導体層
を含む１層以上の不純物無添加半導体層からなる積層構
造なることを特徴とする請求項１又は２記載の電界効果
トランジスタ。4. The field effect transistor according to claim 1, wherein the channel layer has a laminated structure including at least one impurity-doped semiconductor layer including an InGaAs semiconductor layer. 【請求項５】前記チャネル層が、少なくとも、ＩｎＧａ
ＡｓＰ半導体層を含む不純物無添加半導体層を、含んで
なることを特徴とする請求項１又は２記載の電界効果ト
ランジスタ。5. The semiconductor device according to claim 1, wherein said channel layer comprises at least InGa.
3. The field-effect transistor according to claim 1, comprising an impurity-free semiconductor layer including an AsP semiconductor layer. 【請求項６】前記チャネル層が、少なくとも、ＩｎＧａ
ＡｓＰ半導体層を含む１層以上の不純物無添加半導体層
からなる積層構造からなることを特徴とする請求項１又
は２記載の電界効果トランジスタ。6. The semiconductor device according to claim 1, wherein said channel layer comprises at least InGa.
3. The field-effect transistor according to claim 1, wherein the field-effect transistor has a stacked structure including one or more impurity-free semiconductor layers including an AsP semiconductor layer. 【請求項７】前記チャネル層と、前記ドナー層との間
に、不純物無添加のＩｎＰからなるスペーサ層を設けて
なることを特徴とする請求項１から６のいずれか一に記
載の電界効果トランジスタ7. The electric field effect according to claim 1, wherein a spacer layer made of InP without impurities is provided between the channel layer and the donor layer. Transistor