JPH1055981A - 集積回路デバイスを製造する際にＷＳｉｘの異常酸化を防止しかつ均質ＷＳｉｘ形成によりＳｉを供給する方法 - Google Patents
集積回路デバイスを製造する際にＷＳｉｘの異常酸化を防止しかつ均質ＷＳｉｘ形成によりＳｉを供給する方法Info
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- 238000000034 method Methods 0.000 title claims abstract description 28
- 238000007254 oxidation reaction Methods 0.000 title claims abstract description 25
- 230000002159 abnormal effect Effects 0.000 title claims abstract description 19
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 20
- 229920005591 polysilicon Polymers 0.000 claims abstract description 19
- 238000001556 precipitation Methods 0.000 claims abstract description 11
- 125000006850 spacer group Chemical group 0.000 claims abstract description 8
- 230000001376 precipitating effect Effects 0.000 claims abstract 2
- 230000003647 oxidation Effects 0.000 claims description 22
- 238000000151 deposition Methods 0.000 claims description 14
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 2
- 230000008878 coupling Effects 0.000 claims 2
- 238000010168 coupling process Methods 0.000 claims 2
- 238000005859 coupling reaction Methods 0.000 claims 2
- 239000011810 insulating material Substances 0.000 claims 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 abstract description 10
- 229910021342 tungsten silicide Inorganic materials 0.000 abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052710 silicon Inorganic materials 0.000 abstract description 7
- 239000010703 silicon Substances 0.000 abstract description 7
- 239000000758 substrate Substances 0.000 abstract description 3
- 238000010276 construction Methods 0.000 abstract 2
- 239000011800 void material Substances 0.000 abstract 1
- 230000008021 deposition Effects 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000011065 in-situ storage Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000006911 nucleation Effects 0.000 description 2
- 238000010899 nucleation Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- VVRQVWSVLMGPRN-UHFFFAOYSA-N oxotungsten Chemical class [W]=O VVRQVWSVLMGPRN-UHFFFAOYSA-N 0.000 description 2
- 238000003672 processing method Methods 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 229910001930 tungsten oxide Inorganic materials 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
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- Engineering & Computer Science (AREA)
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- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
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- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】
【課題】 本発明の課題は、ＷＳｉＸの異常酸化を防止
するケイ化タングステン膜の析出方法を提供することで
ある。 【解決手段】 前記課題は、図５記載のゲート積層パタ
ーン化後、非晶質シリコンスペーサーの析出だけではな
く本来のケイ化タングステンの表面の非晶質シリコン薄
層析出によって解決される。 【効果】 ケイ化タングステンをＳｉ薄層により保護
し、組成の不均一なＷＳｉＸ層の表面上に過剰のＳｉを
供給することにより、表面酸化の防止及び、化学量論的
に均質な、Ｓｉに富むＤＣＳ ＷＳｉＸの結晶化が保証
され、かつ非晶質スペーサーにより、ゲートの側壁の酸
化中の異常酸化が回避される。
するケイ化タングステン膜の析出方法を提供することで
ある。 【解決手段】 前記課題は、図５記載のゲート積層パタ
ーン化後、非晶質シリコンスペーサーの析出だけではな
く本来のケイ化タングステンの表面の非晶質シリコン薄
層析出によって解決される。 【効果】 ケイ化タングステンをＳｉ薄層により保護
し、組成の不均一なＷＳｉＸ層の表面上に過剰のＳｉを
供給することにより、表面酸化の防止及び、化学量論的
に均質な、Ｓｉに富むＤＣＳ ＷＳｉＸの結晶化が保証
され、かつ非晶質スペーサーにより、ゲートの側壁の酸
化中の異常酸化が回避される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、超大規模
集積（ＶＬＳＩ）回路の場合の電子デバイスの製造及
び、殊にゲートレベルで相互結合に使用される典型的な
型のケイ化タングステン膜の析出に関する。
集積（ＶＬＳＩ）回路の場合の電子デバイスの製造及
び、殊にゲートレベルで相互結合に使用される典型的な
型のケイ化タングステン膜の析出に関する。
【０００２】
【従来の技術】典型的な厚さ５０〜１００ナノメートル
（ｎｍ）の化学蒸着（ＣＶＤ）されたケイ化タングステ
ン（ＷＳｉＸ）膜は、例えば低い抵抗率、低い汚染レベ
ル、及び良好な過程の適用範囲のような性質のために、
ディープサブミクロンメモリデバイスにおけるゲートレ
ベルでの相互結合のためのドープされた多結晶質シリコ
ン（ポリシリコン）の上に使用される。ジクロロシラン
（ＤＣＳ）、即ちＳｉＨ２ＣＩ２／ＷＦ６化学によって
析出されたＷＳｉＸ相は、より低いフッ素含量（１０
１８ａｔ／ｃｍ３以下）、改善された過程の適用範囲、
より低い徐冷後の応力及びより良好な付着性のためにシ
ラン（ＳｉＨ４／ＷＦ６）処理方法によって析出された
ＷＳｉＸ相の析出よりも卓越しているように思われる。
例えば、M.Y.Tsai他、J.Elecrochem.Soc.、第128号、10
(1981)及びS.G.Telford他、J.Elecrochem.Soc.、第140
号、12(1993)を参照のこと。しかしながら、ＤＣＳ Ｗ
ＳｉＸ膜は、S.G.Telford他によって報告されたよう
に、２００ｍｍウェーハ上での超大規模集積に対して重
大な深部での組成の不均一性を示しうる。殊に、ドープ
されたポリシリコン上での成長の際に、Ｗに富む核生成
層は、ポリシリコン／ケイ化物界面に形成されうる。Ｗ
に富む界面は、温度７００℃以上でシリコンの過剰の相
互拡散、局在化された応力及び付着性の問題を惹起しう
る。前記S.G.Telford他を再び参照のこと。温度９００
℃以下でＷに富むケイ化物を酸化雰囲気に暴露すること
により、通常、ＷＳｉＸの異常酸化として知られるＳｉ
Ｏ２、ＷＯ３、及び他の揮発性タングステン酸化物等が
形成される。再び前記M.Y.Tsai他、及びM.P.Siegal及び
J.J.Santiago、J.Appl.Phys.、第65号、2(1989)を参照
のこと。ＷＳｉＸには通常析出ゲート積層絶縁のための
絶縁体析出が続く。低圧ＣＶＤ（ＬＰＣＶＤ）法がS.M.
Sze、VLSI Technology、McGraw-Hill、1984の121ページ
に記載されたような通常、温度７００〜８００℃で実施
された窒化物の析出であるようなその後の処理方法の場
合には、異常酸化は、炉中の残留酸素によるランプアッ
プ(ramp up)中に起こりうる。望ましくないＷＳｉＸ酸
化も、ゲート積層パターン化後、ゲート絶縁に使用され
る共通の方法であるゲート側壁の酸化中に起こるものと
思われる。
（ｎｍ）の化学蒸着（ＣＶＤ）されたケイ化タングステ
ン（ＷＳｉＸ）膜は、例えば低い抵抗率、低い汚染レベ
ル、及び良好な過程の適用範囲のような性質のために、
ディープサブミクロンメモリデバイスにおけるゲートレ
ベルでの相互結合のためのドープされた多結晶質シリコ
ン（ポリシリコン）の上に使用される。ジクロロシラン
（ＤＣＳ）、即ちＳｉＨ２ＣＩ２／ＷＦ６化学によって
析出されたＷＳｉＸ相は、より低いフッ素含量（１０
１８ａｔ／ｃｍ３以下）、改善された過程の適用範囲、
より低い徐冷後の応力及びより良好な付着性のためにシ
ラン（ＳｉＨ４／ＷＦ６）処理方法によって析出された
ＷＳｉＸ相の析出よりも卓越しているように思われる。
例えば、M.Y.Tsai他、J.Elecrochem.Soc.、第128号、10
(1981)及びS.G.Telford他、J.Elecrochem.Soc.、第140
号、12(1993)を参照のこと。しかしながら、ＤＣＳ Ｗ
ＳｉＸ膜は、S.G.Telford他によって報告されたよう
に、２００ｍｍウェーハ上での超大規模集積に対して重
大な深部での組成の不均一性を示しうる。殊に、ドープ
されたポリシリコン上での成長の際に、Ｗに富む核生成
層は、ポリシリコン／ケイ化物界面に形成されうる。Ｗ
に富む界面は、温度７００℃以上でシリコンの過剰の相
互拡散、局在化された応力及び付着性の問題を惹起しう
る。前記S.G.Telford他を再び参照のこと。温度９００
℃以下でＷに富むケイ化物を酸化雰囲気に暴露すること
により、通常、ＷＳｉＸの異常酸化として知られるＳｉ
Ｏ２、ＷＯ３、及び他の揮発性タングステン酸化物等が
形成される。再び前記M.Y.Tsai他、及びM.P.Siegal及び
J.J.Santiago、J.Appl.Phys.、第65号、2(1989)を参照
のこと。ＷＳｉＸには通常析出ゲート積層絶縁のための
絶縁体析出が続く。低圧ＣＶＤ（ＬＰＣＶＤ）法がS.M.
Sze、VLSI Technology、McGraw-Hill、1984の121ページ
に記載されたような通常、温度７００〜８００℃で実施
された窒化物の析出であるようなその後の処理方法の場
合には、異常酸化は、炉中の残留酸素によるランプアッ
プ(ramp up)中に起こりうる。望ましくないＷＳｉＸ酸
化も、ゲート積層パターン化後、ゲート絶縁に使用され
る共通の方法であるゲート側壁の酸化中に起こるものと
思われる。
【０００３】
【発明が解決しようとする課題】本発明の課題は、ＷＳ
ｉＸの異常酸化を防止するケイ化タングステン膜の析出
方法を提供することである。
ｉＸの異常酸化を防止するケイ化タングステン膜の析出
方法を提供することである。
【０００４】
【課題を解決するための手段】前記課題は、化学量論的
に不均一なＤＳＣ ＷＳｉＸの異常酸化をその後のＬＰ
ＣＶＤによる絶縁体の析出及びゲート側壁の酸化の間に
回避するために、ケイ化タングステンの表面上の非晶質
シリコン薄層の原位置での析出ならびにゲート積層パタ
ーン化後の非晶質シリコンスペーサーの析出を使用する
ことによって解決される。
に不均一なＤＳＣ ＷＳｉＸの異常酸化をその後のＬＰ
ＣＶＤによる絶縁体の析出及びゲート側壁の酸化の間に
回避するために、ケイ化タングステンの表面上の非晶質
シリコン薄層の原位置での析出ならびにゲート積層パタ
ーン化後の非晶質シリコンスペーサーの析出を使用する
ことによって解決される。
【０００５】
【発明の実施の形態】前記の対象及び他の対象、見解及
び利点は、図面に関連する本発明の１つの好ましい実施
態様の次の記載からよく理解されるであろう。
び利点は、図面に関連する本発明の１つの好ましい実施
態様の次の記載からよく理解されるであろう。
【０００６】ところで図面、詳細には図１に関連して云
えば、シリコン基板１０上に形成されたゲート酸化物１
１を有する典型的なＷＳｉＸ／ポリシリコンのゲートの
相互結合された構造体が示されている。ドープされたポ
リシリコン層１２は、ゲート酸化物１１の上に亘って析
出され、ＷＳｉＸ膜１３は、典型的に５０ｎｍ〜１００
ｎｍの厚さにＣＶＤにより析出させる。ＣＶＤ ＷＳｉ
Ｘは、例えば、低い抵抗率、低い汚染レベル、及び良好
な過程の適用範囲のような性質のために、ディープサブ
ミクロンメモリデバイスにおいてゲートレベルの相互結
合に、使用される。ＷＳｉＸ相１３は、より低いフッ素
含量、改善された過程の適用範囲、より低い徐冷後の応
力及びより良好な付着性のために、シラン処理方法によ
り析出させる層よりも卓越しているものと思われるジク
ロロシランＤＣＳ化学により析出させる。
えば、シリコン基板１０上に形成されたゲート酸化物１
１を有する典型的なＷＳｉＸ／ポリシリコンのゲートの
相互結合された構造体が示されている。ドープされたポ
リシリコン層１２は、ゲート酸化物１１の上に亘って析
出され、ＷＳｉＸ膜１３は、典型的に５０ｎｍ〜１００
ｎｍの厚さにＣＶＤにより析出させる。ＣＶＤ ＷＳｉ
Ｘは、例えば、低い抵抗率、低い汚染レベル、及び良好
な過程の適用範囲のような性質のために、ディープサブ
ミクロンメモリデバイスにおいてゲートレベルの相互結
合に、使用される。ＷＳｉＸ相１３は、より低いフッ素
含量、改善された過程の適用範囲、より低い徐冷後の応
力及びより良好な付着性のために、シラン処理方法によ
り析出させる層よりも卓越しているものと思われるジク
ロロシランＤＣＳ化学により析出させる。
【０００７】ＤＣＳ ＷＳｉＸ膜は、２００ｍｍウェー
ハ上での超大規模集積に対して重大な深部での組成の不
均一性を示すことができる。殊に、ドープされたポリシ
リコン上での成長の際に、Ｗに富む核生成層は、ポリシ
リコン／ケイ化物の界面に形成されることができる。こ
の界面は、温度７００℃以上でのシリコンの過剰の相互
拡散、局在化された応力及び付着の問題を惹起しうる。
温度９００℃以下でＷに富むケイ化物を酸化雰囲気に暴
露することにより、通常、ＷＳｉＸ異常酸化として公知
であるＳｉＯ２、ＷＯ３、及び他の揮発性タングステン
酸化物等が形成される。ＷＳｉＸ析出には通常、ゲート
積層絶縁のための絶縁体析出が続く。その後の処理方法
の場合には、温度７００〜８００℃で実施された窒化物
層１４の形成のためのＬＰＣＶＤ法が、通常、窒化物の
析出であるような、異常酸化は、図２に示されるよう
に、炉中の残留酸素のためにランプアップ中に起こる可
能性があり一般に１５で示される異常酸化を生じうる。
また、望ましくないＷＳｉＸ酸化は、図３に示されてい
るように、ゲート積層パターン化後、ゲート絶縁に使用
される共通の方法であるゲート側壁の酸化中に起こるも
のと思われる。本明細書中、異常酸化物１６は、ゲート
積層の側面で暴露されたＷＳｉＸの領域上に形成され
る。
ハ上での超大規模集積に対して重大な深部での組成の不
均一性を示すことができる。殊に、ドープされたポリシ
リコン上での成長の際に、Ｗに富む核生成層は、ポリシ
リコン／ケイ化物の界面に形成されることができる。こ
の界面は、温度７００℃以上でのシリコンの過剰の相互
拡散、局在化された応力及び付着の問題を惹起しうる。
温度９００℃以下でＷに富むケイ化物を酸化雰囲気に暴
露することにより、通常、ＷＳｉＸ異常酸化として公知
であるＳｉＯ２、ＷＯ３、及び他の揮発性タングステン
酸化物等が形成される。ＷＳｉＸ析出には通常、ゲート
積層絶縁のための絶縁体析出が続く。その後の処理方法
の場合には、温度７００〜８００℃で実施された窒化物
層１４の形成のためのＬＰＣＶＤ法が、通常、窒化物の
析出であるような、異常酸化は、図２に示されるよう
に、炉中の残留酸素のためにランプアップ中に起こる可
能性があり一般に１５で示される異常酸化を生じうる。
また、望ましくないＷＳｉＸ酸化は、図３に示されてい
るように、ゲート積層パターン化後、ゲート絶縁に使用
される共通の方法であるゲート側壁の酸化中に起こるも
のと思われる。本明細書中、異常酸化物１６は、ゲート
積層の側面で暴露されたＷＳｉＸの領域上に形成され
る。
【０００８】本発明方法によるゲートポリサイド（ポリ
シリコン／ケイ化物）構造体の略示断面は、図４に示さ
れている。温度７００℃以上での後の過程の間に、ＤＣ
ＳＷＳｉＸの酸化を防止するために、ケイ化タングステ
ン表面１３は、空隙のない工程処理を保証にするために
最小厚さ２０ｎｍをもつ非晶質Ｓｉ薄層１７の原位置で
のＣＶＤ析出法によって保護されている。この方法の順
序は、真空を解除せずに集積されドープされたポリシリ
コン／ＷＳｉＸ／非晶質シリコンゲート構造物を形成さ
せることができる基礎圧が１０−７〜１０−８ｔｏｒｒ
を有するＣＶＤクラスタツールのために特に設計されて
いる。集積した相互接続されたゲート積層物の析出後、
大気圧での固有の酸化物の形成は、次の高温の段階の間
に、非晶質Ｓｉ層の崩壊を回避するために望ましい。
シリコン／ケイ化物）構造体の略示断面は、図４に示さ
れている。温度７００℃以上での後の過程の間に、ＤＣ
ＳＷＳｉＸの酸化を防止するために、ケイ化タングステ
ン表面１３は、空隙のない工程処理を保証にするために
最小厚さ２０ｎｍをもつ非晶質Ｓｉ薄層１７の原位置で
のＣＶＤ析出法によって保護されている。この方法の順
序は、真空を解除せずに集積されドープされたポリシリ
コン／ＷＳｉＸ／非晶質シリコンゲート構造物を形成さ
せることができる基礎圧が１０−７〜１０−８ｔｏｒｒ
を有するＣＶＤクラスタツールのために特に設計されて
いる。集積した相互接続されたゲート積層物の析出後、
大気圧での固有の酸化物の形成は、次の高温の段階の間
に、非晶質Ｓｉ層の崩壊を回避するために望ましい。
【０００９】組成の不均一なＷＳｉＸ層１３の表面の上
に過剰のＳｉを供給することにより、表面酸化が防止さ
れるだけでなく、化学量論的に均質な、Ｓｉに富むＤＣ
ＳＷＳｉＸの結晶化も保証される。ドープされたポリシ
リコン／ＷＳｉＸ／非晶質シリコンの原位置での析出
は、付加的な清浄化段階を回避することにより作業周期
時間が減少されるという利点を持つが、さもなければ、
ＷＳｉＸ及び非晶質シリコンのそれぞれの析出前に、固
有の酸化物の除去が必要である。
に過剰のＳｉを供給することにより、表面酸化が防止さ
れるだけでなく、化学量論的に均質な、Ｓｉに富むＤＣ
ＳＷＳｉＸの結晶化も保証される。ドープされたポリシ
リコン／ＷＳｉＸ／非晶質シリコンの原位置での析出
は、付加的な清浄化段階を回避することにより作業周期
時間が減少されるという利点を持つが、さもなければ、
ＷＳｉＸ及び非晶質シリコンのそれぞれの析出前に、固
有の酸化物の除去が必要である。
【００１０】図５に示されているように、ゲートの側壁
の酸化中に異常酸化は、ゲート積層パターン化に続いて
薄い（２０ｎｍ以下）非晶質シリコンスペーサー１８の
ＣＶＤ析出により回避される。析出後、非晶質シリコン
スペーサー１８は、シリコンがゲート積層物の表面上に
残留しないように、反応性イオンエッチング（ＲＩＥ）
によりもとの状態へエッチングされる必要がある。この
非晶質シリコンスペーサーを使用することにより、ＷＳ
ｉＸは、ゲート側壁の酸化中に酸素に暴露されないこと
が保証され、さもなければＷＳｉＸの異常酸化が生じる
可能性があった。
の酸化中に異常酸化は、ゲート積層パターン化に続いて
薄い（２０ｎｍ以下）非晶質シリコンスペーサー１８の
ＣＶＤ析出により回避される。析出後、非晶質シリコン
スペーサー１８は、シリコンがゲート積層物の表面上に
残留しないように、反応性イオンエッチング（ＲＩＥ）
によりもとの状態へエッチングされる必要がある。この
非晶質シリコンスペーサーを使用することにより、ＷＳ
ｉＸは、ゲート側壁の酸化中に酸素に暴露されないこと
が保証され、さもなければＷＳｉＸの異常酸化が生じる
可能性があった。
【００１１】本発明は、好ましい実施態様により記載さ
れたけれども、当業者であれば、本発明を係属している
請求項の精神及び範囲の内で変更をもって実施可能であ
ることが認識される。
れたけれども、当業者であれば、本発明を係属している
請求項の精神及び範囲の内で変更をもって実施可能であ
ることが認識される。
【図１】従来の典型的なＷＳｉＸ／ポリシリコンゲート
の相互結合された構造体を示す断面図である。
の相互結合された構造体を示す断面図である。
【図２】従来のＬＰＣＶＤ窒化物析出中のＷＳｉＸ異常
酸化の過程を示す断面図である。
酸化の過程を示す断面図である。
【図３】従来のゲートの側壁の酸化中のＷＳｉＸ異常酸
化の過程を示す断面図である。
化の過程を示す断面図である。
【図４】本発明方法による非晶質シリコン／ドープされ
たポリシリコン／ＤＣＳ ＷＳｉＸゲートの相互結合さ
れた構造体を示す断面図である。
たポリシリコン／ＤＣＳ ＷＳｉＸゲートの相互結合さ
れた構造体を示す断面図である。
【図５】本発明方法によるＣＶＤ析出及びゲート積層パ
ターン化に続く反応性イオンエッチング（ＲＩＥ）によ
り形成された非晶質シリコンスペーサーを示す断面図で
ある。
ターン化に続く反応性イオンエッチング（ＲＩＥ）によ
り形成された非晶質シリコンスペーサーを示す断面図で
ある。
１０ シリコン基板、 １１ ゲート酸化物、 １２
ドープされたポリシリコン、 １３ ＷＳｉＸ、 １４
低圧ＣＶＤ窒化物、 １５ ＳｉＯ２、ＷＯ３、ＷＳ
ｉＸＯＹ形の異常酸化物、 １６ ＷＳｉＸ領域の異常
酸化物、 １７非晶質シリコン、 １８ 非晶質シリコ
ンスペーサー
ドープされたポリシリコン、 １３ ＷＳｉＸ、 １４
低圧ＣＶＤ窒化物、 １５ ＳｉＯ２、ＷＯ３、ＷＳ
ｉＸＯＹ形の異常酸化物、 １６ ＷＳｉＸ領域の異常
酸化物、 １７非晶質シリコン、 １８ 非晶質シリコ
ンスペーサー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハンス−イェルク ティメ ドイツ連邦共和国 タウフキルヒェン リ ンデンリング 48
Claims (6)
- 【請求項１】 ＤＣＳ ＷＳｉＸ／ドープされたポリシ
リコンの相互結合された構造体を集積デバイスに形成さ
せ；かつ非晶質シリコン層を相互結合された構成体上に
析出させることを特徴とする、集積回路デバイスを製造
する際に、ＷＳｉＸの異常酸化を防止しかつ均質ＷＳｉ
Ｘ形によりＳｉを供給する方法。 - 【請求項２】 さらに固有の酸化物を非晶質Ｓｉ層の表
面上に形成させる、請求項１記載の方法。 - 【請求項３】 さらに絶縁材料を温度７００〜９００℃
で固有の酸化物／非晶質シリコン層上にを析出させる、
請求項２記載の方法。 - 【請求項４】 絶縁材料がＬＰＣＶＤ窒化物である、請
求項３記載の方法。 - 【請求項５】 相互結合された構造体を電子デバイスの
ためのゲートとして役立たせ、さらに、ゲート酸化物を
成長させ、このゲート酸化物上に亘ってＤＣＳ ／ＷＳ
ｉＸドープされたポリシリコンの相互結合された構造体
を析出させ；かつゲート積層パターン化後に、ゲート側
壁の酸化中にＤＣＳ ／ＷＳｉＸの異常酸化を回避する
ために非晶質シリコンスペーサーをゲート側壁上にＣＶ
Ｄ析出法により析出させる、請求項３記載の方法。 - 【請求項６】 さらにＬＰＣＶＤ窒化物を非晶質シリコ
ン層上に亘って析出させる、請求項１記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/642,294 US5804499A (en) | 1996-05-03 | 1996-05-03 | Prevention of abnormal WSix oxidation by in-situ amorphous silicon deposition |
| US08/642294 | 1996-05-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1055981A true JPH1055981A (ja) | 1998-02-24 |
Family
ID=24576017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9114514A Pending JPH1055981A (ja) | 1996-05-03 | 1997-05-02 | 集積回路デバイスを製造する際にＷＳｉｘの異常酸化を防止しかつ均質ＷＳｉｘ形成によりＳｉを供給する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5804499A (ja) |
| EP (1) | EP0805488A3 (ja) |
| JP (1) | JPH1055981A (ja) |
| TW (1) | TW328620B (ja) |
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| JP2000294775A (ja) * | 1999-04-07 | 2000-10-20 | Sony Corp | 半導体装置の製造方法 |
| JP2001094105A (ja) * | 1999-08-17 | 2001-04-06 | Samsung Electronics Co Ltd | ゲート酸化膜の損傷を回復させる半導体装置のゲート製造方法 |
| JP2007258743A (ja) * | 1998-12-29 | 2007-10-04 | Hynix Semiconductor Inc | 半導体素子のゲート電極形成方法 |
| JP2008177316A (ja) * | 2007-01-18 | 2008-07-31 | Toshiba Corp | 半導体装置およびその製造方法 |
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| US6046098A (en) * | 1998-02-23 | 2000-04-04 | Micron Technology, Inc. | Process of forming metal silicide interconnects |
| US6214655B1 (en) * | 1999-03-26 | 2001-04-10 | Advanced Micro Devices, Inc. | Amorphous silicon disposable spacer to reduce mask count in CMOS transistor formation |
| US6110812A (en) * | 1999-05-11 | 2000-08-29 | Promos Technologies, Inc. | Method for forming polycide gate |
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| US6372618B2 (en) | 2000-01-06 | 2002-04-16 | Micron Technology, Inc. | Methods of forming semiconductor structures |
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| US6716734B2 (en) | 2001-09-28 | 2004-04-06 | Infineon Technologies Ag | Low temperature sidewall oxidation of W/WN/poly-gatestack |
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1996
- 1996-05-03 US US08/642,294 patent/US5804499A/en not_active Expired - Lifetime
-
1997
- 1997-04-16 EP EP97106272A patent/EP0805488A3/en not_active Withdrawn
- 1997-05-02 JP JP9114514A patent/JPH1055981A/ja active Pending
- 1997-05-24 TW TW086107206A patent/TW328620B/zh not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0805488A2 (en) | 1997-11-05 |
| TW328620B (en) | 1998-03-21 |
| US5804499A (en) | 1998-09-08 |
| EP0805488A3 (en) | 1998-01-28 |
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Legal Events
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